JP3310096B2 - 集積回路装置 - Google Patents
集積回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明は集積回路装置に係り、特
に内部スキャン回路とバウンダリスキャン回路によるテ
スト容易化構造を組み込んだ構成の集積回路装置におい
て、スキャン動作を並列に行わせる場合の、システム端
子兼用のための回路構造に関する。
に内部スキャン回路とバウンダリスキャン回路によるテ
スト容易化構造を組み込んだ構成の集積回路装置におい
て、スキャン動作を並列に行わせる場合の、システム端
子兼用のための回路構造に関する。
【０００２】
【従来の技術】近年の、集積回路技術の進歩に伴い、Ｌ
ＳＩはますます大規模化し、複雑化してきている。これ
に伴い、ＬＳＩのテストが非常に困難になってきてい
る。
ＳＩはますます大規模化し、複雑化してきている。これ
に伴い、ＬＳＩのテストが非常に困難になってきてい
る。
【０００３】このような状況に対応して、ＬＳＩの内部
回路を設計する場合、スキャン方式などのテスト容易性
を考慮した回路設計を行うことが、必要不可欠になって
きている。
回路を設計する場合、スキャン方式などのテスト容易性
を考慮した回路設計を行うことが、必要不可欠になって
きている。
【０００４】一方、近年の表面実装技術の進歩に伴い、
プリント基板の表面実装密度が高密度化してきている。
その結果、従来プリント基板のテスト手法として多く採
用されてきたインサーキットテストが適用できなくなっ
てきている。そこで、プリント基板のテストを容易にす
るために、「ＪＴＡＧバウンダリスキャン」と呼ばれる
テスト手法が、ＩＥＥＥによって標準化された。
プリント基板の表面実装密度が高密度化してきている。
その結果、従来プリント基板のテスト手法として多く採
用されてきたインサーキットテストが適用できなくなっ
てきている。そこで、プリント基板のテストを容易にす
るために、「ＪＴＡＧバウンダリスキャン」と呼ばれる
テスト手法が、ＩＥＥＥによって標準化された。
【０００５】ちなみに、この規格は、１９９０年５月２
１日に定められたもので、ＩＥＥＥ規格１１４９．１、
“ＩＥＥＥ Ｓｔａｎｄａｒｄ Ｔｅｓｔ Ａｃｃｅｓ
ｓＰｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ−Ｓｃａｎ Ａ
ｒｃｈｉｔｅｃｔｕｒｅ”と呼ばれている。
１日に定められたもので、ＩＥＥＥ規格１１４９．１、
“ＩＥＥＥ Ｓｔａｎｄａｒｄ Ｔｅｓｔ Ａｃｃｅｓ
ｓＰｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ−Ｓｃａｎ Ａ
ｒｃｈｉｔｅｃｔｕｒｅ”と呼ばれている。
【０００６】この規格は、プリント基板テストのため
に、ＬＳＩ内部にバウンダリスキャン機構を設ける必要
があることを指摘している。
に、ＬＳＩ内部にバウンダリスキャン機構を設ける必要
があることを指摘している。
【０００７】図６は、かかる観点から構成された、テス
ト容易化回路を組み込んだ、一般的な集積回路装置の概
略構成図であり、ＬＳＩにおけるテスト制御回路および
被テスト回路の構成を示すものである。図において示す
ように、集積回路装置１８は、テスト対象となる被テス
ト回路ブロック１９−１〜１９−４と、被テスト回路ブ
ロック１９−１〜１９−４においてスキャンパスを構成
するスキャンレジスタ１−１〜１−４とを備える。更
に、バウンダリスキャンレジスタ２は集積回路装置１８
の各端子に対して設けられる。なお、テスト制御回路２
０は、被テスト回路ブロック１９−１〜１９−４のテス
トを行うべく、スキャンレジスタ１−１〜１−４とバウ
ンダリスキャンレジスタ２の動きを制御する。このた
め、テスト制御回路２０には、テスト用クロック信号Ｔ
ＣＫ、テストモード信号ＴＭＳ、スキャンイン信号ＴＤ
Ｉが与えられ、テスト制御回路２０からは、テスト出力
データＴＤＯが出力される。
ト容易化回路を組み込んだ、一般的な集積回路装置の概
略構成図であり、ＬＳＩにおけるテスト制御回路および
被テスト回路の構成を示すものである。図において示す
ように、集積回路装置１８は、テスト対象となる被テス
ト回路ブロック１９−１〜１９−４と、被テスト回路ブ
ロック１９−１〜１９−４においてスキャンパスを構成
するスキャンレジスタ１−１〜１−４とを備える。更
に、バウンダリスキャンレジスタ２は集積回路装置１８
の各端子に対して設けられる。なお、テスト制御回路２
０は、被テスト回路ブロック１９−１〜１９−４のテス
トを行うべく、スキャンレジスタ１−１〜１−４とバウ
ンダリスキャンレジスタ２の動きを制御する。このた
め、テスト制御回路２０には、テスト用クロック信号Ｔ
ＣＫ、テストモード信号ＴＭＳ、スキャンイン信号ＴＤ
Ｉが与えられ、テスト制御回路２０からは、テスト出力
データＴＤＯが出力される。
【０００８】以上述べたような構成において、スキャン
レジスタ１−１〜１−４は、テスト制御回路２０を介し
て伝送されるテストデータを被テスト回路ブロック１９
−１〜１９−４に印加し、各被テスト回路ブロック１９
−１〜１９−４の内部で発生するテスト結果を、テスト
制御回路２０を介して、外部に出力する。バウンダリス
キャンレジスタ２は、スキャンレジスタ１−１〜１−４
から被テスト回路ブロック１９−１〜１９−４に対して
与えることのできないデータをそれらのブロック１９−
１〜１９−４に印加したり、スキャンレジスタ１−１〜
１−４で観測できない出力を観測したりするのに使わ
れ、加えて、ＩＥＥＥ１１４９．１で規定されているプ
リント基板の配線テストにも用いられる。
レジスタ１−１〜１−４は、テスト制御回路２０を介し
て伝送されるテストデータを被テスト回路ブロック１９
−１〜１９−４に印加し、各被テスト回路ブロック１９
−１〜１９−４の内部で発生するテスト結果を、テスト
制御回路２０を介して、外部に出力する。バウンダリス
キャンレジスタ２は、スキャンレジスタ１−１〜１−４
から被テスト回路ブロック１９−１〜１９−４に対して
与えることのできないデータをそれらのブロック１９−
１〜１９−４に印加したり、スキャンレジスタ１−１〜
１−４で観測できない出力を観測したりするのに使わ
れ、加えて、ＩＥＥＥ１１４９．１で規定されているプ
リント基板の配線テストにも用いられる。
【０００９】図７は、従来の回路テスト装置のブロック
図であり、特に図６の構成におけるスキャンパスの部分
を取り出して示したものである。図７において、マルチ
プレクサ４は、スキャンレジスタ１−１〜１−４および
バウンダリスキャンレジスタ２で構成される複数のスキ
ャンパスのうちの１つを選択すべく、選択信号入力端子
５からの制御信号に基づいて動作する。そして、このマ
ルチプレクサ４は、シリアルデータとして与えられるス
キャンイン信号ＴＤＩに対応して、スキャンレジスタ１
−１〜１−４およびバウンダリスキャンレジスタ２のい
ずれかのスキャンパスの動作結果として、テスト出力デ
ータＴＤＯを得るように構成される。
図であり、特に図６の構成におけるスキャンパスの部分
を取り出して示したものである。図７において、マルチ
プレクサ４は、スキャンレジスタ１−１〜１−４および
バウンダリスキャンレジスタ２で構成される複数のスキ
ャンパスのうちの１つを選択すべく、選択信号入力端子
５からの制御信号に基づいて動作する。そして、このマ
ルチプレクサ４は、シリアルデータとして与えられるス
キャンイン信号ＴＤＩに対応して、スキャンレジスタ１
−１〜１−４およびバウンダリスキャンレジスタ２のい
ずれかのスキャンパスの動作結果として、テスト出力デ
ータＴＤＯを得るように構成される。
【００１０】以上述べたような図６，図７の構成におい
て、図６のテスト制御回路２０により選択されたスキャ
ンレジスタ１−１〜１−４およびバウンダリスキャンレ
ジスタ２のスキャンパスのうちの１つのスキャンパスの
みが動作する。そして、スキャンイン信号ＴＤＩとして
入力されたシリアルデータに対応して、選択されたスキ
ャンパスが作用し、その出力信号は、選択信号入力端子
５からの制御信号に基づきマルチプレクサ４で選択さ
れ、テスト出力データＴＤＯとして外部に出力される。
て、図６のテスト制御回路２０により選択されたスキャ
ンレジスタ１−１〜１−４およびバウンダリスキャンレ
ジスタ２のスキャンパスのうちの１つのスキャンパスの
みが動作する。そして、スキャンイン信号ＴＤＩとして
入力されたシリアルデータに対応して、選択されたスキ
ャンパスが作用し、その出力信号は、選択信号入力端子
５からの制御信号に基づきマルチプレクサ４で選択さ
れ、テスト出力データＴＤＯとして外部に出力される。
【００１１】以上のような構成は、１個のスキャンイン
信号ＴＤＩと１個のテスト出力データＴＤＯだけでスキ
ャンパスをアクセスできるため、端子数が少ないという
利点がある。また、各スキャンレジスタ１−１〜１−４
を１本のスキャンパスとして構成して接続する方法に比
べて、スキャンパスの長さが短くなるため、回路ブロッ
ク毎にテストを行う場合に、テスト時間が短くなるとい
う利点もある。
信号ＴＤＩと１個のテスト出力データＴＤＯだけでスキ
ャンパスをアクセスできるため、端子数が少ないという
利点がある。また、各スキャンレジスタ１−１〜１−４
を１本のスキャンパスとして構成して接続する方法に比
べて、スキャンパスの長さが短くなるため、回路ブロッ
ク毎にテストを行う場合に、テスト時間が短くなるとい
う利点もある。
【００１２】しかしながら、スキャンパスの数が、スキ
ャンレジスタ１−１〜１−４およびバウンダリスキャン
レジスタ２と多い。したがって、それぞれのパスが長く
なってくると、実用的な時間でのテストが困難になって
くるという問題点がある。
ャンレジスタ１−１〜１−４およびバウンダリスキャン
レジスタ２と多い。したがって、それぞれのパスが長く
なってくると、実用的な時間でのテストが困難になって
くるという問題点がある。
【００１３】一方、テスト時間を短くするためには、各
スキャンパスを並列に動作させるという方法があるが、
スキャンデータの入出力をテスト専用端子で実現する場
合には、端子数が増えるという欠点がある。一方、これ
をシステム端子と兼用させるという方法もあるが、この
ための付加回路により、本来のシステム信号の入出力に
遅延のオーバーヘッドを生じるという問題がある。
スキャンパスを並列に動作させるという方法があるが、
スキャンデータの入出力をテスト専用端子で実現する場
合には、端子数が増えるという欠点がある。一方、これ
をシステム端子と兼用させるという方法もあるが、この
ための付加回路により、本来のシステム信号の入出力に
遅延のオーバーヘッドを生じるという問題がある。
【００１４】図８は、バウンダリスキャンレジスタ２を
構成するバウンダリスキャンセルの構成を示すものであ
る。図において、マルチプレクサ２１は、入力端子Ａに
与えられる入力信号ＩＮと、入力端子Ｂに与えられる入
力信号ＳＩを、シフトモード信号ＳＭに基づいて選択し
て出力する。一方、Ｄ型フリップフロップ８はデータ入
力端子Ｄにマルチプレクサ２１の出力を与えられ、クロ
ック入力端子Ｃにシフトクロック信号ＳＣＬＫを入力さ
れ、更にデータ出力端子Ｑより出力信号ＳＯを送出す
る。また、アップデート用のＤ型フリップフロップ９は
データ入力端子ＤにＤ型フリップフロップ８のデータ出
力端子Ｑからの信号を入力され、クロック入力端子Ｃに
アップデート用クロック信号ＵＰＣＬＫを入力され、更
にデータ出力端子Ｑより信号出力する。そして、マルチ
プレクサ６は、入力端子Ａに与えられる入力信号ＩＮ
と、入力端子Ｂに与えられるＤ型フリップフロップ９の
データ出力端子Ｑからの出力信号のいずれかを、テスト
モード信号ＴＭに基づいて選択して、出力信号ＯＵＴと
して送出する。
構成するバウンダリスキャンセルの構成を示すものであ
る。図において、マルチプレクサ２１は、入力端子Ａに
与えられる入力信号ＩＮと、入力端子Ｂに与えられる入
力信号ＳＩを、シフトモード信号ＳＭに基づいて選択し
て出力する。一方、Ｄ型フリップフロップ８はデータ入
力端子Ｄにマルチプレクサ２１の出力を与えられ、クロ
ック入力端子Ｃにシフトクロック信号ＳＣＬＫを入力さ
れ、更にデータ出力端子Ｑより出力信号ＳＯを送出す
る。また、アップデート用のＤ型フリップフロップ９は
データ入力端子ＤにＤ型フリップフロップ８のデータ出
力端子Ｑからの信号を入力され、クロック入力端子Ｃに
アップデート用クロック信号ＵＰＣＬＫを入力され、更
にデータ出力端子Ｑより信号出力する。そして、マルチ
プレクサ６は、入力端子Ａに与えられる入力信号ＩＮ
と、入力端子Ｂに与えられるＤ型フリップフロップ９の
データ出力端子Ｑからの出力信号のいずれかを、テスト
モード信号ＴＭに基づいて選択して、出力信号ＯＵＴと
して送出する。
【００１５】以上述べたような構成において、通常のモ
ードで動作させる場合には、テストモード信号ＴＭを
“０”とすればよい。これにより、マルチプレクサ６の
入力端子Ａを通じて、入力信号ＩＮのデータを、出力信
号ＯＵＴとしてスルーに出力させることができる。その
結果、集積回路チップの外部端子に、このようなバウン
ダリスキャンセルを置いた場合においても、外部端子の
状態になんらの影響もないようにすることができる。
ードで動作させる場合には、テストモード信号ＴＭを
“０”とすればよい。これにより、マルチプレクサ６の
入力端子Ａを通じて、入力信号ＩＮのデータを、出力信
号ＯＵＴとしてスルーに出力させることができる。その
結果、集積回路チップの外部端子に、このようなバウン
ダリスキャンセルを置いた場合においても、外部端子の
状態になんらの影響もないようにすることができる。
【００１６】一方、このバウンダリスキャンセルのデー
タを出力信号ＯＵＴとして出力するには、テストモード
信号ＴＭを“１”とすればよい。これによって、マルチ
プレクサ６の入力端子Ｂに加えられる、アップデート用
クロック信号ＵＰＣＬＫに基づいて動作するＤ型フリッ
プフロップ９のデータ出力端子Ｑからの出力を出力信号
ＯＵＴとして導出することができる。つまり、入力信号
ＩＮのデータの代わりに、バウンダリスキャンセルから
のデータを出力信号ＯＵＴとすることができる。
タを出力信号ＯＵＴとして出力するには、テストモード
信号ＴＭを“１”とすればよい。これによって、マルチ
プレクサ６の入力端子Ｂに加えられる、アップデート用
クロック信号ＵＰＣＬＫに基づいて動作するＤ型フリッ
プフロップ９のデータ出力端子Ｑからの出力を出力信号
ＯＵＴとして導出することができる。つまり、入力信号
ＩＮのデータの代わりに、バウンダリスキャンセルから
のデータを出力信号ＯＵＴとすることができる。
【００１７】更に、入力信号ＩＮの状態を観測するに
は、シフトモード信号ＳＭを“０”にすればよい。これ
によって、入力信号ＩＮを、マルチプレクサ２１の入力
端子Ａを通じて、Ｄ型フリップフロップ８のデータ入力
端子Ｄに印加させ、更に、Ｄ型フリップフロップ８のク
ロック入力端子Ｃにシフトクロック信号ＳＣＬＫを印加
することができる。これによって、入力信号ＩＮのデー
タをＤ型フリップフロップ８に取り込むことができる。
は、シフトモード信号ＳＭを“０”にすればよい。これ
によって、入力信号ＩＮを、マルチプレクサ２１の入力
端子Ａを通じて、Ｄ型フリップフロップ８のデータ入力
端子Ｄに印加させ、更に、Ｄ型フリップフロップ８のク
ロック入力端子Ｃにシフトクロック信号ＳＣＬＫを印加
することができる。これによって、入力信号ＩＮのデー
タをＤ型フリップフロップ８に取り込むことができる。
【００１８】なお、このバウンダリスキャンセルへのデ
ータの設定と観測は次のようにして行われる。即ち、マ
ルチプレクサ２１で入力の選択を入力端子Ｂ側に切り換
えることにより、他のバウンダリスキャンセルからのデ
ータをその入力端子Ｂから入力信号ＳＩとして取り込
む。Ｄ型フリップフロップ８で構成されるシフトレジス
タ段の出力を、出力信号ＳＯとして、他のバウンダリス
キャンセルに接続して、シフトレジスタ動作させる。
ータの設定と観測は次のようにして行われる。即ち、マ
ルチプレクサ２１で入力の選択を入力端子Ｂ側に切り換
えることにより、他のバウンダリスキャンセルからのデ
ータをその入力端子Ｂから入力信号ＳＩとして取り込
む。Ｄ型フリップフロップ８で構成されるシフトレジス
タ段の出力を、出力信号ＳＯとして、他のバウンダリス
キャンセルに接続して、シフトレジスタ動作させる。
【００１９】さて、図８に示したバウンダリスキャンセ
ルには、入力信号ＩＮから出力信号ＯＵＴまでのパス
に、マルチプレクサ６が挿入されており、通常動作時に
おける入出力の遅延を招いている。つまり、スキャンデ
ータの入出力をシステム端子と兼用させようとして、端
子を兼用させるための単純な付加回路、例えばマルチプ
レクサ６のような回路を付加するだけでは、更に遅延の
オーバーヘッドを招くことになる。
ルには、入力信号ＩＮから出力信号ＯＵＴまでのパス
に、マルチプレクサ６が挿入されており、通常動作時に
おける入出力の遅延を招いている。つまり、スキャンデ
ータの入出力をシステム端子と兼用させようとして、端
子を兼用させるための単純な付加回路、例えばマルチプ
レクサ６のような回路を付加するだけでは、更に遅延の
オーバーヘッドを招くことになる。
【００２０】
【発明が解決しようとする課題】従来の回路テスト装置
は、内部スキャンとバウンダリスキャンとを備えた集積
回路装置において、複数のスキャンパスを選択しながら
スキャン動作を行うように構成したので、テストに要す
る時間が長くなるという問題点がある。また、複数のス
キャンパスを並列に動作させてテスト時間を短くしよう
としても、スキャンデータの入出力を専用の端子で実現
する必要があるので、端子数が増大してしまうという問
題点がある。一方、システム端子とテスト端子を兼用さ
せようとしても、兼用のための付加回路が、システム信
号の遅延というオーバーヘッドを抱えることになり、問
題になる。
は、内部スキャンとバウンダリスキャンとを備えた集積
回路装置において、複数のスキャンパスを選択しながら
スキャン動作を行うように構成したので、テストに要す
る時間が長くなるという問題点がある。また、複数のス
キャンパスを並列に動作させてテスト時間を短くしよう
としても、スキャンデータの入出力を専用の端子で実現
する必要があるので、端子数が増大してしまうという問
題点がある。一方、システム端子とテスト端子を兼用さ
せようとしても、兼用のための付加回路が、システム信
号の遅延というオーバーヘッドを抱えることになり、問
題になる。
【００２１】本発明は、上記のような従来技術の問題点
を解消し、集積回路装置の内部スキャン回路とバウンダ
リスキャン回路を並列に動作させることにより、テスト
時間を短くすると共に、テスト用の端子と兼用させるシ
ステム端子に対して、通常動作時の遅延時間の発生を最
小に抑制することのできる、集積回路装置を提供するこ
とを目的とする。
を解消し、集積回路装置の内部スキャン回路とバウンダ
リスキャン回路を並列に動作させることにより、テスト
時間を短くすると共に、テスト用の端子と兼用させるシ
ステム端子に対して、通常動作時の遅延時間の発生を最
小に抑制することのできる、集積回路装置を提供するこ
とを目的とする。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の集積回路装置は、内部回路と、シス
テム出力端子と、前記内部回路と前記システム出力端子
との間に接続された出力側のバウンダリスキャン回路
と、内部スキャン回路と、を備え、前記バウンダリスキ
ャン回路は、前記内部回路からの出力信号をそのまま通
すスルーパスと、テスト回路を組み込んだテストパス
と、前記テストパスからの第１出力と前記内部スキャン
回路からの第２出力のいずれかを選択的に出力する第１
切換手段と、前記第１切換手段からの出力と前記スルー
パスからの出力のいずれかを選択的に出力して前記シス
テム出力端子に加える第２切換手段と、を有するものと
して構成されているものである。
に、本発明の第１の集積回路装置は、内部回路と、シス
テム出力端子と、前記内部回路と前記システム出力端子
との間に接続された出力側のバウンダリスキャン回路
と、内部スキャン回路と、を備え、前記バウンダリスキ
ャン回路は、前記内部回路からの出力信号をそのまま通
すスルーパスと、テスト回路を組み込んだテストパス
と、前記テストパスからの第１出力と前記内部スキャン
回路からの第２出力のいずれかを選択的に出力する第１
切換手段と、前記第１切換手段からの出力と前記スルー
パスからの出力のいずれかを選択的に出力して前記シス
テム出力端子に加える第２切換手段と、を有するものと
して構成されているものである。
【００２３】本発明の第２の集積回路装置は、第１の集
積回路装置において、前記第１切換手段は、前記テスト
パスにおけるアップデート用のデータ記憶手段と前記第
２切換手段との間に接続されたものであるものである。
積回路装置において、前記第１切換手段は、前記テスト
パスにおけるアップデート用のデータ記憶手段と前記第
２切換手段との間に接続されたものであるものである。
【００２４】本発明の第３の集積回路装置は、第２の集
積回路装置において、前記データ記憶手段はフリップフ
ロップであり、前記第１及び第２切換手段はマルチプレ
クサであるものである。
積回路装置において、前記データ記憶手段はフリップフ
ロップであり、前記第１及び第２切換手段はマルチプレ
クサであるものである。
【００２５】本発明の第４の集積回路装置は、第１〜３
の集積回路装置において、システム入力端子と、このシ
ステム入力端子と前記内部回路との間に接続された入力
側バウンダリスキャン回路と、前記システム入力端子と
前記内部スキャン回路との間に接続された第３切換手段
を有し、前記第３切換手段は、前記システム入力端子へ
の入力信号とスキャンイン信号のいずれかを選択的に出
力して前記内部スキャン回路に加えるものとして構成さ
れているものである。
の集積回路装置において、システム入力端子と、このシ
ステム入力端子と前記内部回路との間に接続された入力
側バウンダリスキャン回路と、前記システム入力端子と
前記内部スキャン回路との間に接続された第３切換手段
を有し、前記第３切換手段は、前記システム入力端子へ
の入力信号とスキャンイン信号のいずれかを選択的に出
力して前記内部スキャン回路に加えるものとして構成さ
れているものである。
【００２６】
【作用】内部スキャン回路からの出力は、出力側のバウ
ンダリスキャン回路における第１切換手段の入力側に加
えられる。第１切換手段は、この入力と、テストパスか
らの入力のいずれか一方を選択的に第２切換手段の入力
側に加える。この第２切換手段は、この入力と、スルー
パスからの入力のいずれか一方を選択的にシステム出力
端子に加える。つまり、内部スキャン回路からの出力を
システム出力端子から出力可能としつつも、内部回路か
らの出力はスルーパスを通って、第２切換手段の１段の
みを介して遅延が極力抑えられた状態で、システム出力
端子に与えられる。
ンダリスキャン回路における第１切換手段の入力側に加
えられる。第１切換手段は、この入力と、テストパスか
らの入力のいずれか一方を選択的に第２切換手段の入力
側に加える。この第２切換手段は、この入力と、スルー
パスからの入力のいずれか一方を選択的にシステム出力
端子に加える。つまり、内部スキャン回路からの出力を
システム出力端子から出力可能としつつも、内部回路か
らの出力はスルーパスを通って、第２切換手段の１段の
みを介して遅延が極力抑えられた状態で、システム出力
端子に与えられる。
【００２７】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。
を説明する。
【００２８】図１は本発明の実施例に係る回路テスト装
置のブロック図である。図において示すように、スキャ
ンイン信号ＴＤＩは、バウンダリスキャンレジスタ２の
入力端子とマルチプレクサ３−１〜３−ｎの入力端子Ａ
に入力される。スキャンイン信号ＰＳＩ１〜ＰＳＩｎは
マルチプレクサ３−１〜３−ｎの入力端子Ｂに入力され
る。マルチプレクサ３−１〜３−ｎは、制御信号ＰＭに
応じて、入力端子Ａまたは入力端子Ｂの各入力信号のう
ちのいずれかを選択、出力して、それぞれ対応するスキ
ャンレジスタ１−１〜１−ｎに入力信号として与える。
一方、マルチプレクサ３−１〜３−ｎの出力信号は、ス
キャンアウト信号ＰＳＯ１〜ＰＳＯｎとして導出される
と共にマルチプレクサ４に与えられる。マルチプレクサ
４は、選択信号入力端子５からの制御データに基づい
て、スキャンレジスタ１−１〜１−ｎの出力であるスキ
ャンアウト信号ＰＳＯ１〜ＰＳＯｎとバウンダリスキャ
ンレジスタ２の出力であるスキャンアウト信号ＢＳＯと
の内の１つを選択して、テスト出力データＴＤＯとして
出力する。
置のブロック図である。図において示すように、スキャ
ンイン信号ＴＤＩは、バウンダリスキャンレジスタ２の
入力端子とマルチプレクサ３−１〜３−ｎの入力端子Ａ
に入力される。スキャンイン信号ＰＳＩ１〜ＰＳＩｎは
マルチプレクサ３−１〜３−ｎの入力端子Ｂに入力され
る。マルチプレクサ３−１〜３−ｎは、制御信号ＰＭに
応じて、入力端子Ａまたは入力端子Ｂの各入力信号のう
ちのいずれかを選択、出力して、それぞれ対応するスキ
ャンレジスタ１−１〜１−ｎに入力信号として与える。
一方、マルチプレクサ３−１〜３−ｎの出力信号は、ス
キャンアウト信号ＰＳＯ１〜ＰＳＯｎとして導出される
と共にマルチプレクサ４に与えられる。マルチプレクサ
４は、選択信号入力端子５からの制御データに基づい
て、スキャンレジスタ１−１〜１−ｎの出力であるスキ
ャンアウト信号ＰＳＯ１〜ＰＳＯｎとバウンダリスキャ
ンレジスタ２の出力であるスキャンアウト信号ＢＳＯと
の内の１つを選択して、テスト出力データＴＤＯとして
出力する。
【００２９】以上述べたような構成において、スキャン
レジスタ１−１〜１−ｎのスキャンイン側においては、
マルチプレクサ３−１〜３−ｎを設けることにより、シ
ステム端子とテスト端子の兼用を可能にしている。ま
た、制御信号ＰＭにより、スキャンレジスタ１−１〜１
−ｎを並列にスキャンするか否かを決定することができ
る。
レジスタ１−１〜１−ｎのスキャンイン側においては、
マルチプレクサ３−１〜３−ｎを設けることにより、シ
ステム端子とテスト端子の兼用を可能にしている。ま
た、制御信号ＰＭにより、スキャンレジスタ１−１〜１
−ｎを並列にスキャンするか否かを決定することができ
る。
【００３０】一方、スキャンレジスタ１−１〜１−ｎの
スキャンアウト側においては、マルチプレクサ４を設け
ることにより、スキャンアウト信号ＰＳＯ１〜ＰＳＯｎ
の１つを選択的に外部端子に出力することにより、シス
テム端子とテスト端子の兼用を可能にしている。
スキャンアウト側においては、マルチプレクサ４を設け
ることにより、スキャンアウト信号ＰＳＯ１〜ＰＳＯｎ
の１つを選択的に外部端子に出力することにより、シス
テム端子とテスト端子の兼用を可能にしている。
【００３１】さて、図４は、図示しないＬＳＩの外部入
力端子をスキャンイン端子と兼用する構成を示すブロッ
ク図である。図において示すように、外部入力端子１１
と内部回路１２の間にバウンダリスキャンセル１３が配
置される。外部入力端子１１とバウンダリスキャンセル
１３の間にはバッファ１４が配置され、バウンダリスキ
ャンセル１３と内部回路１２の間にもバッファ１５が配
置される。バウンダリスキャンセル１３は、図８に示し
たバウンダリスキャンセルと、同一の構成を有する。ち
なみに、バッファ１５は、内部回路１２をドライブする
ために、バッファ１４よりドライブ能力が大きくなって
いる。
力端子をスキャンイン端子と兼用する構成を示すブロッ
ク図である。図において示すように、外部入力端子１１
と内部回路１２の間にバウンダリスキャンセル１３が配
置される。外部入力端子１１とバウンダリスキャンセル
１３の間にはバッファ１４が配置され、バウンダリスキ
ャンセル１３と内部回路１２の間にもバッファ１５が配
置される。バウンダリスキャンセル１３は、図８に示し
たバウンダリスキャンセルと、同一の構成を有する。ち
なみに、バッファ１５は、内部回路１２をドライブする
ために、バッファ１４よりドライブ能力が大きくなって
いる。
【００３２】さて、図４の構成において、内部回路１２
への入力は、バウンダリスキャンセル１３を介して供給
されるため、外部入力端子１１へ供給される値には関係
がなくなる。そのため、外部入力端子１１をスキャンイ
ンの兼用端子として用いることができる。
への入力は、バウンダリスキャンセル１３を介して供給
されるため、外部入力端子１１へ供給される値には関係
がなくなる。そのため、外部入力端子１１をスキャンイ
ンの兼用端子として用いることができる。
【００３３】また、図４の構成では、スキャンインの兼
用について、バッファ１４の後段、つまり、バウンダリ
スキャンセル１３への入力信号ＩＮをバウンダリスキャ
ンセル１３の直前で信号ＰＳＩｉとして分岐させ、図１
のスキャンイン信号ＰＳＩ１〜ＰＳＩｎのうちの対応す
る１つに接続すればよい。このため、バウンダリスキャ
ンセル１３などの回路を修正する必要はない。
用について、バッファ１４の後段、つまり、バウンダリ
スキャンセル１３への入力信号ＩＮをバウンダリスキャ
ンセル１３の直前で信号ＰＳＩｉとして分岐させ、図１
のスキャンイン信号ＰＳＩ１〜ＰＳＩｎのうちの対応す
る１つに接続すればよい。このため、バウンダリスキャ
ンセル１３などの回路を修正する必要はない。
【００３４】これに対して、スキャンアウトの兼用にお
いては、バウンダリスキャンセル１３の修正が必要にな
ってくる。
いては、バウンダリスキャンセル１３の修正が必要にな
ってくる。
【００３５】図２は、スキャンアウト兼用のためのバウ
ンダリスキャンセルの構成を示すブロック図である。図
において示すように、Ｄ型フリップフロップ９のデータ
出力端子Ｑからの信号はマルチプレクサ７の入力端子Ａ
に供給される。一方、マルチプレクサ７の入力端子Ｂに
はスキャンアウト信号ＰＳＯ１〜ＰＳＯｎの１つＰＯＳ
ｉが供給される。マルチプレクサ７の出力はマルチプレ
クサ６の入力端子Ｂに与えられる。ちなみに、マルチプ
レクサ７は制御信号ＰＭに基づいて、入力端子Ａと入力
端子Ｂのいずれかに加えられた入力信号を選択して、マ
ルチプレクサ６の入力端子Ｂに向けて出力する。
ンダリスキャンセルの構成を示すブロック図である。図
において示すように、Ｄ型フリップフロップ９のデータ
出力端子Ｑからの信号はマルチプレクサ７の入力端子Ａ
に供給される。一方、マルチプレクサ７の入力端子Ｂに
はスキャンアウト信号ＰＳＯ１〜ＰＳＯｎの１つＰＯＳ
ｉが供給される。マルチプレクサ７の出力はマルチプレ
クサ６の入力端子Ｂに与えられる。ちなみに、マルチプ
レクサ７は制御信号ＰＭに基づいて、入力端子Ａと入力
端子Ｂのいずれかに加えられた入力信号を選択して、マ
ルチプレクサ６の入力端子Ｂに向けて出力する。
【００３６】さて、図５は、図示しないＬＳＩの外部入
力端子において、スキャンアウト兼用の構成を示すブロ
ック図である。図において示すように、外部出力端子１
７と内部回路１２の間にバウンダリスキャンセル１３が
配置される。バウンダリスキャンセル１３と外部出力端
子１７の間にはバッファ１６が配置される。バウンダリ
スキャンセル１３は図２に示したのと同一の構成を有す
る。
力端子において、スキャンアウト兼用の構成を示すブロ
ック図である。図において示すように、外部出力端子１
７と内部回路１２の間にバウンダリスキャンセル１３が
配置される。バウンダリスキャンセル１３と外部出力端
子１７の間にはバッファ１６が配置される。バウンダリ
スキャンセル１３は図２に示したのと同一の構成を有す
る。
【００３７】さて、図５の構成において、外部出力端子
１７への出力は、バウンダリスキャンセル１３を介し
て、スキャンアウト兼用で行われる。ここで、スキャン
アウトの兼用は、図１のスキャンアウト信号ＰＳＯ１〜
ＰＳＯｎのうちの１つＰＯＳｉを、バウンダリスキャン
セル１３の内部のマルチプレクサ７の入力端子Ｂに接続
することによって行われる。一方、並列にスキャンする
かどうかは、制御信号ＰＭに基づいて設定される。
１７への出力は、バウンダリスキャンセル１３を介し
て、スキャンアウト兼用で行われる。ここで、スキャン
アウトの兼用は、図１のスキャンアウト信号ＰＳＯ１〜
ＰＳＯｎのうちの１つＰＯＳｉを、バウンダリスキャン
セル１３の内部のマルチプレクサ７の入力端子Ｂに接続
することによって行われる。一方、並列にスキャンする
かどうかは、制御信号ＰＭに基づいて設定される。
【００３８】図５の構成で、内部回路１２からの出力の
観測を、バウンダリスキャンセル１３によって行う場合
には、外部出力端子１７を用いず、出力信号ＳＯで観測
する。このため、外部出力端子１７をスキャンアウトの
兼用端子として用いることができるようになる。
観測を、バウンダリスキャンセル１３によって行う場合
には、外部出力端子１７を用いず、出力信号ＳＯで観測
する。このため、外部出力端子１７をスキャンアウトの
兼用端子として用いることができるようになる。
【００３９】ちなみに、図５の構成において、バウンダ
リスキャンのモードでは、Ｄ型フリップフロップ９の出
力から、マルチプレクサ７を介して、マルチプレクサ６
の入力端子Ｂへ至るパスが有効になっている。このパス
を通してスキャンアウト信号ＰＳＯ１〜ＰＳＯｎの状態
を外部出力端子１７で観測することができる。
リスキャンのモードでは、Ｄ型フリップフロップ９の出
力から、マルチプレクサ７を介して、マルチプレクサ６
の入力端子Ｂへ至るパスが有効になっている。このパス
を通してスキャンアウト信号ＰＳＯ１〜ＰＳＯｎの状態
を外部出力端子１７で観測することができる。
【００４０】ちなみに、図５の構成において、兼用する
マルチプレクサ７を付加する位置としては、マルチプレ
クサ６の後段も考えられ。しかし、このようにすると、
システムのパス、つまり内部回路１２からマルチプレク
サ６の入力端子Ａ、バッファ１６を介して外部出力端子
１７へと至るパスの遅延を増加させ、システムを高速に
動作させる上での障害になる。
マルチプレクサ７を付加する位置としては、マルチプレ
クサ６の後段も考えられ。しかし、このようにすると、
システムのパス、つまり内部回路１２からマルチプレク
サ６の入力端子Ａ、バッファ１６を介して外部出力端子
１７へと至るパスの遅延を増加させ、システムを高速に
動作させる上での障害になる。
【００４１】これに対して、図５に示すように、マルチ
プレクサ７をアップデート用のＤ型フリップフロップ９
とマルチプレクサ６の間に付加する場合には、システム
のパスに対しては、遅延の増加などの影響がない。
プレクサ７をアップデート用のＤ型フリップフロップ９
とマルチプレクサ６の間に付加する場合には、システム
のパスに対しては、遅延の増加などの影響がない。
【００４２】図３は、スキャンアウトの兼用のためのバ
ウンダリスキャンセル１３の別の構成例を示すブロック
図である。図において示すように、Ｄ型フリップフロッ
プ８のデータ出力端子Ｑからの出力は、Ｄ型フリップフ
ロップ９とＤ型フリップフロップ１０のそれぞれのデー
タ入力端子Ｄに供給される。なお、Ｄ型フリップフロッ
プ８とＤ型フリップフロップ１０におけるそれぞれのク
ロック入力端子Ｃには、２相クロックであるシフトクロ
ック信号ＳＣＬＫＡとシフトクロック信号ＳＣＬＫＢが
それぞれ与えられる。Ｄ型フリップフロップ９のデータ
出力端子Ｑはマルチプレクサ７の入力端子Ａに接続さ
れ、Ｄ型フリップフロップ１０のデータ出力端子Ｑから
は出力信号ＳＯが導出される。
ウンダリスキャンセル１３の別の構成例を示すブロック
図である。図において示すように、Ｄ型フリップフロッ
プ８のデータ出力端子Ｑからの出力は、Ｄ型フリップフ
ロップ９とＤ型フリップフロップ１０のそれぞれのデー
タ入力端子Ｄに供給される。なお、Ｄ型フリップフロッ
プ８とＤ型フリップフロップ１０におけるそれぞれのク
ロック入力端子Ｃには、２相クロックであるシフトクロ
ック信号ＳＣＬＫＡとシフトクロック信号ＳＣＬＫＢが
それぞれ与えられる。Ｄ型フリップフロップ９のデータ
出力端子Ｑはマルチプレクサ７の入力端子Ａに接続さ
れ、Ｄ型フリップフロップ１０のデータ出力端子Ｑから
は出力信号ＳＯが導出される。
【００４３】図３の構成においては、Ｄ型フリップフロ
ップ８とＤ型フリップフロップ１０のスキャン動作がシ
フトクロック信号ＳＣＬＫＡ、ＳＣＬＫＢの２相クロッ
クで行われるところに特長があり、出力信号ＳＯはシフ
トクロック信号ＳＣＬＫＢに同期して出力され、Ｄ型フ
リップフロップ９のデータ出力端子Ｑはアップデート用
クロック信号ＵＰＣＬＫに同期してマルチプレクサ７に
転送される。その他の動作については、図２の場合と同
様である。
ップ８とＤ型フリップフロップ１０のスキャン動作がシ
フトクロック信号ＳＣＬＫＡ、ＳＣＬＫＢの２相クロッ
クで行われるところに特長があり、出力信号ＳＯはシフ
トクロック信号ＳＣＬＫＢに同期して出力され、Ｄ型フ
リップフロップ９のデータ出力端子Ｑはアップデート用
クロック信号ＵＰＣＬＫに同期してマルチプレクサ７に
転送される。その他の動作については、図２の場合と同
様である。
【００４４】以上述べたように、本発明の実施例の回路
テスト装置は、集積回路装置内部の複数の内部スキャン
回路と、バウンダリスキャン回路を並列に動作させるよ
うに構成すると共に、信号遅延を抑制しながらテスト端
子をシステム端子と兼用できるように構成したので、テ
スト時間が短くなり、併せて通常動作時の遅延のオーバ
ーヘッドを最小にできるような、テスト容易化の構成を
実現することができる。
テスト装置は、集積回路装置内部の複数の内部スキャン
回路と、バウンダリスキャン回路を並列に動作させるよ
うに構成すると共に、信号遅延を抑制しながらテスト端
子をシステム端子と兼用できるように構成したので、テ
スト時間が短くなり、併せて通常動作時の遅延のオーバ
ーヘッドを最小にできるような、テスト容易化の構成を
実現することができる。
【００４５】
【発明の効果】本発明によれば、内部スキャン回路から
の第２出力を、内部回路とシステム出力端子との間に接
続された出力側のバウンダリスキャン回路における、ス
ルーパスと並列なテストパスに設けた第１切換回路に加
え、この第１切換回路によって上記第２出力とテストパ
スからの第１出力とのいずれかを選択的に第２切換回路
に加え、その第２切換回路で内部回路からのスルーの出
力と第１切換回路からの出力とを選択的にシステム出力
端子に加えるようにしたので、内部スキャン回路からの
出力をシステム出力端子から出力できると共に、この構
成をとりつつも、内部回路からの出力を第２切換手段と
いう１段の回路のみを介して、遅延を極力抑えた状態
で、システム出力端子に与えることができる。
の第２出力を、内部回路とシステム出力端子との間に接
続された出力側のバウンダリスキャン回路における、ス
ルーパスと並列なテストパスに設けた第１切換回路に加
え、この第１切換回路によって上記第２出力とテストパ
スからの第１出力とのいずれかを選択的に第２切換回路
に加え、その第２切換回路で内部回路からのスルーの出
力と第１切換回路からの出力とを選択的にシステム出力
端子に加えるようにしたので、内部スキャン回路からの
出力をシステム出力端子から出力できると共に、この構
成をとりつつも、内部回路からの出力を第２切換手段と
いう１段の回路のみを介して、遅延を極力抑えた状態
で、システム出力端子に与えることができる。
【図１】本発明の実施例のブロック図である。
【図２】スキャンアウト兼用のためのバウンダリスキャ
ンセルの第１の例を示すブロック図である。
ンセルの第１の例を示すブロック図である。
【図３】スキャンアウト兼用のためのバウンダリスキャ
ンセルの第２の例を示すブロック図である。
ンセルの第２の例を示すブロック図である。
【図４】スキャンイン兼用の構成を示すブロック図であ
る。
る。
【図５】スキャンアウト兼用の構成を示すブロック図で
ある。
ある。
【図６】テスト容易化回路を有する集積回路装置の概略
構成図である。
構成図である。
【図７】従来の回路テスト装置のブロック図である。
【図８】バウンダリスキャンセルの構成を示すブロック
図である。
図である。
１−１〜１−ｎ スキャンレジスタ ２ バウンダリスキャンレジスタ ３−１〜３−ｎ３，４，６，７，２１ マルチプレクサ ５ 選択信号入力端子 ８，９，１０ Ｄ型フリップフロップ １１ 外部入力端子 １２ 内部回路 １３ バウンダリスキャンセル １４，１５，１６ バッファ １７ 外部出力端子 １８ 集積回路装置 １９−１〜１９−４ 被テスト回路ブロック ２０ テスト制御回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3187 G06F 11/22 360
Claims (4)
- 【請求項１】内部回路と、システム出力端子と、前記内
部回路と前記システム出力端子との間に接続された出力
側のバウンダリスキャン回路と、内部スキャン回路と、
を備え、 前記バウンダリスキャン回路は、 前記内部回路からの出力信号をそのまま通すスルーパス
と、 テスト回路を組み込んだテストパスと、 前記テストパスからの第１出力と前記内部スキャン回路
からの第２出力のいずれかを選択的に出力する第１切換
手段と、 前記第１切換手段からの出力と前記スルーパスからの出
力のいずれかを選択的に出力して前記システム出力端子
に加える第２切換手段と、 を有するものとして構成されている集積回路装置。 - 【請求項２】前記第１切換手段は、前記テストパスにお
けるアップデート用のデータ記憶手段と前記第２切換手
段との間に接続されたものである、 請求項１の集積回路装置。 - 【請求項３】前記データ記憶手段はフリップフロップで
あり、前記第１及び第２切換手段はマルチプレクサであ
る、請求項２の集積回路装置。 - 【請求項４】システム入力端子と、このシステム入力端
子と前記内部回路との間に接続された入力側のバウンダ
リスキャン回路と、前記システム入力端子と前記内部ス
キャン回路との間に接続された第３切換手段を有し、前
記第３切換手段は、前記システム入力端子への入力信号
とスキャンイン信号のいずれかを選択的に出力して前記
内部スキャン回路に加えるものとして構成されている、
請求項１〜３のいずれかに記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06099594A JP3310096B2 (ja) | 1994-03-30 | 1994-03-30 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06099594A JP3310096B2 (ja) | 1994-03-30 | 1994-03-30 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07270494A JPH07270494A (ja) | 1995-10-20 |
| JP3310096B2 true JP3310096B2 (ja) | 2002-07-29 |
Family
ID=13158531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06099594A Expired - Fee Related JP3310096B2 (ja) | 1994-03-30 | 1994-03-30 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3310096B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3257425B2 (ja) * | 1996-12-25 | 2002-02-18 | 日本電気株式会社 | テスト回路及びテスト方法 |
| WO1999052033A1 (fr) * | 1998-04-03 | 1999-10-14 | Hitachi, Ltd. | Dispositif semi-conducteur |
| US6785854B1 (en) * | 2000-10-02 | 2004-08-31 | Koninklijke Philips Electronics N.V. | Test access port (TAP) controller system and method to debug internal intermediate scan test faults |
| JP2003014819A (ja) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 |
| JP2005190112A (ja) * | 2003-12-25 | 2005-07-14 | Internatl Business Mach Corp <Ibm> | マイクロコンピュータ及びそのデバッグ方法 |
| US7181663B2 (en) * | 2004-03-01 | 2007-02-20 | Verigy Pte, Ltd. | Wireless no-touch testing of integrated circuits |
| US7949915B2 (en) * | 2007-12-04 | 2011-05-24 | Alcatel-Lucent Usa Inc. | Method and apparatus for describing parallel access to a system-on-chip |
| JP6782134B2 (ja) * | 2016-09-26 | 2020-11-11 | ラピスセミコンダクタ株式会社 | スキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法 |
-
1994
- 1994-03-30 JP JP06099594A patent/JP3310096B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07270494A (ja) | 1995-10-20 |
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Legal Events
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