JPH0642529B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0642529B2 JPH0642529B2 JP2298235A JP29823590A JPH0642529B2 JP H0642529 B2 JPH0642529 B2 JP H0642529B2 JP 2298235 A JP2298235 A JP 2298235A JP 29823590 A JP29823590 A JP 29823590A JP H0642529 B2 JPH0642529 B2 JP H0642529B2
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- buffer
- power supply
- integrated circuit
- current
- semiconductor integrated
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Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は半導体集積回路装置に係り、特にそのバッファ
回路として電流容量が異なる２種類以上のバッファ回路
を有する半導体集積回路装置に関する。
回路として電流容量が異なる２種類以上のバッファ回路
を有する半導体集積回路装置に関する。
［発明の技術的背景］ 半導体集積回路、たとえばＮチャンネルMOS型のLSI（大
規模集積回路）では、LSI外部からの信号を直接にLSI内
部に取り入れないで、あるいはLSI内部からの信号を直
接にLSI外部に取り出さないで、入力バッファあるいは
出力バッファを介してLSI内部とLSI外部との信号のやり
取りを行なっている。このようなインターフェースとし
てのバッファとこれに付属している回路とをバッファ回
路と呼ぶことにすれば、LSIにおける上記バッファ回路
以外の回路を内部ロジックと呼ぶことができる。
規模集積回路）では、LSI外部からの信号を直接にLSI内
部に取り入れないで、あるいはLSI内部からの信号を直
接にLSI外部に取り出さないで、入力バッファあるいは
出力バッファを介してLSI内部とLSI外部との信号のやり
取りを行なっている。このようなインターフェースとし
てのバッファとこれに付属している回路とをバッファ回
路と呼ぶことにすれば、LSIにおける上記バッファ回路
以外の回路を内部ロジックと呼ぶことができる。
このようなLSIにおいて、通常はバッファ回路は外部に
大きな電流を供給しており、その電源配線の電圧変動が
大きな値になり、その変動が内部ロジックに大きな影響
を与えることを避けるための配慮から、バッファ回路と
内部ロジックとは電源が別々に供給されている。
大きな電流を供給しており、その電源配線の電圧変動が
大きな値になり、その変動が内部ロジックに大きな影響
を与えることを避けるための配慮から、バッファ回路と
内部ロジックとは電源が別々に供給されている。
第１図は、上述したようなLSIにおける出力バッファ部
の一部（たとえば電流引込側）を示すものであり、１１
および１２は通常の電流容量の出力バッファにおける電
流引込側のトランジスタ、１３および１４は大電流容量
の出力バッファにおける電流引込側のトランジスタ、１
５〜１８はこれらのトランジスタ１１〜１４を駆動する
インバータ、１９〜２２は上記トランジスタ１１〜１４
の一端に接続される出力端子（パッド）、２３は低電位
側電源ＶSS用の電源端子、２４はバッファ用電源配線、
２５〜２８はその抵抗分、２９は内部ロジック用電源配
線、３０はその抵抗分である。ここで、電源端子２３か
ら離れて配置された出力バッファまでの電源配線２４に
よる電圧降下を小さくするために、この配線２４の幅を
太くしてその抵抗分を小さくするとか、出力バッファの
トランジスタのデメンジョンを大きくするような設計が
施されている。第２図は、LSIチツプ３１における上記
出力バッファ部の配置例を示すものであり、大電流容量
のトランジスタ１３，１４は通常容量のトランジスタ１
１，１２よりも電源端子２３から離れている。
の一部（たとえば電流引込側）を示すものであり、１１
および１２は通常の電流容量の出力バッファにおける電
流引込側のトランジスタ、１３および１４は大電流容量
の出力バッファにおける電流引込側のトランジスタ、１
５〜１８はこれらのトランジスタ１１〜１４を駆動する
インバータ、１９〜２２は上記トランジスタ１１〜１４
の一端に接続される出力端子（パッド）、２３は低電位
側電源ＶSS用の電源端子、２４はバッファ用電源配線、
２５〜２８はその抵抗分、２９は内部ロジック用電源配
線、３０はその抵抗分である。ここで、電源端子２３か
ら離れて配置された出力バッファまでの電源配線２４に
よる電圧降下を小さくするために、この配線２４の幅を
太くしてその抵抗分を小さくするとか、出力バッファの
トランジスタのデメンジョンを大きくするような設計が
施されている。第２図は、LSIチツプ３１における上記
出力バッファ部の配置例を示すものであり、大電流容量
のトランジスタ１３，１４は通常容量のトランジスタ１
１，１２よりも電源端子２３から離れている。
［背景技術の問題点］ ところで、最近のように発光ダイオード等の駆動のため
に前記出力バッファ３２，３３として特に大電流容量が
必要となった場合、これまで以上に電源配線２４の太さ
および出力バッファ３２，３２のトランジスタのデメン
ションを大きくする必要に迫られ、集積回路チツプサイ
ズが増大する要因となる。
に前記出力バッファ３２，３３として特に大電流容量が
必要となった場合、これまで以上に電源配線２４の太さ
および出力バッファ３２，３２のトランジスタのデメン
ションを大きくする必要に迫られ、集積回路チツプサイ
ズが増大する要因となる。
［発明の目的］ 本発明は上記の事情に鑑みてなされたもので、バッファ
の大電流容量化に伴なうチップサイズの増大を極力少な
くし得る半導体集積回路装置を提供するものである。
の大電流容量化に伴なうチップサイズの増大を極力少な
くし得る半導体集積回路装置を提供するものである。
［発明の概要］ すなわち、本発明の半導体集積回路装置は、大電流の入
力バッファトランジスタを小電流の入力バッファトラン
ジスタよりも電源端子の近くに配置している。したがっ
て、電源端子と大電流バッファとの間の電源配線が従来
より短かくなり、これによって電源配線の電圧変動が小
さくなる分だけバッファトランジスタのデメンションを
小さくでき、また前記電源配線が従来より細くて済み、
バッファの一層の大電流化に伴なうチップサイズの増大
が極力少なくて済む。
力バッファトランジスタを小電流の入力バッファトラン
ジスタよりも電源端子の近くに配置している。したがっ
て、電源端子と大電流バッファとの間の電源配線が従来
より短かくなり、これによって電源配線の電圧変動が小
さくなる分だけバッファトランジスタのデメンションを
小さくでき、また前記電源配線が従来より細くて済み、
バッファの一層の大電流化に伴なうチップサイズの増大
が極力少なくて済む。
［発明の実施例］ 以下、図面を参照して本発明の一実施例を詳細に説明す
る。第３図はMOS型LSIの出力バッファ部の一部（たとえ
ば電流引込側）の回路接続を示すもので、１１および１
２は通常電流容量の出力バッファにおける電流引込側の
バッファトランジスタ、１３および１４は上記通常電流
容量よりは大電流容量の出力バッファにおける電流引込
側のバッファトランジスタであり、１５〜１８はこれら
のトランジスタ１１〜１４を駆動するインバータ、１９
〜２０は上記トランジスタ１１〜１４の一端に接続され
た出力端子（パッド）、２３は低電位側電源ＶSS用の電
源端子、３２は上記トランジスタ１１〜１４と電源端子
２３との間のバッファ用電源配線、３３〜３６はその抵
抗分である。なお、３７は内部ブロツクであって、電源
配線３８を介して上記電源端子２３に接続されており、
３９は上記電源配線３８の抵抗分である。
る。第３図はMOS型LSIの出力バッファ部の一部（たとえ
ば電流引込側）の回路接続を示すもので、１１および１
２は通常電流容量の出力バッファにおける電流引込側の
バッファトランジスタ、１３および１４は上記通常電流
容量よりは大電流容量の出力バッファにおける電流引込
側のバッファトランジスタであり、１５〜１８はこれら
のトランジスタ１１〜１４を駆動するインバータ、１９
〜２０は上記トランジスタ１１〜１４の一端に接続され
た出力端子（パッド）、２３は低電位側電源ＶSS用の電
源端子、３２は上記トランジスタ１１〜１４と電源端子
２３との間のバッファ用電源配線、３３〜３６はその抵
抗分である。なお、３７は内部ブロツクであって、電源
配線３８を介して上記電源端子２３に接続されており、
３９は上記電源配線３８の抵抗分である。
上記第３図の回路において、大電流のバッファトランジ
スタ１３，１４は通常電流のバッファトランジスタ１
１，１２よりも電源端子２３の近くに配置されている。
すなわち、たとえば第４図に示すように、LSIチップ４
０上で電源端子２３の周辺（たとえば両側）に大電流の
バッファトランジスタ１３，１４が配置され、これより
離れて通常電流のバッファトランジスタ１１，１２が配
置されている。
スタ１３，１４は通常電流のバッファトランジスタ１
１，１２よりも電源端子２３の近くに配置されている。
すなわち、たとえば第４図に示すように、LSIチップ４
０上で電源端子２３の周辺（たとえば両側）に大電流の
バッファトランジスタ１３，１４が配置され、これより
離れて通常電流のバッファトランジスタ１１，１２が配
置されている。
したがって、上述したLSIによれば、電源配線３２のう
ち電源端子２３と大電流のバッファトランジスタ１３，
１４との間の部分の距離が従来よりも短かくなり、これ
によって電源配線３２の電圧降下が小さくなり、その電
圧変動が小さくなる分だけバッファトランジスタ１３，
１４のデメンションを小さくすることができる。また、
前述したように大電流のバッファトランジスタ１３，１
４が電源端子２３の近くに配置されているので、これら
の間の電源配線の抵抗分による電圧降下が従来よりも小
さくなり、換言すればこの電源配線の幅を従来よりも細
くすることができる。すなわち、たとえば発光ダイオー
ド等の駆動のためにバッファトランジスタ１３，１４を
特に大電流化するに際しても、そのデメンジョンの増大
および上記バッファトランジスタ１３，１４とＶSS用電
源端子２３との間の電源配線の幅の増大、つまりLSIチ
ップサイズの増大を極力少なくすることが可能である。
ち電源端子２３と大電流のバッファトランジスタ１３，
１４との間の部分の距離が従来よりも短かくなり、これ
によって電源配線３２の電圧降下が小さくなり、その電
圧変動が小さくなる分だけバッファトランジスタ１３，
１４のデメンションを小さくすることができる。また、
前述したように大電流のバッファトランジスタ１３，１
４が電源端子２３の近くに配置されているので、これら
の間の電源配線の抵抗分による電圧降下が従来よりも小
さくなり、換言すればこの電源配線の幅を従来よりも細
くすることができる。すなわち、たとえば発光ダイオー
ド等の駆動のためにバッファトランジスタ１３，１４を
特に大電流化するに際しても、そのデメンジョンの増大
および上記バッファトランジスタ１３，１４とＶSS用電
源端子２３との間の電源配線の幅の増大、つまりLSIチ
ップサイズの増大を極力少なくすることが可能である。
なお、上記実施例は、LSIの出力バッファ部の電流引込
側を示したが、出力バッファ部の電流供給側のトランジ
スタと高電位側電源ＶDD用電源端子との関係についても
上記と同様に適用でき、また入力バッファ部にも上記に
準じて回路接続およびバッファ回路配置を行なうことが
可能である。
側を示したが、出力バッファ部の電流供給側のトランジ
スタと高電位側電源ＶDD用電源端子との関係についても
上記と同様に適用でき、また入力バッファ部にも上記に
準じて回路接続およびバッファ回路配置を行なうことが
可能である。
［発明の効果］ 上述したように、本発明の半導体集積回路装置によれ
ば、入力バッファと電源端子との配置を合理的に行なう
ことによって、入力バッファの大電流化に伴なうチップ
サイズの増大を極力少なくすることができる。
ば、入力バッファと電源端子との配置を合理的に行なう
ことによって、入力バッファの大電流化に伴なうチップ
サイズの増大を極力少なくすることができる。
第１図は従来の半導体集積回路装置における出力バッフ
ァ部の一部を示す回路図、第２図は第１図のバッファと
電源端子とのチップ上の配置関係を説明するための図、
第３図は本発明に係る半導体集積回路装置の一実施例を
説明するための出力バッファ部の一部を示す回路図、第
４図は第３図のバッファと電源端子とのチップ上の配置
関係を説明するための図である。 １１，１２…通常電流のバッファトランジスタ、１３，
１４…大電流のバッファトランジスタ、１９〜２０…出
力端子、２３…電流端子、３２…電源配線。
ァ部の一部を示す回路図、第２図は第１図のバッファと
電源端子とのチップ上の配置関係を説明するための図、
第３図は本発明に係る半導体集積回路装置の一実施例を
説明するための出力バッファ部の一部を示す回路図、第
４図は第３図のバッファと電源端子とのチップ上の配置
関係を説明するための図である。 １１，１２…通常電流のバッファトランジスタ、１３，
１４…大電流のバッファトランジスタ、１９〜２０…出
力端子、２３…電流端子、３２…電源配線。
Claims (1)
- 【請求項１】バッファ回路とその他の内部ロジックとに
別別の電源配線により電源を供給し、上記バッファ回路
として電流容量が異なる２種類以上のバッファ回路を有
する半導体集積回路装置において、大電流の入力バッフ
ァ回路のバッファトランジスタを小電流の入力バッファ
回路のバッファトランジスタよりも電源端子に近く配置
し、この電源端子から上記各バッファ回路へ電源配線を
施してなることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2298235A JPH0642529B2 (ja) | 1990-11-02 | 1990-11-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2298235A JPH0642529B2 (ja) | 1990-11-02 | 1990-11-02 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4409282A Division JPS58161356A (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03163865A JPH03163865A (ja) | 1991-07-15 |
| JPH0642529B2 true JPH0642529B2 (ja) | 1994-06-01 |
Family
ID=17856986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2298235A Expired - Lifetime JPH0642529B2 (ja) | 1990-11-02 | 1990-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642529B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543840A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Power distributing structure of iil element |
| JPS5593235A (en) * | 1979-01-05 | 1980-07-15 | Nec Corp | Integrated circuit |
-
1990
- 1990-11-02 JP JP2298235A patent/JPH0642529B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543840A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Power distributing structure of iil element |
| JPS5593235A (en) * | 1979-01-05 | 1980-07-15 | Nec Corp | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03163865A (ja) | 1991-07-15 |
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