JP2000194317A - プラズマディスプレイパネル及びその駆動方法 - Google Patents
プラズマディスプレイパネル及びその駆動方法Info
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Abstract
(57)【要約】
【課題】 画面輝度を上昇させ、かつサステイン放電の
発光効率を向上するプラズマディスプレイパネル及びそ
の駆動方法を提供することを目的とする。 【解決手段】 前面ガラス基板１のサステイン電極３と
スキャン及びサステイン電極３間で発生するサステイン
放電に対して、背面ガラス基板９上のアドレス電極７に
もサステインパルスＰｓｕｓを印加して、前面ガラス基
板１付近の放電と前面ガラス基板１と背面ガラス基板９
間の放電を同時に発生させるものである。また、アドレ
ス電極に平行してサステイン補助電極を設けたもので、
前面ガラス基板上の面放電と、前面ガラス基板と背面ガ
ラス基板間の対向放電とを同時に発生させることによ
り、励起される蛍光体面積が増加し、発光効率が向上す
るとういう効果を得るものである。
発光効率を向上するプラズマディスプレイパネル及びそ
の駆動方法を提供することを目的とする。 【解決手段】 前面ガラス基板１のサステイン電極３と
スキャン及びサステイン電極３間で発生するサステイン
放電に対して、背面ガラス基板９上のアドレス電極７に
もサステインパルスＰｓｕｓを印加して、前面ガラス基
板１付近の放電と前面ガラス基板１と背面ガラス基板９
間の放電を同時に発生させるものである。また、アドレ
ス電極に平行してサステイン補助電極を設けたもので、
前面ガラス基板上の面放電と、前面ガラス基板と背面ガ
ラス基板間の対向放電とを同時に発生させることによ
り、励起される蛍光体面積が増加し、発光効率が向上す
るとういう効果を得るものである。
Description
【０００１】
【発明の属する技術分野】本発明は、放電により表示発
光する素子の集合で構成されたマトリクス型表示パネ
ル、特にプラズマディスプレイパネル（以後、ＰＤＰと
記述）に係り、発光効率の向上により、表示発光輝度を
上昇させ、かつ、消費電力を低下させることが可能なプ
ラズマディスプレイパネル及びその駆動方法に関する。
光する素子の集合で構成されたマトリクス型表示パネ
ル、特にプラズマディスプレイパネル（以後、ＰＤＰと
記述）に係り、発光効率の向上により、表示発光輝度を
上昇させ、かつ、消費電力を低下させることが可能なプ
ラズマディスプレイパネル及びその駆動方法に関する。
【０００２】
【従来の技術】従来のＡＣ型ＰＤＰの構造を図１２に示
す。表面ガラス基板上には複数のサステイン電極３と複
数のスキャン電極２が平行にかつ交互に配置されてい
る。これらは、透明電極２１と金属バス電極２０により
構成されている。また、背面ガラス基板９上には複数の
アドレス電極７がサステイン電極３及びスキャン電極２
と垂直に交わるようにして配置されている。ここで、映
像を表示するために発光しているのは、表面ガラス基板
上のサステイン電極３とスキャン電極２である。アドレ
ス電極７は放電するセルを選択するための電極であり、
表示発光には直接寄与していない。
す。表面ガラス基板上には複数のサステイン電極３と複
数のスキャン電極２が平行にかつ交互に配置されてい
る。これらは、透明電極２１と金属バス電極２０により
構成されている。また、背面ガラス基板９上には複数の
アドレス電極７がサステイン電極３及びスキャン電極２
と垂直に交わるようにして配置されている。ここで、映
像を表示するために発光しているのは、表面ガラス基板
上のサステイン電極３とスキャン電極２である。アドレ
ス電極７は放電するセルを選択するための電極であり、
表示発光には直接寄与していない。
【０００３】図１３にＰＤＰの各電極に印加されている
パルス印加タイミングチャートを示す。ＰＤＰでは、１
フィールド期間が、複数個のサブフィールドと呼ばれる
期間に分離されており、各サブフィールドには、セット
アップ期間、アドレス期間、サステイン期間、消去期間
が設定されている。
パルス印加タイミングチャートを示す。ＰＤＰでは、１
フィールド期間が、複数個のサブフィールドと呼ばれる
期間に分離されており、各サブフィールドには、セット
アップ期間、アドレス期間、サステイン期間、消去期間
が設定されている。
【０００４】各サブフィールドのセットアップ期間にお
いては、ＰＤＰ内の全ての画素において、放電を発生さ
せ、次のアドレス期間において、放電の発生が容易にな
るように、サステイン電極３、スキャン電極２およびア
ドレス電極７に電荷を蓄積させる。
いては、ＰＤＰ内の全ての画素において、放電を発生さ
せ、次のアドレス期間において、放電の発生が容易にな
るように、サステイン電極３、スキャン電極２およびア
ドレス電極７に電荷を蓄積させる。
【０００５】次のアドレス期間では、サステイン期間に
おいて表示発光させる画素を選択するための期間であ
り、スキャン電極２とアドレス電極７の間で放電を発生
させ、サステイン期間で放電が容易に発生できるよう
に、サステイン電極３とスキャン電極２に電荷を蓄積さ
せる。この期間で、放電が発生しない画素は、次のサス
テイン期間において、表示発光することはない。
おいて表示発光させる画素を選択するための期間であ
り、スキャン電極２とアドレス電極７の間で放電を発生
させ、サステイン期間で放電が容易に発生できるよう
に、サステイン電極３とスキャン電極２に電荷を蓄積さ
せる。この期間で、放電が発生しない画素は、次のサス
テイン期間において、表示発光することはない。
【０００６】さらに、サステイン期間では、アドレス期
間において選択された画素のみが、表示発光をおこな
う。このサステイン期間に印加されるサステインパルス
Ｐｓｕｓ数は、各サブフィールドで異なり、例えば、サ
ブフィールド数が８個の場合には、１：２：４：８：１
６：３２：６４：１２８の重み付けがされている。ここ
で、サブフィールドの発光を任意の組合わせることで、
２５６段階の中間調表示が可能となる。
間において選択された画素のみが、表示発光をおこな
う。このサステイン期間に印加されるサステインパルス
Ｐｓｕｓ数は、各サブフィールドで異なり、例えば、サ
ブフィールド数が８個の場合には、１：２：４：８：１
６：３２：６４：１２８の重み付けがされている。ここ
で、サブフィールドの発光を任意の組合わせることで、
２５６段階の中間調表示が可能となる。
【０００７】最後に、消去期間では、サステインパルス
Ｐｓｕｓによる放電より弱い放電を発生させ、サステイ
ン期間での放電により発生した画素間の壁電荷の不均一
性を取り除く。この後に、次のサブフィールドが印加さ
れることになる。
Ｐｓｕｓによる放電より弱い放電を発生させ、サステイ
ン期間での放電により発生した画素間の壁電荷の不均一
性を取り除く。この後に、次のサブフィールドが印加さ
れることになる。
【０００８】
【発明が解決しようとする課題】従来のＡＣ型ＰＤＰで
は、サステインパルスＰｓｕｓによる放電の発光効率が
低いため、ＣＲＴと比較して画面輝度は低く、また消費
電力は多いことが課題とされてきた。また、セットアッ
プ期間とアドレス期間は発光に寄与しない期間であるに
もかかわらず、１フィールドの半分以上を占めている。
このため、限られた時間内で画面輝度を上昇させるの
に、サステインパルスＰｓｕｓ周期は高周波数となって
いる。さらに、今後需要が増加する高精細パネルでは、
画素を隔てる障壁６部分の画面に占める割合が増加す
る。この障壁６は発光に寄与しないため、更なる画面輝
度の低下が予想される。
は、サステインパルスＰｓｕｓによる放電の発光効率が
低いため、ＣＲＴと比較して画面輝度は低く、また消費
電力は多いことが課題とされてきた。また、セットアッ
プ期間とアドレス期間は発光に寄与しない期間であるに
もかかわらず、１フィールドの半分以上を占めている。
このため、限られた時間内で画面輝度を上昇させるの
に、サステインパルスＰｓｕｓ周期は高周波数となって
いる。さらに、今後需要が増加する高精細パネルでは、
画素を隔てる障壁６部分の画面に占める割合が増加す
る。この障壁６は発光に寄与しないため、更なる画面輝
度の低下が予想される。
【０００９】上記のようなＰＤＰにおける発光効率の向
上に対する対策として各種の提案がなされており、特開
平９−６８９４４号公報では、サステイン期間におい
て、サステインパルスＰｓｕｓの印加を休止する期間を
約１μｓｅｃ設け、この間にアドレス電極７にパルスを
印加し、前面ガラス基板１上のどちらか一方の電極と放
電を発生させる方法である。しかし、この方法では、Ｐ
ＤＰの画面輝度は向上するが、サステイン放電回数が増
加するため、消費電力も増加するという課題を有してい
た。
上に対する対策として各種の提案がなされており、特開
平９−６８９４４号公報では、サステイン期間におい
て、サステインパルスＰｓｕｓの印加を休止する期間を
約１μｓｅｃ設け、この間にアドレス電極７にパルスを
印加し、前面ガラス基板１上のどちらか一方の電極と放
電を発生させる方法である。しかし、この方法では、Ｐ
ＤＰの画面輝度は向上するが、サステイン放電回数が増
加するため、消費電力も増加するという課題を有してい
た。
【００１０】本発明は、サステインパルスＰｓｕｓによ
る放電の発光効率を改善し、画面輝度を上昇させ、かつ
消費電力の増加の少ないＰＤＰの構造とその駆動方法を
提供することを目的とする。
る放電の発光効率を改善し、画面輝度を上昇させ、かつ
消費電力の増加の少ないＰＤＰの構造とその駆動方法を
提供することを目的とする。
【００１１】
【課題を解決するための手段】この課題を解決するため
に本発明は、前面ガラス基板１１上のサステイン電極３
とスキャン電極２によりサステイン放電が発生する際
に、背面ガラス基板９上のアドレス電極７にもサステイ
ンパルスＰｓｕｓを印加し、前面ガラス基板１１上の電
極のうちどちらか一方、もしくは両方とサステイン放電
を行うように構成したものである。
に本発明は、前面ガラス基板１１上のサステイン電極３
とスキャン電極２によりサステイン放電が発生する際
に、背面ガラス基板９上のアドレス電極７にもサステイ
ンパルスＰｓｕｓを印加し、前面ガラス基板１１上の電
極のうちどちらか一方、もしくは両方とサステイン放電
を行うように構成したものである。
【００１２】これにより、前面ガラス基板１１付近で発
生していた放電の一部が、背面ガラス基板９付近からも
発生することになる。このため、背面ガラス基板９付近
に紫外線が移動し、背面ガラス基板９付近の蛍光体８か
らの発光が増え、ＰＤＰの画面輝度は上昇する。また、
消費電力については、アドレス電極７とスキャン電極２
が同時に放電するため、電極面積が増加し、放電電流密
度が低下することになり、発光効率が向上し、消費電力
は減少することになる。
生していた放電の一部が、背面ガラス基板９付近からも
発生することになる。このため、背面ガラス基板９付近
に紫外線が移動し、背面ガラス基板９付近の蛍光体８か
らの発光が増え、ＰＤＰの画面輝度は上昇する。また、
消費電力については、アドレス電極７とスキャン電極２
が同時に放電するため、電極面積が増加し、放電電流密
度が低下することになり、発光効率が向上し、消費電力
は減少することになる。
【００１３】
【発明の実施の形態】本発明の請求項１に記載の発明
は、前面ガラス基板にサステイン電極、スキャン電極が
複数個互いに並列にかつ交互に配列され、背面ガラス基
板にアドレス電極が、サステイン電極、スキャン電極に
対して垂直に配列されているプラズマディスプレイパネ
ルにおいて、前面ガラス基板上の面放電と、前面ガラス
基板と背面ガラス基板間の対向放電とを同時に発生させ
ることにより、励起される蛍光体面積が増加し、プラズ
マディスプレイパネルの画面輝度が上昇し、さらに、サ
ステイン放電にアドレス電極が追加されるために、電極
面積が増加し、発光効率が向上するという作用を有す
る。
は、前面ガラス基板にサステイン電極、スキャン電極が
複数個互いに並列にかつ交互に配列され、背面ガラス基
板にアドレス電極が、サステイン電極、スキャン電極に
対して垂直に配列されているプラズマディスプレイパネ
ルにおいて、前面ガラス基板上の面放電と、前面ガラス
基板と背面ガラス基板間の対向放電とを同時に発生させ
ることにより、励起される蛍光体面積が増加し、プラズ
マディスプレイパネルの画面輝度が上昇し、さらに、サ
ステイン放電にアドレス電極が追加されるために、電極
面積が増加し、発光効率が向上するという作用を有す
る。
【００１４】請求項２に記載の発明は、請求項１記載の
プラズマディスプレイパネルにおいて、アドレス電極に
平行してサステイン補助電極を設けたもので、前面ガラ
ス基板上の面放電と、前面ガラス基板と背面ガラス基板
間の対向放電とを同時に発生させることにより、励起さ
れる蛍光体面積が増加し、プラズマディスプレイパネル
の画面輝度が上昇し、さらに、サステイン放電にアドレ
ス電極が追加されるために、電極面積が増加し、発光効
率が向上するという作用を有する。
プラズマディスプレイパネルにおいて、アドレス電極に
平行してサステイン補助電極を設けたもので、前面ガラ
ス基板上の面放電と、前面ガラス基板と背面ガラス基板
間の対向放電とを同時に発生させることにより、励起さ
れる蛍光体面積が増加し、プラズマディスプレイパネル
の画面輝度が上昇し、さらに、サステイン放電にアドレ
ス電極が追加されるために、電極面積が増加し、発光効
率が向上するという作用を有する。
【００１５】請求項３に記載の発明は、１フィールドを
セットアップ、アドレス期間、サステイン期間と消去期
間により構成し、サステイン電極、スキャン電極及びア
ドレス電極に所定の規則に従って駆動パルスを供給する
ことにより駆動する駆動方法において、サステイン期間
では、半周期毎にサステイン電極とスキャン電極の２つ
の電極に、交互にサステインパルスを印加することで発
生する放電に加えて、サステイン電極もしくはスキャン
電極のサステインパルスに同期したサステインパルス
を、アドレス電極に印加するもので、サステイン期間で
は、半周期毎に反転するサステインパルスをサステイン
電極とスキャン電極に印加する放電に加えて、サステイ
ン電極もしくはスキャン電極のサステインパルスと同じ
パルスをアドレス電極に印加するように構成したプラズ
マディスプレイパネルの駆動方法としたものであり、前
面ガラス基板付近のみの放電が背面ガラス基板付近にも
拡大し、励起される蛍光体面積が増加し、プラズマディ
スプレイパネルの画面輝度が上昇し、さらに、サステイ
ン放電にアドレス電極が追加されるために、電極面積が
増加し、発光効率が向上するという作用を有する。
セットアップ、アドレス期間、サステイン期間と消去期
間により構成し、サステイン電極、スキャン電極及びア
ドレス電極に所定の規則に従って駆動パルスを供給する
ことにより駆動する駆動方法において、サステイン期間
では、半周期毎にサステイン電極とスキャン電極の２つ
の電極に、交互にサステインパルスを印加することで発
生する放電に加えて、サステイン電極もしくはスキャン
電極のサステインパルスに同期したサステインパルス
を、アドレス電極に印加するもので、サステイン期間で
は、半周期毎に反転するサステインパルスをサステイン
電極とスキャン電極に印加する放電に加えて、サステイ
ン電極もしくはスキャン電極のサステインパルスと同じ
パルスをアドレス電極に印加するように構成したプラズ
マディスプレイパネルの駆動方法としたものであり、前
面ガラス基板付近のみの放電が背面ガラス基板付近にも
拡大し、励起される蛍光体面積が増加し、プラズマディ
スプレイパネルの画面輝度が上昇し、さらに、サステイ
ン放電にアドレス電極が追加されるために、電極面積が
増加し、発光効率が向上するという作用を有する。
【００１６】請求項４に記載の発明は、サステイン電
極、スキャン電極及びアドレス電極のほかに、アドレス
電極に平行にサステイン補助電極を設け、サステイン電
極とアドレス電極に同じサステインパルス、半周期後に
スキャン電極とサステイン補助電極に同じサステインパ
ルスを印加する、若しくはサステイン電極とサステイン
補助電極に同じサステインパルス、半周期後にスキャン
電極とアドレス電極に同じサステインパルスを印加する
もので、サステインパルスの１周期毎であった背面ガラ
ス基板付近での放電を、半周期毎に発生し、放電電極の
面積が増加するため、更なる発光効率の向上が可能とな
るという作用を有する。
極、スキャン電極及びアドレス電極のほかに、アドレス
電極に平行にサステイン補助電極を設け、サステイン電
極とアドレス電極に同じサステインパルス、半周期後に
スキャン電極とサステイン補助電極に同じサステインパ
ルスを印加する、若しくはサステイン電極とサステイン
補助電極に同じサステインパルス、半周期後にスキャン
電極とアドレス電極に同じサステインパルスを印加する
もので、サステインパルスの１周期毎であった背面ガラ
ス基板付近での放電を、半周期毎に発生し、放電電極の
面積が増加するため、更なる発光効率の向上が可能とな
るという作用を有する。
【００１７】請求項５に記載の発明は、請求項３または
請求項４記載のプラズマディスプレイパネルの駆動方法
において、アドレス電極に印加されるサステインパルス
による放電で、電極上に蓄積した壁電荷を、サステイン
電極に印加される消去パルスと同一のパルスを、アドレ
ス電極に印加するもので、アドレス電極上の壁電荷の均
一性を保ち、次のサブフィールドでの誤放電を防止する
という作用を有する。
請求項４記載のプラズマディスプレイパネルの駆動方法
において、アドレス電極に印加されるサステインパルス
による放電で、電極上に蓄積した壁電荷を、サステイン
電極に印加される消去パルスと同一のパルスを、アドレ
ス電極に印加するもので、アドレス電極上の壁電荷の均
一性を保ち、次のサブフィールドでの誤放電を防止する
という作用を有する。
【００１８】請求項６に記載の発明は、請求項３乃至５
のいずれかに記載のプラズマディスプレイパネルの駆動
方法において、アドレス電極に印加されるサステインパ
ルスは、サステイン電極もしくは、スキャン電極に印加
されるサステインパルスから１μsec以内の遅れもしく
は、先行して印加されるものであり、前面ガラス基板上
のサステイン電極とスキャン電極間の放電開始に遅れる
ことなく、背面ガラス基板上のアドレス電極とサステイ
ン電極、若しくはスキャン電極間の放電が開始するとい
う作用を有する。
のいずれかに記載のプラズマディスプレイパネルの駆動
方法において、アドレス電極に印加されるサステインパ
ルスは、サステイン電極もしくは、スキャン電極に印加
されるサステインパルスから１μsec以内の遅れもしく
は、先行して印加されるものであり、前面ガラス基板上
のサステイン電極とスキャン電極間の放電開始に遅れる
ことなく、背面ガラス基板上のアドレス電極とサステイ
ン電極、若しくはスキャン電極間の放電が開始するとい
う作用を有する。
【００１９】請求項７に記載の発明は、請求項３乃至６
のいずれかに記載のプラズマディスプレイパネルの駆動
方法において、アドレス電極に印加されるサステインパ
ルスの電圧は、サステイン電極もしくは、スキャン電極
に印加されるサステインパルス電圧とは、同一の値若し
くは異なる値に設定できるものであり、アドレス電極か
ら印加されるアドレスパルスとサステインパルスの印加
電圧が同一となり、新たな駆動用回路を必要としないと
いう作用を有する。
のいずれかに記載のプラズマディスプレイパネルの駆動
方法において、アドレス電極に印加されるサステインパ
ルスの電圧は、サステイン電極もしくは、スキャン電極
に印加されるサステインパルス電圧とは、同一の値若し
くは異なる値に設定できるものであり、アドレス電極か
ら印加されるアドレスパルスとサステインパルスの印加
電圧が同一となり、新たな駆動用回路を必要としないと
いう作用を有する。
【００２０】請求項８に記載の発明は、請求項３乃至７
のいずれかに記載のプラズマディスプレイパネルの駆動
方法において、アドレス電極に印加されるサステインパ
ルスは、サステイン電極もしくは、スキャン電極に印加
されるサステインパルス幅とは、同一の値若しくは異な
る値に設定できるものであり、アドレス電極からのサス
テイン放電の強度を、アドレス電極に印加されるサステ
インパルス幅により調整できるという作用を有する。
のいずれかに記載のプラズマディスプレイパネルの駆動
方法において、アドレス電極に印加されるサステインパ
ルスは、サステイン電極もしくは、スキャン電極に印加
されるサステインパルス幅とは、同一の値若しくは異な
る値に設定できるものであり、アドレス電極からのサス
テイン放電の強度を、アドレス電極に印加されるサステ
インパルス幅により調整できるという作用を有する。
【００２１】以下、本発明の実施の形態について、図を
用いて説明する。 （実施の形態１）本発明の基本的な技術思想は、３電極
面放電型ＡＣＰＤＰにおいて、前面ガラス基板１のサス
テイン電極３とスキャン及びサステイン電極３間で発生
するサステイン放電に対して、背面ガラス基板９上のア
ドレス電極７にもサステインパルスＰｓｕｓを印加し
て、前面ガラス基板１付近の放電と前面ガラス基板１と
背面ガラス基板９間の放電を同時に発生させるものであ
る。
用いて説明する。 （実施の形態１）本発明の基本的な技術思想は、３電極
面放電型ＡＣＰＤＰにおいて、前面ガラス基板１のサス
テイン電極３とスキャン及びサステイン電極３間で発生
するサステイン放電に対して、背面ガラス基板９上のア
ドレス電極７にもサステインパルスＰｓｕｓを印加し
て、前面ガラス基板１付近の放電と前面ガラス基板１と
背面ガラス基板９間の放電を同時に発生させるものであ
る。
【００２２】さらに詳しく説明すると、ＰＤＰにおいて
発光効率を向上させるには、セル全体の蛍光体８を均一
に発光させる方法が考えられる。
発光効率を向上させるには、セル全体の蛍光体８を均一
に発光させる方法が考えられる。
【００２３】ここで、図１（ａ）（ｂ）に３電極面放電
型ＡＣＰＤＰにおけるサステイン放電の経路を示す。こ
のように、サステイン放電が発生しているのは、前面ガ
ラス基板１付近であり、紫外線の発生量分布も、前面ガ
ラス基板１付近が多いと考えられる。このため、３電極
面放電型ＡＣＰＤＰでの発光は、前面ガラス基板１に近
い、障壁６部分の発光が最も強いことになる。
型ＡＣＰＤＰにおけるサステイン放電の経路を示す。こ
のように、サステイン放電が発生しているのは、前面ガ
ラス基板１付近であり、紫外線の発生量分布も、前面ガ
ラス基板１付近が多いと考えられる。このため、３電極
面放電型ＡＣＰＤＰでの発光は、前面ガラス基板１に近
い、障壁６部分の発光が最も強いことになる。
【００２４】そこで、図１（ｃ）（ｄ）に、本発明での
放電経路を示す。このように、この前面ガラス基板１付
近の放電の一部を背面ガラス基板９付近に移動させるこ
とで、紫外線が比較的少ないと考えられる背面ガラス基
板９付近の蛍光体８にも、図１（ａ）（ｂ）に示した従
来の方法よりも、多くの紫外線が到達し、励起及び発光
が増加する。ただし、蛍光体８の近傍で強い放電が発生
すると、蛍光体８自身が劣化するため、強い放電は前面
ガラス基板１付近で発生させ、その一部を移動させ、前
面ガラス基板１と背面ガラス基板９間では弱い放電を発
生させる。
放電経路を示す。このように、この前面ガラス基板１付
近の放電の一部を背面ガラス基板９付近に移動させるこ
とで、紫外線が比較的少ないと考えられる背面ガラス基
板９付近の蛍光体８にも、図１（ａ）（ｂ）に示した従
来の方法よりも、多くの紫外線が到達し、励起及び発光
が増加する。ただし、蛍光体８の近傍で強い放電が発生
すると、蛍光体８自身が劣化するため、強い放電は前面
ガラス基板１付近で発生させ、その一部を移動させ、前
面ガラス基板１と背面ガラス基板９間では弱い放電を発
生させる。
【００２５】また、放電電流密度の低下によってもＰＤ
Ｐの発光効率は向上する。本発明では、従来の前面ガラ
ス基板１付近のサステイン放電に加えて、前面ガラス基
板１と背面ガラス基板９間でのサステイン放電が追加さ
れている。このため、サステイン放電に寄与する電極面
積が増加し、放電電流密度が低下するため、発光効率が
向上する考えられる。ただし、単なる放電電流密度の低
下は、発光輝度の低下を招くが、背面ガラス基板９付近
の発光が増加していると考えられるため、発光輝度の上
昇が可能となる。
Ｐの発光効率は向上する。本発明では、従来の前面ガラ
ス基板１付近のサステイン放電に加えて、前面ガラス基
板１と背面ガラス基板９間でのサステイン放電が追加さ
れている。このため、サステイン放電に寄与する電極面
積が増加し、放電電流密度が低下するため、発光効率が
向上する考えられる。ただし、単なる放電電流密度の低
下は、発光輝度の低下を招くが、背面ガラス基板９付近
の発光が増加していると考えられるため、発光輝度の上
昇が可能となる。
【００２６】以下に本発明のＰＤＰ装置について詳細に
説明する。図２は、本発明によるＰＤＰ装置の構成を示
すブロック図であり、ＰＤＰ１００、アドレス電極用ド
ライバ１０１、スキャン電極用ドライバ１０２、サステ
イン電極用ドライバ１０３、放電制御タイミング発生回
路部１０４、Ａ／Ｄコンバータ（アナログ・ディジタル
変換器）１０７、メモリ部１０６、サブフィールド処理
部１０５及び同期信号分離処理部１０８から構成され
る。
説明する。図２は、本発明によるＰＤＰ装置の構成を示
すブロック図であり、ＰＤＰ１００、アドレス電極用ド
ライバ１０１、スキャン電極用ドライバ１０２、サステ
イン電極用ドライバ１０３、放電制御タイミング発生回
路部１０４、Ａ／Ｄコンバータ（アナログ・ディジタル
変換器）１０７、メモリ部１０６、サブフィールド処理
部１０５及び同期信号分離処理部１０８から構成され
る。
【００２７】ビデオ信号１０９は、Ａ／Ｄコンバータ１
０７でアナログ信号をディジタル信号に変換し、１フィ
ールド分の映像データをメモリ部１０６に蓄積し、サブ
フィールド処理部１０５で複数のサブフィールドに適応
した映像データに分離され、アドレス電極７用ドライバ
に１水平ラインごとのデータとして出力される。また、
放電制御タイミング発生部から、サブフィールド数と水
平及び垂直同期信号を基準とした放電制御タイミング信
号を、サステイン電極用ドライバ１０３、スキャン電極
用ドライバ１０２及びアドレス電極用ドライバ１０１に
出力する。
０７でアナログ信号をディジタル信号に変換し、１フィ
ールド分の映像データをメモリ部１０６に蓄積し、サブ
フィールド処理部１０５で複数のサブフィールドに適応
した映像データに分離され、アドレス電極７用ドライバ
に１水平ラインごとのデータとして出力される。また、
放電制御タイミング発生部から、サブフィールド数と水
平及び垂直同期信号を基準とした放電制御タイミング信
号を、サステイン電極用ドライバ１０３、スキャン電極
用ドライバ１０２及びアドレス電極用ドライバ１０１に
出力する。
【００２８】上記のように構成されたＰＤＰ装置につい
て、詳細に説明する。同期信号分離処理部１０８からＡ
／Ｄコンバータ１０７、メモリ部１０６、サブフィール
ド処理部１０５及び放電制御タイミング発生回路部１０
４には水平同期信号及び垂直同期信号が与えられる。ビ
デオ信号１０９がＡ／Ｄコンバータ１０７には入力され
る。Ａ／Ｄコンバータ１０７は、ビデオ信号１０９を例
えば８Ｂｉｔ・２５６階調のディジタルデータに変換
し、その画像データをメモリ部１０６に出力する。メモ
リ部１０６は、１フィールド分の８Ｂｉｔ・２５６階調
のディジタルデータを蓄え、サブフィールド処理部１０
５に各Ｂｉｔ毎のデータを出力する。
て、詳細に説明する。同期信号分離処理部１０８からＡ
／Ｄコンバータ１０７、メモリ部１０６、サブフィール
ド処理部１０５及び放電制御タイミング発生回路部１０
４には水平同期信号及び垂直同期信号が与えられる。ビ
デオ信号１０９がＡ／Ｄコンバータ１０７には入力され
る。Ａ／Ｄコンバータ１０７は、ビデオ信号１０９を例
えば８Ｂｉｔ・２５６階調のディジタルデータに変換
し、その画像データをメモリ部１０６に出力する。メモ
リ部１０６は、１フィールド分の８Ｂｉｔ・２５６階調
のディジタルデータを蓄え、サブフィールド処理部１０
５に各Ｂｉｔ毎のデータを出力する。
【００２９】サブフィールド処理部１０５は、各フィー
ルド毎のディジタルデータをサブフィールド数に対応し
たサブフィールド毎のディジタルデータに変換する。例
えば、８サブフィールドであれば、各ビット毎のデータ
を、そのまま各サブフィールド毎のデータするが、サブ
フィールド数が１２であった場合には、上位ビットにお
いて、１ビットに対するサブフィールドが複数となる。
さらに、表示発光するサブフィールドが時間的に連続す
るように、サブフィールドを選択する。このように、選
択された各サブフィールド毎の各画素データを、アドレ
ス電極用ドライバ１０１に１水平ライン毎のデータとし
て出力する。また、サブフィールド数の情報を、放電制
御タイミング発生回路部１０４に出力する。
ルド毎のディジタルデータをサブフィールド数に対応し
たサブフィールド毎のディジタルデータに変換する。例
えば、８サブフィールドであれば、各ビット毎のデータ
を、そのまま各サブフィールド毎のデータするが、サブ
フィールド数が１２であった場合には、上位ビットにお
いて、１ビットに対するサブフィールドが複数となる。
さらに、表示発光するサブフィールドが時間的に連続す
るように、サブフィールドを選択する。このように、選
択された各サブフィールド毎の各画素データを、アドレ
ス電極用ドライバ１０１に１水平ライン毎のデータとし
て出力する。また、サブフィールド数の情報を、放電制
御タイミング発生回路部１０４に出力する。
【００３０】放電制御タイミング発生回路部１０４は、
同期信号分離処理部１０８からの水平同期信号及び垂直
同期信号とサブフィールド処理部１０５からのサブフィ
ールド数の情報を基準として、放電制御タイミング信号
を発生し、それぞれスキャン電極用ドライバ１０２、サ
ステイン電極用ドライバ１０３および、アドレス電極用
ドライバ１０１にそれぞれ与える。
同期信号分離処理部１０８からの水平同期信号及び垂直
同期信号とサブフィールド処理部１０５からのサブフィ
ールド数の情報を基準として、放電制御タイミング信号
を発生し、それぞれスキャン電極用ドライバ１０２、サ
ステイン電極用ドライバ１０３および、アドレス電極用
ドライバ１０１にそれぞれ与える。
【００３１】図３は、図２に示したＰＤＰ装置の主とし
てＰＤＰ駆動回路部の構成を示すブロック図である。図
３に示すように、ＰＤＰは複数のアドレス電極７、複数
のスキャン電極２及び複数のサステイン電極３を含む構
成となる。
てＰＤＰ駆動回路部の構成を示すブロック図である。図
３に示すように、ＰＤＰは複数のアドレス電極７、複数
のスキャン電極２及び複数のサステイン電極３を含む構
成となる。
【００３２】複数のアドレス電極７は、画面の垂直方向
に配置され、複数のスキャン電極２およびサステイン電
極３は画面の水平方向に配置されている。アドレス電極
７、スキャン電極２及びサステイン電極３の交点に放電
セルが形成され、Ｒ，Ｇ，Ｂ３色の放電セルで１画素を
構成している。
に配置され、複数のスキャン電極２およびサステイン電
極３は画面の水平方向に配置されている。アドレス電極
７、スキャン電極２及びサステイン電極３の交点に放電
セルが形成され、Ｒ，Ｇ，Ｂ３色の放電セルで１画素を
構成している。
【００３３】また、アドレス電極用ドライバ１０１は、
アドレスドライバ２００、サステインドライバ２０１及
び消去ドライバ２０３が含まれる。このアドレスドライ
バ２００は、図２のサブフィールド処理部１０５から各
サブフィールド毎に与えられる１水平ライン毎のパラレ
ルデータに基づいて、複数のアドレスドライバ２００を
駆動する。また、サステイン期間及び消去期間では、サ
ステイン電極用ドライバ１０３と同期したサステインパ
ルスＰｓｕｓおよび消去パルスＰｅｒａが出力される。
アドレスドライバ２００、サステインドライバ２０１及
び消去ドライバ２０３が含まれる。このアドレスドライ
バ２００は、図２のサブフィールド処理部１０５から各
サブフィールド毎に与えられる１水平ライン毎のパラレ
ルデータに基づいて、複数のアドレスドライバ２００を
駆動する。また、サステイン期間及び消去期間では、サ
ステイン電極用ドライバ１０３と同期したサステインパ
ルスＰｓｕｓおよび消去パルスＰｅｒａが出力される。
【００３４】スキャン電極用ドライバ１０２は、スキャ
ンドライバ２０２及びサステインドライバ２０１を含む
構成となる。スキャンドライバ２０２は、図２の放電制
御タイミング発生回路部１０４から与えられる放電制御
タイミング信号を、垂直スキャン方向にシフトした複数
のスキャンパルスＰｓｃｎにより複数のスキャン電極２
を順次駆動する。また、セットアップ期間では、複数の
スキャン電極２に一斉にセットアップパルスＰｓｅｔを
出力する。また、サステイン期間では、サステイン電極
用ドライバ１０３と同期したサステインパルスＰｓｕｓ
が複数のスキャン電極２に一斉に出力される。
ンドライバ２０２及びサステインドライバ２０１を含む
構成となる。スキャンドライバ２０２は、図２の放電制
御タイミング発生回路部１０４から与えられる放電制御
タイミング信号を、垂直スキャン方向にシフトした複数
のスキャンパルスＰｓｃｎにより複数のスキャン電極２
を順次駆動する。また、セットアップ期間では、複数の
スキャン電極２に一斉にセットアップパルスＰｓｅｔを
出力する。また、サステイン期間では、サステイン電極
用ドライバ１０３と同期したサステインパルスＰｓｕｓ
が複数のスキャン電極２に一斉に出力される。
【００３５】サステイン電極用ドライバ１０３は、サス
テインドライバ２０１及び消去ドライバ２０３から構成
される。各ドライバには、図２の放電制御タイミング発
生部１０４から与えられる放電制御タイミング信号によ
り、複数のサステイン電極３が同時に駆動される。
テインドライバ２０１及び消去ドライバ２０３から構成
される。各ドライバには、図２の放電制御タイミング発
生部１０４から与えられる放電制御タイミング信号によ
り、複数のサステイン電極３が同時に駆動される。
【００３６】図４に本発明に用いた各電極の印加パルス
のタイミングチャートを示す。ＰＤＰ装置では、１フィ
ールド期間（約１６．７ｍｓｅｃ）が複数のサブフィー
ルドと呼ばれる期間に分離されており、図４には、１サ
ブフィールド分の印加パルス波形を示す。印加パルス
は、セットアップ期間、アドレス期間、サステイン期間
及び消去期間の４段階に分割されている。
のタイミングチャートを示す。ＰＤＰ装置では、１フィ
ールド期間（約１６．７ｍｓｅｃ）が複数のサブフィー
ルドと呼ばれる期間に分離されており、図４には、１サ
ブフィールド分の印加パルス波形を示す。印加パルス
は、セットアップ期間、アドレス期間、サステイン期間
及び消去期間の４段階に分割されている。
【００３７】まず、第１段階としてセットアップ期間が
ある。この期間は、第２段階のアドレス期間に発生する
アドレス放電を発生しやすくするための期間であり、ス
キャン電極２に約４００Ｖの電圧が印加される。このた
め、スキャン電極２上には負の電荷、サステイン電極３
上には正の電荷、アドレス電極７上には正の電荷が蓄積
することになる。ここで、蓄積する壁電荷は、第３段階
のサステイン期間に印加されるサステインパルスＰｓｕ
ｓの電圧のみでは、放電することはない。
ある。この期間は、第２段階のアドレス期間に発生する
アドレス放電を発生しやすくするための期間であり、ス
キャン電極２に約４００Ｖの電圧が印加される。このた
め、スキャン電極２上には負の電荷、サステイン電極３
上には正の電荷、アドレス電極７上には正の電荷が蓄積
することになる。ここで、蓄積する壁電荷は、第３段階
のサステイン期間に印加されるサステインパルスＰｓｕ
ｓの電圧のみでは、放電することはない。
【００３８】第２段階は、アドレス期間である。この期
間は、第３段階のサステイン期間で、表示発光するセル
を選択するための期間となる。第１期間のセットアップ
期間で蓄積した壁電荷を利用して放電を発生させてい
る。アドレス電極７には、約８０Ｖ、スキャン電極２は
０Ｖ、サステイン電極３は約２００Ｖの電圧を印加す
る。これによりアドレス電極７とスキャン電極２間で放
電を発生する。このため、スキャン電極２上に正の電
荷、アドレス電極７上には負の電荷、サステイン電極３
上には負の電荷が蓄積することになる。ここで、スキャ
ン電極２とサステイン電極３には、セットアップ期間で
蓄積した壁電荷よりも、多くの壁電荷が蓄積しているこ
とになる。
間は、第３段階のサステイン期間で、表示発光するセル
を選択するための期間となる。第１期間のセットアップ
期間で蓄積した壁電荷を利用して放電を発生させてい
る。アドレス電極７には、約８０Ｖ、スキャン電極２は
０Ｖ、サステイン電極３は約２００Ｖの電圧を印加す
る。これによりアドレス電極７とスキャン電極２間で放
電を発生する。このため、スキャン電極２上に正の電
荷、アドレス電極７上には負の電荷、サステイン電極３
上には負の電荷が蓄積することになる。ここで、スキャ
ン電極２とサステイン電極３には、セットアップ期間で
蓄積した壁電荷よりも、多くの壁電荷が蓄積しているこ
とになる。
【００３９】次の第３段階では、第２段階で蓄積された
壁電荷を利用して、サステイン放電が開始する。サステ
インパルスＰｓｕｓは、スキャン電極２から開始する。
このため、スキャン電極２上には正の電荷、サステイン
電極３上には負の電荷、アドレス電極７上には負の電荷
が必要となる。これらの電荷は、第２段階でアドレス放
電が発生したセルに蓄積されていることになる。最初の
サステインパルスＰｓｕｓはスキャン電極２のみなの
で、従来と同様にサステイン電極３とスキャン電極２間
の放電となる。しかし、次のサステインパルスＰｓｕｓ
は、アドレス電極７とサステイン電極３から印加される
ため、サステイン電極３とスキャン電極２間の放電と、
アドレス電極７とサステイン電極３間の放電が発生す
る。これにより、放電がセル全体に広がることになり、
背面ガラス基板９付近の蛍光体８も、従来以上に紫外線
に励起されることになる。
壁電荷を利用して、サステイン放電が開始する。サステ
インパルスＰｓｕｓは、スキャン電極２から開始する。
このため、スキャン電極２上には正の電荷、サステイン
電極３上には負の電荷、アドレス電極７上には負の電荷
が必要となる。これらの電荷は、第２段階でアドレス放
電が発生したセルに蓄積されていることになる。最初の
サステインパルスＰｓｕｓはスキャン電極２のみなの
で、従来と同様にサステイン電極３とスキャン電極２間
の放電となる。しかし、次のサステインパルスＰｓｕｓ
は、アドレス電極７とサステイン電極３から印加される
ため、サステイン電極３とスキャン電極２間の放電と、
アドレス電極７とサステイン電極３間の放電が発生す
る。これにより、放電がセル全体に広がることになり、
背面ガラス基板９付近の蛍光体８も、従来以上に紫外線
に励起されることになる。
【００４０】次のサステインパルスは、スキャン電極の
みに印加される。従来の駆動方法では、アドレス電極に
はサステインパルスが印加されていないために、アドレ
ス電極からの放電は存在しなかった。しかし、サステイ
ン電極に同期したサステインパルスをアドレス電極に印
加した場合には、スキャン電極のみのサステインパルス
の放電でも、アドレス電極への放電は発生する。
みに印加される。従来の駆動方法では、アドレス電極に
はサステインパルスが印加されていないために、アドレ
ス電極からの放電は存在しなかった。しかし、サステイ
ン電極に同期したサステインパルスをアドレス電極に印
加した場合には、スキャン電極のみのサステインパルス
の放電でも、アドレス電極への放電は発生する。
【００４１】また、放電個所が増加することで、各電極
の放電電流密度も低下し、発光効率向上に寄与している
と考えられる。一度アドレス電極７からもサステイン放
電が開始されると、スキャン電極２からの放電電流もア
ドレス電極７に流れるため、スキャン電極２からの放電
に関しても、セル全体に広がることになり、紫外線に励
起される蛍光体８が増加し、各電極の放電電流密度は低
下する。
の放電電流密度も低下し、発光効率向上に寄与している
と考えられる。一度アドレス電極７からもサステイン放
電が開始されると、スキャン電極２からの放電電流もア
ドレス電極７に流れるため、スキャン電極２からの放電
に関しても、セル全体に広がることになり、紫外線に励
起される蛍光体８が増加し、各電極の放電電流密度は低
下する。
【００４２】ここで、アドレス放電が発生していないセ
ルの各電極上の電荷蓄積状態は、第１段階のセットアッ
プ期間と同一であるため、サステイン電極３上には正の
電荷、スキャン電極２上には負の電荷、アドレス電極７
上には正の電荷が蓄積されている。さらに、サステイン
電極３とスキャン電極２上の電荷の蓄積量では、第３段
階のサステインパルスＰｓｕｓの印加電圧では、サステ
イン放電が開始することはない。
ルの各電極上の電荷蓄積状態は、第１段階のセットアッ
プ期間と同一であるため、サステイン電極３上には正の
電荷、スキャン電極２上には負の電荷、アドレス電極７
上には正の電荷が蓄積されている。さらに、サステイン
電極３とスキャン電極２上の電荷の蓄積量では、第３段
階のサステインパルスＰｓｕｓの印加電圧では、サステ
イン放電が開始することはない。
【００４３】さらに、アドレス電極に印加されるサステ
インパルスの印加タイミングについて説明する。図５に
アドレス電極とサステイン電極に印加されるサステイン
パルスおよび放電電流を示す。図５（ａ）は印加タイミ
ングが一致している場合を示し、図５（ｂ）はアドレス
電極に印加されるサステインパルスが１μｓｅｃ以上の
先行をしている場合を示し、図５（ｃ）はアドレス電極
に印加されるサステインパルスが１μｓｅｃ以上の遅延
となっている場合を示している。
インパルスの印加タイミングについて説明する。図５に
アドレス電極とサステイン電極に印加されるサステイン
パルスおよび放電電流を示す。図５（ａ）は印加タイミ
ングが一致している場合を示し、図５（ｂ）はアドレス
電極に印加されるサステインパルスが１μｓｅｃ以上の
先行をしている場合を示し、図５（ｃ）はアドレス電極
に印加されるサステインパルスが１μｓｅｃ以上の遅延
となっている場合を示している。
【００４４】図５（ａ）のサステインパルスの印加タイ
ミングが一致している場合は、アドレス電極及びサステ
イン電極から放電電流が十分に流れ、画面輝度は上昇
し、発光効率も向上する。これに対して、図５（ｂ）及
び図５（ｃ）におけるサステインパルスの印加タイミン
グでの放電では、サステイン電極のサステインパルスの
印加開始からの時間差が大きくなるにつれて、アドレス
電極からの放電電流は減少し、画面輝度および発光効率
は、前面ガラス基板上のサステイン電極とスキャン電極
間の面放電時と同程度になる。このため、アドレス電極
に印加するサステインパルスは、画面輝度及び発光効率
が最大になるように、１μｓｅｃ以内に調整する必要が
ある。
ミングが一致している場合は、アドレス電極及びサステ
イン電極から放電電流が十分に流れ、画面輝度は上昇
し、発光効率も向上する。これに対して、図５（ｂ）及
び図５（ｃ）におけるサステインパルスの印加タイミン
グでの放電では、サステイン電極のサステインパルスの
印加開始からの時間差が大きくなるにつれて、アドレス
電極からの放電電流は減少し、画面輝度および発光効率
は、前面ガラス基板上のサステイン電極とスキャン電極
間の面放電時と同程度になる。このため、アドレス電極
に印加するサステインパルスは、画面輝度及び発光効率
が最大になるように、１μｓｅｃ以内に調整する必要が
ある。
【００４５】最後の第４段階は消去期間となる。この期
間は、サステイン放電が発生したセルと放電のないセル
の壁電荷の状態を均一にする期間となる。スキャン電極
２は０Ｖであり、アドレス兼サステイン電極３とサステ
イン電極３には立ち上がりの緩やかなパルスが印加され
ている。これにより、全セル内の壁電荷は中和される。
間は、サステイン放電が発生したセルと放電のないセル
の壁電荷の状態を均一にする期間となる。スキャン電極
２は０Ｖであり、アドレス兼サステイン電極３とサステ
イン電極３には立ち上がりの緩やかなパルスが印加され
ている。これにより、全セル内の壁電荷は中和される。
【００４６】以上のように、前面ガラス基板上の面放電
と、前面ガラス基板と背面ガラス基板間の対向放電とを
同時に発生させることにより、励起される蛍光体面積が
増加し、プラズマディスプレイパネルの画面輝度が上昇
し、さらに、サステイン放電にアドレス電極が追加され
るために、電極面積が増加し、発光効率が向上するとい
う効果を得ることができる。
と、前面ガラス基板と背面ガラス基板間の対向放電とを
同時に発生させることにより、励起される蛍光体面積が
増加し、プラズマディスプレイパネルの画面輝度が上昇
し、さらに、サステイン放電にアドレス電極が追加され
るために、電極面積が増加し、発光効率が向上するとい
う効果を得ることができる。
【００４７】（実施の形態２）本発明の基本的な技術思
想は、４本の電極によりサステイン放電を発生させ、前
面ガラス基板１上の放電と前面ガラス基板１と背面ガラ
ス基板９間の放電を、セル内に偏りなく発生させるもの
である。
想は、４本の電極によりサステイン放電を発生させ、前
面ガラス基板１上の放電と前面ガラス基板１と背面ガラ
ス基板９間の放電を、セル内に偏りなく発生させるもの
である。
【００４８】図６に４電極によるＡＣＰＤＰの斜視図を
示す。これは、図１に示した３電極面放電型ＡＣＰＤＰ
の背面ガラス基板９上のアドレス電極７に平行にサステ
イン放電を補助するサステイン放電補助電極１０を配置
し、前面ガラス基板１上のサステイン電極３とスキャン
電極２間で発生するサステイン放電に加え、背面ガラス
基板９上のアドレス電極７とサステイン放電補助電極１
０にもサステインパルスＰｓｕｓを印加して、前面ガラ
ス基板１付近の放電と前面ガラス基板１と背面ガラス基
板９間の放電を同時に発生させるものである。
示す。これは、図１に示した３電極面放電型ＡＣＰＤＰ
の背面ガラス基板９上のアドレス電極７に平行にサステ
イン放電を補助するサステイン放電補助電極１０を配置
し、前面ガラス基板１上のサステイン電極３とスキャン
電極２間で発生するサステイン放電に加え、背面ガラス
基板９上のアドレス電極７とサステイン放電補助電極１
０にもサステインパルスＰｓｕｓを印加して、前面ガラ
ス基板１付近の放電と前面ガラス基板１と背面ガラス基
板９間の放電を同時に発生させるものである。
【００４９】さらに詳しく説明すると、図１（ｃ）
（ｄ）に示したように、実施の形態１では、アドレス電
極７に印加されるサステインパルスＰｓｕｓは、サステ
イン電極３に同期したパルスであるため、スキャン電極
２にも、同期したサステインパルスを印加する電極を設
ければ、さらなる、画面輝度の上昇及び発光効率の向上
が得られる。このため、図７に示すように、サステイン
放電補助電極１０には、スキャン電極２に印加されるサ
ステインパルスＰｓｕｓに同期したパルスを印加し、背
面ガラス基板９からも放電させる。
（ｄ）に示したように、実施の形態１では、アドレス電
極７に印加されるサステインパルスＰｓｕｓは、サステ
イン電極３に同期したパルスであるため、スキャン電極
２にも、同期したサステインパルスを印加する電極を設
ければ、さらなる、画面輝度の上昇及び発光効率の向上
が得られる。このため、図７に示すように、サステイン
放電補助電極１０には、スキャン電極２に印加されるサ
ステインパルスＰｓｕｓに同期したパルスを印加し、背
面ガラス基板９からも放電させる。
【００５０】これにより、スキャン電極２からの放電で
発生する紫外線も、実施の形態１の場合よりも、均等に
セル全体に行き届き、また、放電電流密度も低下するた
め、更なる、発光効率の向上が可能となる。
発生する紫外線も、実施の形態１の場合よりも、均等に
セル全体に行き届き、また、放電電流密度も低下するた
め、更なる、発光効率の向上が可能となる。
【００５１】図８は、本発明の実施の形態２によるＰＤ
Ｐ装置の構成を示すブロック図である。本実施例のＰＤ
Ｐ装置では、実施形態１のＰＤＰ装置の構成において、
ＰＤＰの垂直方向に電極を配置し、この電極用ドライバ
をパネルの下部に配置した。なお、このサステイン放電
補助電極用ドライバ１１０は、アドレス電極用ドライバ
１０１内に組み込むことも可能である。
Ｐ装置の構成を示すブロック図である。本実施例のＰＤ
Ｐ装置では、実施形態１のＰＤＰ装置の構成において、
ＰＤＰの垂直方向に電極を配置し、この電極用ドライバ
をパネルの下部に配置した。なお、このサステイン放電
補助電極用ドライバ１１０は、アドレス電極用ドライバ
１０１内に組み込むことも可能である。
【００５２】図８に示したＰＤＰ装置の構成は、ＰＤ
Ｐ、サステイン放電補助電極用ドライバ１１０、アドレ
ス電極用ドライバ１０１、スキャン電極用ドライバ１０
２、サステイン電極用ドライバ１０３、放電制御タイミ
ング発生回路部１０４、Ａ／Ｄコンバータ（アナログ・
ディジタル変換器）１０７、メモリ部１０６、サブフィ
ールド処理部１０５及び同期信号分離処理部１０８を含
む。
Ｐ、サステイン放電補助電極用ドライバ１１０、アドレ
ス電極用ドライバ１０１、スキャン電極用ドライバ１０
２、サステイン電極用ドライバ１０３、放電制御タイミ
ング発生回路部１０４、Ａ／Ｄコンバータ（アナログ・
ディジタル変換器）１０７、メモリ部１０６、サブフィ
ールド処理部１０５及び同期信号分離処理部１０８を含
む。
【００５３】ビデオ信号１０９は、Ａ／Ｄコンバータ１
０７でアナログ信号をディジタル信号に変換し、１フィ
ールド分の映像データをメモリ部１０６に蓄積し、サブ
フィールド処理部１０５で複数のサブフィールドに適応
した映像データに分離され、アドレス電極用ドライバ１
０１に１水平ラインごとのデータとして出力される。ま
た、放電制御タイミング発生回路部１０４から、サブフ
ィールド数と水平及び垂直同期信号を基準とした放電制
御タイミング信号を、サステイン電極用ドライバ１０
３、スキャン電極用ドライバ１０２、アドレス電極用ド
ライバ１０１およびサステイン放電補助電極用ドライバ
１１０に出力する。
０７でアナログ信号をディジタル信号に変換し、１フィ
ールド分の映像データをメモリ部１０６に蓄積し、サブ
フィールド処理部１０５で複数のサブフィールドに適応
した映像データに分離され、アドレス電極用ドライバ１
０１に１水平ラインごとのデータとして出力される。ま
た、放電制御タイミング発生回路部１０４から、サブフ
ィールド数と水平及び垂直同期信号を基準とした放電制
御タイミング信号を、サステイン電極用ドライバ１０
３、スキャン電極用ドライバ１０２、アドレス電極用ド
ライバ１０１およびサステイン放電補助電極用ドライバ
１１０に出力する。
【００５４】上記のように構成されたＰＤＰ装置につい
て、詳細に説明する。同期信号分離処理部１０８からＡ
／Ｄコンバータ１０７、メモリ部１０６、サブフィール
ド処理部１０５及び放電制御タイミング発生回路部１０
４には水平同期信号及び垂直同期信号が与えられる。
て、詳細に説明する。同期信号分離処理部１０８からＡ
／Ｄコンバータ１０７、メモリ部１０６、サブフィール
ド処理部１０５及び放電制御タイミング発生回路部１０
４には水平同期信号及び垂直同期信号が与えられる。
【００５５】ビデオ信号１０９がＡ／Ｄコンバータ１０
７には入力される。Ａ／Ｄコンバータ１０７は、ビデオ
信号１０９を例えば８Ｂｉｔ・２５６階調のディジタル
データに変換し、その画像データをメモリ部１０６に出
力する。メモリ部１０６は、１フィールド分の８Ｂｉｔ
・２５６階調のディジタルデータを蓄え、サブフィール
ド処理部１０５に各Ｂｉｔ毎のデータを出力する。
７には入力される。Ａ／Ｄコンバータ１０７は、ビデオ
信号１０９を例えば８Ｂｉｔ・２５６階調のディジタル
データに変換し、その画像データをメモリ部１０６に出
力する。メモリ部１０６は、１フィールド分の８Ｂｉｔ
・２５６階調のディジタルデータを蓄え、サブフィール
ド処理部１０５に各Ｂｉｔ毎のデータを出力する。
【００５６】サブフィールド処理部１０５は、各フィー
ルド毎のディジタルデータをサブフィールド数に対応し
たサブフィールド毎のディジタルデータに変換する。例
えば、８サブフィールドであれば、各ビット毎のデータ
を、そのまま各サブフィールド毎のデータするが、サブ
フィールド数が１２であった場合には、１ビットに対す
るサブフィールドが複数となる。表示発光するサブフィ
ールドが時間的に連続するように、サブフィールドを選
択する。このように、選択された各サブフィールド毎の
各画素データを、アドレス電極用ドライバ１０１に１水
平ライン毎のデータとして出力する。また、サブフィー
ルド数の情報を、放電制御タイミング発生回路部１０４
に出力する。
ルド毎のディジタルデータをサブフィールド数に対応し
たサブフィールド毎のディジタルデータに変換する。例
えば、８サブフィールドであれば、各ビット毎のデータ
を、そのまま各サブフィールド毎のデータするが、サブ
フィールド数が１２であった場合には、１ビットに対す
るサブフィールドが複数となる。表示発光するサブフィ
ールドが時間的に連続するように、サブフィールドを選
択する。このように、選択された各サブフィールド毎の
各画素データを、アドレス電極用ドライバ１０１に１水
平ライン毎のデータとして出力する。また、サブフィー
ルド数の情報を、放電制御タイミング発生回路部１０４
に出力する。
【００５７】放電制御タイミング発生回路部１０４は、
同期信号分離処理部１０８からの水平同期信号及び垂直
同期信号とサブフィールド処理部１０５からのサブフィ
ールド数の情報を基準として、放電制御タイミング信号
を発生し、それぞれスキャン電極用ドライバ１０２、サ
ステイン電極用ドライバ１０３および、アドレス電極用
ドライバ１０１に与える。
同期信号分離処理部１０８からの水平同期信号及び垂直
同期信号とサブフィールド処理部１０５からのサブフィ
ールド数の情報を基準として、放電制御タイミング信号
を発生し、それぞれスキャン電極用ドライバ１０２、サ
ステイン電極用ドライバ１０３および、アドレス電極用
ドライバ１０１に与える。
【００５８】図９は、図８に示したＰＤＰ装置の、主と
してＰＤＰ駆動回路部の構成を示すブロック図である。
図９に示すように、ＰＤＰは複数のアドレス電極７、複
数のスキャン電極２、複数のサステイン電極３及び複数
のサステイン放電補助電極１０を含む構成となる。複数
のアドレス電極７及び複数のサステイン補助電極１０は
画面の垂直方向に配置され、複数のスキャン電極２およ
びサステイン電極３は画面の水平方向に配置されてい
る。アドレス電極７、サステイン放電補助電極１０、ス
キャン電極２及びサステイン電極３の交点に放電セルが
形成され、Ｒ，Ｇ，Ｂ３色の放電セルで１画素を構成し
ている。
してＰＤＰ駆動回路部の構成を示すブロック図である。
図９に示すように、ＰＤＰは複数のアドレス電極７、複
数のスキャン電極２、複数のサステイン電極３及び複数
のサステイン放電補助電極１０を含む構成となる。複数
のアドレス電極７及び複数のサステイン補助電極１０は
画面の垂直方向に配置され、複数のスキャン電極２およ
びサステイン電極３は画面の水平方向に配置されてい
る。アドレス電極７、サステイン放電補助電極１０、ス
キャン電極２及びサステイン電極３の交点に放電セルが
形成され、Ｒ，Ｇ，Ｂ３色の放電セルで１画素を構成し
ている。
【００５９】また、アドレス電極用ドライバ１０１は、
アドレスドライバ２００、サステインドライバ２０１及
び消去ドライバ２０３が含まれる。このアドレスドライ
バ２００は、図８のサブフィールド処理部１０５から各
サブフィールド毎に与えられる１水平ライン毎のパラレ
ルデータに基づいて、複数のアドレスドライバ２００を
駆動する。また、サステイン期間及び消去期間では、サ
ステイン電極用ドライバ１０３と同期したサステインパ
ルスＰｓｕｓおよび消去パルスＰｅｒａが出力される。
アドレスドライバ２００、サステインドライバ２０１及
び消去ドライバ２０３が含まれる。このアドレスドライ
バ２００は、図８のサブフィールド処理部１０５から各
サブフィールド毎に与えられる１水平ライン毎のパラレ
ルデータに基づいて、複数のアドレスドライバ２００を
駆動する。また、サステイン期間及び消去期間では、サ
ステイン電極用ドライバ１０３と同期したサステインパ
ルスＰｓｕｓおよび消去パルスＰｅｒａが出力される。
【００６０】サステイン放電補助電極用ドライバ１１０
には、サステインドライバ２０１及び消去ドライバ２０
３が含まれる。サステイン期間では、スキャン電極用ド
ライバ１０２と同期したサステインパルスＰｓｕｓが出
力される。また、消去期間では、アドレス電極７及びサ
ステイン電極３に同期した消去パルスＰｅｒａが出力さ
れる。
には、サステインドライバ２０１及び消去ドライバ２０
３が含まれる。サステイン期間では、スキャン電極用ド
ライバ１０２と同期したサステインパルスＰｓｕｓが出
力される。また、消去期間では、アドレス電極７及びサ
ステイン電極３に同期した消去パルスＰｅｒａが出力さ
れる。
【００６１】スキャン電極用ドライバ１０２は、スキャ
ンドライバ２０２及びサステインドライバ２０１を含む
構成となる。スキャンドライバ２０２は、図８の放電制
御タイミング発生回路部１０４から与えられる放電制御
タイミング信号を、垂直スキャン方向にシフトした複数
のスキャンパルスＰｓｃｎにより複数のスキャン電極２
を順に駆動する。また、セットアップ期間では、複数の
スキャン電極２に一斉にセットアップパルスＰｓｅｔを
出力する。また、サステイン期間では、サステイン電極
用ドライバ１０３と同期したサステインパルスＰｓｕｓ
が複数のスキャン電極２に一斉に出力される。
ンドライバ２０２及びサステインドライバ２０１を含む
構成となる。スキャンドライバ２０２は、図８の放電制
御タイミング発生回路部１０４から与えられる放電制御
タイミング信号を、垂直スキャン方向にシフトした複数
のスキャンパルスＰｓｃｎにより複数のスキャン電極２
を順に駆動する。また、セットアップ期間では、複数の
スキャン電極２に一斉にセットアップパルスＰｓｅｔを
出力する。また、サステイン期間では、サステイン電極
用ドライバ１０３と同期したサステインパルスＰｓｕｓ
が複数のスキャン電極２に一斉に出力される。
【００６２】サステイン電極用ドライバ１０３は、サス
テインドライバ２０１及び消去ドライバ２０３から構成
される。各ドライバには、図８の放電制御タイミング発
生回路部１０４から与えられる放電制御タイミング信号
により、複数のサステイン電極３が同時に駆動される。
テインドライバ２０１及び消去ドライバ２０３から構成
される。各ドライバには、図８の放電制御タイミング発
生回路部１０４から与えられる放電制御タイミング信号
により、複数のサステイン電極３が同時に駆動される。
【００６３】図１０に実施の形態２に用いた各電極の印
加パルスのタイミングチャートを示す。実施の形態１の
印加パルスに、サステイン放電補助電極用印加パルスを
追加したものである。図１０には１サブフィールド分の
印加パルス波形を示す。印加パルスはセットアップ期
間、アドレス期間、サステイン期間及び消去期間の４段
階に分割されている。
加パルスのタイミングチャートを示す。実施の形態１の
印加パルスに、サステイン放電補助電極用印加パルスを
追加したものである。図１０には１サブフィールド分の
印加パルス波形を示す。印加パルスはセットアップ期
間、アドレス期間、サステイン期間及び消去期間の４段
階に分割されている。
【００６４】ここでは、サステイン放電補助電極１０に
印加されるパルスについて説明する。サステイン放電補
助電極１０の役割は、サステイン期間中にスキャン電極
２と同期して、サステイン放電を行なうことである。こ
のため、印加されるパルスは、サステイン期間中にスキ
ャン電極２に印加されるパルスに同期したサステインパ
ルスＰｓｕｓと、消去期間中にアドレス電極７とサステ
イン電極３に同期した消去パルスＰｅｒａである。
印加されるパルスについて説明する。サステイン放電補
助電極１０の役割は、サステイン期間中にスキャン電極
２と同期して、サステイン放電を行なうことである。こ
のため、印加されるパルスは、サステイン期間中にスキ
ャン電極２に印加されるパルスに同期したサステインパ
ルスＰｓｕｓと、消去期間中にアドレス電極７とサステ
イン電極３に同期した消去パルスＰｅｒａである。
【００６５】ここで特に、サステイン期間での放電につ
いて、詳しく説明する。従来のＡＣＰＤＰでは、サステ
イン電極３とスキャン電極２間の放電であり、放電の中
心は表面ガラス基板付近であった。これに対して、実施
の形態１では、アドレス電極７にもサステイン電極３に
同期したサステインパルスＰｓｕｓを印加し、サステイ
ン放電の一部を背面ガラス基板９付近にも発生させ、サ
ステイン電極３の放電電流密度を低下させ、さらに、放
電により発生する紫外線の一部を背面ガラス基板９付近
に移動させ、蛍光体８による発光を向上させた。
いて、詳しく説明する。従来のＡＣＰＤＰでは、サステ
イン電極３とスキャン電極２間の放電であり、放電の中
心は表面ガラス基板付近であった。これに対して、実施
の形態１では、アドレス電極７にもサステイン電極３に
同期したサステインパルスＰｓｕｓを印加し、サステイ
ン放電の一部を背面ガラス基板９付近にも発生させ、サ
ステイン電極３の放電電流密度を低下させ、さらに、放
電により発生する紫外線の一部を背面ガラス基板９付近
に移動させ、蛍光体８による発光を向上させた。
【００６６】ここで、更なる高輝度及び高効率化を得る
には、スキャン電極３に印加されるサステインパルスＰ
ｓｕｓと、同期したパルスを印加できる新たな電極が、
必要となる。そこで、実施の形態２では、背面ガラス基
板９上にアドレス電極７に平行なサステイン放電補助電
極１０を新たに設け、スキャン電極２と同期したサステ
インパルスＰｓｕｓを印加する。これにより、スキャン
電極２からのサステイン放電の一部が背面ガラス基板９
付近にも移動し、さらに、スキャン電極２とサステイン
放電補助電極１０が同期して放電することにより放電電
流密度が低下し、発光効率が向上することになる。
には、スキャン電極３に印加されるサステインパルスＰ
ｓｕｓと、同期したパルスを印加できる新たな電極が、
必要となる。そこで、実施の形態２では、背面ガラス基
板９上にアドレス電極７に平行なサステイン放電補助電
極１０を新たに設け、スキャン電極２と同期したサステ
インパルスＰｓｕｓを印加する。これにより、スキャン
電極２からのサステイン放電の一部が背面ガラス基板９
付近にも移動し、さらに、スキャン電極２とサステイン
放電補助電極１０が同期して放電することにより放電電
流密度が低下し、発光効率が向上することになる。
【００６７】さらに、アドレス電極及びサステイン放電
補助電極に印加されるサステインパルスの印加タイミン
グについて、簡単に説明する。図１１にサステイン放電
補助電極、スキャン電極、アドレス電極およびサステイ
ン電極に印加されるサステインパルスおよび放電電流を
示す。図１１（ａ）は印加タイミングが一致している場
合を示し、図１１（ｂ）はアドレス電極に印加されるサ
ステインパルスが１μｓｅｃ以上の先行をしている場合
を示し、図１１（ｃ）はアドレス電極に印加されるサス
テインパルスが１μｓｅｃ以上の遅延となっている場合
を示している。
補助電極に印加されるサステインパルスの印加タイミン
グについて、簡単に説明する。図１１にサステイン放電
補助電極、スキャン電極、アドレス電極およびサステイ
ン電極に印加されるサステインパルスおよび放電電流を
示す。図１１（ａ）は印加タイミングが一致している場
合を示し、図１１（ｂ）はアドレス電極に印加されるサ
ステインパルスが１μｓｅｃ以上の先行をしている場合
を示し、図１１（ｃ）はアドレス電極に印加されるサス
テインパルスが１μｓｅｃ以上の遅延となっている場合
を示している。
【００６８】図１１（ａ）のサステインパルスの印加タ
イミングが一致している場合は、サステイン放電補助電
極、スキャン電極、アドレス電極及びサステイン電極か
ら放電電流が十分に流れ、画面輝度は上昇し、発光効率
も向上する。これに対して、図１１（ｂ）及び図１１
（ｃ）におけるサステインパルスの印加タイミングでの
放電では、スキャン電極及びサステイン電極のサステイ
ンパルスの印加開始からの時間的差異が大きくなるにつ
れて、サステイン放電補助電極及びアドレス電極からの
放電電流は減少し、画面輝度および発光効率は、前面ガ
ラス基板上のサステイン電極とスキャン電極間の面放電
時と同程度になる。このため、サステイン放電補助電極
及びアドレス電極に印加するサステインパルスは、画面
輝度及び発光効率が最大になるように、１μｓｅｃ以内
に調整する必要がある。
イミングが一致している場合は、サステイン放電補助電
極、スキャン電極、アドレス電極及びサステイン電極か
ら放電電流が十分に流れ、画面輝度は上昇し、発光効率
も向上する。これに対して、図１１（ｂ）及び図１１
（ｃ）におけるサステインパルスの印加タイミングでの
放電では、スキャン電極及びサステイン電極のサステイ
ンパルスの印加開始からの時間的差異が大きくなるにつ
れて、サステイン放電補助電極及びアドレス電極からの
放電電流は減少し、画面輝度および発光効率は、前面ガ
ラス基板上のサステイン電極とスキャン電極間の面放電
時と同程度になる。このため、サステイン放電補助電極
及びアドレス電極に印加するサステインパルスは、画面
輝度及び発光効率が最大になるように、１μｓｅｃ以内
に調整する必要がある。
【００６９】以上のように、アドレス電極に平行してサ
ステイン補助電極を設けたもので、前面ガラス基板上の
面放電と、前面ガラス基板と背面ガラス基板間の対向放
電とを同時に発生させることにより、励起される蛍光体
面積が増加し、プラズマディスプレイパネルの画面輝度
が上昇し、さらに、サステイン放電にアドレス電極が追
加されるために、電極面積が増加し、発光効率が向上す
るとういう効果を得ることができる。
ステイン補助電極を設けたもので、前面ガラス基板上の
面放電と、前面ガラス基板と背面ガラス基板間の対向放
電とを同時に発生させることにより、励起される蛍光体
面積が増加し、プラズマディスプレイパネルの画面輝度
が上昇し、さらに、サステイン放電にアドレス電極が追
加されるために、電極面積が増加し、発光効率が向上す
るとういう効果を得ることができる。
【００７０】
【発明の効果】以上のように本発明によれば、ＰＤＰの
サステイン放電において、前面ガラス基板１上の電極以
外の、背面ガラス基板９上の電極にもサステインパルス
Ｐｓｕｓを印加することで、セル内の紫外線の分布が拡
大し、さらに、各電極の放電電流密度が低下するため、
画面輝度は向上し、発光効率が大幅に改善されるという
有利な効果が得られる。
サステイン放電において、前面ガラス基板１上の電極以
外の、背面ガラス基板９上の電極にもサステインパルス
Ｐｓｕｓを印加することで、セル内の紫外線の分布が拡
大し、さらに、各電極の放電電流密度が低下するため、
画面輝度は向上し、発光効率が大幅に改善されるという
有利な効果が得られる。
【図１】３電極面放電型ＡＣＰＤＰにおけるサステイン
放電の概念図
放電の概念図
【図２】本発明の実施の形態１によるＰＤＰ装置の構成
を示すブロック図
を示すブロック図
【図３】本発明の実施の形態１によるパネル駆動部拡大
図
図
【図４】本発明の実施の形態１による各電極のパルス印
加タイミングチャート
加タイミングチャート
【図５】サステインパルスの印加タイミングチャート
【図６】４電極型ＡＣＰＤＰの斜視図
【図７】４電極型ＡＣＰＤＰによるサステイン放電の概
念図
念図
【図８】本発明の実施の形態２によるＰＤＰ装置の構成
を示すブロック図
を示すブロック図
【図９】本発明の実施の形態２によるパネル駆動部拡大
図
図
【図１０】本発明の実施の形態２による各電極のパルス
印加タイミングチャート
印加タイミングチャート
【図１１】サステインパルスの印加タイミングチャート
【図１２】３電極面放電型ＡＣＰＤＰの構造斜視図
【図１３】従来の方法による各電極のパルス印加タイミ
ングチャート
ングチャート
１ 前面ガラス基板 ２ スキャン電極 ３ サステイン電極 ４ 誘電体層 ５ ＭｇＯ層 ６ 障壁 ７ アドレス電極 ８ 蛍光体 ９ 背面ガラス基板 １０ サステイン放電補助電極 ２０ 金属バス電極 ２１ 透明電極 １００ プラズマディスプレイパネル（ＰＤＰ） １０１ アドレス電極用ドライバ １０２ スキャン電極用ドライバ １０３ サステイン電極用ドライバ １０４ 放電制御タイミング発生回路部 １０５ サブフィールド処理部 １０６ メモリ部 １０７ Ａ／Ｄコンバータ １０８ 同期信号分離処理部 １０９ ビデオ信号 １１０ サステイン放電補助電極用ドライバ ２００ アドレスドライバ ２０１ サステインドライバ ２０２ スキャンドライバ ２０３ 消去ドライバ ２０４ セットアップドライバ
Claims (8)
- 【請求項１】 前面ガラス基板にサステイン電極、スキ
ャン電極が複数個互いに並列にかつ交互に配列され、背
面ガラス基板にアドレス電極が、サステイン電極、スキ
ャン電極に対して垂直に配列されているプラズマディス
プレイパネルにおいて、前面ガラス基板上の面放電と、
前面ガラス基板と背面ガラス基板間の対向放電とを同時
に発生させることを特徴とするプラズマディスプレイパ
ネル。 - 【請求項２】 アドレス電極に平行してサステイン補助
電極を設けたことを特徴とする請求項１記載のプラズマ
ディスプレイパネル。 - 【請求項３】 １フィールドをセットアップ、アドレス
期間、サステイン期間と消去期間により構成し、サステ
イン電極、スキャン電極及びアドレス電極に所定の規則
に従って駆動パルスを供給することにより駆動する駆動
方法において、サステイン期間では、半周期毎にサステ
イン電極とスキャン電極の２つの電極に、交互にサステ
インパルスを印加することで発生する放電に加えて、サ
ステイン電極もしくはスキャン電極のサステインパルス
に同期したサステインパルスを、アドレス電極に印加す
ることを特徴とするプラズマディスプレイパネルの駆動
方法。 - 【請求項４】 サステイン電極、スキャン電極及びアド
レス電極のほかに、アドレス電極に平行にサステイン補
助電極を設け、サステイン電極とアドレス電極に同じサ
ステインパルス、半周期後にスキャン電極とサステイン
補助電極に同じサステインパルスを印加する、若しくは
サステイン電極とサステイン補助電極に同じサステイン
パルス、半周期後にスキャン電極とアドレス電極に同じ
サステインパルスを印加することを特徴とするプラズマ
ディスプレイパネルの駆動方法。 - 【請求項５】 アドレス電極に印加されるサステインパ
ルスによる放電で、電極上に蓄積した壁電荷を、サステ
イン電極に印加される消去パルスと同一のパルスを、ア
ドレス電極に印加するように構成した請求項３または請
求項４記載のプラズマディスプレイパネルの駆動方法。 - 【請求項６】 アドレス電極に印加されるサステインパ
ルスは、サステイン電極もしくは、スキャン電極に印加
されるサステインパルスから１μsec以内の遅れもしく
は、先行して印加されることを特徴とする請求項３乃至
５のいずれかに記載のプラズマディスプレイパネルの駆
動方法。 - 【請求項７】 アドレス電極に印加されるサステインパ
ルスの電圧は、サステイン電極もしくは、スキャン電極
に印加されるサステインパルス電圧とは、同一の値若し
くは異なる値に設定できることを特徴とする請求項３乃
至６のいずれかに記載のプラズマディスプレイパネルの
駆動方法。 - 【請求項８】 アドレス電極に印加されるサステインパ
ルスは、サステイン電極もしくは、スキャン電極に印加
されるサステインパルス幅とは、同一の値若しくは異な
る値に設定できることを特徴とする請求項３乃至７のい
ずれかに記載のプラズマディスプレイパネルの駆動方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36915198A JP3430946B2 (ja) | 1998-12-25 | 1998-12-25 | プラズマディスプレイパネル及びその駆動方法 |
| US09/469,350 US6376995B1 (en) | 1998-12-25 | 1999-12-22 | Plasma display panel, display apparatus using the same and driving method thereof |
| US10/080,585 US6528952B2 (en) | 1998-12-25 | 2002-02-25 | Plasma display panel, display apparatus using the same and driving method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36915198A JP3430946B2 (ja) | 1998-12-25 | 1998-12-25 | プラズマディスプレイパネル及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000194317A true JP2000194317A (ja) | 2000-07-14 |
| JP3430946B2 JP3430946B2 (ja) | 2003-07-28 |
Family
ID=18493697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36915198A Expired - Fee Related JP3430946B2 (ja) | 1998-12-25 | 1998-12-25 | プラズマディスプレイパネル及びその駆動方法 |
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|---|---|
| JP (1) | JP3430946B2 (ja) |
Cited By (9)
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|---|---|---|---|---|
| JP2002032055A (ja) * | 2000-07-14 | 2002-01-31 | Matsushita Electric Ind Co Ltd | Ａｃ型プラズマディスプレイパネルの駆動装置および駆動方法 |
| WO2004042766A1 (ja) | 2002-11-05 | 2004-05-21 | Matsushita Electric Industrial Co., Ltd. | プラズマディスプレイパネル |
| WO2004051613A1 (ja) * | 2002-11-29 | 2004-06-17 | Matsushita Electric Industrial Co., Ltd. | プラズマディスプレイパネル表示装置およびその駆動方法 |
| JP2004530920A (ja) * | 2001-02-15 | 2004-10-07 | トムソン プラスマ | 放電を安定化する十分な高周波数のパルス列の支援による共面型プラズマディスプレイパネルの駆動方法 |
| WO2004109636A1 (ja) * | 2003-06-04 | 2004-12-16 | Matsushita Electric Industrial Co., Ltd. | プラズマディスプレイ装置およびその駆動方法 |
| WO2004114270A1 (ja) * | 2003-06-23 | 2004-12-29 | Matsushita Electric Industrial Co.,Ltd. | プラズマディスプレイパネル装置およびその駆動方法 |
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-
1998
- 1998-12-25 JP JP36915198A patent/JP3430946B2/ja not_active Expired - Fee Related
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