JP2000188400A - 半導体デバイスを形成する方法 - Google Patents

半導体デバイスを形成する方法

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Abstract

(57)【要約】 （修正有） 【課題】 標準プロセス、かつ、より高い比誘電率の材
料を使用する。 【解決手段】 この発明の実施例は、半導体基板２０２
の上にある半導体デバイスを形成する方法である。この
方法は基板２０２の上に亜酸化物材料の層２０６を形成
し、この亜酸化物材料はＨｆＳｉＯx、ＺｒＳｉＯx、Ｌ
ａＳｉＯx、ＹＳｉＯx、ＳｃＳｉＯx及びＣｅＳｉＯxか
ら成る群から選ばれた材料を含み、亜酸化物材料の層の
上に構造２１０を形成する工程を含む。別の実施例で
は、半導体デバイスはトランジスタであり、この場合、
亜酸化物材料の層の上に形成される構造はゲート電極
（好ましくは多結晶シリコン、タングステン、チタン、
窒化タングステン、窒化チタン、白金、アルミニウム又
はその任意の組合せを含む）である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体デバイスの
製造と処理、更に具体的に言えば、珪酸塩を使って一層
高い比誘電率の材料を製造する方法に関する。
【０００２】
【従来の技術及び課題】半導体デバイスの処理の傾向
は、所定の面積内により多くのデバイスを製造すること
ができるように、デバイスを一層小さくすることであ
る。このスケールダウンは、デバイスの略全てに影響す
るので、各々の特徴がスケールダウンされる。これは、
静電容量がキャパシタの二つの極板の間にある材料の比
誘電率と誘電体材料の実効面積に比例するので、ゲート
構造及びキャパシタにとっては特に問題である。更に構
造の静電容量は、構造の二つの電極の間の距離に反比例
する。現在ＳｉＯ2がゲート誘電体に選ばれる材料であ
るから、キャパシタの面積のスケールダウンを埋め合わ
せるために、この層の厚さを薄くする。しかし、このよ
うに酸化物層を薄くすることは、幾つかの理由で問題に
なりつつある。第１に、２酸化シリコン層の厚さが約３
ｎｍ未満まで薄くなると、酸化物を通しての洩れが許容
し難い程高くなる。更に、酸化物層は、ゲート電極に打
ち込まれたドーパントを押さえる点で有効な障壁として
作用しなくなり、チャンネル領域からのゲート電極の導
電度が高くなる。２番目に、極めて薄い層は、それを自
己制限的なプロセスで形成しない限り、再現性を以って
製造するのが非常に困難である。３番目に、他の構造を
エッチするためのこの後の処理を使って、薄い層、特に
ゲート絶縁体に対して行うエッチングアウェイは、一層
厚手の層の百分率よりも、ずっと大きな百分率の薄い層
が取り除かれるために、一層厚手の層の場合より、一層
劇的に薄い層に影響する。この問題を解決するための別
の策は、ゲート絶縁材料を一層高い比誘電率を持つもの
に代えることである。例えば、ＢＳＴ、ＰＺＴ、ＴｉＯ
2及びＴａ2Ｏ5が次の世代のゲート誘電体として考えら
れている。しかし、この各々の材料は、こういう材料を
有効なゲート誘電体材料にするのに必要な処理が、標準
的なトランジスタ構造の処理と相容れないために、問題
が生じる。更に具体的に言うと、こういう各々の材料
は、酸素含有雰囲気での高温アニールを必要とするが、
このアニールがその下にある基板並びにその他の露出し
ている酸化可能な構造を著しく劣化させることがある。
そのため、標準的なゲート構造の処理技術を用いて処理
するのが比較的容易であると共に、２酸化シリコン（ε
≒３．９）より高い比誘電率を持つ新しい材料を使う必
要がある。
【０００３】
【課題を解決するための手段及び作用】基本的には、こ
の発明は、ゲート誘電体として酸化物または珪酸塩層を
含むゲート構造と、この構造を製造する方法を提供す
る。更に具体的に言えば、この発明のゲート絶縁体は、
好ましくはＺｒＯ2、ＺｒＳｉＯ4、ＨｆＯ2、またはＨ
ｆＳｉＯ4を含む。この層が約１０乃至４０（更に好ま
しくは約１５乃至３０）の比誘電率を持つことが好まし
い。別の実施例では、この発明の誘電体層はキャパシタ
誘電体として利用することができる。この発明の実施例
は、半導体基板の上にある半導体デバイスを形成する方
法である。この方法は、基板の上に亜酸化物材料の層を
形成し、この亜酸化物材料は、ＨｆＳｉＯx、ＺｒＳｉ
Ｏx、ＬａＳｉＯx、ＹＳｉＯx、ＳｃＳｉＯx及びＣｅＳ
ｉＯxから成る群から選ばれた材料を含み、亜酸化物材
料の層の上に構造を形成する工程を含む。別の実施例で
は、半導体デバイスがトランジスタであり、この時亜酸
化物材料の層の上に形成される構造がゲート電極である
（好ましくは多結晶シリコン、タングステン、チタン、
窒化タングステン、窒化チタン、白金、アルミニウムま
たはその任意の組合せを含む）。更に別の実施例では、
半導体デバイスが記憶デバイスであり、この時記憶デバ
イスの誘電体を形成する亜酸化物材料の下に、それと突
き合わせて下側電極が形成され、亜酸化物材料の層の上
に形成される構造が記憶デバイスの上側電極である。こ
の発明の方法は、基板の上に亜酸化物材料の層を形成す
る工程の後、ただし亜酸化物材料の層の上に構造を形成
する工程の前に、酸素を含む雰囲気内で半導体デバイス
を高温にかける工程をも含んでいて良い。好ましくは、
高温は約４００乃至６００℃である。この代わりに、こ
の発明の方法は、基板の上に亜酸化物材料の層を形成す
る工程の後、ただし亜酸化物材料の層の上に構造を形成
する工程の前に、オゾンを含む雰囲気内で半導体デバイ
スを高温にかける工程を含むことができる。この高温は
約２５乃至４００℃にすることが好ましい。更に別の実
施例では、この発明の方法は、基板の上に亜酸化物材料
の層を形成する工程の後、ただし亜酸化物材料の層の上
に構造を形成する工程の前に、窒素を含む雰囲気内で半
導体デバイスを高温にかける工程を含むことができる。
この高温は約５００乃至６００℃であることが好まし
い。
【０００４】この発明の別の実施例は、導電ゲート構造
と半導体基板の間にある絶縁層を製造する方法である。
この方法は、半導体基板の上にＨｆＳｉＯxの層を形成
し、Ｏ2、Ｏ3、Ｎ2またはその任意の組合せから成るガ
スを含む雰囲気内でＨｆＳｉＯxの層を高温にかけ、Ｈ
ｆＳｉＯxの層の上に導電ゲート構造を形成する工程を
含む。Ｏ2またはＯ3の何れかを含む雰囲気内でＨｆＳｉ
Ｏxの層を高温にかける工程の結果、ＨｆＳｉＯx層の酸
素含有量が増加する。ＨｆＳｉＯxの層は、ＰＶＤ、Ｃ
ＶＤまたは一つあるいは更に多くの固体ターゲットを用
いた電子ビーム蒸着によって形成することが好ましい。
この発明の別の実施例は、導電ゲート構造と半導体基板
の間にある絶縁層を製造する方法である。この方法は、
半導体基板の上にＺｒＳｉＯxの層を形成し、Ｏ2、
Ｏ3、Ｎ2またはその任意の組合せから成るガスを含む雰
囲気内でＺｒＳｉＯxの層を高温にかけ、ＺｒＳｉＯxの
層の上に導電ゲート構造を形成する工程を含む。Ｏ2ま
たはＯ3の何れかを含む雰囲気内でＺｒＳｉＯxの層を高
温にかけた結果として、ＺｒＳｉＯxの酸素含有量が増
加する。ＺｒＳｉＯxの層は、ＰＶＤ、ＣＶＤまたは一
つあるいは更に多くの固体ターゲットを用いた電子ビー
ム蒸着によって形成することが好ましい。
【０００５】
【実施例】図面で同様な参照数字は同じ特徴を表す。図
面に示す特徴は必ずしも実尺ではない。これからこの発
明について説明することは、図１の方法並びに図２ａ−
２ｄのデバイス構造を中心とするが、この発明は金属ゲ
ートまたはその他の任意の形式のゲート構造に使うこと
ができ、使い捨てゲート（後で引用に示す場合のよう
に）または図面に示した標準的なプロセスの流れを使っ
てそれを製造することができる。この発明の誘電体層
は、係属中の米国特許出願６０／１００，６０５（出願
人に譲渡されており、控え番号ＴＩ−２４７７６Ｐ）に
示されているような使い捨てゲート構造のプロセスの流
れでゲート誘電体としても使うことができ、この出願を
引用することによって説明に代える。更に、この発明の
方法並びにそれによって形成された誘電体層は、キャパ
シタの二つの電極の間の誘電体として使うことができ
る。この発明の方法の前に、事前の処理を実施すること
ができる。この事前の処理は、ウェーハ２０２の表面を
きれいにし、隔離区域２０４を形成し、ウェーハの一部
分のドーピングをすることを含んでいて良い。隔離構造
２０４が、図２ａ−２ｃでは、浅いトレンチ隔離構造
（ＳＴＩ）として示されているが、任意の形式の隔離構
造を使うこともできる。隔離構造の例としてはＬＯＣＯ
Ｓ、ＳＴＩ及び接合隔離構造がある。大抵の標準的な処
理方式では、隔離構造を形成して基板ドーパントを打ち
込む前に、ウェーハの上に薄い酸化物を成長させる。薄
い酸化物層を使う場合、工程１０２の前にそれを取り除
くことが好ましい。薄い酸化物層を取り除くことは、酸
化物エッチまたは釉薬除去工程で行われることが好まし
い。このプロセスは、ウェーハをＨＦ溶液にさらして、
隔離構造２０４に実質的に影響を与えずに、保護酸化物
を取り除くことが好ましい。
【０００６】図１の工程１０２及び図２ａについて説明
すると、基板２０２の上に一面に層２０６を形成する。
工程１０２で、層２０６は、好ましくはマスク作業によ
って、隔離構造の上に形成しなくてもよい（図２ａに示
す）し、隔離構造２０４から選択的に取り除いてもよい
し、あるいは隔離構造２０４の上に形成して（図に示し
ていない）、そのままにしておいても良い。層２０６
は、（Ｈｆ、Ｚｒ、Ｌａ、Ｙ、Ｓｃ及び／またはＣｅの
ような）遷移金属、（層２０８を珪酸塩にする場合は）
シリコン、並びに場合によって酸素並びに／または窒素
を含むことが好ましい。層２０６は、遷移金属（並びに
層２０８が珪酸塩である場合はシリコン）を含むターゲ
ットまたは付け加える異なる素子に対する別々のターゲ
ットを使って物理的蒸着（ＰＶＤ−スパッタリングとも
呼ばれる）、化学的蒸着、または一つあるいは更に多く
の固体ターゲット（遷移金属だけを含むか、遷移金属酸
化物を含むか、遷移金属及びシリコンを含むか、並びに
／またはシリコンだけを含む）を用いた電子ビーム蒸着
によって形成することができる。層２０６がＰＶＤを用
いて形成される場合、処理条件は次のようにすることが
好ましい。系の全圧を約５ｍＴｏｒｒ、スパッタ電力を
約２００乃至３００ワット（更に好ましくは約２５０ワ
ット）、基板温度を約２５乃至６００℃（更に好ましく
は、ＨｆＳｉ2対しては約４００乃至６００℃、そして
ＺｒＳｉ2では大体室温）にする。層２０６はＨｆＳｉ
Ｏx、ＺｒＳｉＯx、ＬａＳｉＯx、ＹＳｉＯx、ＳｃＳｉ
Ｏx、ＣｅＳｉＯx、Ｈｆ、ＨｆＳｉ2、Ｚｒ、ＺｒＳ
ｉ2、Ｌａ、ＬａＳｉx、Ｙ、ＹＳｉx、Ｓｃ、ＳｃＳ
ｉx、ＣｅまたはＣｅＳｉxを含むことが好ましく、厚さ
は約４乃至１０ｎｍ、（更に好ましくは約４乃至６ｎ
ｍ）であることが好ましい。ＰＶＤ過程の間、ＰＶＤ室
の雰囲気は、ＡｒとＯ2またはＯ3（好ましくは５０％の
Ａｒ及び５０％のＯ2）を含むことができる。電子ビー
ム蒸着を用いて層２０６が形成される場合、ウェーハの
温度は約４００乃至６００℃にすることが好ましく、こ
の過程は真空内で行われる。図１の工程１０４及び図２
ｂについて説明すると、次にアニールを実施して、層２
０６を、遷移金属を持っていた層の酸化した（または窒
化した）形、またはシリコン及び遷移金属の組合せを持
っていた層の珪酸塩の形に、または更に好ましくは、既
に存在している珪酸塩層を完全に酸化（または窒化）す
るように変換する。例えば、層２０６がＨｆ、ＨｆＳｉ
2、ＺｒまたはＺｒＳｉ2を含む場合、それがＨｆＯx、
ＨｆＳｉＯx、ＺｒＯxまたはＺｒＳｉＯxに夫々なる
か、あるいは更に好ましくは、層が既にＨｆＳｉＯxで
あれば、アニール工程によって、このアニール工程が酸
素またはオゾン雰囲気内であれば、ｘの値を増加するこ
とにより、酸素含有量が一層大きい層に変換する。アニ
ール工程１０４が、約４００乃至６００℃の温度でＯ2
雰囲気内で、約２５乃至４００℃の温度でＯ3雰囲気内
で、または約５００乃至６００℃の温度でＮ2雰囲気内
で行われることが好ましい。この他の温度及び雰囲気の
組合せも使うことができるが、ここで示したものが最も
良い結果をもたらすものと思われる。層２０６は、アニ
ール工程１０４で、１０乃至１２０分、（更に好ましく
は約２０乃至４５分、なおさら好ましくは約３０分）の
期間の間、酸素含有並びに窒素含有雰囲気の中で、この
高温にかけることが好ましい。
【０００７】上に述べた方法（工程１０２及び１０４）
を用いて形成されたＨｆＳｉＯ4の誘電体層により、約
１．５ボルトの源電圧で約１．５×１０-6Ａ／ｃｍ2の
洩れを持つ誘電体層になる。これは、（静電容量―電圧
または電流−電圧測定のような電気的な方式で測定し
て）同じ電気的な厚さを持つ２酸化シリコン層の洩れ電
流が約１．５ボルトで約１Ａ／ｃｍ2であることに比べ
ると、非常に低い。上に述べた方法を使って形成された
（厚さ約５ｎｍの）ＨｆＳｉＯ4誘電体層は、厚さ１乃
至２ｎｍの２酸化シリコン被膜と電気的に同等であり、
少なくとも８００℃（そして恐らくは１０００または１
１００℃）まで（シリコンとの界面で）安定である。更
に、上に述べた方法を使って形成されたＨｆＳｉＯ4誘
電体層は、８００℃を超える（そして恐らくは１０００
乃至１１００℃までの）この後の処理温度で非晶質のま
まである。上に述べた方法（工程１０２及び１０４）を
用いて形成されたＺｒＳｉＯ4誘電体層は、約１．５ボ
ルトの源電圧で約１．３×１０-5Ａ／ｃｍ2の洩れを持
つ誘電体層になる。上に述べた方法を用いて形成された
（厚さ約５ｎｍの）ＺｒＳｉＯ4の誘電体層の比誘電率
は、厚さ２ｎｍの２酸化シリコン被膜と同等の比誘電率
を持ち、少なくとも８００℃（そして恐らくは１０００
または１１００℃）まで、（シリコンとの界面で）安定
のままである。更に、上に述べた方法を用いて形成され
たＺｒＳｉＯ4誘電体層は、８００℃を超える（そして
恐らくは１０００乃至１１００℃までの）この後の処理
温度で非晶質のままである。
【０００８】アニール１０４は、約４００乃至５００℃
（更に好ましくは約４５０℃）で約９０％のＮ2及び約
１０％のＨ2を含む雰囲気内で実施することができる
が、層は、上に述べたアニール工程を使って形成される
層のような有利な電気的な性質を持たない。この方法を
用いた層は、しかしながら、それを約５００乃至６００
℃の温度のＮ2並びに／またはＡｒ雰囲気内で２回目の
アニールにかけることによって、改善することができ
る。酸素雰囲気を使うことができるが、最初のアニール
で被膜に持ち込まれた水素が雰囲気内の酸素と化合して
水分を形成し、こうして被膜または他の構造の一つを劣
化させる心配がある。そのため、不活性窒素またはアル
ゴン雰囲気の何れかを使うことが望ましい。図１の工程
１０６及び図２ｃについて説明すると、導電ゲート電極
層２１０が形成される。層２１０は多結晶シリコン、ド
ープされた多結晶シリコン、タングステン、チタン、窒
化タングステン、窒化チタン、白金、アルミニウム、そ
の組合せ、またはその一つまたは更に多くを含む積重ね
を含むことが好ましい。層２１０は、標準的な半導体処
理工程を使って、標準的なトランジスタの形成に普通に
使われる厚さに形成することが好ましい。この発明の特
定の実施例を説明したが、これらはこの発明の範囲を制
限するものと解してはならない。明細書に述べた方法か
ら、当業者にはこの発明の色々な実施例が容易に考えら
れよう。この発明の範囲は、特許請求の範囲のみによっ
て限定される。
【０００９】以上の説明に関し、更に以下の項目を開示
する。 （１） 半導体基板の上にある半導体デバイスを形成す
る方法において、前記基板の上に亜酸化物材料の層を形
成し、前記亜酸化物材料がＨｆＳｉＯx、ＺｒＳｉＯx、
ＬａＳｉＯx、ＹＳｉＯx、ＳｃＳｉＯx及びＣｅＳｉＯx
から成る群から選ばれた材料を含み、前記亜酸化物材料
の層の上に構造を形成する工程を含む方法。 （２） 第1項に記載の方法において、前記半導体デバ
イスがトランジスタである方法。 （３） 第２項に記載の方法において、前記亜酸化物材
料の層の上に形成される構造がゲート電極である方法。 （４） 第３項に記載の方法において、前記ゲート電極
が、多結晶シリコン、タングステン、チタン、窒化タン
グステン、窒化チタン、白金、アルミニウム及びその任
意の組合せから成る群から選ばれた材料を含む方法。 （５） 第1項に記載の方法において、前記半導体デバ
イスが記憶デバイスである方法。 （６） 第５項に記載の方法において、前記記憶デバイ
スに対する誘電体を形成する前記亜酸化物材料の下に、
それと突き合わせて下側電極が形成されている方法。 （７） 第６項に記載の方法において、前記亜酸化物材
料の層の上に形成される構造が、記憶デバイスの上側電
極である方法。
【００１０】（８） 第1項に記載の方法において、更
に前記基板の上に亜酸化材料の層を形成する工程の後、
ただし前記亜酸化物材料の層の上に構造を形成する工程
の前に、酸素を含む雰囲気内で前記半導体デバイスを高
温にかける工程を含む方法。 （９） 第８項に記載の方法において、前記高温が約４
００乃至６００℃である方法。 （１０） 第1項に記載の方法において、更に、前記基
板の上に亜酸化物材料の層を形成する工程の後、ただし
前記亜酸化物材料の層の上に構造を形成する工程の前
に、オゾンを含む雰囲気内で前記半導体デバイスを高温
にかける工程を含む方法。 （１１） 第１０項に記載の方法において、前記高温が
約２５乃至４００℃である方法。 （１２） 第1項に記載の方法において、更に、前記基
板の上に亜酸化物材料の層を形成する工程の後、ただし
前記亜酸化物材料の層の上に構造を形成する工程の前
に、窒素を含む雰囲気内で前記半導体デバイスを高温に
かける工程を含む方法。 （１３） 第１２項に記載の方法において、前記高温が
約５００乃至６００℃である方法。 （１４） 導電ゲート構造及び半導体基板の間にある絶
縁層を製造する方法において、前記半導体基板の上にＨ
ｆＳｉＯxの層を形成し、Ｏ2、Ｏ3、Ｎ2並びにその任意
の組合せから成る群から選ばれたガスを含む雰囲気内で
前記ＨｆＳｉＯ xの層を高温にかけ、前記ＨｆＳｉＯxの
層の上に前記導電ゲート構造を形成する工程を含む方
法。 （１５） 第１４項に記載の方法において、Ｏ2または
Ｏ3の何れかを含む雰囲気内で前記ＨｆＳｉＯxの層を高
温にかける工程により、前記ＨｆＳｉＯx層の酸素含有
量が増加する方法。 （１６） 第１４項に記載の方法において、前記ＨｆＳ
ｉＯxの層がＰＶＤによって形成される方法。 （１７） 第１４項に記載の方法において、前記ＨｆＳ
ｉＯxの層がＣＶＤによって形成される方法。 （１８） 第１４項に記載の方法において、前記ＨｆＳ
ｉＯxの層が、一つまたは更に多くの固体ターゲットを
用いて電子ビーム蒸着によって形成される方法。
【００１１】（１９） 導電ゲート構造及び半導体基板
の間にある絶縁層を製造する方法において、前記半導体
基板の上にＺｒＳｉＯxの層を形成し、Ｏ2、Ｏ3、Ｎ2及
びその任意の組合せから成る群から選ばれたガスを含む
雰囲気内で前記ＺｒＳｉＯxの層を高温にかけ、前記Ｚ
ｒＳｉＯxの層の上に前記導電ゲート構造を形成する工
程を含む方法。 （２０） 第１９項に記載の方法において、Ｏ2または
Ｏ3の何れかを含む雰囲気内で前記ＺｒＳｉＯxの層を高
温にかける工程により、前記ＺｒＳｉＯx層の酸素含有
量が増加する方法。 （２１） 第１９項に記載の方法において、前記ＺｒＳ
ｉＯxの層がＰＶＤによって形成される方法。 （２２） 第１９項に記載の方法において、前記ＺｒＳ
ｉＯxの層がＣＶＤによって形成される方法。 （２３） 第１９項に記載の方法において、前記ＺｒＳ
ｉＯxの層が一つまたは更に多くの固体ターゲットを用
いて電子ビーム蒸着によって形成される方法。 （２４） この発明の実施例は、半導体基板の上にある
半導体デバイスを形成する方法である。この方法は基板
（図２ａ−２ｃの基板２０２）の上に亜酸化物材料の層
（図２ａの層２０６）を形成し、この亜酸化物材料はＨ
ｆＳｉＯx、ＺｒＳｉＯx、ＬａＳｉＯx、ＹＳｉＯx、Ｓ
ｃＳｉＯx及びＣｅＳｉＯxから成る群から選ばれた材料
を含み、亜酸化物材料の層の上に構造（図２ｃの層２１
０）を形成する工程を含む。別の実施例では、半導体デ
バイスはトランジスタであり、この場合、亜酸化物材料
の層の上に形成される構造はゲート電極（好ましくは多
結晶シリコン、タングステン、チタン、窒化タングステ
ン、窒化チタン、白金、アルミニウム又はその任意の組
合せを含む）である。更に別の実施例では、半導体デバ
イスは記憶デバイスであり、この場合記憶デバイスに対
する誘電体を形成する亜酸化物材料の下に、それと突き
合わせて下側電極が形成され、亜酸化物材料の層の上に
形成される構造は、記憶デバイスの上側電極である。
【関連特許／特許出願との関係】被譲渡人を同じくする
下記の特許／特許出願の内容をここで引用によって説明
に代える。 特許番号／通し番号 出願日 ＴＩ控え番号 ６０／０５３，６６１ ７／２４／１９９７ ＴＩ−２４９５３ ６０／１００，６３１ ９／１６／１９９８ ＴＩ−２７１８１ ６０／０２９，２１５ １０／２８／１９９６ ＴＩ−２２０２７ ６０／１００，６０５ ９／１６／１９９８ ＴＩ−２４７７６
【図面の簡単な説明】
【図１】この発明の１実施例の方法を示す流れ図。
【図２】図１に示したこの発明の方法を用いて処理され
る途中まで製造されたデバイスの断面図。
【符号の説明】 ２０２ 基板 ２０４ 隔離構造 ２０８ 層 ２１０ 構造

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上にある半導体デバイスを
    形成する方法において、 前記基板の上に亜酸化物材料の層を形成し、前記亜酸化
    物材料がＨｆＳｉＯx、ＺｒＳｉＯx、ＬａＳｉＯx、Ｙ
    ＳｉＯx、ＳｃＳｉＯx及びＣｅＳｉＯxから成る群から
    選ばれた材料を含み、 前記亜酸化物材料の層の上に構造を形成する工程を含む
    方法。
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