JP2000188250A - レジストマ−ク及びそれを用いた半導体装置の製造方法 - Google Patents
レジストマ−ク及びそれを用いた半導体装置の製造方法Info
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Abstract
変形を抑制し、位置合わせ精度の向上するレジストマ−
ク及びそれを用いた半導体装置の製造方法を提供する。 【解決手段】層間膜、例えば二酸化シリコン膜520が、
下地マ−ク510aとして働く開口部を有する下地膜、例え
ばポリシリコン膜510の上に形成される。層間膜の上に
は、レジストマ−ク530、540が形成されている。このレ
ジストマ−クは、第1のパタ−ン540と第2のパタ−ン530
からなる。両パタ−ンは、所定形状の枠からなる。第2
のパタ−ンは、第1の枠の内側に離間して形成され、か
つ、内側から外側に向かう方向の幅が第1のパタ−ンの
寸法より小さい。露光により形成されたレジストパタ−
ンとウエハとの絶対的な位置関係の確認は、レジストマ
−クと、下地マ−ク510とのずれ量を重ね合わせ精度測
定機により測定することにより行う。
Description
において、重ね合わせ精度測定のためのレジストマ−ク
及びそれを用いた半導体装置の製造方法に関する。
形成工程として、フォトリソグラフィ技術が用いられて
いる。このフォトリソグラフィ技術は、ガラス基板上に
露光光に対して遮光性を有するクロム等で集積回路パタ
−ンを形成したフォトマスクを用いて、半導体基板(以
下、ウエハと称す。)上に形成されたレジストを選択的
に露光及び感光させる。
とによって、集積回路パタ−ンが転写されたレジストパ
タ−ンを得ることができる。このレジストパタ−ンの形
成過程において、ウエハとレジストパタ−ンとの高精度
の位置合わせが必要不可欠となる。この位置合わせを行
うため、露光機においては、フォトマスク上に形成され
たフォトマスクの位置計測マ−クと、ウエハ上に予め形
成されたウエハの位置計測マ−クとの相互の位置関係を
検知及び計測した後、露光を行う。この露光により形成
されたレジストパタ−ンとウエハとの絶対的な位置関係
の確認は、集積回路パタ−ンと同時に転写、形成された
重ね合わせ精度測定用のレジストマ−クと、ウエハ上に
予め形成されたウエハの位置計測マ−クとのずれ量を重
ね合わせ精度測定機により測定することにより行われ
る。
程を説明するための断面工程図。
マ−クの形成工程を説明するための断面工程図。これら
図3及び図4を用いて、ウエハの位置計測マ−ク及び重ね
合わせ精度測定用のレジストマ−クの形成工程を説明す
る。
えば、ポリシリコンの下地膜11を成膜したウエハ上にレ
ジスト12を塗布した状態である。このレジスト12を露光
かつ、現像することにより、図3(b)及び図4(b)に示すウ
エハの位置計測マ−クのレジストパタ−ン13、及び重ね
合わせ精度測定用のレジストマ−ク13を得る。図3(c)
は、レジストパタ−ン13をエッチングマスクとして下地
膜を選択除去することにより得られた下地膜の段差構造
14を示し、図4(c)は、レジストパタ−ン13をエッチング
マスクとして下地膜を選択除去することにより得られた
下地マ−ク14を示す。図3(d)及び図4(d)は、ウエハ全面
のレジストを除去した後の状態を示す。図3(e)及び図4
(e)は、例えば酸化珪素15をウエハ全面に成膜した状態
を示しており、図3(f)及び図4(f)は、レジストを塗布し
た状態を示している。図3(f)は、露光装置において使用
するウエハの位置計測用マ−クの最終的な断面構造図で
ある。図4(g)は、レジスト16を露光及び現像をすること
により得られた重ね合わせ精度測定用のレジストマ−ク
の最終的な断面構造図である。
3(f)における下地膜の段差構造14のエッジ位置の検出を
することにより行われる。同様に重ね合わせ精度測定
は、図4(g)における下地マ−ク14とレジストマ−ク17の
エッジ位置の検出をすることにより行われる。ウエハの
位置検出マ−クと重ね合わせ精度測定マ−クの両マ−ク
におけるエッジ位置の検出方法は同様であるので、重ね
合わせ精度測定マ−クのエッジ位置の検出方法を例に取
り、その説明を以下行う。
の平面図であり、図5(b)は、図5(a)中のA-A'線に沿って
切った時の重ね合わせ精度測定マ−ク100の断面図であ
る。図5(a)及び図5(b)は、下地マ−ク110が、膜厚の厚
い酸化珪素膜120に覆われており、その上にレジストマ
−ク130が形成されている重ね合わせ精度測定マ−ク100
を示している。ここで、レジストマ−ク130の抜き領域
幅である寸法(a)は15μm〜35μmであり、レジスト領
域の幅である寸法(b)は数10μmである。
た重ね合わせ精度測定マ−ク100の画像デ−タ200の説明
図である。エッジ位置の検出は、どの場所のエッジで行
っても同様であるため、画像デ−タ200におけるレジス
トマ−クのエッジ210のX-X'方向を例にとって説明す
る。先ず、画像デ−タ200をX-X'方向に沿った明暗強度
の波形信号へと変換する。図6(b)は、 X-X'方向に沿っ
た明暗強度の波形信号211の説明図である。この波形信
号211において極大、極小により挟まれた波形区間212を
設定し、波形信号高さの半分となる位置213を求める。
この位置213がエッジ認識位置となる。
た従来の半導体装置の製造方法では、レジストパタ−ン
の形成は、レジスト膜中に過剰に残留している有機溶媒
を飛ばすため、または高分子の架橋反応によりレジスト
パタ−ンを硬化させるために100℃を超える温度での
熱処理を行う必要がある。しかしながら、この熱処理を
行うことにより、サ−マルフロ−と言われるレジストパ
タ−ンのエッジ部の変形が起こる。このレジストパタ−
ンのエッジ部の変形は、寸法の大きなレジストパタ−
ン、つまり延在方向でのエッジ間の距離が長いレジスト
パタ−ンほど応力が大きいため顕著に起こる。ここで、
例えば、エッジ間の距離は、20m〜30mである。
ルフロ−による影響を示す説明図であって、図7(a)は重
ね合わせ精度測定マ−ク300の上面からの説明図、図7
(b)は図7(a)をA−A‘線に沿って切った断面図であ
る。図7(a)及び図7(b)には、下地マ−ク310が、二酸化
珪素膜320により全面を覆われたウエハ(図示せず)
に、レジストマ−ク330を形成した重ね合わせ精度測定
マ−クを示している。レジストマ−ク330のエッジ部
は、サ−マルフロ−の影響により変形している。
検出におけるサ−マルフロ−の影響を示す説明図であ
る。図8(a)はCCDカメラなどにより取り込まれた重ね合
わせ精度測定マ−ク300の上面からの画像デ−タ400の説
明図である。図8(b)は、画像デ−タ400におけるレジス
トマ−ク、紙面上左側のエッジ410のX-X'方向に沿った
明暗強度の波形信号411の説明図である。この波形信号4
11において極大、極小により挟まれた波形区間412を設
定し、波形信号高さの半分となる位置413を求めること
により、レジストマ−ク330のエッジ位置を認識する。
位置413は変形したレジストマ−ク330のエッジ部の波形
信号411から算出されるため、もし、サ−マルフロ−の
影響により変形したレジストマ−ク330のエッジ部を用
いて位置検出すれば、位置合わせ精度が下がることは言
うまでもない。
ロ−の影響によるレジストマ−クの変形を抑制し、位置
合わせ精度の向上するレジストマ−ク及びそれを用いた
半導体装置の製造方法を提供する。
に、本発明のレジストマ−クは、所定形状の第1の枠か
らなり、かつこの第1の枠の内側から外側に向かう方向
の幅が第1の寸法である第1のパタ−ンと、前記第1の枠
の内側で前記第1のパタ−ンから離間して形成され、所
定形状の第2の枠からなり、かつこの第2の枠の内側から
外側に向かう方向の幅が第1の寸法より小さい第2の寸法
からなる第2のパタ−ンとからなることを特徴とする。
測用マ−クを有する下地膜を準備する工程と、所定形状
の第1の枠からなり、かつこの第1の枠の内側から外側に
向かう方向の幅が第1の寸法である第1のパタ−ンと、前
記第1の枠の内側で前記第1のパタ−ンから離間して形成
され、所定形状の第2の枠からなり、かつこの第2の枠の
内側から外側に向かう方向の幅が第1の寸法より小さい
第2の寸法からなる第2のパタ−ンとからなるレジストマ
−クを前記位置計測用マ−ク上方に形成する工程と、前
記位置計測用マ−クと前記レジストマ−クとの相互位置
を計測する工程とを有することを特徴とする。
は、下地膜を準備する工程と、所定形状の第1の枠から
なり、かつこの第1の枠の内側から外側に向かう方向の
幅が第1の寸法である第1のパタ−ンと、前記第1の枠の
内側で前記第1のパタ−ンから離間して形成され、所定
形状の第2の枠からなり、かつこの第2の枠の内側から外
側に向かう方向の幅が第1の寸法より小さい第2の寸法か
らなる第2のパタ−ンとからなるレジストマ−クを前記
下地膜上に形成する工程と、前記レジストマ−クを用い
て前記下地膜をエッチングする工程と、エッチングされ
た前記下地膜を用いてウエハの位置を検出する工程とを
有することを特徴とする。
ついて図面を参照しながら説明する。図1は本発明の第
1の実施形態のレジストマ−クの説明に供する図であ
り、図1(a)は第1の実施形態の重ね合わせ精度測定マ−
ク500の平面図であり、図1(b)は、図1(a)中のA−A'線
に沿って切った時の第1の実施形態の重ね合わせ精度測
定マ−ク500の断面図である。
例えば二酸化シリコン膜520が、下地マ−ク510aとして
働く開口部を有する下地膜、例えばポリシリコン膜510
の上に形成される。このポリシリコン膜520の上には、
レジストマ−ク530、540が形成されている。このレジス
トマ−ク530、540は、第1のパタ−ン540と第2のパタ−
ン530からなる。 第1のパタ−ン540は、所定形状の第1
の枠からなり、かつこの第1の枠の内側から外側に向か
う方向の幅が第1の寸法である。第2のパタ−ンは、第1
の枠の内側で第1のパタ−ンから離間して形成され、所
定形状の第2の枠からなり、かつこの第2の枠の内側から
外側に向かう方向の幅が第1の寸法より小さい第2の寸法
からなる第2のパタ−ンとからなる。ここで、第1の実施
形態では第1及び第2の枠を四角形状のものを用いる。こ
こで、第1のパタ−ン540の第1の寸法は20m〜30mで、第2
のパタ−ンの第2の寸法(図中、a)は0.3m 〜10.0m、第
1及び第2のパタ−ン間の寸法(図中、b)は0.3m 〜10.0
mである。
ウエハとの絶対的な位置関係の確認は、集積回路パタ−
ンと同時に転写、形成された重ね合わせ精度測定用のレ
ジストマ−ク、つまり第1のパタ−ン540と第2のパタ−
ン530からなるレジストマ−クと、ウエハ上に予め形成
されたウエハの位置計測マ−ク、つまり下地膜に形成さ
れた下地マ−ク510とのずれ量を重ね合わせ精度測定機
により測定することにより行われる。 具体的には、重
ね合わせ精度測定は、下地マ−ク510aと、第2のパタ−
ン530の内側の両エッジ位置を検出することによって行
われる。
変形例のレジストマ−クの説明に供する図であり、図1
(c)は第1の実施形態の変形例の重ね合わせ精度測定マ−
ク500の平面図であり、図1(d)は、図1(c)中のA−A'線
に沿って切った時の第1の実施形態の変形例の重ね合わ
せ精度測定マ−ク500の断面図である。
トマ−クは、第2のパタ−ン530の枠内の二酸化シリコン
膜520上に第3のパタ−ン550を有することを特徴とす
る。本発明の第1の実施形態の変形例のレジストマ−ク
は、第3のパタ−ン550を有するので、位置合わせ後のレ
ジストパタ−ンをマスクとするエッチング工程により、
重ね合わせ精度測定マ−ク500部における不要な二酸化
シリコン膜520のエッチングを防止することができる。
は、第1のパタ−ン540と第2のパタ−ン530からなり、位
置検出の際には第2のパタ−ン530のエッジを使用する。
サ−マルフロ−によるエッジ部の変形は、レジストマ−
クのエッジ間、つまり幅の寸法に依存する。従って、こ
の第2のパタ−ン530は、サ−マルフロ−の影響を受けな
い程度の幅、例えば0.3m 〜10.0mに設定されているた
め、エッジ部の変形が起きづらく、さらにマスクしたい
部分は、第2のパタ−ン530から所定距離離れた所に形成
された、幅の広い第1のパタ−ン540で二酸化シリコン膜
520が覆われているので、不要なエッチングが避けられ
る。 このように、本発明のレジストマ−クは、サ−マ
ルフロ−の影響によるレジストマ−クの変形を低減し、
かつ本来のレジストパタ−ンのマスクとしての機能も保
持される。これによって位置合わせ精度が向上するレジ
ストマ−ク530、540が得られる。また、本発明のレジス
トマ−クを用いた半導体装置の製造方法は、上述したレ
ジストマ−クを用いて行われるため、半導体製造工程全
体における位置合わせ精度を向上することができ、これ
に伴ない、歩留まりを向上させることが可能になる。ま
た、このレジストマ−クを用いて下地膜に形成される位
置計測マ−クも精度良く、形成されるため、位置計測の
精度も向上する。
面を参照しながら説明する。図2は本発明の第2の実施形
態のレジストマ−クの説明に供する図であり、図2(a)は
第2の実施形態の重ね合わせ精度測定マ−ク600の平面図
であり、図2(b)は、図2(a)中のA−A'線に沿って切っ
た時の第2の実施形態の重ね合わせ精度測定マ−ク600の
断面図である。
例えば二酸化シリコン膜620が、下地マ−ク610aとして
働く開口部を有する下地膜、例えばポリシリコン膜610
の上に形成される。この二酸化シリコン膜620の上に
は、レジストマ−ク630、640が形成されている。
は、レジストマ−クを構成する第1のパタ−ン640と第2
のパタ−ン630を各枠の隅で接続した構成660を特徴とす
る。
ウエハとの絶対的な位置関係の確認は、集積回路パタ−
ンと同時に転写、形成された重ね合わせ精度測定用のレ
ジストマ−ク、つまり第1のパタ−ン640と第2のパタ−
ン630からなるレジストマ−クと、ウエハ上に予め形成
されたウエハの位置計測マ−ク、つまり下地膜に形成さ
れた下地マ−ク610aとのずれ量を重ね合わせ精度測定機
により測定することにより行われる。 具体的には、重
ね合わせ精度測定は、下地マ−ク610aと、第2のパタ−
ン630の内側の両エッジ位置を検出することによって行
われる。
トマ−クは、第2のパタ−ン630の枠内の二酸化シリコン
膜上に第3のパタ−ン650を有することを特徴とする。本
発明の第2の実施形態の変形例のレジストマ−クは、第3
のパタ−ン650を有するので、位置合わせ後のレジスト
パタ−ンをマスクとするエッチング工程により、重ね合
わせ精度測定マ−ク600部における不要な二酸化シリコ
ン膜のエッチングを防止することができる。
は、第1のパタ−ン640と第2のパタ−ン630からなり、位
置検出の際には第2のパタ−ン630のエッジを使用する。
サ−マルフロ−によるエッジ部の変形は、レジストマ−
クのエッジ間、つまり幅の寸法に依存する。従って、こ
の第2のパタ−ン630は、サ−マルフロ−の影響を受けな
い程度の幅、例えば0.3m 〜10.0mに設定されているた
め、エッジ部の変形が起きづらく、さらにマスクしたい
部分は、第2のパタ−ン630から所定距離離れた所に形成
された、幅の広い第1のパタ−ン640で二酸化シリコン膜
620が覆われているので、不要なエッチングが避けられ
る。このように、本発明のレジストマ−クは、サ−マル
フロ−の影響によるレジストマ−クの変形を低減し、か
つ本来のレジストパタ−ンのマスクとしての機能も保持
される。これによって位置合わせ精度が向上するレジス
トマ−ク630、640が得られる。
マ−クは、レジストマ−クを構成する第1のパタ−ン640
と第2のパタ−ン630を各枠の隅で接続した構成660であ
るため、第2のパタ−ン630が、二酸化シリコン膜620か
ら剥がれる、つまり膜剥がれの問題を防止することがで
きる。また、本発明のレジストマ−クを用いた半導体装
置の製造方法は、上述したレジストマ−クを用いて行わ
れるため、半導体製造工程全体における位置合わせ精度
を向上することができ、これに伴ない、歩留まりを向上
させることが可能になる。また、このレジストマ−クを
用いて下地膜に形成される位置計測マ−クも精度良く、
形成されるため、位置計測の精度も向上する。
ロ−の影響によるレジストマ−クの変形を低減し、かつ
本来のレジストパタ−ンのマスクとしての機能も保持さ
れる。これによって位置合わせ精度が向上するレジスト
マ−クが得られる。また、本発明のレジストマ−クを用
いた半導体装置の製造方法は、上述したレジストマ−ク
を用いて行われるため、半導体製造工程全体における位
置合わせ精度を向上することができ、これに伴ない、歩
留まりを向上させることが可能になる。また、このレジ
ストマ−クを用いて下地膜に形成される位置計測マ−ク
も精度良く、形成されるため、位置計測の精度も向上す
る。
マ−クの平面図であり、図1(b)は、図1(a)中のA−A'
線に沿って切った時の第1の実施形態の重ね合わせ精度
測定マ−クの断面図である。
マ−クの平面図であり、図2(b)は、図2(a)中のA−A'
線に沿って切った時の第2の実施形態の重ね合わせ精度
測定マ−クの断面図である。
説明するための断面工程図。
クの形成工程を説明するための断面工程図。
であり、図5(b)は、図5(a)中のA-A'線に沿って切った時
の重ね合わせ精度測定マ−クの断面図である。
ね合わせ精度測定マ−クの画像デ−タの説明図である。
図6(b)は、 X-X'方向に沿った明暗強度の波形信号の説
明図である。
からの説明図、図7(b)は図7(a)をA−A‘線に沿って切
った断面図である。
おけるサ−マルフロ−の影響を示す説明図である。図8
(a)はCCDカメラなどにより取り込まれた重ね合わせ精度
測定マ−クの上面からの画像デ−タの説明図である。図
8(b)は、画像デ−タにおけるレジストマ−ク、紙面上左
側のエッジのX-X'方向に沿った明暗強度の波形信号の説
明図である。
Claims (15)
- 【請求項1】所定形状の第1の枠からなり、かつこの第1
の枠の内側から外側に向かう方向の幅が第1の寸法であ
る第1のパタ−ンと、 前記第1の枠の内側で前記第1のパタ−ンから離間して形
成され、所定形状の第2の枠からなり、かつこの第2の枠
の内側から外側に向かう方向の幅が第1の寸法より小さ
い第2の寸法からなる第2のパタ−ンとからなることを特
徴とするレジストマ−ク。 - 【請求項2】前記第2の寸法が0.3μm〜10μmで
あることを特徴とする請求項1記載のレジストマ−ク。 - 【請求項3】前記第1のパタ−ンは、前記第2のパタ−ン
と少なくとも一部で接続されていることを特徴とする請
求項1記載のレジストマ−ク。 - 【請求項4】前記第1及び第2のパタ−ンは、四角いリン
グ状からなることを特徴とする請求項1記載のレジスト
マ−ク。 - 【請求項5】前記第1及び第2のパタ−ンは、前記四角い
リング状の角部で接続されていることを特徴とする請求
項4記載のレジストマ−ク。 - 【請求項6】位置計測用マ−クを有する下地膜を準備す
る工程と、 所定形状の第1の枠からなり、かつこの第1の枠の内側か
ら外側に向かう方向の幅が第1の寸法である第1のパタ−
ンと、前記第1の枠の内側で前記第1のパタ−ンから離間
して形成され、所定形状の第2の枠からなり、かつこの
第2の枠の内側から外側に向かう方向の幅が第1の寸法よ
り小さい第2の寸法からなる第2のパタ−ンとからなるレ
ジストマ−クを前記位置計測用マ−ク上方に形成する工
程と、 前記位置計測用マ−クと前記レジストマ−クとの相互位
置を計測する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項7】前記第2の寸法が0.3μm〜10μmで
あることを特徴とする請求項6記載の半導体装置の製造
方法。 - 【請求項8】前記第1のパタ−ンは、前記第2のパタ−ン
と少なくとも一部で接続されていることを特徴とする請
求項6記載の半導体装置の製造方法。 - 【請求項9】前記第1及び第2のパタ−ンは、四角いリン
グ状からなることを特徴とする請求項6記載の半導体装
置の製造方法。 - 【請求項10】前記第1及び第2のパタ−ンは、前記四角
いリング状の角部で接続されていることを特徴とする請
求項9記載の半導体装置の製造方法。 - 【請求項11】下地膜を準備する工程と、 所定形状の第1の枠からなり、かつこの第1の枠の内側か
ら外側に向かう方向の幅が第1の寸法である第1のパタ−
ンと、前記第1の枠の内側で前記第1のパタ−ンから離間
して形成され、所定形状の第2の枠からなり、かつこの
第2の枠の内側から外側に向かう方向の幅が第1の寸法よ
り小さい第2の寸法からなる第2のパタ−ンとからなるレ
ジストマ−クを前記下地膜上に形成する工程と、 前記レジストマ−クを用いて前記下地膜をエッチングす
る工程と、 エッチングされた前記下地膜を用いてウエハの位置を検
出する工程とを有することを特徴とする半導体装置の形
成方法。 - 【請求項12】前記第2の寸法が0.3μm〜10μm
であることを特徴とする請求項11記載のレジストマ−
ク。 - 【請求項13】前記第1のパタ−ンは、前記第2のパタ−
ンと少なくとも一部で接続されていることを特徴とする
請求項11記載のレジストマ−ク。 - 【請求項14】前記第1及び第2のパタ−ンは、四角いリ
ング状からなることを特徴とする請求項11記載のレジ
ストマ−ク。 - 【請求項15】前記第1及び第2のパタ−ンは、前記四角
いリング状の角部で接続されていることを特徴とする請
求項14記載の半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36271698A JP3288320B2 (ja) | 1998-12-21 | 1998-12-21 | レジストマーク |
US09/458,819 US6368980B1 (en) | 1998-12-21 | 1999-12-13 | Resist mark having measurement marks for measuring the accuracy of overlay of a photomask disposed on semiconductor wafer and method for manufacturing semiconductor wafer having it |
US10/061,285 US6440262B1 (en) | 1998-12-21 | 2002-02-04 | Resist mask having measurement marks for measuring the accuracy of overlay of a photomask disposed on semiconductor wafer |
US10/061,332 US6559063B2 (en) | 1998-12-21 | 2002-02-04 | Method for manufacturing semiconductor wafer having resist mask with measurement marks for measuring the accuracy of overlay of a photomask |
US10/196,413 US6562188B2 (en) | 1998-12-21 | 2002-07-17 | Resist mask for measuring the accuracy of overlaid layers |
US10/196,379 US6589385B2 (en) | 1998-12-21 | 2002-07-17 | Resist mask for measuring the accuracy of overlaid layers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36271698A JP3288320B2 (ja) | 1998-12-21 | 1998-12-21 | レジストマーク |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002016860A Division JP3471343B2 (ja) | 2002-01-25 | 2002-01-25 | 半導体装置の製造方法 |
JP2002016859A Division JP3526848B2 (ja) | 2002-01-25 | 2002-01-25 | レジストマーク |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000188250A true JP2000188250A (ja) | 2000-07-04 |
JP3288320B2 JP3288320B2 (ja) | 2002-06-04 |
Family
ID=18477565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36271698A Expired - Fee Related JP3288320B2 (ja) | 1998-12-21 | 1998-12-21 | レジストマーク |
Country Status (2)
Country | Link |
---|---|
US (5) | US6368980B1 (ja) |
JP (1) | JP3288320B2 (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6787290B2 (en) | 2000-08-31 | 2004-09-07 | Tokyo Ohka Kogyo Co., Ltd. | Positive-working photoresist composition and resist patterning method using same |
US7364831B2 (en) | 2004-05-12 | 2008-04-29 | Tokyo Ohka Kogyo Co., Ltd. | Positive resist composition and resist pattern formation method |
US7402372B2 (en) | 2003-06-13 | 2008-07-22 | Tokyo Ohka Kogyo Co., Ltd. | Positive resist composition and method of forming resist pattern |
US7629105B2 (en) | 2003-09-18 | 2009-12-08 | Tokyo Ohka Kogyo Co., Ltd. | Positive photoresist composition and method of forming resist pattern |
US7666569B2 (en) | 2002-12-26 | 2010-02-23 | Tokyo Ohka Kogyo Co., Ltd. | Positive resist composition and method for forming resist pattern |
US7741008B2 (en) | 2005-10-21 | 2010-06-22 | Tokyo Ohka Kogyo Co., Ltd. | Positive resist composition, positive resist composition for thermal flow, and resist pattern forming method |
KR101499281B1 (ko) * | 2011-12-09 | 2015-03-06 | 삼성전기주식회사 | 검사용 마크 및 이를 갖는 인쇄회로기판 |
CN109950165A (zh) * | 2019-02-19 | 2019-06-28 | 长江存储科技有限责任公司 | 测试结构和测试方法 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3288320B2 (ja) * | 1998-12-21 | 2002-06-04 | 沖電気工業株式会社 | レジストマーク |
JP3348783B2 (ja) * | 1999-07-28 | 2002-11-20 | 日本電気株式会社 | 重ね合わせ用マーク及び半導体装置 |
US20030087286A1 (en) * | 2000-09-06 | 2003-05-08 | Hodge Timothy A. | Isolation of eukaryotic genomic DNA using magnetically responsive solid functionalized particles |
JP4057807B2 (ja) * | 2001-12-03 | 2008-03-05 | 東京応化工業株式会社 | 微細レジストパターン形成方法 |
JP4011353B2 (ja) * | 2002-01-31 | 2007-11-21 | 沖電気工業株式会社 | 合わせ測定用のレジストパターン |
US6951317B2 (en) * | 2002-09-03 | 2005-10-04 | Honeywell International Inc. | Vehicle, lightweight pneumatic pilot valve and related systems therefor |
CN1820194B (zh) | 2003-07-30 | 2012-06-13 | 应用材料以色列公司 | 具有多检测器的扫描电子显微镜和基于多检测器成像方法 |
US7842933B2 (en) * | 2003-10-22 | 2010-11-30 | Applied Materials Israel, Ltd. | System and method for measuring overlay errors |
US8722179B2 (en) * | 2006-12-12 | 2014-05-13 | Asml Netherlands B.V. | Substrate comprising a mark |
US8609441B2 (en) * | 2006-12-12 | 2013-12-17 | Asml Netherlands B.V. | Substrate comprising a mark |
JP2009130184A (ja) * | 2007-11-26 | 2009-06-11 | Canon Inc | アライメント方法、露光方法、パターン形成方法および露光装置 |
KR100895820B1 (ko) * | 2008-01-02 | 2009-05-06 | 주식회사 하이닉스반도체 | 반도체 패키지용 회로 기판, 이의 제조 방법 및 이를 갖는반도체 패키지 |
US9046475B2 (en) | 2011-05-19 | 2015-06-02 | Applied Materials Israel, Ltd. | High electron energy based overlay error measurement methods and systems |
CN104777723B (zh) * | 2015-04-20 | 2018-06-01 | 武汉新芯集成电路制造有限公司 | 套刻对准标记及套刻测量方法 |
CN113257704B (zh) * | 2021-06-17 | 2021-10-19 | 绍兴中芯集成电路制造股份有限公司 | 套刻精度的检测方法及其检测结构 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4632724A (en) * | 1985-08-19 | 1986-12-30 | International Business Machines Corporation | Visibility enhancement of first order alignment marks |
JPH04159706A (ja) | 1990-10-23 | 1992-06-02 | Sony Corp | アライメントマーク |
JP3291924B2 (ja) | 1994-06-28 | 2002-06-17 | ソニー株式会社 | 重ね合わせ精度測定パターン |
US5952247A (en) * | 1994-11-23 | 1999-09-14 | Intel Corporation | Method of accessing the circuitry on a semiconductor substrate from the bottom of the semiconductor substrate |
US6274393B1 (en) * | 1998-04-20 | 2001-08-14 | International Business Machines Corporation | Method for measuring submicron images |
JP3288320B2 (ja) * | 1998-12-21 | 2002-06-04 | 沖電気工業株式会社 | レジストマーク |
-
1998
- 1998-12-21 JP JP36271698A patent/JP3288320B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-13 US US09/458,819 patent/US6368980B1/en not_active Expired - Fee Related
-
2002
- 2002-02-04 US US10/061,285 patent/US6440262B1/en not_active Expired - Fee Related
- 2002-02-04 US US10/061,332 patent/US6559063B2/en not_active Expired - Fee Related
- 2002-07-17 US US10/196,379 patent/US6589385B2/en not_active Expired - Fee Related
- 2002-07-17 US US10/196,413 patent/US6562188B2/en not_active Expired - Lifetime
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6787290B2 (en) | 2000-08-31 | 2004-09-07 | Tokyo Ohka Kogyo Co., Ltd. | Positive-working photoresist composition and resist patterning method using same |
US7666569B2 (en) | 2002-12-26 | 2010-02-23 | Tokyo Ohka Kogyo Co., Ltd. | Positive resist composition and method for forming resist pattern |
US7402372B2 (en) | 2003-06-13 | 2008-07-22 | Tokyo Ohka Kogyo Co., Ltd. | Positive resist composition and method of forming resist pattern |
US7629105B2 (en) | 2003-09-18 | 2009-12-08 | Tokyo Ohka Kogyo Co., Ltd. | Positive photoresist composition and method of forming resist pattern |
US7364831B2 (en) | 2004-05-12 | 2008-04-29 | Tokyo Ohka Kogyo Co., Ltd. | Positive resist composition and resist pattern formation method |
US7741008B2 (en) | 2005-10-21 | 2010-06-22 | Tokyo Ohka Kogyo Co., Ltd. | Positive resist composition, positive resist composition for thermal flow, and resist pattern forming method |
KR101499281B1 (ko) * | 2011-12-09 | 2015-03-06 | 삼성전기주식회사 | 검사용 마크 및 이를 갖는 인쇄회로기판 |
CN109950165A (zh) * | 2019-02-19 | 2019-06-28 | 长江存储科技有限责任公司 | 测试结构和测试方法 |
CN109950165B (zh) * | 2019-02-19 | 2021-06-04 | 长江存储科技有限责任公司 | 测试结构和测试方法 |
Also Published As
Publication number | Publication date |
---|---|
US6368980B1 (en) | 2002-04-09 |
US6562188B2 (en) | 2003-05-13 |
US6440262B1 (en) | 2002-08-27 |
US20020177317A1 (en) | 2002-11-28 |
US20020081860A1 (en) | 2002-06-27 |
US20020182817A1 (en) | 2002-12-05 |
US20020086549A1 (en) | 2002-07-04 |
US6589385B2 (en) | 2003-07-08 |
JP3288320B2 (ja) | 2002-06-04 |
US6559063B2 (en) | 2003-05-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020226 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080315 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090315 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090315 Year of fee payment: 7 |
|
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Free format text: PAYMENT UNTIL: 20100315 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
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|
S531 | Written request for registration of change of domicile |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100315 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120315 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120315 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140315 Year of fee payment: 12 |
|
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R350 | Written notification of registration of transfer |
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