JP2000182373A - チャージポンプ回路、昇圧回路及び半導体記憶装置 - Google Patents

チャージポンプ回路、昇圧回路及び半導体記憶装置

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JP2000182373A JP10356334A JP35633498A JP2000182373A JP 2000182373 A JP2000182373 A JP 2000182373A JP 10356334 A JP10356334 A JP 10356334A JP 35633498 A JP35633498 A JP 35633498A JP 2000182373 A JP2000182373 A JP 2000182373A
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Abstract

(57)【要約】 【課題】 バーンイン試験時においても構成要素である
トランジスタが過電圧によって破壊されることなく、ト
ランジスタの接合部にリーク電流が流れることがないチ
ャージポンプ回路を提供する。 【解決手段】 第１のクロック、第２のクロック、及び
第３のクロックによって倍圧整流を行い、昇圧電圧を出
力するチャージポンプ回路であって、通常の動作時に第
３のクロックを昇圧電圧の振幅で出力し、バーンイン試
験時に第３のクロックを外部電源電圧またはそれ以下の
振幅で出力するリーク電流抑制回路を少なくとも有する
構成にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は外部から供給される
外部電源電圧を昇圧する昇圧回路に関し、特に半導体記
憶装置のワード線に印加する昇圧電圧などを発生する昇
圧回路に関する。
【０００２】
【従来の技術】近年の半導体記憶装置などの半導体集積
回路装置では、外部から供給される外部電源電圧ＶCCを
そのまま用いるのではなく、内部電圧発生回路によって
降圧、または昇圧して所定の内部電圧を生成し、生成し
た内部電圧を必要とする内部回路に供給することによ
り、低消費電力化や素子の信頼性向上を図っている。
【０００３】例えば、ＤＲＡＭ（Dynamic Random Acces
s memory）などのメモリセルは、記憶用のキャパシタと
スイッチ用のトランジスタとを有し、スイッチ用のトラ
ンジスタとしてＮチャネルＭＯＳ型電界効果トランジス
タ（以下、ＮＭＯＳトランジスタと称す）を用いる場
合、トランジスタのドレインはビット線に接続され、ゲ
ートはワード線に接続され、ソースは記憶用キャパシタ
を介して接地される。ここで、メモリセルに用いるスイ
ッチ用のトランジスタはしきい値電圧ＶTHを有している
ため、ゲートにソース電位よりもしきい値電圧ＶTHだけ
高い電圧を印加しないとオンさせることはできない。通
常、ソース電位は０Ｖ〜ＶCC間で変化するため、スイッ
チ用のトランジスタをオンさせるためにはゲートに（Ｖ
CC＋ＶTH）以上の電圧を印加する必要がある。昇圧回路
は、このようにメモリセルのスイッチ用のトランジスタ
のゲート（ワード線）に印加する昇圧電圧などを生成す
るために用いられる。
【０００４】一方、近年の半導体集積回路で用いられる
トランジスタの耐圧は微細化に伴って低下する傾向にあ
る。そのために電源電圧を下げなければならないが、Ｔ
ＴＬ（Transistor Transistor Logic）などのＩＣと同
一の電源を用いるために、外部から供給される外部電源
電圧ＶCCはそのままにし、チップ内に設けた降圧電源回
路により外部電源電圧ＶCCを降圧して内部回路に供給す
る方法が採られている。
【０００５】例えば、外部電源電圧ＶCCを５Ｖとしたと
き、内部電源電圧ＶINTは降圧電源回路によって３．３
Ｖに降圧される。なお、トランジスタのしきい値電圧Ｖ
THはトランジスタのサイズが微細化されても電源電圧の
ようにスケールダウンすることはない。
【０００６】ところで、半導体集積回路の製造後には、
初期不良を除くためにバーンイン試験が実施される。バ
ーンイン試験では通常の外部電源電圧ＶCCよりも高い電
圧が被試験対象である半導体集積回路に印加される。ま
た、ＤＲＡＭ等では電荷保持特性を向上させるために基
板が負電圧にバイアスされることもある。このような場
合、昇圧回路に用いられるトランジスタには、昇圧電圧
と基板に対するバイアス分とを加算した電圧が印加され
るため、接合耐圧を越える電圧が印加された場合には破
壊に至ることもある。
【０００７】そこで、特開平６−１４０８８９号公報
（以下、第１従来例と称す）では、昇圧電圧をクランプ
するクランプ回路と、そのクランプ電圧を変更するため
のクランプ制御手段とを有し、通常動作時とバーンイン
試験時とでクランプ電圧を変化させることで昇圧回路内
のトランジスタの接合破壊を防止した半導体装置を提案
している。
【０００８】第１従来例に記載された半導体装置では、
高電圧が必要なとき（例えば、メモリアクセス時）のみ
昇圧回路を動作させ、高電圧が必要でないときは昇圧回
路の出力をクランプ回路を介して接地電位に接続し、昇
圧電圧を供給するための昇圧線の電圧を接地電位に一致
させている。
【０００９】このような構成では、昇圧線に寄生容量が
在るため、昇圧回路はメモリアクセスされるたびに全て
の昇圧線の寄生容量を充電し、アクセス終了毎に昇圧線
の寄生容量に蓄積された電荷を放電する必要がある。特
に、近年の半導体記憶装置ではメモリ容量の増大に伴っ
て昇圧線が長くなる傾向にあるため、寄生容量が大きく
なり、昇圧回路の消費電流が増大してしまう。
【００１０】また、昇圧線の寄生容量に蓄積された電荷
をクランプ回路を介して放電させるため、このクランプ
回路による損失電流も昇圧回路の消費電流を増加させる
要因となる。しかも、昇圧された出力は上記理由により
電流供給能力の高いトランジスタで構成されているた
め、クランプ回路には後述する第２従来例よりも大きな
損失電流が流れることになる。
【００１１】さらに、メモリアクセス時には、まず、昇
圧回路を動作させ、その後、昇圧線を充電するため、昇
圧線につながるワード線の電圧が所定の値に到達するま
でに時間がかかってしまい、情報の読み書き速度が低下
する。昇圧線を短時間で所定の電圧に到達させるために
は、昇圧用のキャパシタの容量を昇圧線の寄生容量に比
べて大きくすればよい。しかしながら、キャパシタの容
量を大きくするとチップ面積が増大してしまう。
【００１２】このような第１従来例の問題を解決するた
め、特開平６−１５３４９３号公報（以下、第２従来例
と称す）では、昇圧電圧を常に出力しておき、所定の制
御回路によってワード線との接続をＯＮ／ＯＦＦさせる
昇圧回路を提案している。
【００１３】第２従来例の構成では、昇圧線が常に充電
されているため、昇圧線の充放電に伴う消費電力の増加
を抑制することができ、ワード線の立ち上がり時間が遅
くなることもない。また、昇圧用のキャパシタの容量を
大きくする必要がないため、チップ面積が増大すること
がない。
【００１４】さらに、第２従来例では昇圧電圧を制限す
るリミッタを設け、昇圧用のクロックを駆動するクロッ
クドライバの出力振幅を制限する昇圧クロック電圧制御
回路を設けているため、リミッタを含む昇圧回路の消費
電力を低減できる。
【００１５】しかしながら、第２従来例では、昇圧用の
クロックを整流するためのダイオードとしてドレインと
ゲートを接続したＭＯＳトランジスタを用いているた
め、ダイオードによる電圧降下が大きく、整流効率が悪
いため、所望の昇圧電圧が得られないという問題が生じ
る。
【００１６】そこで、特開平６−１４５２９号公報（以
下、第３従来例と称す）では、第２従来例のようにトラ
ンジスタをダイオード接続するのではなく、トランジス
タをスイッチング動作させることで整流効率を向上させ
た昇圧回路を記載している。
【００１７】図１４は従来の昇圧回路が有するチャージ
ポンプ回路の構成を示す回路図である。
【００１８】図１４に示すように、第３従来例の昇圧回
路が有するチャージポンプ回路は、所定の周期から成る
クロックφＡを反転し、外部電源電圧ＶCCの振幅で出力
する第１のインバータ１０１と、所定の周期から成るク
ロックφＢを反転し、外部電源電圧ＶCCの振幅で出力す
る第２のインバータ１０２と、所定の周期から成るクロ
ックφＣを反転し、昇圧電圧ＶBOOTの振幅で出力する第
３のインバータ１０３と、第１のインバータ１０１〜第
３のインバータ１０３の出力端に接続される昇圧用キャ
パシタＣ１、Ｃ２、Ｃ３と、昇圧用キャパシタＣ１の出
力クロックが入力され、昇圧用キャパシタＣ３の出力ク
ロックにしたがってオン／オフし、外部から供給される
外部電源電圧ＶCCよりも高い昇圧電圧ＶBOOTを出力する
ためのＮＭＯＳトランジスタＱ１と、昇圧用キャパシタ
Ｃ２の出力クロックにしたがってオン／オフし、昇圧用
キャパシタＣ１の出力電圧を外部電源電圧ＶCCでバイア
スするためのＮＭＯＳトランジスタＱ２と、昇圧用キャ
パシタＣ２の出力クロックにしたがってオン／オフし、
昇圧用キャパシタＣ３の出力電圧を外部電源電圧Ｖ CCで
バイアスするためのＮＭＯＳトランジスタＱ３と、昇圧
用キャパシタＣ３の出力クロックにしたがってオン／オ
フし、昇圧用キャパシタＣ２の出力電圧を外部電源電圧
ＶCCでバイアスするためのＮＭＯＳトランジスタＱ４と
を有し、クロックφＡ、φＢ、φＣによって倍圧整流を
行い、昇圧電圧を出力する構成である。ここで、インバ
ータ１０１〜１０３は、それぞれＰチャネルトランジス
タＰ１、Ｐ２、Ｐ３とＮチャネルトランジスタＮ１、Ｎ
２、Ｎ３で構成される。また、トランジスタＱ１、Ｑ２
と昇圧用キャパシタＣ１からなるブロックを昇圧部１１
１とし、トランジスタＱ３、Ｑ４と昇圧用キャパシタＣ
２、Ｃ３からなるブロックを昇圧制御部１１２とする。
【００１９】図１５は図１４に示したチャージポンプ回
路の各ノードに発生する電圧波形を示す波形図である。
また、図１６は図１４に示したチャージポンプ回路の外
部電源電圧の変化に対するノードＡ、Ｂ、Ｃに発生する
最大電圧を示し、ノードＤの電圧ＶBOOTはその設定値を
示している。ノードＤの電圧ＶBOOTは、負荷容量（不図
示）で平滑化され、判定回路（不図示）で制御されてい
るため、電源電圧がＶ１以上では、常にほぼ設定値の電
圧になる。
【００２０】図１５を参照して図１４に示したチャージ
ポンプ回路の動作について説明する。なお、貫通電流を
防止するため、クロックφＢ、φＣはデューティ比が５
０％以下に設定してあるが、以下の説明では、デューテ
ィ比が５０％、すなわち、クロックφＡの立ち上がり／
立ち下がりと同時にクロックφＢ、φＣも立ち上がり／
立ち下がりするものとして説明する。
【００２１】時刻ｔ０でクロックφＡ、φＣがハイレベ
ル、クロックφＢがロウレベルになると、インバータ１
０１、１０３の出力はロウレベルになり、インバータ１
０２の出力はハイレベルになる。このとき、トランジス
タＱ２、Ｑ３、Ｎ１、Ｐ１、Ｎ３がオンし、Ｑ１、Ｑ
４、Ｐ１、Ｎ２、Ｐ３がオフする。
【００２２】ノードＢは、電源電圧（以下、ＶCCと記
す）に充電されていたキャパシタＣ２にインバータ１０
２のハイレベル出力が加算されて２ＶCCとなる。キャパ
シタＣ１のインバータ１０１端がロウレベルに放電され
るので、ノードＡの電位は一瞬低下するが、ノードＢの
電圧２ＶCCがトランジスタＱ２のゲートに供給される
と、トランジスタＱ２がオンするためキャパシタＣ１の
ノードＡは徐々にＶCCに充電される。
【００２３】同様にして、トランジスタＱ３、Ｎ３がオ
ンするため、キャパシタＣ３のノードＣ側はチャージポ
ンプ回路の出力である昇圧電圧ＶBOOTに充電され、他端
は接地電位に放電される。
【００２４】時刻ｔ１で、クロックφＡ、φＣがロウレ
ベル、クロックφＢがハイレベルになると、インバータ
１０１、１０３の出力はハイレベルになり、インバータ
１０２の出力はロウレベルになる。このとき、トランジ
スタＱ２、Ｑ３、Ｎ１、Ｐ１、Ｎ３がオフし、Ｑ１、Ｑ
４、Ｐ１、Ｎ２、Ｐ３がオンする。
【００２５】ノードＣは、ＶBOOTに充電されたキャパシ
タＣ３にインバータ１０３のハイレベル出力が加算され
てＶCC＋ＶBOOTとなる。また、キャパシタＣ１のインバ
ータ１０１端がＶCCに充電されるので、ノードＡ側はそ
れまでのＶCCに該ＶCCが加算され、ノードＡの電位は２
ＶCCになる。ノードＣの電位がＶCC＋ＶBOOTとなり、ト
ランジスタＱ１のゲートに供給されると、トランジスタ
Ｑ１がオンするため、昇圧電圧ＶBOOTとして２ＶCCが出
力される。しかしながら、キャパシタＣ１に充電された
電荷が放電するにつれてノードＡの電位は徐々に低下す
る。
【００２６】このとき、トランジスタＱ４、Ｎ２がオン
するため、キャパシタＣ２のノードＢ側はＶCCに充電さ
れ、他端は接地電位に放電される。
【００２７】以下、時刻ｔ０、ｔ１と同様の動作が繰り
返されて、チャージポンプ回路は昇圧電圧ＶBOOTを出力
し続ける。
【００２８】ここで、インバータ１０３のＰチャネルト
ランジスタのソースにＶBOOTを印加する理由は以下のと
おりである。トランジスタＱ１はＮＭＯＳトランジスタ
であり、そのドレインはノードＡに接続され、時刻ｔ１
で２ＶCCに昇圧された電圧が供給される。
【００２９】もし、トランジスタＱ１のゲートに２ＶＣ
Ｃを供給してトランジスタＱ１をオンさせたとすると、
通常、ソース電圧はゲート電圧よりトランジスタＱ１の
しきい値電圧ＶTH分だけ低い電圧となる。このため、ト
ランジスタＱ１のソースは２ＶCC−ＶTHの昇圧電圧が出
力され、しきい値電圧ＶTH分の損失が生じることにな
り、昇圧効率を低下させてしまう。
【００３０】この損失を低減するためには、トランジス
タＱ１のゲートに供給する電圧を２ＶCC＋ＶTH以上の電
圧にすればよく、第３従来例では昇圧電圧ＶBOOTを利用
して生成している。
【００３１】図１５、図１６に示すように、第３従来例
のチャージポンプ回路では、ノードＡに接続されたＮＭ
ＯＳトランジスタＱ１のソースまたはドレイン、及びノ
ードＢに接続されたＮＭＯＳトランジスタＱ２のゲート
に、それぞれ２ＶCCの電圧が供給され、ノードＣに接続
されるＮＭＯＳトランジスタＱ１のゲートに（ＶCC＋Ｖ
BOOT）の電圧が印加される。
【００３２】図１６において、電源電圧ＶCCが増加する
と、ノードＡ、Ｂも比例して増加する。これに対してノ
ードＤは、電源電圧がＶ１になるまでＶCCに比例して増
加するが、電源電圧ＶCCがＶ１〜Ｖ２の範囲内では一定
となっている。これは、半導体集積回路が電源電圧Ｖ１
〜Ｖ２の範囲内（以下、通常動作電圧と称す）で使用さ
れており、通常動作電圧では、半導体集積回路の性能が
電源電圧に依存しないようにするため、昇圧電圧ＶBOOT
は図示しない安定化手段により出力電圧が一定になるよ
うに制御されているためである。電源電圧がＶ２を越え
ると安定化手段の基準電圧を、電源電圧ＶCCを抵抗分割
した電圧に変更するため、再びＶCCに比例して増加する
が、その傾きはＶ１までの傾きより緩やかになってい
る。また、ノードＣの変化もノードＤの変化に対応して
変化する。
【００３３】このように、通常動作電圧では、昇圧電圧
ＶBOOTは所定の電圧に抑えているが、バーイン試験のよ
うに短時間で効率的に初期不良を除去するためには、通
常動作電圧よりも高い電圧を内部回路に供給して加速試
験することが一般的である。
【００３４】
【発明が解決しようとする課題】上述したように、近年
の半導体集積回路で用いられるトランジスタの耐圧は微
細化に伴って低下する傾向にある。このような状況で、
トランジスタのソースまたはドレインに２ＶCCあるいは
ＶBOOT＋ＶCCの電圧が印加されると、ソースまたはドレ
インの拡散層から半導体基板、またはウエル領域にリー
ク電流が流れ、最悪の場合に拡散層の接合部が破壊され
る。
【００３５】例えば、半導体基板の電位を０Ｖとし、接
合耐圧が１０Ｖのトランジスタで図１４に示したような
チャージポンプ回路を構成した場合、外部電源電圧ＶCC
として、通常動作電圧Ｖ２が３．６Ｖであり、安定化さ
れた昇圧電圧ＶBOOTが４．５Ｖであるとすると、ノード
Ａ、Ｂは最大７．２Ｖ、ノードＣは最大８．１Ｖにな
る。このように、通常動作電圧ではトランジスタの接合
耐圧以内であり、半導体集積回路は問題なく動作する。
【００３６】しかしながら、バーンイン試験時では外部
電源電圧ＶCCとして５Ｖが供給されると、ノードＣにつ
ながるＮＭＯＳトランジスタＱ３のドレインには１０Ｖ
＋αが印加されるため、トランジスタのドレインから基
板方向にリーク電流が流れ、接合破壊を起こすおそれが
ある。
【００３７】一般に、メモリセル領域のキャパシタに蓄
えられた電荷が半導体基板のノイズなどで消失するのを
防止するため、ウエル電位は−１．５Ｖ程度にバイアス
され、さらにウエル領域を減らすことで製造工程を削減
した半導体記憶装置ではメモリセル領域と周辺回路領域
とが同一のウエル領域に形成され、しかもそのウエル電
位が同一に設定されている。したがって、ノードＢにつ
ながるＮＭＯＳトランジスタＱ４のドレインには１１．
５Ｖが印加され、ノードＣにつながるＮＭＯＳトランジ
スタＱ３のドレインには１１．５Ｖ＋αが印加されるた
め、リーク電流の発生や接合破壊の可能性がより高まる
ことになる。
【００３８】また、接合破壊に至らなくても、トランジ
スタのソースまたはドレインと半導体基板との間にリー
ク電流が流れた場合、ウエル領域の電位が上昇し、メモ
リセル領域に設けられたトランジスタのソース、ドレイ
ンがウエル電位に対して順方向にバイアスされるため、
記憶用キャパシタに蓄えられていた電荷が瞬時に放電
し、記録されていたデータが消失してしまう。
【００３９】これらの問題はトランジスタの接合耐圧を
上げれば済むことであるが、ソース／ドレインとなる拡
散層の不純物濃度を他のトランジスタよりも薄くする必
要があるため、別のマスクを用意して別工程で作成しな
ければならない。このことは半導体集積回路のコストア
ップの要因となる。また、トランジスタのサイズも大き
くなるため、チップ面積、チップ原価が増大する。
【００４０】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、バーン
イン試験時においても通常の動作電圧よりも高い内部電
圧を発生することが可能であり、高耐圧のトランジスタ
を使うことなく、高電圧で大電流を得ることができる整
流効率の高いチャージポンプ回路及びそれを用いた昇圧
回路を提供することを目的とする。
【００４１】また、メモリセル領域と同一工程で作成し
たトランジスタで構成しても、バーンイン試験時におい
て、接合部でリークが起こり難く、メモリセルに記憶さ
れたデータの消失がないチャージポンプ回路及びそれを
用いた昇圧回路を提供することを目的とする。
【００４２】
【課題を解決するための手段】上記目的を達成するため
本発明のチャージポンプ回路は、所定の周期から成る第
１のクロックが入力される第１の昇圧用キャパシタと、
前記第１のクロックがロウレベルの期間内でハイレベル
となる第２のクロックが入力される第２の昇圧用キャパ
シタと、前記第１のクロックがハイレベルの期間内でハ
イレベルとなる第３のクロックが入力される第３の昇圧
用キャパシタと、前記第１の昇圧用キャパシタの出力ク
ロックが入力され、前記第３の昇圧用キャパシタの出力
クロックにしたがってオン／オフし、外部から供給され
る外部電源電圧よりも高い昇圧電圧を出力するための第
１のトランジスタと、前記第２の昇圧用キャパシタの出
力クロックにしたがってオン／オフし、前記第１の昇圧
用キャパシタの出力電圧を外部電源電圧でバイアスする
ための第２のトランジスタと、前記第２の昇圧用キャパ
シタの出力クロックにしたがってオン／オフし、前記第
３の昇圧用キャパシタの出力電圧を外部電源電圧でバイ
アスするための第３のトランジスタと、前記第３の昇圧
用キャパシタの出力クロックにしたがってオン／オフ
し、前記第２の昇圧用キャパシタの出力電圧を外部電源
電圧でバイアスするための第４のトランジスタと、を有
し、前記第１のクロック、前記第２のクロック、及び前
記第３のクロックによって倍圧整流を行い、前記昇圧電
圧を出力するチャージポンプ回路であって、通常の動作
時は前記第３のクロックを前記昇圧電圧の振幅で出力
し、バーンイン試験時は前記第３のクロックを前記外部
電源電圧の振幅で出力するリーク電流抑制回路を有する
構成である。
【００４３】このとき、前記リーク電流抑制回路は、入
力された前記第３のクロックを、供給される電源電圧と
等しい振幅に変換して出力するバッファ回路と、通常の
動作時に前記バッファ回路に前記電源電圧として前記昇
圧電圧を供給する第５のトランジスタと、バーンイン試
験時に前記バッファ回路に前記電源電圧として前記外部
電源電圧を供給する第６のトランジスタと、を有する構
成であってもよい。
【００４４】また、本発明のチャージポンプ回路の他の
構成は、所定の周期から成る第１のクロックが入力され
る第１の昇圧用キャパシタと、前記第１のクロックがロ
ウレベルの期間内でハイレベルとなる第２のクロックが
入力される第２の昇圧用キャパシタと、前記第１のクロ
ックがハイレベルの期間内でハイレベルとなる第３のク
ロックが入力される第３の昇圧用キャパシタと、前記第
１の昇圧用キャパシタの出力クロックが入力され、前記
第３の昇圧用キャパシタの出力クロックにしたがってオ
ン／オフし、外部から供給される外部電源電圧よりも高
い昇圧電圧を出力するための第１のトランジスタと、前
記第２の昇圧用キャパシタの出力クロックにしたがって
オン／オフし、前記第１の昇圧用キャパシタの出力電圧
を外部電源電圧でバイアスするための第２のトランジス
タと、前記第２の昇圧用キャパシタの出力クロックにし
たがってオン／オフし、前記第３の昇圧用キャパシタの
出力電圧を外部電源電圧でバイアスするための第３のト
ランジスタと、前記第３の昇圧用キャパシタの出力クロ
ックにしたがってオン／オフし、前記第２の昇圧用キャ
パシタの出力電圧を外部電源電圧でバイアスするための
第４のトランジスタと、を有し、前記第１のクロック、
前記第２のクロック、及び前記第３のクロックによって
倍圧整流を行い、前記昇圧電圧を出力するチャージポン
プ回路であって、通常の動作時は前記第１のクロックを
前記外部電源電圧の振幅で出力し、バーンイン試験時は
前記第１のクロックを前記外部電源電圧よりも低い所定
の振幅で出力する第１のリーク電流抑制回路と、通常の
動作時は前記第２のクロックを前記外部電源電圧の振幅
で出力し、バーンイン試験時は前記第２のクロックを前
記外部電源電圧よりも低い所定の振幅で出力する第２の
リーク電流抑制回路と、通常の動作時は前記第３のクロ
ックを前記昇圧電圧の振幅で出力し、バーンイン試験時
は前記第３のクロックを前記昇圧電圧よりも低い所定の
振幅で出力する第３のリーク電流抑制回路と、を有する
ものである。
【００４５】このとき、前記第１のリーク電流抑制回
路、前記第２のリーク電流抑制回路、及び第３のリーク
電流抑制回路は、入力されたクロックを反転出力するイ
ンバータと、バーンイン試験時に前記インバータのロウ
レベルを出力するための第５のトランジスタの動作を停
止させるゲート回路と、前記バーンイン試験時に前記第
５のトランジスタに代わって前記インバータのロウレベ
ルの出力電圧を所定の電圧に設定するバイアス回路と、
をそれぞれ有していてもよく、前記バイアス回路は、直
列に接続された複数のダイオードと、前記ダイオードと
直列に接続され、前記インバータのロウレベルの出力電
圧を所定の電圧に設定するために前記第５のトランジス
タに代わって動作する第６のトランジスタと、を有する
構成であってもよい。
【００４６】また、前記第１のリーク電流抑制回路は、
入力された第１のクロックを反転し、前記第１の昇圧用
キャパシタに出力する第１のインバータと、通常の動作
時に該第１のインバータの出力クロックと同相のクロッ
クを出力し、バーンイン試験時に該クロックの出力を停
止する第１のゲート回路と、前記第１のゲート回路の出
力に一端が接続され、前記第１の昇圧用キャパシタの出
力端に他端が接続された第４の昇圧用キャパシタと、を
有し、前記第２のリーク電流抑制回路は、入力された第
２のクロックを反転し、前記第２の昇圧用キャパシタに
出力する第２のインバータと、通常の動作時に該第２の
インバータの出力クロックと同相のクロックを出力し、
バーンイン試験時に該クロックの出力を停止する第２の
ゲート回路と、前記第２のゲート回路の出力に一端が接
続され、前記第２の昇圧用キャパシタの出力端に他端が
接続された第５の昇圧用キャパシタと、を有し、前記第
３のリーク電流抑制回路は、入力された第３のクロック
を反転し、前記第３の昇圧用キャパシタに出力する第３
のインバータと、通常の動作時に該第３のインバータの
出力クロックと同相のクロックを出力し、バーンイン試
験時に該クロックの出力を停止する第３のゲート回路
と、前記第３のゲート回路の出力に一端が接続され、前
記第３の昇圧用キャパシタの出力端に他端が接続された
第６の昇圧用キャパシタと、を有する構成であってもよ
い。
【００４７】一方、本発明の昇圧回路は、上記チャージ
ポンプ回路のいずれか１つと、前記第１のクロック、前
記第２のクロック、及び前記第３のクロックを生成し、
前記チャージポンプ回路にそれぞれ出力するクロック発
生回路と、基準電圧に基づいて生成される所定の設定電
圧と前記昇圧電圧を比較し、前記昇圧電圧が該設定電圧
よりも大きければステータス信号として前記クロック発
生回路の発振を停止させるための信号を送信し、前記昇
圧電圧が該設定電圧以下であればステータス信号として
クロック発生回路に発振を継続させるための信号を送信
する判定回路と、前記外部電源電圧のレベルを検出し、
所定の動作電圧以上、またはバーンイン試験の実行を指
示する信号が入力されたときに、バーンイン試験に対応
するモードへの切替を指示するバーンインモード信号を
出力する電圧検出回路と、を有する構成である。
【００４８】また、本発明の昇圧回路は、電源電圧を昇
圧した昇圧電圧を出力する昇圧部と、前記昇圧電圧より
高電圧のスイッチング信号を前記昇圧部に出力する昇圧
制御部と、前記昇圧制御部内に生じる最大電圧を、前記
昇圧制御部を構成するトランジスタのリーク開始電圧以
下に抑えるリーク電流抑制手段と、を有する構成であ
り、前記リーク電流抑制手段は、第１の動作モード及び
第２の動作モードを有し、前記第２の動作モード時の前
記スイッチング信号の電源電圧に対する振幅比率が前記
第１の動作モード時より小さいものである。
【００４９】このとき、該リーク電流抑制手段を構成す
る論理ゲートに供給する電源電圧を切り替えることによ
り前記振幅比率を小さくしてもよく、該リーク電流抑制
手段に供給するクロックの振幅を切り替えることにより
前記振幅比率を小さくしてもよい。
【００５０】さらに、前記リーク電流抑制手段は、第１
の動作モード及び第２の動作モードを有し、前記第２の
動作モード時の前記スイッチング信号の損失比率が前記
第１の動作モード時より大きいものであり、前記リーク
電流抑制手段は、前記スイッチング信号を容量分割する
ことにより前記損失比率を大きくしてももよい。
【００５１】本発明の半導体記憶装置は、電源電圧を昇
圧した昇圧電圧を出力する昇圧部と、前記昇圧電圧より
高電圧のスイッチング信号を前記昇圧部に出力する昇圧
制御部と、前記昇圧制御部内に生じる最大電圧を、前記
昇圧制御部を構成する第１のトランジスタのリーク開始
電圧以下に抑えるリーク電流抑制手段と、メモリ部を構
成する第２のトランジスタと、を備え、前記第１のトラ
ンジスタ及び前記第２のトランジスタが同一の半導体基
板またはウエルに形成された構成である。
【００５２】また、本発明の半導体記憶装置は、電源電
圧を昇圧した昇圧電圧を出力する昇圧部と、前記昇圧電
圧より高電圧のスイッチング信号を前記昇圧部に出力す
る昇圧制御部と、前記昇圧制御部内に生じる最大電圧
を、前記昇圧制御部を構成する第１のトランジスタのリ
ーク開始電圧以下に抑えるリーク電流抑制手段と、メモ
リ部を構成する第２のトランジスタと、を備え、前記第
１のトランジスタが第１のウエル領域に形成され、前記
第２のトランジスタが第２のウエル領域に形成され、前
記第１のウエル領域と前記第２のウエル領域が同一のウ
エル電位バイアス手段に接続された構成である。
【００５３】上記のように構成されたチャージポンプ回
路は、通常の動作時に第３のクロックを昇圧電圧の振幅
で出力し、バーンイン試験時に第３のクロックを外部電
源電圧の振幅で出力するリーク電流抑制回路を有するこ
とで、バーンイン試験時のように外部電源電圧が高くな
ってもチャージポンプ回路を構成する各トランジスタの
拡散層に印加される電圧が接合耐圧以内に抑制される。
【００５４】同様に、通常の動作時は第１のクロックを
外部電源電圧の振幅で出力し、バーンイン試験時は第１
のクロックを前記外部電源電圧よりも低い所定の振幅で
出力する第１のリーク電流抑制回路と、通常の動作時は
第２のクロックを外部電源電圧の振幅で出力し、バーン
イン試験時は第２のクロックを前記外部電源電圧よりも
低い所定の振幅で出力する第２のリーク電流抑制回路
と、通常の動作時は第３のクロックを前記昇圧電圧の振
幅で出力し、バーンイン試験時は第３のクロックを昇圧
電圧よりも低い所定の振幅で出力する第３のリーク電流
抑制回路とを有することで、チャージポンプ回路を構成
する各トランジスタの拡散層に印加される電圧が接合耐
圧以内に抑制される。
【００５５】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
【００５６】（第１実施例）図１は本発明の昇圧回路を
備えた半導体記憶装置の構成を示すブロック図である。
【００５７】図１において、半導体記憶装置は、情報を
記憶するための複数のメモリセルから成るメモリセル領
域１1、１2と、外部から入力されるアドレスをデコード
し、アクセスするメモリセル（データを読み書きするメ
モリセル）を特定するためのロー方向（図１の横方向）
のワード線選択信号を出力するローデコーダ２と、外部
から入力されるアドレスをデコードし、アクセルするメ
モリセルを特定するためのカラム方向（図１の縦方向）
のビット線選択信号を出力するカラムデコーダ３1、３2
と、メモリセルに記録された情報を読み出すためのセン
スアンプ４1、４2と、各メモリセルに対応して設けら
れ、ローデコーダ２から出力されるワード線選択信号に
したがってアクセスするサブワード線を選択するワード
線選択回路５1〜５2n（ｎは正数）と、ワード線選択回
路５1〜５2nにそれぞれ昇圧線６を介して昇圧電圧Ｖ
BOOTを供給するための昇圧回路７とを有している。
【００５８】ワード線選択回路５1〜５2nは、各１本の
サブワード線と接続され、各サブワード線には複数のメ
モリセルが接続されている。ワード線選択回路５1〜５
2nは、ローデコーダ２とカラムデコーダ３の出力が同時
に活性化されると、１つのメモリセル領域で１つのサブ
ワード線に昇圧電圧ＶBOOTを供給する。昇圧電圧ＶBO OT
が供給された複数のメモリセルが選択され、センスアン
プ４にその記憶データを出力したり、センスアンプ４か
ら供給されるデータを記憶したりする。カラムデコーダ
３は複数のセンスアンプ４のうちの１つを選択して記憶
データを入出力する。なお、図１ではメモリセル領域が
２つの場合の構成を示しているが、メモリセル領域は１
つでもよく、３つ以上であってもよい。その場合、セン
スアンプ及びカラムデコーダは、各メモリセル領域毎に
対応して設けられる。
【００５９】昇圧回路７は、判定回路１１、クロック発
生回路１２、及びチャージポンプ回路１３から成る帰還
ループと、外部電源電圧ＶCCの電圧を検出する電圧検出
回路１４とを有する構成である。
【００６０】判定回路１１は、基準電圧ＶREFに基づい
て生成される所定の設定電圧よりも昇圧電圧ＶBOOTが高
いか否かを判定する回路であり、ＶBOOT＞設定電圧であ
ればステータス信号ＳＴとしてクロック発生回路１２の
発振を停止させるための信号を送信する。また、ＶBOOT
≦設定電圧であればステータス信号ＳＴとしてクロック
発生回路１２に発振を継続させるための信号を送信す
る。
【００６１】クロック発生回路１２は、判定回路１１か
ら出力されるステータス信号ＳＴにしたがってクロック
φＡ、φＢ、φＣを生成し、チャージポンプ回路１３に
それぞれ出力する。
【００６２】チャージポンプ回路１３は、クロック発生
回路１２から出力されたクロックφＡ、φＢ、φＣを用
いて倍圧整流を行い、昇圧電圧ＶBOOTを生成する。
【００６３】昇圧電圧ＶBOOTは判定回路で設定値と比較
され、所定の電圧（設定レベル）になるように厳密に制
御されている。昇圧電圧ＶBOOTが設定レベルよりも高く
なればすぐにクロック発生回路１２はクロックφＡ〜φ
Ｃの供給をストップし、低くなればクロックφＡ〜φＣ
の供給を再開する動作を繰り返す。昇圧電圧ＶBOOTの変
動レベルは、設定レベル±０．１Ｖ以内程度であり、昇
圧電圧ＶBOOTは近似的にはいつも設定レベルになってい
る。このように、昇圧電圧ＶBOOTの電圧は、クロック発
生回路１２から供給されるクロックφＡ〜φＣの振幅に
依存するのではなく、供給されるクロックφＡ〜φＣの
期間に依存する。
【００６４】昇圧電圧ＶBOOTを出力するノード（後述の
ノードＤ）には、非常に大きな負荷容量（不図示）が付
いている。これは昇圧電圧ＶBOOTが数多くのワード線選
択回路５1〜５2nに供給されているため、その配線及び
ワード線選択回路５1〜５2n内で昇圧電圧ＶBOOTレベル
になるノード、例えば、昇圧電圧ＶBOOTで駆動されるイ
ンバータの出力が、ハイレベル（ＶBOOTレベル）のとき
に、そのインバータ出力のノードの容量が全てノードＤ
の寄生容量として見えるためである。また、補償容量と
してノードＤにキャパシタを付けてさらに負荷容量を大
きくしてもよい。本実施例では、上記寄生容量と補償容
量の和である負荷容量は、約２０００ｐＦとした。
【００６５】このため、チャージポンプ回路１３に入力
されるクロックφＡ〜φＣが１サイクル動いても、昇圧
電圧ＶBOOTの電圧上昇は微少（０．０５Ｖ程度）であ
る。一方、判定回路の判定速度はクロックの１サイクル
の時間と同等程度であり、昇圧電圧ＶBOOTが設定レベル
よりも高くなってからクロックを停止させるまでの期間
は、１クロック程度であるので、昇圧電圧ＶBOOTは設定
値＋０．１Ｖよりも高くなることはない。
【００６６】また、昇圧回路７につながるワード線選択
回路５1〜５2nなどに昇圧電圧ＶBOO Tの電流が流れて
も、大きな負荷容量があるため、昇圧電圧ＶBOOTは設定
レベル−０．１Ｖ程度までしか低下せず、すぐにクロッ
ク発生回路１２が動き出して昇圧電圧ＶBOOTを設定レベ
ルまで回復する。
【００６７】電圧検出回路１４は、外部から供給される
外部電源電圧ＶCCのレベルを検出し、所定の電源電圧以
上になったとき、またはバーンイン試験の実行を指示す
る設定信号が不図示の外部端子を介して入力されたと
き、バーンイン試験に対応するモードへの切替信号であ
るバーンインモード信号ＢＩＭＤとしてハイ（Ｈｉｇ
ｈ）レベルを出力する。
【００６８】このような構成において、図１に示した昇
圧回路７の判定回路１１及びチャージポンプ回路１３
は、バーインモード信号ＢＩＭＤがロウ（Ｌｏｗ）レベ
ルのとき、上述したような通常の動作を行い、動作電源
電圧範囲内Ｖ１〜Ｖ２において昇圧電圧ＶBOOTを一定の
値に制御する。
【００６９】一方、バーインモード信号ＢＩＭＤがハイ
レベルのとき、判定回路１１は昇圧電圧ＶBOOTと外部電
源電圧ＶCCを基に生成された所定の設定電圧とを比較す
る。また、チャージポンプ回路１３は、昇圧用キャパシ
タから出力されるクロックの振幅を制限し、トランジス
タのソース、またはドレインの電圧を接合耐圧以下に抑
制するよう動作する。
【００７０】次に、図１に示した昇圧回路の各構成要素
について、それぞれ詳細に説明する。
【００７１】図２は図１に示した昇圧回路が有する電圧
検出回路及び判定回路の一構成例を示す回路図である。
【００７２】図２において、電圧検出回路１４は、所定
の基準電圧ＶREFを出力する基準電圧発生回路２１と、
基準電圧ＶREFと外部電源電圧ＶCCを抵抗器Ｒ１１及び
Ｒ１２で分割した電圧を比較し、比較結果からバーンイ
ンモード信号ＢＩＭＤを出力する第１のコンパレータ２
２とによって構成されている。
【００７３】基準電圧発生回路２１は、ゲートとドレイ
ンが共通に接続され、抵抗器Ｒ１３を介して外部電源電
圧ＶCCが印加されるＮＭＯＳトランジスタＱ１１と、Ｎ
ＭＯＳトランジスタＱ１１とゲートどうし及びドレイン
どうしが共通に接続されたＮＭＯＳトランジスタＱ１２
と、ＮＭＯＳトランジスタＱ１２のソースと接地電位間
に挿入され、基準電圧ＶREFを出力するための負荷抵抗
器Ｒ１４とによって構成されている。
【００７４】一方、判定回路１１は、基準電圧ＶREFと
昇圧電圧ＶBOOT、または外部電源電圧ＶCCと昇圧電圧Ｖ
BOOTを所定の比でそれぞれ比較し、比較結果をステータ
ス信号ＳＴとして出力する第２のコンパレータ２３と、
外部電源電圧ＶCCを所定の比で分圧するための抵抗器Ｒ
１５、Ｒ１６と、昇圧電圧ＶBOOTを所定の比で分圧する
ための抵抗器Ｒ１７、Ｒ１８と、基準電圧ＶREFをバー
インモード信号ＢＩＭＤにしたがって第２のコンパレー
タ２３に入力するための第１のスイッチ２４と、抵抗器
Ｒ１５、Ｒ１６で分圧された電圧をバーインモード信号
ＢＩＭＤにしたがって第２のコンパレータ２３に入力す
るための第２のスイッチ２５と、バーインモード信号Ｂ
ＩＭＤを反転出力するインバータ２６とによって構成さ
れている。
【００７５】このような構成において、電圧検出回路１
４は、外部電源電圧ＶCCを抵抗分割した電圧と基準電圧
ＶREFとを比較し、ＶCC×Ｋ＞ＶREFのときバーインモー
ド信号ＢＩＭＤとしてハイレベル（バーンインモード）
を出力する。また、ＶCC×Ｋ＜ＶREFのときバーインモ
ード信号ＢＩＭＤとしてロウレベル（非バーンインモー
ド）を出力する。なお、Ｋ＝Ｒ１２／（Ｒ１１＋Ｒ１
２）である。
【００７６】判定回路１１は、バーインモード信号ＢＩ
ＭＤがロウレベル（非バーンインモード）のとき、昇圧
電圧ＶBOOTを抵抗分割した電圧と基準電圧ＶREFとを比
較し、ＶBOOT×Ｌ＞ＶREFのとき、ステータス信号ＳＴ
としてロウレベルを出力する。また、ＶBOOT×Ｌ＜Ｖ
REFのとき、ステータス信号ＳＴとしてハイレベルを出
力する。なお、Ｌ＝Ｒ１８／（Ｒ１７＋Ｒ１８）であ
る。
【００７７】また、判定回路１１は、バーインモード信
号ＢＩＭＤがハイレベル（バーンインモード）のとき、
昇圧電圧ＶBOOTを抵抗分割した電圧と外部電源電圧Ｖ
ＣＣを抵抗分割した電圧とを比較し、ＶBOOT＞Ｍ×ＶCC
であるとき、ステータス信号ＳＴとしてロウレベルを出
力する。また、ＶBOOT＜Ｍ×ＶCCであるとき、ステータ
ス信号ＳＴとしてハイレベルを出力する。なお、Ｍ＝Ｒ
１６（Ｒ１７＋Ｒ１８）／｛Ｒ１８（Ｒ１５＋Ｒ１
６）｝である。
【００７８】図３は図１に示した昇圧回路７が有するク
ロック発生回路１２の一構成例を示す回路図であり、図
４は図３に示したクロック発生回路１２の動作の様子を
示す波形図である。
【００７９】図３に示すように、クロック発生回路１２
は、直列に接続された複数の論理ゲートによって帰還ル
ープが構成され、所定の周波数のクロックφ0を出力す
るリングオシレータ３１と、リングオシレータ３１から
出力されるクロックφ0を反転して所定の時間（Ｔｄ
ａ）だけ遅延させ、クロックφＡとして出力する第１の
遅延回路３２と、リングオシレータ３１から出力される
クロックφ0を反転し（ＩＮＶφ0）、ＩＮＶφ０がハイ
レベルになってから所定の時間（Ｔｄｂ）だけ遅延させ
てロウレベルになり、かつＩＮＶφ０がロウレベルにな
ると同時にハイレベルになるクロックφＢを出力する第
２の遅延回路３３と、リングオシレータ３１から出力さ
れるクロック信号φ0がハイレベルになってから所定の
時間（Ｔｄｃ）だけ遅延させてロウレベルになり、かつ
φ０がロウレベルになると同時にハイレベルになるクロ
ックφＣを出力する第３の遅延回路３４とによって構成
されている。ここで、Ｔｄｂ＝Ｔｄｃ＝２Ｔｄａである
ことが望ましい。これらの遅延時間Ｔｄを長くしすぎる
と昇圧期間が短くなり、所定の昇圧電圧を得るまでに時
間がかかり、昇圧効率も低下する。逆に、遅延時間Ｔｄ
を短くしすぎると素子のばらつき等により昇圧回路に貫
通電流が流れ、不要な消費電流が増加したり昇圧できな
くなることもある。
【００８０】また、リングオシレータ３１は、ステータ
ス信号ＳＴがハイレベルのとき発振してクロックφ０を
出力し、ロウレベルのとき発振を停止する。
【００８１】なお、図４に示すように、クロックφＢ
は、クロックφＡがロウレベルの期間内でハイレベルと
なる信号であり、クロックφ0の立ち下がりから遅延時
間Ｔｄｂだけ遅れて立ち上がる、デューティ比５０％以
下の信号である。
【００８２】また、クロックφＣは、クロックφＡがハ
イレベルの期間内でハイレベルとなる信号であり、クロ
ックφ0の立ち上がりから遅延時間Ｔｄｃだけ遅れて立
ち上がる、デューティ比５０％以下の信号である。
【００８３】図５は図１に示した昇圧回路が有するチャ
ージポンプ回路１３の第１実施例の構成を示す回路図で
ある。また、図６は図５に示したチャージポンプ回路１
３の各ノードに発生する電圧波形を示す波形図であり、
図７は図５に示したチャージポンプ回路１３の外部電源
電圧の変化に対する各ノードに発生する最大電圧の関係
を示すグラフである。なお、図７に示したバーンインモ
ード信号ＢＩＭＤは、モードが切り替わる外部電源電圧
ＶCCの値のみを示し、そのハイレベルの電圧は正しい値
を示していない。また、本実施例ではチャージポンプ回
路を構成する各ＮＭＯＳトランジスタに対する印加可能
電圧は１０Ｖとする。
【００８４】図５において、本実施例のチャージポンプ
回路１３は、図１４に示した第３従来例のチャージポン
プ回路の構成にリーク電流抑制回路４１を追加した構成
である。クロックφＣはリーク電流抑制回路４１を介し
て昇圧用キャパシタＣ３に入力される。また、クロック
φＡは第１のバッファ４２を介して昇圧用キャパシタＣ
１に入力され、クロックφＢは第２のバッファ４３を介
して昇圧用キャパシタＣ２に入力される。なお、第１の
バッファ４２及び第２のバッファ４３には外部電源電圧
ＶCCが供給されている。
【００８５】リーク電流抑制回路４１は、入力されたク
ロックφＣを、供給される電源電圧と等しい振幅に変換
して出力する第３のバッファ４４と、バーンインモード
信号ＢＩＭＤによってオン／オフが制御され、バーンイ
ン試験時に第３のバッファ４４に外部電源電圧ＶCCを供
給するためのＮＭＯＳトランジスタＱ２１と、バーンイ
ンモード信号ＢＩＭＤによってオン／オフが制御され、
通常の動作時に第３のバッファ４４に昇圧電圧ＶBOOTを
供給するためのＰチャネルＭＯＳ型電界効果トランジス
タ（以下、ＰＭＯＳトランジスタと称す）Ｑ２２と、Ｐ
ＭＯＳトランジスタＱ２２を駆動可能にするためにバー
ンインモード信号ＢＩＭＤのレベルを変換するレベルシ
フト回路４５と、クロックφＣのレベルを変換するレベ
ルシフト回路４６とを有する構成である。レベルシフト
回路４６は、０ＶとＶCCとの間で変化するクロックφＣ
を、０Ｖと電源電圧（ＶCC−ＶTH）またはＶBOOTとの間
で変化する出力電圧にレベル変換して第３のバッファ４
４に供給する。また、昇圧電圧ＶBOOTを出力する端子で
あるノードＤには、出力電圧を平滑するための負荷容量
（不図示）が接続されている。その他の構成は第３従来
例と同様であるため、その説明は省略する。
【００８６】このような構成において、バーンインモー
ド信号ＢＩＭＤがロウレベル（通常動作時）のとき、Ｐ
ＭＯＳトランジスタＱ２２がオンするため、リーク電流
抑制回路４１からは昇圧電圧ＶBOOTの振幅を有するクロ
ックφＣ０が出力される。また、バーンインモード信号
ＢＩＭＤがハイレベル（バーイン試験時）のとき、ＮＭ
ＯＳトランジスタＱ２１がオンするため、リーク電流抑
制回路４１からは外部電源電圧ＶCC−ＶTHの振幅を有す
るクロックφＣ０が出力される。すなわち、本実施例で
はリーク電流制御回路４１を構成する論理ゲート４４に
供給する電源電圧を、通常動作時とバーンインモード時
で切り替えることで、ノードＣの電位を所定の電圧（ト
ランジスタＱ３のリーク開始電圧）以下に抑えるように
している。
【００８７】このとき、図６、図７に示すように、ノー
ドＡ、ノードＢの電圧は２ＶCC以下に抑制され、ノード
Ｃの電圧は２ＶCC−ＶTH以下に抑制される。
【００８８】電源電圧ＶCCがＶ１より低いとき、バーン
インモード信号ＢＩＭＤはロウレベルであり、ステータ
ス信号ＳＴはハイレベルであるため、クロック発生回路
１２はクロックφＡ〜φＣを停止することなくチャージ
ポンプ回路１３に供給する。したがって、ノードＡ〜ノ
ードＣの電圧は電源電圧ＶCCに比例して増加する。
【００８９】電源電圧ＶCCが通常の動作電圧範囲Ｖ１〜
Ｖ２のとき、バーンインモード信号ＢＩＭＤはロウレベ
ルであり、昇圧電圧ＶBOOTが所定の電圧ＶＢより高くな
ると、ステータス信号ＳＴがロウレベルになり、クロッ
ク発生回路１２はクロックφＡ〜φＣをチャージポンプ
回路１３に供給することを停止し、昇圧電圧ＶBOOTを下
げる。逆に、昇圧電圧ＶBOOTが所定の電圧ＶＢより低く
なると、ステータス信号ＳＴがハイレベルになり、クロ
ック発生回路１２はクロックφＡ〜φＣをチャージポン
プ回路１３に供給し、昇圧電圧ＶBOOTを上げる。このよ
うにして電源電圧ＶCCが動作電圧範囲Ｖ１〜Ｖ２の範囲
では、昇圧回路７はノードＤの昇圧電圧ＶBOOTが一定の
電圧ＶＢになるように制御する。
【００９０】また、ノードＡ、ノードＢの電圧（２
ＶCC）は、ステータス信号ＳＴがハイレベルであると
き、電源電圧ＶCCに比例して増加する。但し、ステータ
ス信号ＳＴがロウレベルになると、クロックφＡ、φＢ
が停止するため、ノードＡ、ノードＢの電圧は徐々に放
電される。
【００９１】また、ノードＣの電圧（ＶCC＋ＶBOOT）
は、ステータス信号ＳＴがハイレベルであるとき、電源
電圧ＶCCに比例して増加する。但し、ステータス信号Ｓ
Ｔがロウレベルになると、クロックφＣが停止するた
め、ノードＣの電圧は徐々に放電される。
【００９２】電源電圧ＶCCがＶ２より高いとき、バーン
インモード信号ＢＩＭＤはハイレベルになり、昇圧電圧
ＶBOOTが所定の電圧Ｍ×CCＶCCより高くなると、ステー
タス信号ＳＴがロウレベルになり、クロック発生回路１
２はクロックφＡ〜φＣをチャージポンプ回路１３に供
給することを停止し、昇圧電圧ＶBOOTを低下させる。逆
に、昇圧電圧ＶBOOTが所定の電圧Ｍ×ＶCCより低くなる
と、ステータス信号ＳＴがハイレベルになり、クロック
発生回路１２はクロックφＡ〜φＣをチャージポンプ回
路１３に供給し、昇圧電圧ＶBOOTを上昇させる。このよ
うにして、電源電圧ＶCCがＶ２より高くなると、昇圧回
路７はノードＤの昇圧電圧ＶBOOTが所定の電圧Ｍ×ＶCC
になるように制御する。
【００９３】また、ノードＡ、ノードＢの電圧（２
ＶCC）は、ステータス信号ＳＴがハイレベルであるとき
電源電圧ＶCCに比例して増加する。但し、ステータス信
号ＳＴがロウレベルになるとクロックφＡ、φＢが停止
するので、ノードＡ、ノードＢの電圧は徐々に放電され
る。
【００９４】また、ノードＣの電圧（２ＶCC−ＶTH）
は、ステータス信号ＳＴがハイレベルであるとき、電源
電圧ＶCCに比例して増加する。但し、ステータス信号Ｓ
ＴがロウレベルになるとクロックφＣが停止するので、
ノードＣの電圧は徐々に放電される。
【００９５】このように、通常動作電圧範囲Ｖ１〜Ｖ２
のときには、トランジスタＱ１のゲートに昇圧電圧Ｖ
BOOTより高い電圧が供給されるのでトランジスタＱ１の
電圧降下を最小限に抑えることができ、昇圧効率の高い
昇圧回路を実現できる。
【００９６】さらに、リーク電流抑制回路４１を設けな
い場合、バーンイン試験時に電源電圧ＶCCを５Ｖとする
とノードＣの電圧はＶＣＣ＋ＶBOOTとなり、１０Ｖを越
えてしまう。したがって、トランジスタＱ３のソース−
ウエル間の電圧が耐圧を越えるため、リーク電流が増加
したり破壊したりする。
【００９７】本実施例のようにリーク電流抑制回路４１
を設けると、電源電圧ＶCCがＶ２より高くなってもノー
ドＣの電圧を２ＶCC−ＶTH、すなわち１０Ｖ以下に抑え
ることができるため、トランジスタＱ３はソースとウエ
ルとの接合部でリーク電流が流れることがない。。
【００９８】次に本実施例の昇圧回路７を含む半導体記
憶装置のデバイス構造について説明する。
【００９９】図８は本発明の昇圧回路の第１実施例を含
む半導体記憶装置のデバイス構造を示す側断面図であ
る。なお、図８は以下の説明で必要な要部の構造のみを
示している。
【０１００】図８に示すように、本実施例の昇圧回路７
を備えた半導体記憶装置は、Ｐ型半導体から成るＰ基板
５１を有し、Ｐ基板５１は０Ｖにバイアスされている。
メモリセル領域内に形成されるＮＭＯＳトランジスタ５
２は、２重のウエル（Ｐ型拡散層であるＰウエル領域５
３とＮ型拡散層であるディープＮウエル領域５４）によ
ってＰ基板５１と分離され、Ｐウエル領域５３はメモリ
セル領域のキャパシタに蓄えられた電荷を基板ノイズな
どで消失するのを防止するため−１．５Ｖにバイアスさ
れている。
【０１０１】昇圧回路７を含む周辺回路領域には、Ｐ基
板５１または不図示のＰウエル領域に形成されるＮＭＯ
Ｓトランジスタ５５、及びＮウエル領域５６内に形成さ
れるＰＭＯＳトランジスタ５７が存在する。
【０１０２】ここで、バーンイン試験時の条件として外
部電源電圧ＶCC＝５Ｖに設定すると、上述したようにチ
ャージポンプ回路１３のノードＡ及びノードＢにつなが
るＮＭＯＳトランジスタＱ１〜Ｑ４はＮＭＯＳトランジ
スタ５５に対応し、そのソースまたはドレインとＰ基板
５１との電位差は１０Ｖ以下に抑制される。
【０１０３】したがって、外部電源電圧ＶCCが高くなっ
てもトランジスタの拡散層に印加される電圧を接合耐圧
以内に抑えることができるため、バーンイン試験で昇圧
回路のトランジスタが破壊したり、トランジスタのソー
スまたはドレインからＰ基板５１の方向に流れるリーク
電流がなくなる。
【０１０４】さらに、トランジスタを高耐圧用の別プロ
セスで作成する必要がなくなり、他の周辺回路を構成す
るトランジスタまたはメモリセルのトランジスタと同一
工程で製造することができるため、別マスク、別工程を
追加する必要がなくなる。よって、製造コストが低減
し、半導体記憶装置の価格を低減することができる。ま
た、トランジスタのサイズも大きくなることがないた
め、チップ面積、チップ原価を増大させることがない。
【０１０５】また、第２従来例のように、ダイオード接
続した整流用のトランジスタを使わない構成にしている
ため、整流用のトランジスタによる電圧降下を低減でき
る。
【０１０６】また、ＮＭＯＳトランジスタＱ１を昇圧後
の高電圧で駆動するため、ＮＭＯＳトランジスタＱ１の
駆動能力が高まり、小型のトランジスタを用いても電圧
降下を少なくすることができる。よって、整流効率の高
いチャージポンプ回路を実現できる。
【０１０７】（第２実施例）図９は図１に示した昇圧回
路が有するチャージポンプ回路の第２実施例の構成を示
す回路図である。また、図１０は図９に示したチャージ
ポンプ回路の各ノードに発生する電圧波形を示す波形図
であり、図１１は図９に示したチャージポンプ回路の外
部電源電圧の変化に対する各ノードに発生する最大電圧
の関係を示すグラフである。なお、図１１に示したバー
ンインモード信号ＢＩＭＤは、モードが切り替わる外部
電源電圧ＶCCの値のみを示し、そのハイレベルの電圧は
正しい値を示していない。また、本実施例ではチャージ
ポンプ回路を構成する各ＮＭＯＳトランジスタに対する
印加可能電圧は１０Ｖとする。
【０１０８】図９において、本実施例の昇圧回路が有す
るチャージポンプ回路は、図１４に示した第３従来例の
構成に、バーイン試験時に各クロック（φＡ、φＢ、φ
Ｃ）の振幅を制限する第１のリーク電流抑制回路６１〜
第３のリーク電流抑制回路６３を設けた構成である。な
お、クロック／φＡ〜／φＣは、図３に示したクロック
発生回路１２で生成したクロックφＡ〜φＣを反転させ
た信号である。また、クロックφＡの振幅を制限する第
１のリーク電流抑制回路６１及びクロックφＢの振幅を
制限する第２のリーク電流抑制回路６２には外部電源電
圧ＶCCが供給され、クロックφＣの振幅を制限する第３
のリーク電流抑制回路６３には昇圧電圧ＶBOOTが供給さ
れる。
【０１０９】第１のリーク電流抑制回路６１は、入力さ
れたクロックを反転出力する、ＰＭＯＳトランジスタＱ
３１及びＮＭＯＳトランジスタＱ３２から成るインバー
タ７１と、バーンインモード信号ＢＩＭＤにしたがい、
バーンイン試験時にインバータのＮＭＯＳトランジスタ
Ｑ３２の動作を停止させるゲート回路７２と、バーンイ
ンモード信号ＢＩＭＤにしたがい、バーンイン試験時に
インバータのロウレベウの出力電圧を所定のレベルに設
定するためのバイアス回路７３とを有する構成である。
【０１１０】バイアス回路７３は、ドレインとゲートが
共通に接続されたＮＭＯＳトランジスタから成る、直列
に接続された複数のダイオードＤ１、Ｄ２と、ダイオー
ドと直列に接続され、クロック入力によってオン／オフ
が制御されるＮＭＯＳトランジスタＱ３３とを有する構
成である。通常の動作モード時には、トランジスタＱ３
２がオンするので、トランジスタＱ３３のドレイン電圧
がほぼ０Ｖになり、トランジスタＱ３３は動作しない。
【０１１１】なお、第２のリーク電流抑制回路６２は第
１のリーク電流抑制回路６１と同様の構成である。ま
た、第３のリーク電流抑制回路６３は、インバータ７４
に供給される電源が昇圧電圧ＶBOOTであり、バイアス回
路７６は直列に接続された５つのダイオードＤ３〜Ｄ７
とＮＭＯＳトランジスタＱ３４とを有する構成である。
インバータ７４を構成するＰＭＯＳトランジスタのゲー
トにはレベルシフタ７７を介してクロック／φＣが供給
される。レベルシフタ７７はクロック／φＣがハイレベ
ル（ＶCC）のとき、ソースが昇圧電圧ＶBOOTである上記
ＰＭＯＳトランジスタをオフさせるために設けられてい
る。
【０１１２】ゲート回路７５については第１のリーク電
流抑制回路６１及び第２のリーク電流抑制回路６２のゲ
ート回路と同様の構成である。その他の構成は第１実施
例と同様であるため、その説明は省略する。
【０１１３】このような構成において、第１のリーク電
流抑制回路６１〜第３のリーク電流抑制回路６３は、バ
ーンインモード信号ＢＩＭＤがロウレベル（通常動作
時）のとき、各々のゲート回路がクロックφＡ〜φＣを
それぞれ通過させる。このとき、クロックφＡ及びクロ
ックφＢが入力される第１のリーク電流抑制回路６１及
び第２のリーク電流抑制回路６３のインバータ７１から
はＶCCの振幅を有するクロックが出力され、クロックφ
Ｃが入力される第３のリーク電流抑制回路６３のインバ
ータ７４からはＶBOOTの振幅を有するクロックが出力さ
れる。
【０１１４】一方、バーンインモード信号ＢＩＭＤがハ
イレベル（バーイン試験時）のとき、各々のゲート回路
はそれぞれクロックを通過させずに出力をロウレベルに
固定する。このため、各々のインバータのＮＭＯＳトラ
ンジスタの動作が停止し、第１のリーク電流抑制回路６
１〜第３のリーク電流抑制回路６３出力電圧のロウレベ
ルはそれぞれバイアス回路によって所定のレベルに設定
される。
【０１１５】図９に示したバイアス回路の構成では、ロ
ウレベルはダイオードの数で決まり、ダイオード１つの
順方向電圧をＶTHとすれば、第１のリーク電流制限回路
６１及び第２のリーク電流抑制回路６２からはＶCC−２
ＶTHの振幅を有するクロックが出力される。また、第３
のリーク電流制限回路６３からはＶBOOT−５ＶTHの振幅
を有するクロックが出力される。
【０１１６】このとき、図１０、図１１に示すように、
ノードＡ及びノードＢの電圧は２Ｖ CC−２ＶTH以下
（８．５Ｖ以下）に抑制され、ノードＣの電圧はＶCC+
ＶBOOT−５ＶTH以下（８．５Ｖ以下）に抑制される。な
お、本実施例において、昇圧電圧ＶBOOTは判定回路１１
の設定によって定まるものであり、第１のリーク電流抑
制回路〜第３のリーク電流抑制回路内のバイアス回路７
３、７４でクロックの振幅を制限したことによって決ま
るものではない。言い換えれば、バイアス回路７３、７
４はノードＡ〜Ｃの電圧を所定の値に抑えて、接合部の
リークを抑制するためのものであり、昇圧電圧ＶBOOTは
クロック発生回路１２から供給されるクロックの供給期
間によって決まる。
【０１１７】本実施例では、ＮＭＯＳトランジスタをダ
イオード接続してクロック振幅の下限を所定の電圧に設
定する例を示したが、ＰＭＯＳトランジスタをダイオー
ド接続してクロックの振幅の上限を所定の電圧に設定す
るようにしてもよい。
【０１１８】また、本実施例では、クロック／φＡ〜／
φＣに対して第１のリーク電流抑制回路６１〜第３のリ
ーク電流抑制回路６３を設けた例を示したが、トランジ
スタの接合耐圧により適宜その配置位置を決定でき、例
えば、第３のリーク電流抑制回路６３だけを設けて、第
１のリーク電流抑制回路６１、及び第２のリーク電流抑
制回路６２を設けないようにしてもよい。
【０１１９】次に本実施例の昇圧回路を含む半導体記憶
装置のデバイス構造について説明する。
【０１２０】図１２は本発明の昇圧回路の第２実施例を
含む半導体記憶装置のデバイス構造を示す側断面図であ
る。なお、図１２は以下の説明で必要な要部の構造のみ
を示している。
【０１２１】図１２に示すように、本実施例の昇圧回路
を備えた半導体記憶装置は、Ｐ型半導体から成るＰ基板
８１を有し、Ｐ基板８１はメモリセル領域のキャパシタ
に蓄えられた電荷を基板ノイズなどで消失するのを防止
するため−１．５Ｖにバイアスされている。
【０１２２】メモリセル領域内にはＮＭＯＳトランジス
タ８２が形成されている。昇圧回路を含む周辺回路領域
には、Ｐ基板８１またはＰ基板８１と同一のバイアスが
供給される不図示のＰウエル領域に形成されるＮＭＯＳ
トランジスタ８５、及びＮウエル領域８６内に形成され
るＰＭＯＳトランジスタ８７が存在する。
【０１２３】ここで、バーンイン試験時の条件として外
部電源電圧ＶCC＝５Ｖに設定すると、上述したようにチ
ャージポンプ回路のノードＡ〜ノードＣにつながるＮＭ
ＯＳトランジスタＱ１〜Ｑ４に対応するＮＭＯＳトラン
ジスタ８５のソースまたはドレインは８．５以下に抑制
されているため、Ｐ基板８１との電位差が１０Ｖ以下に
抑制される。
【０１２４】したがって、リーク電流が流れることで発
生する、Ｐ基板８１の電位の上昇によるメモリセル領域
内のトランジスタの動作への悪影響がなくなる。
【０１２５】さらに、低耐圧のトランジスタを用いて昇
圧回路を構成しても半導体基板またはウエルとの間でリ
ーク電流が流れたり、接合破壊を起こすことがないた
め、メモリセル領域と昇圧回路などの周辺回路とを同一
のＰ基板またはＰウエル内に形成して同一のバイアス電
圧を供給しても、Ｐ基板の電位がリーク電流により上昇
することがない。よって、メモリセルに記録されたデー
タを破壊することがない。
【０１２６】また、バーンイン試験で昇圧回路のトラン
ジスタが破壊したり、トランジスタのソースまたはドレ
インからＰ基板８１の方向に流れるリーク電流もなくな
る。
【０１２７】加えて、第１実施例のようにウエル領域を
複数層にする必要がないため、ウエルの作成工程を１つ
削減でき、製造コストを低減することができる。
【０１２８】（第３実施例）図１３は図１に示した昇圧
回路が有するチャージポンプ回路の第３実施例の構成を
示す回路図である。
【０１２９】図１３において、本実施例のチャージポン
プ回路は、バーンイン試験時に各クロック（φＡ、φ
Ｂ、φＣ）の振幅を制限するための第１のリーク電流抑
制回路９１〜第３のリーク電流抑制回路９３の構成が第
２実施例と異なっている。また、本実施例のチャージポ
ンプ回路はバーンインモード信号ＢＩＭＤを反転出力す
る第４のインバータ９４を有する構成である。
【０１３０】第１のリーク電流抑制回路９１は、クロッ
クφＡを反転出力し、昇圧用キャパシタＣ１に出力する
第１のインバータ９５と、クロックφＡ及びバーンイン
モード信号ＢＩＭＤが入力され、通常動作時はクロック
φＡを反転して第１のインバータ９５の出力クロックと
同相のクロックを出力し、バーンイン試験時はクロック
の出力を停止する第１のＮＡＮＤゲート９６と、第１の
ＮＡＮＤゲート９６の出力に一端が接続され、昇圧用キ
ャパシタＣ１の出力端に他端が接続された昇圧用キャパ
シタＣ１１とを有する構成である。
【０１３１】第２のリーク電流抑制回路９２は、クロッ
クφＢを反転出力し、昇圧用キャパシタＣ２に出力する
第２のインバータ９７と、クロックφＢ及びバーンイン
モード信号ＢＩＭＤが入力され、通常動作時はクロック
φＢを反転して第２のインバータ９７の出力クロックと
同相のクロックを出力し、バーンイン試験時はクロック
の出力を停止する第２のＮＡＮＤゲート９８と、第２の
ＮＡＮＤゲート９８の出力に一端が接続され、昇圧用キ
ャパシタＣ２の出力端に他端が接続された昇圧用キャパ
シタＣ１２とを有する構成である。
【０１３２】また、第３のリーク電流抑制回路９３は、
クロックφＣを反転出力し、昇圧用キャパシタＣ３に出
力する第３のインバータ９９と、クロックφＣ及びバー
ンインモード信号ＢＩＭＤが入力され、通常動作時はク
ロックφＣを反転して第３のインバータ９９の出力クロ
ックと同相のクロックを出力し、バーンイン試験時はク
ロックの出力を停止する第３のＮＡＮＤゲート１００
と、第３のＮＡＮＤゲート１００の出力に一端が接続さ
れ、昇圧用キャパシタＣ３の出力端に他端が接続された
昇圧用キャパシタＣ１３とを有する構成である。
【０１３３】なお、第１のインバータ９５、第２のイン
バータ９７、第１のＮＡＮＤゲート９６、及び第２のＮ
ＡＮＤゲート９８には外部電源電圧ＶCCが供給され、第
３のインバータ９９及び第３のＮＡＮＤゲート１００に
は昇圧電圧ＶBOOTが供給される。また、第３のインバー
タ９９と第３のＮＡＮＤゲート１００は、それぞれレベ
ルシフタ１２１、１２２を介してクロック／φＣとバー
ンインモード信号ＢＩＭＤが供給される。その他の構成
は第２実施例と同様であるため、その説明は省略する。
【０１３４】このような構成において、第１のリーク電
流抑制回路９１〜第３のリーク電流抑制回路９３は、バ
ーンインモード信号ＢＩＭＤがロウレベル（通常動作
時）のとき、各々のＮＡＮＤゲートがクロックφＡ〜φ
Ｃをそれぞれ通過させる。このとき、第１のインバータ
９５、第２のインバータ９７、第１のＮＡＮＤゲート９
６、第２のＮＡＮＤゲート９８、及び第３のＮＡＮＤゲ
ート１００からはそれぞれＶCCの振幅を有するクロック
が出力され、第３のインバータ９９からはＶBOOTの振幅
を有するクロックが出力される。したがって、第１のリ
ーク電流抑制回路９１及び第２のリーク電流抑制回路９
２からは２ＶCCの振幅を有するクロックが出力され、第
３のリーク電流抑制回路９３からはＶBOOT＋ＶCCの振幅
を有するクロックが出力される。
【０１３５】一方、バーンインモード信号ＢＩＭＤがハ
イレベル（バーイン試験時）のとき、各々のＮＡＮＤゲ
ートはそれぞれクロックを通過させずに出力をハイレベ
ルに固定する。このとき、第１のインバータ９５〜第３
のインバータ９９だけがクロックを出力するため、第１
のリーク電流抑制回路９１〜第３のリーク電流抑制回路
９３からは、それぞれ２つの昇圧用キャパシタで容量分
割された振幅のクロックが出力される。
【０１３６】したがって、第１実施例及び第２実施例と
同様に、バーンイン試験でチャージポンプ回路のトラン
ジスタが破壊したり、トランジスタのソースまたはドレ
インからＰ基板の方向に流れるリーク電流もなくなる。
【０１３７】なお、上記第１実施例〜第２実施例で示し
た昇圧回路は、第１従来例のように、電流駆動能力の大
きい昇圧後の電圧をクランプまたはリミットする構成で
はないため、第１従来例のように大きな損失電流が流れ
ることがなく、消費電流が増大することがない。
【０１３８】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
【０１３９】外部電源電圧が高くなってもトランジスタ
の拡散層に印加される電圧を接合耐圧以内に抑えること
ができるため、バーンイン試験で昇圧回路のトランジス
タが破壊したり、トランジスタのソースまたはドレイン
から半導体基板またはウエル領域の方向に流れるリーク
電流がなくなる。また、リーク電流が流れることで発生
する、半導体基板またはウエルの電位の上昇によるメモ
リセル領域内のトランジスタの動作への悪影響がなくな
る。
【０１４０】さらに、トランジスタを高耐圧用の別プロ
セスで作成する必要がなくなり、他の周辺回路を構成す
るトランジスタまたはメモリセルのトランジスタと同一
工程で製造することができるため、別マスク、別工程を
追加する必要がなくなるため製造コストが低減し、半導
体記憶装置の価格を低減することができる。また、トラ
ンジスタのサイズも大きくなることがないため、チップ
面積、チップ原価を増大させることがない。
【０１４１】また、第２従来例のように、ダイオード接
続した整流用のトランジスタを使わない構成にしている
ため、整流用のトランジスタによる電圧降下を低減でき
る。
【０１４２】また、第１のトランジスタを昇圧後の高電
圧で駆動するようにしたので、第１のトランジスタの駆
動能力を高くすることができ、小型のトランジスタを用
いても電圧降下を少なくすることができる。よって、整
流効率の高いチャージポンプ回路を実現できる。
【０１４３】さらに、低耐圧のトランジスタを用いて昇
圧回路を構成しても、半導体基板またはウエルとの間で
リーク電流が流れたり、接合破壊を起こすことがないた
め、メモリセル領域と昇圧回路などの周辺回路とを同一
の半導体基板またはウエル内に形成しても、半導体基板
の電位がリーク電流により上昇することがなく、メモリ
セルに記録されたデータを破壊することがない。
【図面の簡単な説明】
【図１】本発明の昇圧回路を備えた半導体記憶装置の構
成を示すブロック図である。
【図２】図１に示した昇圧回路が有する電圧検出回路及
び判定回路の一構成例を示す回路図である。
【図３】図１に示した昇圧回路が有するクロック発生回
路の一構成例を示す回路図である。
【図４】図３に示したクロック発生回路の動作の様子を
示す波形図である。
【図５】図１に示した昇圧回路が有するチャージポンプ
回路の第１実施例の構成を示す回路図である。
【図６】図５に示したチャージポンプ回路の各ノードに
発生する電圧波形を示す波形図である。
【図７】図５に示したチャージポンプ回路の外部電源電
圧の変化に対する各ノードに発生する最大電圧の関係を
示すグラフである。
【図８】本発明の昇圧回路の第１実施例を含む半導体記
憶装置のデバイス構造を示す側断面図である。
【図９】図１に示した昇圧回路が有するチャージポンプ
回路の第２実施例の構成を示す回路図である。
【図１０】図９に示したチャージポンプ回路の各ノード
に発生する電圧波形を示す波形図である。
【図１１】図９に示したチャージポンプ回路の外部電源
電圧の変化に対する各ノードに発生する最大電圧の関係
を示すグラフである。
【図１２】本発明の昇圧回路の第２実施例を含む半導体
記憶装置のデバイス構造を示す側断面図である。
【図１３】図１に示した昇圧回路が有するチャージポン
プ回路の第３実施例の構成を示す回路図である。
【図１４】従来の昇圧回路が有するチャージポンプ回路
の構成を示す回路図である。
【図１５】図１４に示したチャージポンプ回路の各ノー
ドに発生する電圧波形を示す波形図である。
【図１６】図１４に示したチャージポンプ回路の外部電
源電圧の変化に対する各ノードに発生する最大電圧の関
係を示すグラフである。
【符号の説明】
１1、１2 メモリセル領域 ２ ローデコーダ ３1、３2 カラムデコーダ ４1、４2 センスアンプ ５1、〜５2n ワード線選択回路 ６ 昇圧線 ７ 昇圧回路 １１ 判定回路 １２ クロック発生回路 １３ チャージポンプ回路 １４ 電圧検出回路 ２１ 基準電圧発生回路 ２２ 第１のコンパレータ ２３ 第２のコンパレータ ２４ 第１のスイッチ ２５ 第２のスイッチ ２６、７１、７４ インバータ ３１ リングオシレータ ３２ 第１の遅延回路 ３３ 第２の遅延回路 ３４ 第３の遅延回路 ４１ リーク電流抑制回路 ４２ 第１のバッファ ４３ 第２のバッファ ４４ 第３のバッファ ４５、４６、７７、 レベルシフト回路 ５１、８１ Ｐ基板 ５２、５５、８２、８５ ＮＭＯＳトランジスタ ５３ Ｐウエル領域 ５４ ディープＮウエル領域 ５６、８６ Ｎウエル領域 ５７、８７ ＰＭＯＳトランジスタ ６１、９１ 第１のリーク電流抑制回路 ６２、９２ 第２のリーク電流抑制回路 ６３、９３ 第３のリーク電流抑制回路 ７２、７５ ゲート回路 ７３、７６ バイアス回路 ９４ 第４のインバータ ９５ 第１のインバータ ９６ 第１のＮＡＮＤゲート ９７ 第２のインバータ ９８ 第２のＮＡＮＤゲート ９９ 第３のインバータ １００ 第３のＮＡＮＤゲート １１１ 昇圧部 １１２ 昇圧制御部 １２１、１２２ レベルシフタ Ｃ１〜Ｃ３、Ｃ１１、Ｃ１２ 昇圧用キャパシタ Ｄ１〜Ｄ７ ダイオード Ｑ１〜Ｑ４、Ｑ１１、Ｑ１２、Ｑ２１、Ｑ３２、Ｑ３
３、Ｑ３４ ＮＭＯＳトランジスタ Ｑ２２、Ｑ３１ ＰＭＯＳトランジスタ Ｒ１１〜Ｒ１８ 抵抗器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｍ 3/07 Ｈ０１Ｌ 27/10 ６８１Ｆ Ｆターム(参考） 5B024 AA01 AA15 BA13 BA21 BA23 BA27 CA10 CA21 EA01 EA04 5F083 AD00 GA06 LA05 LA08 ZA01 ZA20 5H730 AA14 AA15 BB02 BB57 DD04 FD01 FD11 5L106 AA01 DD11 DD36 GG05 GG06 GG07

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 所定の周期から成る第１のクロックが入
    力される第１の昇圧用キャパシタと、 前記第１のクロックがロウレベルの期間内でハイレベル
    となる第２のクロックが入力される第２の昇圧用キャパ
    シタと、 前記第１のクロックがハイレベルの期間内でハイレベル
    となる第３のクロックが入力される第３の昇圧用キャパ
    シタと、 前記第１の昇圧用キャパシタの出力クロックが入力さ
    れ、前記第３の昇圧用キャパシタの出力クロックにした
    がってオン／オフし、外部から供給される外部電源電圧
    よりも高い昇圧電圧を出力するための第１のトランジス
    タと、 前記第２の昇圧用キャパシタの出力クロックにしたがっ
    てオン／オフし、前記第１の昇圧用キャパシタの出力電
    圧を外部電源電圧でバイアスするための第２のトランジ
    スタと、 前記第２の昇圧用キャパシタの出力クロックにしたがっ
    てオン／オフし、前記第３の昇圧用キャパシタの出力電
    圧を外部電源電圧でバイアスするための第３のトランジ
    スタと、 前記第３の昇圧用キャパシタの出力クロックにしたがっ
    てオン／オフし、前記第２の昇圧用キャパシタの出力電
    圧を外部電源電圧でバイアスするための第４のトランジ
    スタと、を有し、前記第１のクロック、前記第２のクロ
    ック、及び前記第３のクロックによって倍圧整流を行
    い、前記昇圧電圧を出力するチャージポンプ回路であっ
    て、 通常の動作時は前記第３のクロックを前記昇圧電圧の振
    幅で出力し、バーンイン試験時は前記第３のクロックを
    前記外部電源電圧の振幅で出力するリーク電流抑制回路
    を有するチャージポンプ回路。
  2. 【請求項２】 前記リーク電流抑制回路は、 入力された前記第３のクロックを、供給される電源電圧
    と等しい振幅に変換して出力するバッファ回路と、 通常の動作時に前記バッファ回路に前記電源電圧として
    前記昇圧電圧を供給する第５のトランジスタと、 バーンイン試験時に前記バッファ回路に前記電源電圧と
    して前記外部電源電圧を供給する第６のトランジスタ
    と、を有する請求項１記載のチャージポンプ回路。
  3. 【請求項３】 所定の周期から成る第１のクロックが入
    力される第１の昇圧用キャパシタと、 前記第１のクロックがロウレベルの期間内でハイレベル
    となる第２のクロックが入力される第２の昇圧用キャパ
    シタと、 前記第１のクロックがハイレベルの期間内でハイレベル
    となる第３のクロックが入力される第３の昇圧用キャパ
    シタと、 前記第１の昇圧用キャパシタの出力クロックが入力さ
    れ、前記第３の昇圧用キャパシタの出力クロックにした
    がってオン／オフし、外部から供給される外部電源電圧
    よりも高い昇圧電圧を出力するための第１のトランジス
    タと、 前記第２の昇圧用キャパシタの出力クロックにしたがっ
    てオン／オフし、前記第１の昇圧用キャパシタの出力電
    圧を外部電源電圧でバイアスするための第２のトランジ
    スタと、 前記第２の昇圧用キャパシタの出力クロックにしたがっ
    てオン／オフし、前記第３の昇圧用キャパシタの出力電
    圧を外部電源電圧でバイアスするための第３のトランジ
    スタと、 前記第３の昇圧用キャパシタの出力クロックにしたがっ
    てオン／オフし、前記第２の昇圧用キャパシタの出力電
    圧を外部電源電圧でバイアスするための第４のトランジ
    スタと、を有し、前記第１のクロック、前記第２のクロ
    ック、及び前記第３のクロックによって倍圧整流を行
    い、前記昇圧電圧を出力するチャージポンプ回路であっ
    て、 通常の動作時は前記第１のクロックを前記外部電源電圧
    の振幅で出力し、バーンイン試験時は前記第１のクロッ
    クを前記外部電源電圧よりも低い所定の振幅で出力する
    第１のリーク電流抑制回路と、 通常の動作時は前記第２のクロックを前記外部電源電圧
    の振幅で出力し、バーンイン試験時は前記第２のクロッ
    クを前記外部電源電圧よりも低い所定の振幅で出力する
    第２のリーク電流抑制回路と、 通常の動作時は前記第３のクロックを前記昇圧電圧の振
    幅で出力し、バーンイン試験時は前記第３のクロックを
    前記昇圧電圧よりも低い所定の振幅で出力する第３のリ
    ーク電流抑制回路と、を有するチャージポンプ回路。
  4. 【請求項４】 前記第１のリーク電流抑制回路、前記第
    ２のリーク電流抑制回路、及び第３のリーク電流抑制回
    路は、 入力されたクロックを反転出力するインバータと、 バーンイン試験時に前記インバータのロウレベルを出力
    するための第５のトランジスタの動作を停止させるゲー
    ト回路と、 前記バーンイン試験時に前記第５のトランジスタに代わ
    って前記インバータのロウレベルの出力電圧を所定の電
    圧に設定するバイアス回路と、をそれぞれ有する請求項
    ３記載のチャージポンプ回路。
  5. 【請求項５】 前記バイアス回路は、 直列に接続された複数のダイオードと、 前記ダイオードと直列に接続され、前記インバータのロ
    ウレベルの出力電圧を所定の電圧に設定するために前記
    第５のトランジスタに代わって動作する第６のトランジ
    スタと、を有する請求項４記載のチャージポンプ回路。
  6. 【請求項６】 前記第１のリーク電流抑制回路は、 入力された第１のクロックを反転し、前記第１の昇圧用
    キャパシタに出力する第１のインバータと、 通常の動作時に該第１のインバータの出力クロックと同
    相のクロックを出力し、バーンイン試験時に該クロック
    の出力を停止する第１のゲート回路と、 前記第１のゲート回路の出力に一端が接続され、前記第
    １の昇圧用キャパシタの出力端に他端が接続された第４
    の昇圧用キャパシタと、を有し、 前記第２のリーク電流抑制回路は、 入力された第２のクロックを反転し、前記第２の昇圧用
    キャパシタに出力する第２のインバータと、 通常の動作時に該第２のインバータの出力クロックと同
    相のクロックを出力し、バーンイン試験時に該クロック
    の出力を停止する第２のゲート回路と、 前記第２のゲート回路の出力に一端が接続され、前記第
    ２の昇圧用キャパシタの出力端に他端が接続された第５
    の昇圧用キャパシタと、を有し、 前記第３のリーク電流抑制回路は、 入力された第３のクロックを反転し、前記第３の昇圧用
    キャパシタに出力する第３のインバータと、 通常の動作時に該第３のインバータの出力クロックと同
    相のクロックを出力し、バーンイン試験時に該クロック
    の出力を停止する第３のゲート回路と、 前記第３のゲート回路の出力に一端が接続され、前記第
    ３の昇圧用キャパシタの出力端に他端が接続された第６
    の昇圧用キャパシタと、を有する請求項３記載のチャー
    ジポンプ回路。
  7. 【請求項７】 請求項１乃至６のいずれか１項記載のチ
    ャージポンプ回路と、 前記第１のクロック、前記第２のクロック、及び前記第
    ３のクロックを生成し、前記チャージポンプ回路にそれ
    ぞれ出力するクロック発生回路と、 基準電圧に基づいて生成される所定の設定電圧と前記昇
    圧電圧を比較し、前記昇圧電圧が該設定電圧よりも大き
    ければステータス信号として前記クロック発生回路の発
    振を停止させるための信号を送信し、前記昇圧電圧が該
    設定電圧以下であればステータス信号としてクロック発
    生回路に発振を継続させるための信号を送信する判定回
    路と、 前記外部電源電圧のレベルを検出し、所定の動作電圧以
    上、またはバーンイン試験の実行を指示する信号が入力
    されたときに、バーンイン試験に対応するモードへの切
    替を指示するバーンインモード信号を出力する電圧検出
    回路と、を有する昇圧回路。
  8. 【請求項８】 電源電圧を昇圧した昇圧電圧を出力する
    昇圧部と、 前記昇圧電圧より高電圧のスイッチング信号を前記昇圧
    部に出力する昇圧制御部と、 前記昇圧制御部内に生じる最大電圧を、前記昇圧制御部
    を構成するトランジスタのリーク開始電圧以下に抑える
    リーク電流抑制手段と、を有する昇圧回路。
  9. 【請求項９】 前記リーク電流抑制手段は、第１の動作
    モード及び第２の動作モードを有し、 前記第２の動作モード時の前記スイッチング信号の電源
    電圧に対する振幅比率が前記第１の動作モード時より小
    さい請求項８記載の昇圧回路。
  10. 【請求項１０】 前記リーク電流抑制手段は、 該リーク電流抑制手段を構成する論理ゲートに供給する
    電源電圧を切り替えることにより前記振幅比率を小さく
    する請求項９記載の昇圧回路。
  11. 【請求項１１】 前記リーク電流抑制手段は、 該リーク電流抑制手段に供給するクロックの振幅を切り
    替えることにより前記振幅比率を小さくする請求項９記
    載の昇圧回路。
  12. 【請求項１２】 前記リーク電流抑制手段は、第１の動
    作モード及び第２の動作モードを有し、 前記第２の動作モード時の前記スイッチング信号の損失
    比率が前記第１の動作モード時より大きい請求項８記載
    の昇圧回路。
  13. 【請求項１３】 前記リーク電流抑制手段は、 前記スイッチング信号を容量分割することにより前記損
    失比率を大きくした請求項１２記載の昇圧回路。
  14. 【請求項１４】 電源電圧を昇圧した昇圧電圧を出力す
    る昇圧部と、 前記昇圧電圧より高電圧のスイッチング信号を前記昇圧
    部に出力する昇圧制御部と、 前記昇圧制御部内に生じる最大電圧を、前記昇圧制御部
    を構成する第１のトランジスタのリーク開始電圧以下に
    抑えるリーク電流抑制手段と、 メモリ部を構成する第２のトランジスタと、を備え、 前記第１のトランジスタ及び前記第２のトランジスタが
    同一の半導体基板またはウエルに形成された半導体記憶
    装置。
  15. 【請求項１５】 電源電圧を昇圧した昇圧電圧を出力す
    る昇圧部と、 前記昇圧電圧より高電圧のスイッチング信号を前記昇圧
    部に出力する昇圧制御部と、 前記昇圧制御部内に生じる最大電圧を、前記昇圧制御部
    を構成する第１のトランジスタのリーク開始電圧以下に
    抑えるリーク電流抑制手段と、 メモリ部を構成する第２のトランジスタと、を備え、 前記第１のトランジスタが第１のウエル領域に形成さ
    れ、 前記第２のトランジスタが第２のウエル領域に形成さ
    れ、 前記第１のウエル領域と前記第２のウエル領域が同一の
    ウエル電位バイアス手段に接続された半導体記憶装置。
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