JPH03155662A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲート電極の両側面にサイドウオールスペーサ
を持つＭＯＳ電界効果トランジスタに関し、特にライト
リ−・ドープト・ドレイン（Ｌｌｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ １以下ではＬＤＤと称する）構造を有
するこの種電界効果トランジスタ（以下ではＬＤＤトラ
ンジスタと称する）に関する。
を持つＭＯＳ電界効果トランジスタに関し、特にライト
リ−・ドープト・ドレイン（Ｌｌｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ １以下ではＬＤＤと称する）構造を有
するこの種電界効果トランジスタ（以下ではＬＤＤトラ
ンジスタと称する）に関する。
従来のＬＤ・Ｄトランジスタは、絶縁物からなるサイド
ウオールスペーサの下の半導体基板表面に低濃度のソー
ス拳ドレイン層を有し、その両（１１１１に高濃度のソ
ース・ドレイン層を設けている。高濃度ソース・ドレイ
ン層の表面はサイドウオールスペーサの外側にあり、ソ
ース・ドレイン電極が接続されている。低濃度ドレイン
層をサイドウオールスペーサの下に設ける理由は、ホッ
トキャリアの悪影響を防止するためである。もしも低濃
度ドレイン層か設けられていないと、ゲート電極直下の
ドレイン近傍に電界集中が起ってホットキャリアを発生
させ、そのホットキャリアがゲート絶縁膜に注入されて
トランジスタのスレッショルド電圧を変動させる。低濃
度ドレイン層を設けると、電界のピークがサイドウオー
ルスペーサの下に移り、ホットキャリアのゲート絶［１
への注入が抑制され、ＬＤＤトランジスタのスレッショ
ルド電圧の変動が防止できる。
ウオールスペーサの下の半導体基板表面に低濃度のソー
ス拳ドレイン層を有し、その両（１１１１に高濃度のソ
ース・ドレイン層を設けている。高濃度ソース・ドレイ
ン層の表面はサイドウオールスペーサの外側にあり、ソ
ース・ドレイン電極が接続されている。低濃度ドレイン
層をサイドウオールスペーサの下に設ける理由は、ホッ
トキャリアの悪影響を防止するためである。もしも低濃
度ドレイン層か設けられていないと、ゲート電極直下の
ドレイン近傍に電界集中が起ってホットキャリアを発生
させ、そのホットキャリアがゲート絶縁膜に注入されて
トランジスタのスレッショルド電圧を変動させる。低濃
度ドレイン層を設けると、電界のピークがサイドウオー
ルスペーサの下に移り、ホットキャリアのゲート絶［１
への注入が抑制され、ＬＤＤトランジスタのスレッショ
ルド電圧の変動が防止できる。
しかしながら、電界のピークがサイドウオールスペーサ
の下に存在するＬＤＤトランジスタにおいては、ホット
キャリアがサイドウオールスペーサに注入されることに
なり、その結果、トランジスタのトランスコンダクタン
ス（ｇｌ）の時間経過にともなう劣化が除徐にではなく
初期に急激に起るという不都合な現象が生ずる。これを
防ぐために低濃度ドレイン層の不純物濃度をやや高くし
て電界のピークをゲート電極直下の方へ動かそうとする
と、先に述べたスレッショルド電圧の変動が生じてしま
う。
の下に存在するＬＤＤトランジスタにおいては、ホット
キャリアがサイドウオールスペーサに注入されることに
なり、その結果、トランジスタのトランスコンダクタン
ス（ｇｌ）の時間経過にともなう劣化が除徐にではなく
初期に急激に起るという不都合な現象が生ずる。これを
防ぐために低濃度ドレイン層の不純物濃度をやや高くし
て電界のピークをゲート電極直下の方へ動かそうとする
と、先に述べたスレッショルド電圧の変動が生じてしま
う。
なお、ＰチャンネルＭＯＳ）ランジスタにおいては電界
集中によるホットキャリアの影響はＮチャンネルＭＯＳ
トランジスタよりも小さいので、従来のＣ−ＭＯＳ集積
回路ではＮチャンネルＭＯＳトランジスタだけをＬ Ｄ
Ｄ ｔＪ造とし、ＰチャンネルＭＯＳ）ランジスタは
ＬＤＤ構造を採用していなかった。ＰチャンネルＭＯＳ
）ランジスタをもＬＤＤ構造にする方が信頼性を向上さ
せるのに宵利であるが、従来のＣ−ＭＯＳ集積回路では
フォトリソグラフィー工程を追加しなければならないの
で、採用が困難であった。
集中によるホットキャリアの影響はＮチャンネルＭＯＳ
トランジスタよりも小さいので、従来のＣ−ＭＯＳ集積
回路ではＮチャンネルＭＯＳトランジスタだけをＬ Ｄ
Ｄ ｔＪ造とし、ＰチャンネルＭＯＳ）ランジスタは
ＬＤＤ構造を採用していなかった。ＰチャンネルＭＯＳ
）ランジスタをもＬＤＤ構造にする方が信頼性を向上さ
せるのに宵利であるが、従来のＣ−ＭＯＳ集積回路では
フォトリソグラフィー工程を追加しなければならないの
で、採用が困難であった。
従って本発明の目的は、ホットキャリアの悪影響を抑制
することのできるＬＤＤＩ−ランジスタの構造を提供す
ることにある。
することのできるＬＤＤＩ−ランジスタの構造を提供す
ることにある。
本発明の他の目的は、ＰチャンネルＭＯＳ）ランジスタ
をもＬＤＤ ）ランジスタ構造としやすいＣ−ＭＯＳ半
導体集積回路の構造を提供することにある。
をもＬＤＤ ）ランジスタ構造としやすいＣ−ＭＯＳ半
導体集積回路の構造を提供することにある。
本発明の更に他の目的は、ＬＤＤ構造のＰチャンネルＭ
ＯＳトランジスタとホットキャリアのサイドウオールス
ペーサへの注入を抑制しうるＬＤＤ構造のＮチャンネル
ＭＯＳ）ランジスタとを有するＣ−ＭＯＳ半導体集積回
路を提供することにある。
ＯＳトランジスタとホットキャリアのサイドウオールス
ペーサへの注入を抑制しうるＬＤＤ構造のＮチャンネル
ＭＯＳ）ランジスタとを有するＣ−ＭＯＳ半導体集積回
路を提供することにある。
本発明のＬＤＤ トランジスタは、低濃度ドレイン層の
表面部分のうちチャンネル側、すなわちゲート電極側、
の端部を除く部分にドレイン層とは反対導電型の不純物
領域を設けたことを特徴とする。換言すれば、サイドウ
オールスペーサ直下の半導体基板表面にド１／イン層と
は反対導電型の不純物領域を形成し、この反対導電型不
純物領域の側面、特にゲート電極側の側面、と底面とを
とり囲むように低濃度ドレイン層を設け、サイドウオー
ルスペーサの外側に概略一致して反対導電型不純物領域
に接しかつ低濃度ドレイン層に接続するように高濃度ド
レイン層を形成したことを本発明は特徴とする。
表面部分のうちチャンネル側、すなわちゲート電極側、
の端部を除く部分にドレイン層とは反対導電型の不純物
領域を設けたことを特徴とする。換言すれば、サイドウ
オールスペーサ直下の半導体基板表面にド１／イン層と
は反対導電型の不純物領域を形成し、この反対導電型不
純物領域の側面、特にゲート電極側の側面、と底面とを
とり囲むように低濃度ドレイン層を設け、サイドウオー
ルスペーサの外側に概略一致して反対導電型不純物領域
に接しかつ低濃度ドレイン層に接続するように高濃度ド
レイン層を形成したことを本発明は特徴とする。
本発明の構造によれば、反対導電型不純物領域の存在に
よって低濃度ドレイン層が半導体基板の表面から離れて
深い所に位置するため、電界のピークが表面から深い所
に存在するようになり、ホットキャリアのサイドウオー
ルスペーサへの注入が抑制される。その結果、ＬＤＤ特
有の劣化が起らなくなる。
よって低濃度ドレイン層が半導体基板の表面から離れて
深い所に位置するため、電界のピークが表面から深い所
に存在するようになり、ホットキャリアのサイドウオー
ルスペーサへの注入が抑制される。その結果、ＬＤＤ特
有の劣化が起らなくなる。
電界集中は主としてドレイン層側に生じるのでソース層
には低濃度層や本発明による反対導電型不純物領域は設
けなくてもよい。しかしながら、ソース層にこれらを設
けないと製造プロセス上フォトリソグラフィー工程が増
える。従ってソース層にこれらを設けることによってフ
ォトリソグラフィー工程の増加を防ぐのも好ましい。本
発明はＮチャンネルＭＯＳ）ランジスタにもＰチャンネ
ルＭＯＳトランジスタにも適用できるが、Ｃ−Ｍｏ５集
積回路において問題がより深刻なＮチャンネルＭＯＳ）
ランジスタの方に本発明を適用するのが好ましい。その
場合には、ＰチャンネルＭＯＳトランジスタをＬＤＤ構
造とすることをフォトリソグラフィー工程の増加なしに
達成できるという利点がある。
には低濃度層や本発明による反対導電型不純物領域は設
けなくてもよい。しかしながら、ソース層にこれらを設
けないと製造プロセス上フォトリソグラフィー工程が増
える。従ってソース層にこれらを設けることによってフ
ォトリソグラフィー工程の増加を防ぐのも好ましい。本
発明はＮチャンネルＭＯＳ）ランジスタにもＰチャンネ
ルＭＯＳトランジスタにも適用できるが、Ｃ−Ｍｏ５集
積回路において問題がより深刻なＮチャンネルＭＯＳ）
ランジスタの方に本発明を適用するのが好ましい。その
場合には、ＰチャンネルＭＯＳトランジスタをＬＤＤ構
造とすることをフォトリソグラフィー工程の増加なしに
達成できるという利点がある。
本発明の他の態様によれば、半導体基板のＰ型の部分に
形成されたＮチャンネルＭＯＳ）ランジスタと半導体基
板のＮ型の部分に形成されたＰチャンネルＭＯＳトラン
ジスタとを含むＣ−ＭＯ３半導体集積回路が提供される
。ＮチャンネルＭＯＳトランジスタは、半導体基板のＰ
型部分に間隔を置いて形成されたＮ型のソース層および
ドレイン層と、これらＮ型のソース層およびドレイン層
の内側にそれぞれ接続し半導体基板のＰ型部分表面のチ
ャンネル領域を介して向き合いＮ型のソース層およびド
レイン層よりも浅くかつ不純物濃度が薄く形成されたＮ
−型のソース層およびドレイン層と、これらＮ−型のソ
ース層およびドレイン層の表面の一部にチャンネル領域
とは離間するようにそれぞれ形成されたＰ−型の領域と
、半導体基板のＰ型部分表面のチャンネル領域上にゲー
ト絶縁膜を介して設けられたゲート電極と、このゲート
電極の両側の側壁に接しＰ−型の領域の上方に形成され
た絶縁物のサイドウオールスペーサとを有し、Ｐチャン
ネルＭＯＳ）ランジスタは、半導体基板のＮ型部分に間
隔を置いて形成されたＰ型のソース層およびドレイン層
と、これらＰ型のソース層およびドレイン層の内側にそ
れぞれ接続し半導体基板のＮ動部分表面のチャンネル領
域を介して向き合いＰ型のソース層およびドレイン層よ
りも浅くかつ不純物濃度が薄く形成されたＰ−型のソー
ス層およびドレイン層と、半導体基板のＮ型部分表面の
チャンネル領域上にゲート絶縁膜を介して設けられたゲ
ート電極と、このゲート電極の両側の側壁に接しＰ−型
のソース層およびドレイン層上方に形成された絶縁物の
サイドウオールスペーサとを有する。
形成されたＮチャンネルＭＯＳ）ランジスタと半導体基
板のＮ型の部分に形成されたＰチャンネルＭＯＳトラン
ジスタとを含むＣ−ＭＯ３半導体集積回路が提供される
。ＮチャンネルＭＯＳトランジスタは、半導体基板のＰ
型部分に間隔を置いて形成されたＮ型のソース層および
ドレイン層と、これらＮ型のソース層およびドレイン層
の内側にそれぞれ接続し半導体基板のＰ型部分表面のチ
ャンネル領域を介して向き合いＮ型のソース層およびド
レイン層よりも浅くかつ不純物濃度が薄く形成されたＮ
−型のソース層およびドレイン層と、これらＮ−型のソ
ース層およびドレイン層の表面の一部にチャンネル領域
とは離間するようにそれぞれ形成されたＰ−型の領域と
、半導体基板のＰ型部分表面のチャンネル領域上にゲー
ト絶縁膜を介して設けられたゲート電極と、このゲート
電極の両側の側壁に接しＰ−型の領域の上方に形成され
た絶縁物のサイドウオールスペーサとを有し、Ｐチャン
ネルＭＯＳ）ランジスタは、半導体基板のＮ型部分に間
隔を置いて形成されたＰ型のソース層およびドレイン層
と、これらＰ型のソース層およびドレイン層の内側にそ
れぞれ接続し半導体基板のＮ動部分表面のチャンネル領
域を介して向き合いＰ型のソース層およびドレイン層よ
りも浅くかつ不純物濃度が薄く形成されたＰ−型のソー
ス層およびドレイン層と、半導体基板のＮ型部分表面の
チャンネル領域上にゲート絶縁膜を介して設けられたゲ
ート電極と、このゲート電極の両側の側壁に接しＰ−型
のソース層およびドレイン層上方に形成された絶縁物の
サイドウオールスペーサとを有する。
本発明の更に他の態様によれば、Ｃ−ＭＯＳ半導体集積
回路に用いるのに適したＮチャンネルＭＯＳトランジス
タの製造方法が提供される。この製造方法は、ゲート電
極を形成する工程と、ゲート電極に自己整合して第一の
Ｎ型不純物を半導体基板のＰ型部分の表面に導入する工
程と、引続きＰ型不純物を第一のＮ型不純物を導入した
のと同じ部分からＰ型部分に達しないように導入する工
程と、ゲート電極の両側壁部にサイドウオールスペーサ
を形成する工程と、サイドウオールスペーサに対して自
己整合して第二のＮ型不純物を第一のＮ型不純物を導入
した部分の一部に導入する工程とを含む。
回路に用いるのに適したＮチャンネルＭＯＳトランジス
タの製造方法が提供される。この製造方法は、ゲート電
極を形成する工程と、ゲート電極に自己整合して第一の
Ｎ型不純物を半導体基板のＰ型部分の表面に導入する工
程と、引続きＰ型不純物を第一のＮ型不純物を導入した
のと同じ部分からＰ型部分に達しないように導入する工
程と、ゲート電極の両側壁部にサイドウオールスペーサ
を形成する工程と、サイドウオールスペーサに対して自
己整合して第二のＮ型不純物を第一のＮ型不純物を導入
した部分の一部に導入する工程とを含む。
次に本発明をその実施例について図面を用いて説明する
。
。
第１図ＧおよびＨを参照すると、本発明の第一の実施例
によるＣ−ＭＯＳ半導体積回路は素子分離絶縁層２でと
り囲まれたＰ型半導体基板１の矩形の表面領域（活性領
域）に形成されたＮチャンネルＭＯＳトランジスタＮＭ
ＯＳＴと、Ｐ型半導体基板１内に設けられたＮウェル１
１の素子分離絶縁層２でとり囲まれた矩形の表面領域（
活性領域）に形成されたＰチャンネルＭＯＳ）ランジス
タＰＭＯＳＴとを含んでいる。他の素子は説明を簡素に
するため図示を省略している。
によるＣ−ＭＯＳ半導体積回路は素子分離絶縁層２でと
り囲まれたＰ型半導体基板１の矩形の表面領域（活性領
域）に形成されたＮチャンネルＭＯＳトランジスタＮＭ
ＯＳＴと、Ｐ型半導体基板１内に設けられたＮウェル１
１の素子分離絶縁層２でとり囲まれた矩形の表面領域（
活性領域）に形成されたＰチャンネルＭＯＳ）ランジス
タＰＭＯＳＴとを含んでいる。他の素子は説明を簡素に
するため図示を省略している。
ＮチャンネルＭＯＳ）ランジスタＮＭＯＳＴはＰ型半導
体基板１の活性領域の両端に間隔を置いて形成された高
濃度Ｎ型ドレイン層５−２および高濃度Ｎ型ソース層６
−２と、これらの層５−２および６−２の内側にそれぞ
れ接続し半導体基板１の活性領域内のチャンネル領域９
を介して向き合い高濃度Ｎ型のドレイン層５−２および
ソース層６−２よりも浅くかつ不純物濃度が薄（形成さ
れたＮ−型のドレイン層５−１およびソース層６−１と
、これらＮ−型ドレイン層・ソース層５−１・６−１の
表面の一部にチャンネル領域９とは離間するようにそれ
ぞれ形成されたＰ−型の領域７−１および８−１とを有
している。チャンネル領域９上にはゲート絶縁膜１２を
介してゲート電極３が設けられ、このゲート電極３の両
側の側壁に接しかつＰ−型の領域７−１および８−１の
上方にそれぞれ絶縁物のサイドウオールスペーサ４が形
成されている。一方ＰチャンネルＭＯＳ）ランジスタＰ
ＭＯＳＴは、Ｎウェル１１の活性領域の両端に形成され
た高濃度Ｐ型ドレイン層１５−２および高濃度Ｎ型ソー
ス層１Ｂ−２と、これらの層１５−２および１６−２の
内側にそれぞれ接続しＮウェル１１の活性領域のチャン
ネル領域１９を介して向き合っているＰ−型のドレイン
層１５−１およびソースＥ１Ｂ−１とを有している。
体基板１の活性領域の両端に間隔を置いて形成された高
濃度Ｎ型ドレイン層５−２および高濃度Ｎ型ソース層６
−２と、これらの層５−２および６−２の内側にそれぞ
れ接続し半導体基板１の活性領域内のチャンネル領域９
を介して向き合い高濃度Ｎ型のドレイン層５−２および
ソース層６−２よりも浅くかつ不純物濃度が薄（形成さ
れたＮ−型のドレイン層５−１およびソース層６−１と
、これらＮ−型ドレイン層・ソース層５−１・６−１の
表面の一部にチャンネル領域９とは離間するようにそれ
ぞれ形成されたＰ−型の領域７−１および８−１とを有
している。チャンネル領域９上にはゲート絶縁膜１２を
介してゲート電極３が設けられ、このゲート電極３の両
側の側壁に接しかつＰ−型の領域７−１および８−１の
上方にそれぞれ絶縁物のサイドウオールスペーサ４が形
成されている。一方ＰチャンネルＭＯＳ）ランジスタＰ
ＭＯＳＴは、Ｎウェル１１の活性領域の両端に形成され
た高濃度Ｐ型ドレイン層１５−２および高濃度Ｎ型ソー
ス層１Ｂ−２と、これらの層１５−２および１６−２の
内側にそれぞれ接続しＮウェル１１の活性領域のチャン
ネル領域１９を介して向き合っているＰ−型のドレイン
層１５−１およびソースＥ１Ｂ−１とを有している。
これらの層１５−１および１６−１は高濃度Ｐ型ドレイ
ンＪ１１１５−２およびソースＥ１８−２よりも浅くか
つ不純物濃度が薄い。チャンネル領域１９の上にゲート
絶縁膜１２を介してゲート電極１３が設けられ、ゲート
電極１３の両側壁に接してＰ−型のドレインｆｆ１５−
１およびソース層１６−１の上方に絶縁物のサイドウオ
ールスペーサ１４が形成されている。
ンＪ１１１５−２およびソースＥ１８−２よりも浅くか
つ不純物濃度が薄い。チャンネル領域１９の上にゲート
絶縁膜１２を介してゲート電極１３が設けられ、ゲート
電極１３の両側壁に接してＰ−型のドレインｆｆ１５−
１およびソース層１６−１の上方に絶縁物のサイドウオ
ールスペーサ１４が形成されている。
ＮチャンネルＭＯＳトランジスタのＫｔｍ度ソース層θ
−２には接地配線４２が接続され、ＰチャンネルＭＯＳ
トランジスタの高濃度ソース層１θ−２には電源配線４
４が接続されている。両トランジスタの高濃度ドレイン
層５−２および１５−２には出力線４３が共通に接続さ
れている。両トランジスタのゲート電極３および１３は
図示しない場所で入力線に共通に接続されている。こう
して両トランジスタはＣ−ＭＯＳインバータ回路を構成
している。
−２には接地配線４２が接続され、ＰチャンネルＭＯＳ
トランジスタの高濃度ソース層１θ−２には電源配線４
４が接続されている。両トランジスタの高濃度ドレイン
層５−２および１５−２には出力線４３が共通に接続さ
れている。両トランジスタのゲート電極３および１３は
図示しない場所で入力線に共通に接続されている。こう
して両トランジスタはＣ−ＭＯＳインバータ回路を構成
している。
第１図Ａ −Ｈを参照して、第一の実施例のＣ−ＭＯＳ
半導体積回路の製造工程を説明する。
半導体積回路の製造工程を説明する。
第１図Ａを参照すると、ボロンをｌＸ１０１８ｃｍ−０
の濃度で含むＰ型シリコン基板ｌに公知の方法でＮウェ
ル１１を形成する。Ｎウェル１１はリンをｌＸ１０１７
ｃｍ−’の濃度で含み深さは４μｃｍである。シリコン
パ板１の表面には活性領域を除き二酸化シリコンの素子
分離絶縁層２が４，０００人の厚さで形成されている。
の濃度で含むＰ型シリコン基板ｌに公知の方法でＮウェ
ル１１を形成する。Ｎウェル１１はリンをｌＸ１０１７
ｃｍ−’の濃度で含み深さは４μｃｍである。シリコン
パ板１の表面には活性領域を除き二酸化シリコンの素子
分離絶縁層２が４，０００人の厚さで形成されている。
活性領域の表面には二酸化シリコンのゲート絶縁膜１２
が２００人の厚さで形成されている。活性領域の中央部
のケート絶縁膜１２上にはノンドープのポリシリコン層
３および１３が設けられている。このポリシリコン層３
および１３はゲート電極となるものであり、厚さは３，
０００人、幅すなわちチャンネル長は０．８μｃｍであ
る。 次に第１図Ｂに示すように、ＰチャンネルＭＯＳ
）ランジスタとなる部分の活性領域をフォトレジスト２
１で覆い、ＮチャンネルＭＯＳトランジスタとなる部分
の活性領域にリン（Ｐ＋）をイオン注入する。このイオ
ン注入は、ゲート電極３と素子分離絶縁層２とをマスク
としてこれら部分３および２に自己整合した領域５−１
．８−１を形成するために行なわれ、ドーズ量はＩＸＩ
ＯＩ３ａｍ−”程度で、５０から８０ＫｅＶで行なわれ
る。フォトレジスト２１を除去し、不純物活性化のため
の熱処理を９０００で１時間行なう。この結果、不純物
濃度が５Ｘ １０ ”ｃ ｍ””から８Ｘ１０”ｃｍ−
３の低濃度ソース・ドレイン層８−１．５−１が活性領
域にゲート電極３に自己整合して形成される。これらの
層の深さは０．２μｃｍであるが、比較的高いエネルギ
ー（５０から８０ＫｅＶ）でイオン注入することによっ
て濃度のピークが深い領域にできるようにする。この例
では、濃度のピークの深さは６００人である。
が２００人の厚さで形成されている。活性領域の中央部
のケート絶縁膜１２上にはノンドープのポリシリコン層
３および１３が設けられている。このポリシリコン層３
および１３はゲート電極となるものであり、厚さは３，
０００人、幅すなわちチャンネル長は０．８μｃｍであ
る。 次に第１図Ｂに示すように、ＰチャンネルＭＯＳ
）ランジスタとなる部分の活性領域をフォトレジスト２
１で覆い、ＮチャンネルＭＯＳトランジスタとなる部分
の活性領域にリン（Ｐ＋）をイオン注入する。このイオ
ン注入は、ゲート電極３と素子分離絶縁層２とをマスク
としてこれら部分３および２に自己整合した領域５−１
．８−１を形成するために行なわれ、ドーズ量はＩＸＩ
ＯＩ３ａｍ−”程度で、５０から８０ＫｅＶで行なわれ
る。フォトレジスト２１を除去し、不純物活性化のため
の熱処理を９０００で１時間行なう。この結果、不純物
濃度が５Ｘ １０ ”ｃ ｍ””から８Ｘ１０”ｃｍ−
３の低濃度ソース・ドレイン層８−１．５−１が活性領
域にゲート電極３に自己整合して形成される。これらの
層の深さは０．２μｃｍであるが、比較的高いエネルギ
ー（５０から８０ＫｅＶ）でイオン注入することによっ
て濃度のピークが深い領域にできるようにする。この例
では、濃度のピークの深さは６００人である。
次に第１図Ｃに示すように、Ｎチャンネル、Ｐチャンネ
ル両ＭＯＳトランジスタ予定部の活性領域にＢＦａ”イ
オンを１０から２０ＫｅＶの低エネルギーで、ドーズ量
ｌＸｌ０”ｃｍ−”で注入し、８５０”Ｃで１時間の熱
処理を行なって、ＮチャンネルＭＯＳ）ランジスタの低
濃度ドレイン−ソースｆｆ１５−１．８−１の表面部に
深さがＯ０１μｃｍで不純物濃度がｌＸｌ０′８ｃｍ’
″３のＰ型拡散ｆｆ７−１．８−１をそれぞれ形成する
。同時に、ボウエル１１の活性領域表面にＰチャンネル
ＭＯＳトランジスタの低濃度ドレイン−ソース層となる
Ｐ全拡散Ｊｉ！１１５−１．１６−１が形成される。
ル両ＭＯＳトランジスタ予定部の活性領域にＢＦａ”イ
オンを１０から２０ＫｅＶの低エネルギーで、ドーズ量
ｌＸｌ０”ｃｍ−”で注入し、８５０”Ｃで１時間の熱
処理を行なって、ＮチャンネルＭＯＳ）ランジスタの低
濃度ドレイン−ソースｆｆ１５−１．８−１の表面部に
深さがＯ０１μｃｍで不純物濃度がｌＸｌ０′８ｃｍ’
″３のＰ型拡散ｆｆ７−１．８−１をそれぞれ形成する
。同時に、ボウエル１１の活性領域表面にＰチャンネル
ＭＯＳトランジスタの低濃度ドレイン−ソース層となる
Ｐ全拡散Ｊｉ！１１５−１．１６−１が形成される。
このイオン注入は、ゲート電極３，１３と素子分離絶縁
層２とをマスクとして行なわれ、ＮチャンネルＭＯＳ）
ランジスタ部分では低濃度ドレインーソース層形成のた
めのイオン注入と同一のマスクが用いられる。従って、
フォトリソグラフィー工程は不要である。Ｐ型拡散層？
−１，８−１はゲート電極３に自己整合して形成される
が、低濃度ドレイン・ソース層５−１． θ−１が拡散
によって拡大するので、それらの内部に止まっておりｆ
ｉ終的にチャンネル領域９とは低濃度ドレイン・ソース
層５−１．８−１の残部表面領域によって０．０７μｃ
ｍ＠間する。Ｐ型低濃度ドレイン・ソース層１５−１．
ｔｅ−ｔもゲート電極１３に自己整合する。この工程の
イオン注入は低エネルギーで行い、表面から浅い領域に
Ｐ型拡散層７−１．８−１が形成されるようにした。
層２とをマスクとして行なわれ、ＮチャンネルＭＯＳ）
ランジスタ部分では低濃度ドレインーソース層形成のた
めのイオン注入と同一のマスクが用いられる。従って、
フォトリソグラフィー工程は不要である。Ｐ型拡散層？
−１，８−１はゲート電極３に自己整合して形成される
が、低濃度ドレイン・ソース層５−１． θ−１が拡散
によって拡大するので、それらの内部に止まっておりｆ
ｉ終的にチャンネル領域９とは低濃度ドレイン・ソース
層５−１．８−１の残部表面領域によって０．０７μｃ
ｍ＠間する。Ｐ型低濃度ドレイン・ソース層１５−１．
ｔｅ−ｔもゲート電極１３に自己整合する。この工程の
イオン注入は低エネルギーで行い、表面から浅い領域に
Ｐ型拡散層７−１．８−１が形成されるようにした。
次に、シリコン酸化膜をＣＶＤ法によって２゜０００か
ら３，０００人彼着し、公知の異方性全面エツチングを
行なう事により、第１図りに示すように、サイドウオー
ルスペーサ４，１４をゲート電極３，１３の両側面にそ
れぞれ形成した。これらのサイドウオールスペーサ４．
１４の幅は、２．０００から３，０００人である。その
後、第１図Ｅに示すように、ＰチャンネルＭＯＳ）ラン
ジスタ部をフォトレジスト２２で覆い、砒素（Ａｓ”）
イオンを５０ＫｅＶのエネルギーで注入する。この時は
ゲート電極３だけでなくサイドウオールスペーサ４もマ
スクとなり、活性領域の両端部に高濃度Ｎ型ドレインー
ソース領域５−２．８−２がサイドウオールスペーサ４
と素子分離絶縁膜２とに自己整合して形成される。熱処
理の結果、高濃度ドレイン・ソース領域５−２．８−２
の深さは０．３μｃｍｓ不純物濃度はｌＸｌ０”ｃｍ−
’になる。
ら３，０００人彼着し、公知の異方性全面エツチングを
行なう事により、第１図りに示すように、サイドウオー
ルスペーサ４，１４をゲート電極３，１３の両側面にそ
れぞれ形成した。これらのサイドウオールスペーサ４．
１４の幅は、２．０００から３，０００人である。その
後、第１図Ｅに示すように、ＰチャンネルＭＯＳ）ラン
ジスタ部をフォトレジスト２２で覆い、砒素（Ａｓ”）
イオンを５０ＫｅＶのエネルギーで注入する。この時は
ゲート電極３だけでなくサイドウオールスペーサ４もマ
スクとなり、活性領域の両端部に高濃度Ｎ型ドレインー
ソース領域５−２．８−２がサイドウオールスペーサ４
と素子分離絶縁膜２とに自己整合して形成される。熱処
理の結果、高濃度ドレイン・ソース領域５−２．８−２
の深さは０．３μｃｍｓ不純物濃度はｌＸｌ０”ｃｍ−
’になる。
次に、第１図Ｆに示すように、Ｎチャンネル間Ｏ８）ラ
ンジスタ部をフォトレジスト２３で覆って５０ＫｅＶの
エネルギーでＢＦ、”イオンを注入する。この場合もゲ
ート電極１３およびサイドウオールスペーサ１４と素子
分離膜２とがマスクとなり、不純物濃度が約Ｉ Ｘ １
０”ｃ ｍ−’で深さが０．４μｃｍの高濃度Ｐ型ドレ
イン・ソース層１５−２．１８−２がＮウェル１１の活
性領域の両端部にサイドウオールスペーサ１４と素子分
離膜２とに自己整合して形成される。
ンジスタ部をフォトレジスト２３で覆って５０ＫｅＶの
エネルギーでＢＦ、”イオンを注入する。この場合もゲ
ート電極１３およびサイドウオールスペーサ１４と素子
分離膜２とがマスクとなり、不純物濃度が約Ｉ Ｘ １
０”ｃ ｍ−’で深さが０．４μｃｍの高濃度Ｐ型ドレ
イン・ソース層１５−２．１８−２がＮウェル１１の活
性領域の両端部にサイドウオールスペーサ１４と素子分
離膜２とに自己整合して形成される。
最後に、第１図Ｇに示すように、眉間絶縁膜３２で全表
面を覆い、高濃度ドレイン・ソース層５−２．６−２．
１５−２．１８−２の一部表面を露出させるようにコン
タクト用の穴を層間絶縁膜３２にあけ、アルミニウムに
よって配線４２，４３．４４が形成される。
面を覆い、高濃度ドレイン・ソース層５−２．６−２．
１５−２．１８−２の一部表面を露出させるようにコン
タクト用の穴を層間絶縁膜３２にあけ、アルミニウムに
よって配線４２，４３．４４が形成される。
この実施例によれば、Ｎチャンネル間Ｏ８）ランジスタ
においてサイドウオールスペーサ４がＰ型拡散層７−１
によってＮ−型ドレイン１ｊＪ５−１５−２から隔てら
れているので、ホットキャリアのサイドウオールスペー
サへの注入が少なくなり、従来生じていたようなトラン
スコンダクタンスの初期の劣化が起らなくなった。その
結果、トランジスタの信顆性が向上した。また、この実
施例のようにＣ−ＭＯＳ集積回路のＬＤＤ構造のＮチャ
ンネルＭＯＳトランジスタに本発明を適用した場合、Ｐ
チャンネルＭＯＳ）ランジスタをもＬＤＤ構造とするこ
とが、第１図Ｃの工程の追加によって可能になる。換言
すれば、フォトリソグラフィ工程を追加せずに可能にな
る。
においてサイドウオールスペーサ４がＰ型拡散層７−１
によってＮ−型ドレイン１ｊＪ５−１５−２から隔てら
れているので、ホットキャリアのサイドウオールスペー
サへの注入が少なくなり、従来生じていたようなトラン
スコンダクタンスの初期の劣化が起らなくなった。その
結果、トランジスタの信顆性が向上した。また、この実
施例のようにＣ−ＭＯＳ集積回路のＬＤＤ構造のＮチャ
ンネルＭＯＳトランジスタに本発明を適用した場合、Ｐ
チャンネルＭＯＳ）ランジスタをもＬＤＤ構造とするこ
とが、第１図Ｃの工程の追加によって可能になる。換言
すれば、フォトリソグラフィ工程を追加せずに可能にな
る。
第２図Ｃを参照すると、本発明の第二の実施例によるＣ
−ＭＯＳ半導体集積回路は、第一の実施例の構造に対し
て第二のＰ型拡散層７−２．８−２を付加したものであ
る。第二のＰ型拡散層７−２．８−２は低濃度Ｎ型ドレ
イン働ソース層５−１．８−１のチャンネル領域９に面
する側面と底面に接してそれぞれ設けられており、その
深さは０．３ ａ ｃ ｍｚ不純物濃度はｌＸｌ０”Ｃ
ｍ−’程度である。
−ＭＯＳ半導体集積回路は、第一の実施例の構造に対し
て第二のＰ型拡散層７−２．８−２を付加したものであ
る。第二のＰ型拡散層７−２．８−２は低濃度Ｎ型ドレ
イン働ソース層５−１．８−１のチャンネル領域９に面
する側面と底面に接してそれぞれ設けられており、その
深さは０．３ ａ ｃ ｍｚ不純物濃度はｌＸｌ０”Ｃ
ｍ−’程度である。
第２図Ａ−Ｃを参照して第二の実施例の製造方法を説明
する。まず第１図Ａの構造を作成し、それに対して第２
図Ａに示すように比較的高い約１００ＫｅＶのエネルギ
ーでＢＦ２＋イオンを全面に注入し、Ｐ型拡散ｆｆ？−
２，８−２およびＰ型拡散層３５−１．３６−１をＰ型
半導体基板１の活性領域およびＮウェル１１の活性領域
にそれぞれ形成する。以下の工程は第一の実施例と同じ
で、第２図Ｂに示すように、ＰチャンネルＭＯＳ）ラン
ジスタ部をフォトレジスト３１で覆ってリンをＮチャン
ネルＭＯＳトランジスタ部にイオン注入し、Ｎ型低濃度
ドレイン・ソースＪｆｆ１５−１．６−１をＰ型拡散層
７−２．８−２内に形成する。次いで第一の実施例と同
様にＢＦ２“を全面イオン注入し、サイドウオールスペ
ーサ４，１４を設け、高濃度ドレイン・ソース層５−２
．６−２．１５−２．１８−２を形成して、第２図Ｃの
構成を得る。ここでＰチャンネルＭＯＳ）ランジスタの
Ｐ型低濃度ドレイン・ソース層１１５−１．１１６−１
は、第１図Ｇのそれら１５−１，１θ−１に比べて、第
２図ＡのＢＦ２＋イオン注入の分だけ濃度が濃くなって
いる。
する。まず第１図Ａの構造を作成し、それに対して第２
図Ａに示すように比較的高い約１００ＫｅＶのエネルギ
ーでＢＦ２＋イオンを全面に注入し、Ｐ型拡散ｆｆ？−
２，８−２およびＰ型拡散層３５−１．３６−１をＰ型
半導体基板１の活性領域およびＮウェル１１の活性領域
にそれぞれ形成する。以下の工程は第一の実施例と同じ
で、第２図Ｂに示すように、ＰチャンネルＭＯＳ）ラン
ジスタ部をフォトレジスト３１で覆ってリンをＮチャン
ネルＭＯＳトランジスタ部にイオン注入し、Ｎ型低濃度
ドレイン・ソースＪｆｆ１５−１．６−１をＰ型拡散層
７−２．８−２内に形成する。次いで第一の実施例と同
様にＢＦ２“を全面イオン注入し、サイドウオールスペ
ーサ４，１４を設け、高濃度ドレイン・ソース層５−２
．６−２．１５−２．１８−２を形成して、第２図Ｃの
構成を得る。ここでＰチャンネルＭＯＳ）ランジスタの
Ｐ型低濃度ドレイン・ソース層１１５−１．１１６−１
は、第１図Ｇのそれら１５−１，１θ−１に比べて、第
２図ＡのＢＦ２＋イオン注入の分だけ濃度が濃くなって
いる。
第二の実施例においては、Ｎ型低濃度ドレイン・ソース
層５−１．６−１をＰ型半導体基板１よりも高濃度のＰ
型拡散層７−２．８−２がとり囲んでいるので、ソース
・ドレイン間のバンチスルー耐圧が向上する。バンチス
ルー耐圧は、第１図Ｇの構造で８Ｖ以上だったのに対し
、１２Ｖ以上に向上した。従ってソース会ドレイン間の
寸法を短かくして、より微細なトランジスタを形成する
ことができる。
層５−１．６−１をＰ型半導体基板１よりも高濃度のＰ
型拡散層７−２．８−２がとり囲んでいるので、ソース
・ドレイン間のバンチスルー耐圧が向上する。バンチス
ルー耐圧は、第１図Ｇの構造で８Ｖ以上だったのに対し
、１２Ｖ以上に向上した。従ってソース会ドレイン間の
寸法を短かくして、より微細なトランジスタを形成する
ことができる。
以上説明したように本発明は、サイドウオールスペーサ
をｔ寺つＬ Ｄ Ｄ ＋ｆ＆造のＮチャンネルＭＯＳト
ランジスタにおいて、Ｐ型拡散層をサイドウォールスベ
ー・す直下のＮ−ドレイン層の表面部にチャンネル領域
とは離間して形成することにより、サイドウオールスペ
ーサと低不純物濃度トレイン層とを隔てることができ、
ホットキャリアのサイドウオールスペーサへの注入によ
るＬＤＤ特宵の劣化を防ぐことができる。
をｔ寺つＬ Ｄ Ｄ ＋ｆ＆造のＮチャンネルＭＯＳト
ランジスタにおいて、Ｐ型拡散層をサイドウォールスベ
ー・す直下のＮ−ドレイン層の表面部にチャンネル領域
とは離間して形成することにより、サイドウオールスペ
ーサと低不純物濃度トレイン層とを隔てることができ、
ホットキャリアのサイドウオールスペーサへの注入によ
るＬＤＤ特宵の劣化を防ぐことができる。
また本発明のトランジスタをＣ−ＭＯＳ半導体集積回路
のＮチャンネルＭＯＳトランジスタに適用すれば、Ｐチ
ャンネルＭＯＳトランジスタもフォ） ＩＪソグラフィ
ー工程の追加なしにＬ Ｄ Ｄ ＪＭ造にすることがで
きるという効果がある。
のＮチャンネルＭＯＳトランジスタに適用すれば、Ｐチ
ャンネルＭＯＳトランジスタもフォ） ＩＪソグラフィ
ー工程の追加なしにＬ Ｄ Ｄ ＪＭ造にすることがで
きるという効果がある。
第１図Ａ−Ｇは本発明の第一の実施例によるＣ−ＭＯＳ
半導体集積回路の製造工程毎の縦断面図である。 第１図Ｈは第１図ＧのＣ−ＭＯＳ半導体集積回路の平面
図である。 第２図Ａ−Ｃは本発明の第二の実施例によるＣ−ＭＯＳ
半導体集積回路の製造工程毎の縦断面図である。 １・・・Ｐ型半導体基板、２・・・素子分離絶縁層、３
．１３・・・ゲート電極、１１・・・Ｎウェル、２１゜
２２．２３．３１・・・フォトレジスト、４．１４・・
・サイドウオールスペーサ、５−１．６−１・・・Ｎ−
型ドレイン・ソース層、５−２． θ−２・・・Ｎ０
型ドレインやソース層、７−１．８−１．１５−１、ｔ
ｅ−ｉ・・・Ｐ型拡散層、７−２．８−２・・・第２の
Ｐ型拡散層、１５−２．１６−２・・・Ｐ０型ドレイン
φソース！、９．１９・・・チャンネル領域、１２・・
・ゲート絶縁膜。 Ｎｌ−、込π ｊツのＴ
半導体集積回路の製造工程毎の縦断面図である。 第１図Ｈは第１図ＧのＣ−ＭＯＳ半導体集積回路の平面
図である。 第２図Ａ−Ｃは本発明の第二の実施例によるＣ−ＭＯＳ
半導体集積回路の製造工程毎の縦断面図である。 １・・・Ｐ型半導体基板、２・・・素子分離絶縁層、３
．１３・・・ゲート電極、１１・・・Ｎウェル、２１゜
２２．２３．３１・・・フォトレジスト、４．１４・・
・サイドウオールスペーサ、５−１．６−１・・・Ｎ−
型ドレイン・ソース層、５−２． θ−２・・・Ｎ０
型ドレインやソース層、７−１．８−１．１５−１、ｔ
ｅ−ｉ・・・Ｐ型拡散層、７−２．８−２・・・第２の
Ｐ型拡散層、１５−２．１６−２・・・Ｐ０型ドレイン
φソース！、９．１９・・・チャンネル領域、１２・・
・ゲート絶縁膜。 Ｎｌ−、込π ｊツのＴ
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一導電型部分の表面に間隔を置いて形
成された反対導電型の第１のソース層および第１のドレ
イン層と、前記半導体基板の一導電型部分において前記
第１のソース層および前記第１のドレイン層の内側にそ
れぞれ接続し前記半導体基板の一導電型部分の表面領域
を介して向き合い前記第１のソース層および前記第１の
ドレイン層よりも浅くかつ不純物濃度が薄く形成された
前記反対導電型の第２のソース層および第２のドレイン
層と、前記第２のドレイン層の表面の一部に前記表面領
域とは離間するように形成された前記一導電型の領域と
、前記半導体基板の一導電型部分の前記表面領域上にゲ
ート絶縁膜を介して設けられたゲート電極と、前記ゲー
ト電極の両側の側壁に接して形成され前記第２のソース
層の上方および前記第２のドレイン層の上方であって前
記一導電型の領域の上方にそれぞれ位置する絶縁物のサ
イドウォールスペーサとを含むことを特徴とするＭＯＳ
電界効果トランジスタ。 ２、前記第２のソース層の表面の一部に前記表面領域と
は離間するように形成された前記一導電型の他の領域を
有することを特徴とする請求項１記載のＭＯＳ電界効果
トランジスタ。 ３、一導電型半導体基板の主表面にゲート絶縁膜を介し
て形成されたゲート電極と前記半導体基板の主表面にお
いて前記ゲート電極の両側にそれぞれ形成された反対導
電型ソース領域およびドレイン領域と前記ゲート電極の
少くとも両側の側壁部に設けられたサイドウォールスペ
ーサとを有するＭＯＳ電界効果トランジスタにおいて、
前記反対導電型ドレイン領域のうち前記サイドウォール
スペーサの直下の部分に前記一導電型の領域が形成され
、前記反対導電型ドレイン領域は前記一導電型の領域を
とり囲むように形成された第一の部分と前記サイドウォ
ールスペーサの外側に概略一致し前記一導電型の領域に
接するように形成された第二の部分とを有することを特
徴とするＭＯＳ電界効果トランジスタ。 ４、Ｐ型部分およびＮ型部分を有する半導体基板と、半
導体基板のＰ型部分に間隔を置いて形成されたＮ型の第
１のソース層およびドレイン層と、前記Ｎ型の第１のソ
ース層およびドレイン層の内側にそれぞれ接続し前記半
導体基板のＰ型部分の表面領域を介して向き合い前記Ｎ
型の第１のソース層およびドレイン層よりも浅くかつ不
純物濃度が薄く形成されたＮ型の第２のソース層および
ドレイン層と、前記Ｎ型の第２のソース層およびドレイ
ン層の表面の一部に前記表面領域とは離間するようにそ
れぞれ形成されたＰ型領域と、前記半導体基板のＰ型部
分の前記表面領域上にゲート絶縁膜を介して設けられた
第１のゲート電極と、前記第１のゲート電極の両側の側
壁に接し前記Ｐ型領域の上方にそれぞれ形成された絶縁
物の第１のサイドウォールスペーサと、前記半導体基板
のＮ型部分に間隔を置いて形成されたＰ型の第１のソー
ス層およびドレイン層と、前記Ｐ型の第１のソース層お
よびドレイン層の内側にそれぞれ接続し前記半導体基板
のＮ型部分の表面領域を介して向き合い前記Ｐ型の第１
のソース層およびドレイン層よりも浅くかつ不純物濃度
が薄く形成されたＰ型の第２のソース層およびドレイン
層と、前記半導体基板のＮ型部分の前記表面領域上にゲ
ート絶縁膜を介して設けられた第２のゲート電極と、前
記第２のゲート電極の両側の側壁に接し前記Ｐ型の第２
のソース層およびドレイン層上方にそれぞれ形成された
絶縁物の第２のサイドウォールスペーサとを含むことを
特徴とするＣ−ＭＯＳ半導体集積回路装置。 ５、半導体基板のＰ型領域の表面に第１のゲート絶縁膜
を設ける第１の工程と、前記第１のゲート絶縁膜上に第
１のゲート電極を形成する第２の工程と、前記第１のゲ
ート電極に自己整合して第１のＮ型不純物を前記半導体
基板のＰ型領域に導入する第３の工程と、引続き前記第
１のゲート電極に自己整合して第１のＰ型不純物を前記
第１のＮ型不純物を導入したのと同じ部分から前記Ｐ型
領域に達しないように導入する第４の工程と、前記第１
のゲート電極の両側壁部に第１のサイドウォールスペー
サを形成する第５の工程と、前記第１のサイドウォール
スペーサに対して自己整合して第２のＮ型不純物を前記
第１のＮ型不純物を導入した部分の一部に導入する第６
の工程とを含んでＮチャンネルＭＯＳ電界効果トランジ
スタを製造することを特徴とするＭＯＳ電界効果トラン
ジスタの製造方法。 ６、前記半導体基板のＰ型領域と異なる部分にＮ型領域
を設ける工程と、前記第１の工程と同時に前記Ｎ型領域
の表面に第２のゲート絶縁膜を設ける工程と、前記第２
の工程と同時に前記第２のゲート絶縁膜上に第２のゲー
ト電極を形成する工程と、前記第４の工程と同時に前記
第２のゲート電極に自己整合して前記第１のＰ型不純物
を前記半導体基板のＮ型領域に導入する工程と、前記第
５の工程と同時に前記第２のゲート電極の両側壁部に第
２のサイドウォールスペーサを形成する工程と、前記第
２のサイドウォールスペーサに対して自己整合して第２
のＰ型不純物を前記第１のＰ型不純物を導入した部分の
一部に導入する工程とを含んでＰチャンネルＭＯＳ電界
効果トランジスタを製造することを特徴とする請求項５
記載のＭＯＳ電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21896089 | 1989-08-24 | ||
| JP1-218960 | 1989-08-24 |
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|---|---|
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Family
ID=16728046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2216806A Pending JPH03155662A (ja) | 1989-08-24 | 1990-08-17 | Ｍｏｓ電界効果トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0414226B1 (ja) |
| JP (1) | JPH03155662A (ja) |
| DE (1) | DE69018734T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376182B1 (ko) * | 1996-07-31 | 2003-07-18 | 샤프 가부시키가이샤 | 절연게이트형전계효과트랜지스터및그의제조방법 |
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- 1990-08-22 EP EP90116095A patent/EP0414226B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100376182B1 (ko) * | 1996-07-31 | 2003-07-18 | 샤프 가부시키가이샤 | 절연게이트형전계효과트랜지스터및그의제조방법 |
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| EP0414226B1 (en) | 1995-04-19 |
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| EP0414226A2 (en) | 1991-02-27 |
| DE69018734D1 (de) | 1995-05-24 |
| DE69018734T2 (de) | 1995-10-26 |
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