JPH11297100A - 不揮発性半導体記憶装置およびその試験方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】デプリート状態の記憶素子（メモリセル）を正
確に検出して不良解析時間の短縮および歩留まりの向上
が可能な不揮発性半導体記憶装置およびその試験方法を
提供する。 【解決手段】 記憶素子のしきい値の高い状態は消去状
態に対応され、記憶素子のしきい値の低い状態はデータ
書込み状態に対応し、複数の記憶素子のソースが接続さ
れた共通ソース線に電圧切替手段を設け、デプリート試
験の際にデータ読出し時よりも高い例えば１Ｖのような
電圧を共通ソース線に供給し、選択ワード線には非選択
のワード線の０Ｖに対しデータ読出し時よりも低い例え
ば１．５Ｖのような電圧を印加するとともに、ビット線
はデータ読出し時よりも高い例えば２Ｖのような電位に
プリチャージさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置の試験方式さらには書込み後のしきい値が許容
レベル以下の記憶素子を検出する方式に適用して特に有
効な技術に関し、例えば複数の記憶情報を電気的に一括
消去可能な不揮発性記憶装置（以下、単にフラッシュメ
モリという）に利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、１個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、消去動作では、図５に示すように、
ソースおよびウェル領域を例えば０Ｖにし、コントロー
ゲートＣＧを１６Ｖのような高電圧にしてフローティン
グゲートＦＧに負電荷を注入してしきい値を高い状態
（論理“１”）にする。書き込み動作では、図４に示す
ように不揮発性記憶素子のドレイン電圧を例えば４Ｖ
（ボルト）にし、コントロールゲートＣＧが接続された
ワード線を例えば−１２Ｖにすることにより、フローテ
ィングゲートＦＧから電荷をドレイン領域へ引き抜い
て、しきい値電圧を低い状態（論理“０”）にする。こ
れにより１つの記憶素子に１ビットのデータを記憶させ
るようにしている。

【０００３】

【発明が解決しようとする課題】フラッシュメモリにお
いては、一旦すべての記憶素子のしきい値を例えば３．
３Ｖのような高いしきい値を有する消去状態にした後、
書込みデータに応じて選択された記憶素子に対して書込
みを行なうが、記憶素子の欠陥により正常な記憶素子で
は１．８〜２Ｖのしきい値になるはずの記憶素子のしき
い値が０Ｖ以下になってしまういわゆるデプリート状態
の記憶素子が発生することが知られている。従来かかる
書込み状態におけるしきい値の異常に低い不良ビットを
検出するためデプリート試験なるものが行われていた。

【０００４】しかしながら、図６に示すようなローカル
ビット線ＬＤＬとローカルソース線ＬＳＬとの間に複数
（例えば１２８個）の記憶素子が並列に接続され、ロー
カルビット線ＬＤＬは選択ＭＯＳＦＥＴ Ｑsdを介して
主ビット線ＢＬに、またローカルソース線ＬＳＬは選択
ＭＯＳＦＥＴ Ｑssを介して共通ソース線に接続される
ように構成されたフラッシュメモリにおける従来のデプ
リート試験は、選択ワード線を０．５Ｖ、非選択のワー
ド線を０Ｖにするとともに、主ビット線ＤＬを１Ｖにプ
リチャージし、共通ソース線を０Ｖに固定して行なって
いた。

【０００５】そのため、非選択のワード線に接続されて
いる記憶素子のうち一つでもしきい値が−０．２Ｖ以下
のものがあると電流パスが形成されてしまい、デプリー
ト状態の素子があることが検出されるものの、どの素子
においてデプリート状態が発生しているのか特定できな
い。その結果、不良解析時間が長くなったり、冗長回路
による不良ビットの予備ビットへの適切な置き換えによ
る歩留まりの向上が図れないという問題点があることが
明らかになった。

【０００６】この発明の目的は、デプリート状態の記憶
素子（メモリセル）を正確に検出して不良解析時間の短
縮および歩留まりの向上が可能な不揮発性半導体記憶装
置およびその試験方法を提供することにある。

【０００７】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。

【０００９】すなわち、ゲートとソースおよびドレイン
を有する記憶素子のしきい値を上記ゲート、ソースおよ
びドレインに印加する電圧を制御して変化させデータを
記憶させるように構成された不揮発性半導体記憶装置に
おいて、複数の記憶素子のソースが接続された共通ソー
ス線に電圧切替手段を設けておき、該電圧切替手段を制
御することによって前記共通ソース線に通常動作時より
も高い電圧を供給して所定の動作を行なって不良素子も
しくは不良箇所を特定するようにした。

【００１０】具体的には、複数の記憶素子のソースが接
続された共通ソース線に電圧切替手段を設けておき、デ
プリート試験の際に前記共通ソース線にはデータ読出し
時よりも高い電圧を供給可能に構成し、選択される記憶
素子のゲートが接続されたワード線にはデータ読出し時
よりも高い電圧を印加するとともに、記憶素子のドレイ
ンが接続されるビット線はデータ読出し時よりも高い電
位にプリチャージして読出し動作を行なうようにしたも
のである。

【００１１】さらに具体的には、記憶素子のしきい値の
高い状態は消去状態に対応され、上記記憶素子のしきい
値の低い状態はデータ書込み状態に対応されている不揮
発性半導体記憶装置において、複数の記憶素子のソース
が接続された共通ソース線に電圧切替手段を設けて、デ
プリート試験の際に前記共通ソース線にはデータ読出し
時よりも高い例えば１Ｖのような電圧を供給し、選択ワ
ード線には非選択のワード線の０Ｖに対してデータ読出
し時よりも低い例えば１．５Ｖのような電圧を印加する
とともに、ビット線はデータ読出し時よりも高い例えば
２Ｖのような電位にプリチャージさせるようにした。

【００１２】これによって、書込みによって記憶素子の
しきい値が０Ｖ以下にされたデプリート状態の記憶素子
が接続されたワード線の非選択レベルにより導通状態に
されるのを防止して、選択レベルにされた記憶素子がデ
プリート状態にあるときにのみビット線からソース線へ
電流が流れるようになって、デプリート状態の記憶素子
を正確に検出して不良解析時間を短縮できるようにする
とともに歩留まりの向上を図ることができる。

【００１３】また、上記デプリート試験の前にすべての
記憶素子を所定の単位で一括してしきい値の高い状態に
させた後、外部から供給される書込みデータに従ってす
べての記憶素子をしきい値の低い状態にさせるようにし
た。これによって、効率良くかつ正確にデプリート状態
の記憶素子を検出することができる。

【００１４】さらに、上記電圧切替手段を切り換えて通
常のデータ書込み時に記憶素子のドレインに印加される
電圧を記憶素子のソースに印加してしきい値を変化可能
に構成する。これによって、断線等によってビット線側
から選択記憶素子のドレインに所定の電圧（例えば４
Ｖ）を印加できないことによってしきい値が変化しなか
った場合にも、ソース側から電圧を印加することで書込
みを行なってしきい値が変化した場合には断線箇所等の
不良箇所を特定することができる。

【００１５】

【発明の実施の形態】以下、本発明をフラッシュメモリ
に適用した場合の実施例を図面を用いて説明する。

【００１６】図１には、本発明を適用したフラッシュメ
モリの一実施例が示されている。特に制限されないが、
図１に示されている各回路ブロックは、単結晶シリコン
のような１個の半導体チップ上に形成されている。

【００１７】図１において、１１は図４に示されている
ようなフローティングゲートを有するＭＯＳＦＥＴから
なる不揮発性記憶素子としてのメモリセルがマトリック
ス状に配置されたメモリアレイ、１２はメモリアレイ１
１から読み出された１セクタ分のデータを保持したり外
部から入力された書込みデータを保持するデータレジス
タ、１３は上記メモリアレイ１１とデータレジスタ１２
との間に設けられた書込みの際のデータ変換を行なう書
込み回路である。

【００１８】また、１４は外部から入力されたアドレス
信号を保持するアドレスレジスタ、１５はメモリアレイ
１１内のワード線の中から上記アドレスレジスタ１４に
取り込まれたアドレスに対応した１本のワード線を選択
するＸデコーダ、１６は外部からの書込みデータを上記
データレジスタ１２に順次転送したりデータレジスタ１
２に読み出されたデータを外部へ出力するためのＹアド
レス信号（ビット線選択信号）を生成するＹアドレスカ
ウンタである。上記Ｙアドレスカウンタ１６は、１セク
タの先頭アドレスから最終アドレスまでを順次更新し出
力する機能を有する。１７は生成されたＹアドレスをデ
コードして１セクタ内の１つのデータを選択するＹデコ
ーダ、１８はデータレジスタ１２に読み出されたデータ
を増幅して外部へ出力するメインアンプである。

【００１９】この実施例のフラッシュメモリは、特に制
限されないが、外部のＣＰＵ等から与えられるコマンド
を保持しそれをデコードするコマンドレジスタ＆デコー
ダ２１と、該コマンドレジスタ＆デコーダ２１のデコー
ド結果に基づいて当該コマンドに対応した処理を実行す
べくメモリ内部の各回路に対する制御信号を順次形成し
て出力する制御回路（シーケンサ）２２とを備えてお
り、コマンドが与えられるとそれを解読して自動的に対
応する処理を開始するように構成されている。

【００２０】上記制御回路２２は、例えばマイクロプロ
グラム方式のＣＰＵの制御部と同様に、コマンド（命
令）を実行するのに必要な一連のマイクロ命令群が格納
されたＲＯＭ（リードオンリメモリ）からなり、コマン
ドレジスタ＆デコーダ２１がコマンドに対応したマイク
ロ命令群の先頭アドレスを生成して制御回路２２に与え
ることによりマイクロプログラムが起動されるように構
成することができる。

【００２１】さらに、この実施例のフラッシュメモリに
は、上記各回路の他、アドレス信号やデータ信号の入出
力を行なうＩ／Ｏバッファ回路２３、外部のＣＰＵ等か
ら供給される制御信号が入力される制御信号入力バッフ
ァ回路２４、外部から供給される電源電圧Ｖccに基づい
て書込み電圧、消去電圧、読出し電圧、ベリファイ電圧
等チップ内部で必要とされる電圧を生成する電源回路２
５、メモリの動作状態に応じてこれらの電圧の中から所
望の電圧を選択してメモリアレイ１１やＸデコーダ１５
に供給する電源切替回路２６等が設けられている。上記
電源回路２５は、デプリート試験の際に必要とされるワ
ード線用の１．５Ｖ、ビット線用の２Ｖ、共通ソース線
用の１Ｖのような電圧も発生可能に構成されている。

【００２２】特に制限されないが、この実施例のフラッ
シュメモリは、アドレス信号と書込みデータ信号および
コマンド入力とで外部端子（ピン）Ｉ／Ｏを共用してい
る。そのため、上記Ｉ／Ｏバッファ回路２３は、上記制
御信号入力バッファ回路２４からの制御信号に従ってこ
れらの入力信号を区別して取り込み所定の内部回路に供
給するように構成されている。

【００２３】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。

【００２４】なお、上記実施例のフラッシュメモリを制
御する外部の装置としては、アドレス生成機能とコマン
ド生成機能を備えていればよいので、汎用マイクロコン
ピュータＬＳＩを用いることができる。

【００２５】図２には書込みによってメモリセルのしき
い値を下げるとともに、デプリート試験を実行できるよ
うに工夫されたメモリアレイ１１の具体例を示す。この
実施例のメモリアレイ１１は２つのマットで構成されて
おり、図２にはそのうち片方のメモリマットの具体例が
示されている。同図に示すように、各メモリマットは、
列方向に配列され各々ソースおよびドレインが共通接続
された並列形態のｎ個（例えば１２８個）のメモリセル
（フローティングゲートを有するＭＯＳＦＥＴ）ＭＣ１
〜ＭＣｎからなるメモリ列ＭＣＣが行方向（ワード線Ｗ
Ｌ方向）および列方向（ビット線ＤＬ方向）にそれぞれ
複数個配設されている。

【００２６】各メモリ列ＭＣＣは、ｎ個のメモリセルＭ
Ｃ１〜ＭＣｎのドレインおよびソースがそれぞれ共通の
ローカルビット線ＬＤＬおよび共通のローカルソース線
ＬＳＬに接続され、ローカルビット線ＬＤＬは選択ＭＯ
ＳＦＥＴ Ｑs1を介して主ビット線ＤＬに、またローカ
ルソース線ＬＳＬは選択ＭＯＳＦＥＴ Ｑs2を介して共
通ソース線ＣＳＬに接続可能にされている。メモリアレ
イが複数のブロックに分割され、各ブロックごとに設け
られたローカルビット線が選択ＭＯＳＦＥＴＱsdを介し
て主ビット線に接続される構成にされることにより、ビ
ット線のプリチャージに要する消費電力を低減すること
ができる。この実施例では、上記共通ソース線ＣＳＬは
切替スイッチＳＷ１を介して接地電位または前記電源回
路２５から供給される１Ｖのような電位が印加可能に構
成されている。なお、この電圧切替スイッチＳＷ１は、
図１の電源切替回路２６内に設けられていても良い。少
なくとも図１はそのような実施例として記載されてい
る。

【００２７】ローカルビット線ＬＤＬおよびローカルソ
ース線ＬＳＬを共通にする上記複数のメモリ列ＭＣＣの
うちワード線方向に配設されているもの（これを１ブロ
ックと称する）は半導体基板上の同一のウェル領域ＷＥ
ＬＬ内に形成され、データ消去時にはそのウェル領域Ｗ
ＥＬＬおよびローカルソース線ＬＳＬに０Ｖのような電
位を与え、ウェル領域を共通にするワード線に１６．５
Ｖのような電圧を印加することで、ブロック単位で一括
消去が可能にされている。

【００２８】なお、データ消去時には選択ＭＯＳＦＥＴ
Ｑs2がオン状態にされて、各メモリセルのソースに０
Ｖの電位が印加されるように構成されている。このと
き、選択ＭＯＳＦＥＴ Ｑs1はオフとされ、ドレインは
コントロールゲートに１６．５Ｖの高電圧が印加される
ことでオン状態にされたメモリセルのチャンネルを通し
てソース側の電圧が伝えられることで０Ｖのような電位
にされる。

【００２９】一方、データ書込み時には、選択されるメ
モリセルが接続されたワード線に−１２．６Ｖのような
負電圧が印加されるとともに、選択されるメモリセルに
対応した主ビット線ＤＬが４Ｖのような電位にされかつ
選択メモリセルが接続されたローカルビット線ＬＤＬ上
の選択ＭＯＳＦＥＴ Ｑs1がオン状態され、ドレインに
４Ｖが印加される。ただし、このときローカルソース線
ＬＳＬ上の選択ＭＯＳＦＥＴ Ｑs2はオフ状態とされて
いる。

【００３０】また、データ読出し時には、選択されるメ
モリセルが接続されたワード線に読出し電圧Ｖｒ（例え
ば２．５Ｖ）のような電圧が印加されるとともに、選択
されるメモリセルに対応した主ビット線ＤＬが１Ｖのよ
うな電位にプリチャージされかつ選択メモリセルが接続
されたローカルビット線ＬＤＬ上の選択ＭＯＳＦＥＴＱ
s1がオン状態される。そして、このときローカルソース
線ＬＳＬ上の選択ＭＯＳＦＥＴ Ｑs2はオン状態とさ
れ、接地電位（０Ｖ）が印加される。

【００３１】さらに、この実施例のフラッシュメモリ
は、デプリート試験時には、選択されるメモリセルが接
続されたワード線に１．５Ｖのような電圧が、また非選
択のメモリセルが接続されたワード線には０Ｖが印加さ
れるとともに、選択されるメモリセルに対応した主ビッ
ト線ＤＬが２Ｖのような電位にプリチャージされ、選択
メモリセルが接続されたローカルビット線ＬＤＬ上の選
択ＭＯＳＦＥＴ Ｑs1がオン状態され、ドレインに２Ｖ
が印加される。また、このときローカルソース線ＬＳＬ
上の選択ＭＯＳＦＥＴ Ｑs2はオン状態とされ、切替ス
イッチＳＷ１は共通ソース線ＣＳＬに１Ｖの電位を供給
し、ローカルソース線ＬＳＬを介してメモリセルのソー
スに１Ｖの電圧が印加される。

【００３２】これによって、書込みによってしきい値が
０Ｖ以下にされたデプリート状態のメモリセルがあって
も、ソースが読出し時の０Ｖに対し１Ｖのような電位に
されるため、このメモリセルに接続されたワード線が非
選択レベル（０Ｖ）にされることより導通状態になるの
を防止することができる（図７参照）。そして、選択レ
ベルにされたメモリセルがデプリート状態にあるときに
のみローカルビット線ＬＤＬからローカルソース線ＬＳ
Ｌへ向かって電流が流れ、データ“０”が読み出され
る。その結果、デプリート状態のメモリセルを正確に検
出できるようになる。なお、このデプリート試験は、外
部から所定のコマンドが入力されたときに、図１のシー
ケンサ２２によって自動的に実行されるように構成する
ことができる。

【００３３】上記主ビット線ＤＬの一端（メモリアレイ
の中央側）には読出し時にビット線のレベルを検出する
とともに書込み時に書込みデータに応じた電位を与える
センスラッチ回路ＳＬＴと書込みの際にデータを形成し
たりするのに使用するデータ反転回路ＷＲＷがそれぞれ
接続されている。上記センスラッチ回路ＳＬＴの集合が
図１におけるデータレジスタ１２で、データ反転回路Ｗ
ＲＷの集合が図１における書込み回路１３である。この
実施例のメモリアレイは２つのマットで構成されている
ため、センスラッチ回路ＳＬＴの反対側すなわち図の下
側にも上記データ反転回路ＷＲＷとメモリマットが配置
されており、そのメモリアレイ内の各主ビット線ＤＬが
対応するデータ反転回路ＷＲＷを介してセンスラッチ回
路ＳＬＴの他方の入出力端子に接続されている。

【００３４】図３には、上記センスラッチ回路ＳＬＴお
よびデータ反転回路ＷＲＷの具体的回路例を示す。回路
はセンスラッチ回路を挟んで対称であるため、一方のメ
モリマット内の１本のビット線に関してのみ図示すると
ともに、便宜上、ビット線に接続されているメモリ列の
うち１つのメモリ列ＭＣＣのみ示したが、実際には複数
のメモリ列ＭＣＣが接続されるものである。図示のごと
く、センスラッチ回路ＳＬＴはＰチャネルＭＯＳＦＥＴ
とＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳイン
バータの入出力端子が交差結合されたフリップフロップ
回路ＦＦにより構成されている。そして、上記センスラ
ッチ回路ＳＬＴの一対の入出力端子Ｎａ，Ｎｂに、Ｙデ
コーダの出力によってオン、オフ制御されるいわゆるＹ
ゲートを構成するカラムスイッチＭＯＳＦＥＴ Ｑｙ
ａ、Ｑｙｂが接続されている。

【００３５】データ反転回路ＷＲＷは、上記センスラッ
チ回路ＳＬＴの一方の入出力端子Ｎａと一方のメモリマ
ット内の主ビット線ＤＬａとの間に接続された伝送ＭＯ
ＳＦＥＴ Ｑt1と、プリチャージ切替端子ＶＣＣと主ビ
ット線ＤＬａとの間に接続され制御信号ＰＣ2Aによって
制御されるプリチャージ用のＭＯＳＦＥＴ Ｑp1と、電
源切替端子ＶＰＣと主ビット線ＤＬａとの間に直列接続
されたＭＯＳＦＥＴＱt2，Ｑp2とにより構成されてい
る。このうちＱt2のゲートには、上記センスラッチ回路
ＳＬＴの入出力端子Ｎａの電位が印加され、Ｑp2のゲー
トには制御信号ＰＣ1Aが印加されている。また、上記プ
リチャージ切替端子ＶＣＣには、前記電源回路２５から
通常動作時に０Ｖ、１Ｖまたは４Ｖのいずれかの電圧が
供給されるとともに、デプリート試験時に２Ｖの電圧が
供給されるように構成されている。

【００３６】さらに、上記センスラッチ回路ＳＬＴの他
方の入出力端子Ｎｂにも同様の構成のＭＯＳＦＥＴＱt
1，Ｑt2，Ｑp1，Ｑp2からなるデータ反転回路ＷＲＷが
接続されている。

【００３７】次にデプリート試験時の上記センスラッチ
ＳＬＴおよびデータ反転回路ＷＲＷの動作を説明する。

【００３８】デプリート試験は、例えばデプリート試験
コマンドがコマンドレジスタ＆デコーダ２１に取り込ま
れることによって開始される。なお、このデプリート試
験に際してはその前にすべてのメモリセルが論理“１”
に相当するしきい値の高い消去状態にされてから、外部
から供給される書込みデータに従ってデータ“０”が書
き込まれてしきい値の低い状態にされているものとす
る。デプリート試験の制御シーケンスは、基本的には読
出し時の制御シーケンスと同じである。この制御シーケ
ンスが開始されると、チップ内部がデプリート試験モー
ドにセットアップされ、プリチャージ切替端子ＶＣＣに
は電源切替回路２６から２Ｖのプリチャージ電圧が供給
される。また、切替えスイッチＳＷ１により共通ソース
線ＣＳＬには電源回路２５からの１Ｖの電圧が供給され
る。

【００３９】そして、まず制御信号ＴＲによって伝送Ｍ
ＯＳＦＥＴ Ｑt1がオフされた状態で制御信号ＰＣ１Ａ
がハイレベル変化されてプリチャージＭＯＳＦＥＴ Ｑ
p1がオンされて、そのときプリチャージ切替端子ＶＣＣ
に供給されている２Ｖの電圧によって主ビット線ＤＬが
プリチャージされる。続いていずれか１本のワード線Ｗ
が１．５Ｖのような選択レベルにされるとともに、当該
ワード線の属するブロックの選択ＭＯＳＦＥＴ Ｑsd，
Ｑssがオン状態にされる。このときこの選択ワード線に
接続されたメモリセルのしきい値が正常な書込み状態に
対応した１．８〜２．０Ｖにあれば当該メモリセルはオ
ンされないので、主ビット線ＤＬの電圧はほぼプリチャ
ージレベル（２Ｖ）を維持する。

【００４０】一方、選択ワード線に接続されたメモリセ
ルのしきい値が０Ｖ以下のデプリート状態にあれば当該
メモリセルがオンしてローカルビット線ＬＤＬからロー
カルソース線ＬＳＬに向かって電流が流れるので、主ビ
ット線ＤＬの電圧が共通ソース線ＣＳＬの電位（１Ｖ）
まで降下する。従って、その後上記伝送ＭＯＳＦＥＴＱ
t1がオンされることで、主ビット線ＤＬの電位がセンス
ラッチＳＬＴに伝達されて増幅され、１行（１セクタ）
分のデータがデータレジスタ１２に読み出される。その
後、カラムスイッチＹＧがオンされてデータレジスタ１
２に保持されているデータが外部へ出力される。

【００４１】なお、上記センスラッチＳＬＴは、上記主
ビット線ＤＬａのレベル検出の際に、反対側（非選択側
のメモリマット）の主ビット線ＤＬｂのレベルと比較し
て増幅を行なう。そのため、非選択のメモリマット側の
主ビット線ＤＬｂは、選択主ビット線のプリチャージレ
ベルである２Ｖと共通ソース線ＣＳＬの電位１Ｖとの中
間の１．５Ｖのような電位にプリチャージされる。主ビ
ット線ＤＬｂ側の読出しを行なうときは上記とは逆の電
位関係とされる。

【００４２】以上、本発明の一実施例のデプリート試験
について説明したが、図２に示すような共通ソースＣＳ
Ｌに接続された電圧切替手段としてのスイッチＳＷ１を
設けることにより、デプリート不良以外の不良箇所の検
出も可能である。すなわち、通常の書込み動作では図４
に示されているように記憶素子のソースに０Ｖが、また
ドレインに４Ｖのような電圧が印加されてしきい値が変
化されるが、図８に示すようにドレインに印加されるべ
き４Ｖの電圧を発生する電圧発生回路から選択ビット線
ＤＬまでの電圧供給ラインに断線等が発生していて書込
みが行なえなかった場合に、スイッチＳＷ１を切り替え
て共通ソース線を介して選択メモリセルのソースに４Ｖ
を印加するとともに選択ワード線は通常書込み時と同じ
例えば−１２Ｖのような電圧を印加することによって書
込みを行なうことができる。

【００４３】従って、通常の書込みが行なえなかった記
憶素子についてこのようなソース側からの書込みを行な
ってしきい値が変化していれば、４Ｖの電圧を発生する
電圧発生回路から選択ビット線ＤＬまでの電圧供給ライ
ンに断線等が発生していることを特定することができ
る。なお、このようなソース電圧を切り替えて行なう不
良検出のための書込み動作も、前記デプリート試験のた
めの読出し動作と同様に所定のコマンドが入力されたと
きに図１のシーケンサ２２によって自動的に実行される
ように構成することができる。

【００４４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、データ“１”が記憶素子の高いしきい値
に対応され書込みによって記憶素子のしきい値を低くす
る形式のフラッシュメモリに適用した場合について説明
したが、この発明はそれに限定されず、データ“０”が
記憶素子の高いしきい値に対応されているものや書込み
によって記憶素子のしきい値を高くする形式のフラッシ
ュメモリにおいて消去動作によりしきい値の低くなり過
ぎた記憶素子を検出するためのデプリート試験にも適用
することができる。

【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、コントロ
ールゲートおよびフローティングゲートを備えた記憶素
子を有する不揮発性記憶装置一般に広く利用することが
できる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４７】すなわち、この発明は、デプリート状態の
記憶素子（メモリセル）を正確に検出して不良解析時間
を短縮し、また冗長回路による記憶素子の効率の良い置
換えが可能になって歩留まりを向上させることができ
る。

【図面の簡単な説明】

【図１】本発明を適用したフラッシュメモリの一実施例
の概略を示す全体ブロック図である。

【図２】本発明を適用したフラッシュメモリのメモリア
レイの構成例を示す回路図である。

【図３】センスラッチ回路ＳＬＴおよびデータ反転回路
ＷＲＷの具体例を示す回路図である。

【図４】フラッシュメモリにおけるメモリセルの書込み
時の印加電圧の一例を示す断面図である。

【図５】フラッシュメモリにおけるメモリセルの消去時
の印加電圧の一例を示す断面図である。

【図６】従来のフラッシュメモリにおけるデプリート試
験方式を示す説明図である。

【図７】本発明を適用したフラッシュメモリにおけるデ
プリート試験方式を示す説明図である。

【図８】本発明を適用したフラッシュメモリにおける断
線不良検出試験方式を示す説明図である。

【符号の説明】

１１ メモリアレイ １２ データレジスタ １３ 書込み回路 １４ アドレスレジスタ １５ Ｘデコーダ ２１ コマンドレジスタ＆デコーダ ２２ シーケンサ ＷＬ ワード線 ＭＣ メモリセル ＤＬ 主ビット線 ＬＤＬ ローカルビット線 ＬＳＬ ローカルソース線 ＣＳＬ 共通ソース線 ＳＬＴ センスラッチ回路 ＷＲＷ データ反転回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ゲートとソースおよびドレインを有する
   記憶素子のしきい値を上記ゲート、ソースおよびドレイ
   ンに印加する電圧を制御して変化させデータを記憶させ
   るように構成された不揮発性半導体記憶装置において、
   複数の記憶素子のソースが接続された共通ソース線に電
   圧切替手段を設けておき、該電圧切替手段を制御するこ
   とによって前記共通ソース線に通常動作時よりも高い電
   圧を供給して所定の動作を行なって不良素子もしくは不
   良箇所を特定するようにしたことを特徴とする不揮発性
   半導体記憶装置の試験方法。
2. 【請求項２】 前記電圧切替手段を制御することによっ
   て、前記共通ソース線にデータ読出し時よりも高い電圧
   を供給し、選択される記憶素子のゲートが接続されたワ
   ード線にはデータ読出し時よりも高い電圧を印加すると
   ともに、記憶素子のドレインが接続されるビット線はデ
   ータ読出し時よりも高い電位にプリチャージして読出し
   動作を行なって不良素子を特定するようにしたことを特
   徴とする請求項１に記載の不揮発性半導体記憶装置の試
   験方法。
3. 【請求項３】 上記記憶素子はしきい値の高い状態が消
   去状態に対応され、しきい値の低い状態がデータ書込み
   状態に対応されていることを特徴とする請求項１または
   ２に記載の不揮発性半導体記憶装置の試験方法。
4. 【請求項４】 上記試験のための読出し動作の前にすべ
   ての記憶素子を所定の単位で一括してしきい値の高い状
   態にさせる消去動作を行なった後、外部から供給される
   書込みデータに従ってすべての記憶素子をしきい値の低
   い状態にさせる書込み動作を行なうようにしたことを特
   徴とする請求項３に記載の不揮発性半導体記憶装置の試
   験方法。
5. 【請求項５】 ゲートとソースおよびドレインを有する
   記憶素子のしきい値を上記ゲート、ソースおよびドレイ
   ンに印加する電圧を制御して変化させ情報を記憶させる
   ように構成された不揮発性半導体記憶装置において、複
   数の記憶素子のソースが接続された共通ソース線には、
   当該共通ソース線に印加される電圧を切替可能な電圧切
   替手段が設けられていることを特徴とする不揮発性半導
   体記憶装置。
6. 【請求項６】 外部から与えられたコマンドを解読して
   内部回路を前記コマンドに対応した所定の順序で動作さ
   せてデータの読出し、書込みおよび消去を行なう制御手
   段を備え、該制御手段は所定のコマンドが入力されたと
   きに上記電圧切替手段を切り換えてデータ読出し時より
   も高い電圧を供給し、選択される記憶素子のゲートが接
   続されたワード線にはデータ読出し時よりも高い電圧を
   印加するとともに、記憶素子のドレインが接続されるビ
   ット線はデータ読出し時よりも高い電位にプリチャージ
   させるように構成されていることを特徴とする請求項５
   に記載の不揮発性半導体記憶装置。
7. 【請求項７】 外部から与えられたコマンドを解読して
   内部回路を前記コマンドに対応した所定の順序で動作さ
   せてデータの読出し、書込みおよび消去を行なう制御手
   段を備え、該制御手段は所定のコマンドが入力されたと
   きに上記電圧切替手段を切り換えて通常のデータ書込み
   時に記憶素子のドレインに印加される電圧を記憶素子の
   ソースに印加してしきい値を変化させるように構成され
   ていることを特徴とする請求項５に記載の不揮発性半導
   体記憶装置。