JPH11283399A - 不揮発性半導体記憶装置およびその試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来のオール“０”書込み試験は、すべての
メモリセルに“０”を書き込む動作をした後に、セクタ
単位でデータの読出しを行なって、１セクタごとに読出
しデータを外部へ出力するようにしていたため試験時間
が非常に長くなるという問題点があった。 【解決手段】 オール“０”書込み試験の判定の際に、
まず通常のプリチャージ手段によってビット線のプリチ
ャージを行なってワード線を立ち上げてメモリセルより
ビット線に読み出された電位をセンスラッチ回路で検出
して保持し、次にビット線のプリチャージを行なって次
のワード線を立ち上げて記憶素子からビット線に記憶デ
ータを読み出した後、上記センスラッチ回路の保持デー
タに応じて選択チャージ手段を動作させてビット線のチ
ャージを行なってから伝送ゲート手段を導通させてビッ
ト線の電位を改めてセンスラッチ回路で検出して保持さ
せ、上記動作を複数のワード線について順次行なってか
らセンスラッチ回路に保持されているデータを外部へ出
力して判定させるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置の試験方法さらには書込み不良すなわち全記憶
素子に書込みを行なう書込み試験後にしきい値が所定レ
ベル以下になっていない記憶素子を検出する判定に適用
して特に有効な技術に関し、例えば複数の記憶情報を電
気的に一括消去可能な不揮発性記憶装置（以下、単にフ
ラッシュメモリという）に利用して有効な技術に関する
ものである。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、１個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、消去動作では、図５に示すように、
ソースおよびウェル領域を例えば０Ｖにし、コントロー
ゲートＣＧを１６Ｖのような高電圧にしてフローティン
グゲートＦＧに負電荷を注入してしきい値を高い状態
（論理“１”）にする。書き込み動作では、図４に示す
ように不揮発性記憶素子のドレイン電圧を例えば４Ｖ
（ボルト）にし、コントロールゲートＣＧが接続された
ワード線を例えば−１２Ｖにすることにより、フローテ
ィングゲートＦＧから電荷をドレイン領域へ引き抜い
て、しきい値電圧を低い状態（論理“０”）にする。こ
れにより１つのメモリセルに１ビットのデータを記憶さ
せるようにしている。

【０００３】

【発明が解決しようとする課題】フラッシュメモリにお
いては、一旦すべての記憶素子のしきい値を例えば３．
３Ｖのような高いしきい値を有する消去状態にした後、
書込みデータに応じて選択された記憶素子に対して書込
みを行なうが、記憶素子の欠陥等により正常な記憶素子
では１．８〜２Ｖのしきい値になるはずの記憶素子のし
きい値が２Ｖに達しないことがある。従来かかる書込み
後におけるしきい値の高い不良ビットを検出するためオ
ール“０”書込み試験なるものが行われていた。

【０００４】従来、このオール“０”書込み試験は、す
べての記憶素子に“０”を書き込む動作をした後に、図
６（Ｂ）に示すような手順に従って全記憶素子のデータ
をセクタ単位（１つのワード線に接続された記憶素子単
位）で読出して判定を行なっていた。すなわち、まずビ
ット線をプリチャージしてからワード線を立ち上げ、選
択された記憶素子の記憶データ（しきい値）に応じて変
化するビット線のレベルをセンスラッチ回路で増幅して
ラッチしそれを外部へ出力して判定する。この動作を選
択ワード線を変えながらすべてのワード線について行な
うというものである。

【０００５】しかしながら、かかる方法にあっては、１
セクタごとに読出しデータを外部へ出力するため試験時
間が非常に長くなるという問題点があった。

【０００６】この発明の目的は、書込みによってしきい
値が充分に下がらないという不良を有する記憶素子（メ
モリセル）が存在することを短時間に検出することが可
能な不揮発性半導体記憶装置およびその試験方法を提供
することにある。

【０００７】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。

【０００９】すなわち、ゲートとソースおよびドレイン
を有する記憶素子のしきい値を上記ゲート、ソースおよ
びドレインに印加する電圧を制御して変化させデータを
記憶させるように構成された不揮発性半導体記憶装置に
おいて、上記記憶素子のゲートが接続されたワード線を
順次選択して複数のワード線の選択により上記ビット線
上に読み出された複数の記憶素子のデータの論理和をと
りながら上記記憶素子のドレインが接続されるビット線
の電位を検出するセンスラッチ回路にラッチさせ、複数
のワード線の選択による複数の記憶素子からのデータ読
出し結果が得られてから上記センスラッチ回路に保持さ
れているデータを外部へ出力するようにしたものであ
る。

【００１０】より具体的には、ゲートとソースおよびド
レインを有する記憶素子のしきい値を上記ゲート、ソー
スおよびドレインに印加する電圧を制御して変化させデ
ータを記憶させるように構成された不揮発性半導体記憶
装置において、複数の記憶素子のドレインが接続される
ビット線と該ビット線の電位を検出するセンスラッチ回
路との間に伝送ゲート手段を設けるとともに、通常のプ
リチャージ手段とは別個に上記センスラッチ回路の保持
データに応じて対応するビット線をチャージもしくは非
チャージ可能な選択チャージ手段を設け、例えばオール
“０”判定のような判定のための読出し動作の際にはま
ず通常のプリチャージ手段によってビット線のプリチャ
ージを行なってワード線を立ち上げて記憶素子よりビッ
ト線に読み出された電位をセンスラッチ回路で検出して
保持し、次にビット線のプリチャージを行なって次のワ
ード線を立ち上げて記憶素子からビット線に記憶データ
を読み出した後、上記センスラッチ回路の保持データに
応じて選択チャージ手段を動作させてビット線のチャー
ジを行なってから伝送ゲート手段を導通させてビット線
の電位を改めてセンスラッチ回路で検出して保持させ、
上記動作を複数のワード線について順次行なってからセ
ンスラッチ回路に保持されているデータを外部へ出力し
て判定させるようにしたものである。

【００１１】上記した手段によれば、書込みによって記
憶素子のしきい値が所定のレベルに達しない記憶素子が
選択された場合にはビット線電位が変化せず、センスラ
ッチ回路に読み出されたデータは“１”になり、このデ
ータによってビット線のチャージが行われビット線上で
前の読出しデータと次の読出しデータとの論理和演算が
行われるため、一旦不良記憶素子の選択によってデータ
“１”が読み出されたセンスラッチ回路には以後ずっと
データ“１”が保持されるようになり、複数のワード線
の選択後（複数のセクタの読出し後）にセンスラッチ回
路の保持データを外部へ出力することで正しい判定が行
なえる。そのため、セクタごとに読出しデータを外部へ
出力する従来方法に比べて大幅に試験時間を短縮するこ
とができる。

【００１２】また、上記ビット線は上記センスラッチ回
路に接続された主ビット線と、該主ビット線に選択スイ
ッチ手段を介して接続可能にされ所定数の記憶素子のド
レインが接続された副ビット線とに分割構成されている
と良い。これにより、ビット線のプリチャージに要する
消費電力を低減することができる。しかもこの場合に、
各副ビットに接続された所定数の記憶素子について読出
し（ブロック単位）が終了した時点でセンスラッチ回路
に保持されているデータを外部へ出力させるようにする
ことにより、短時間にオール“０”判定を行なうことが
でき、かついずれのブロックに不良記憶素子があるか知
ることができるので、不良のあったブロックについて１
行（１セクタ）ずつ読出し判定を行なうことで高率良く
不良ビットを特定することが可能となり、不良解析が容
易となる。

【００１３】

【発明の実施の形態】以下、本発明をフラッシュメモリ
に適用した場合の実施例を図面を用いて説明する。

【００１４】図１には、本発明を適用したフラッシュメ
モリの一実施例が示されている。特に制限されないが、
図１に示されている各回路ブロックは、単結晶シリコン
のような１個の半導体チップ上に形成されている。

【００１５】図１において、１１は図４に示されている
ようなフローティングゲートを有するＭＯＳＦＥＴから
なる不揮発性記憶素子としてのメモリセルがマトリック
ス状に配置されたメモリアレイ、１２はメモリアレイ１
１から読み出された１セクタ分のデータを保持したり外
部から入力された書込みデータを保持するデータレジス
タ、１３は上記メモリアレイ１１とデータレジスタ１２
との間に設けられた書込みの際のデータ変換を行なう書
込み回路である。

【００１６】また、１４は外部から入力されたアドレス
信号を保持するアドレスレジスタ、１５はメモリアレイ
１１内のワード線の中から上記アドレスレジスタ１４に
取り込まれたアドレスに対応した１本のワード線を選択
するＸデコーダ、１６は外部からの書込みデータを上記
データレジスタ１２に順次転送したりデータレジスタ１
２に読み出されたデータを外部へ出力するためのＹアド
レス信号（ビット線選択信号）を生成するＹアドレスカ
ウンタである。上記Ｙアドレスカウンタ１６は、１セク
タの先頭アドレスから最終アドレスまでを順次更新し出
力する機能を有する。１７は生成されたＹアドレスをデ
コードして１セクタ内の１つのデータを選択するＹデコ
ーダ、１８はデータレジスタ１２に読み出されたデータ
を増幅して外部へ出力するメインアンプである。

【００１７】この実施例のフラッシュメモリは、特に制
限されないが、外部のＣＰＵ等から与えられるコマンド
を保持しそれをデコードするコマンドレジスタ＆デコー
ダ２１と、該コマンドレジスタ＆デコーダ２１のデコー
ド結果に基づいて当該コマンドに対応した処理を実行す
べくメモリ内部の各回路に対する制御信号を順次形成し
て出力する制御回路（シーケンサ）２２とを備えてお
り、コマンドが与えられるとそれを解読して自動的に対
応する処理を開始するように構成されている。

【００１８】上記制御回路２２は、例えばマイクロプロ
グラム方式のＣＰＵの制御部と同様に、コマンド（命
令）を実行するのに必要な一連のマイクロ命令郡が格納
されたＲＯＭ（リードオンリメモリ）からなり、コマン
ドレジスタ＆デコーダ２１がコマンドに対応したマイク
ロ命令群の先頭アドレスを生成して制御回路２２に与え
ることによりマイクロプログラムが起動されるように構
成することができる。

【００１９】さらに、この実施例のフラッシュメモリに
は、上記各回路の他、アドレス信号やデータ信号の入出
力を行なうＩ／Ｏバッファ回路２３、外部のＣＰＵ等か
ら供給される制御信号が入力される制御信号入力バッフ
ァ回路２４、外部から供給される電源電圧Ｖccに基づい
て書込み電圧、消去電圧、読出し電圧、ベリファイ電圧
等チップ内部で必要とされる電圧を生成する電源回路２
５、メモリの動作状態に応じてこれらの電圧の中から所
望の電圧を選択してメモリアレイ１１やＸデコーダ１５
に供給する電源切替回路２６等が設けられている。

【００２０】特に制限されないが、この実施例のフラッ
シュメモリは、アドレス信号と書込みデータ信号および
コマンド入力とで外部端子（ピン）Ｉ／Ｏを共用してい
る。そのため、上記Ｉ／Ｏバッファ回路２３は、上記制
御信号入力バッファ回路２４からの制御信号に従ってこ
れらの入力信号を区別して取り込み所定の内部回路に供
給するように構成されている。

【００２１】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。

【００２２】なお、上記実施例のフラッシュメモリを制
御する外部の装置としては、アドレス生成機能とコマン
ド生成機能を備えていればよいので、汎用マイクロコン
ピュータＬＳＩを用いることができる。

【００２３】図２には書込みによってメモリセルのしき
い値を下げる形式のメモリアレイ１１の具体例を示す。
この実施例のメモリアレイ１１は２つのマットで構成さ
れており、図２にはそのうち片方のメモリマットの具体
例が示されている。同図に示すように、各メモリマット
は、列方向に配列され各々ソースおよびドレインが共通
接続された並列形態のｎ個（例えば１２８個）のメモリ
セル（フローティングゲートを有するＭＯＳＦＥＴ）Ｍ
Ｃ１〜ＭＣｎからなるメモリ列ＭＣＣが行方向（ワード
線ＷＬ方向）および列方向（ビット線ＤＬ方向）にそれ
ぞれ複数個配設されている。

【００２４】各メモリ列ＭＣＣは、ｎ個のメモリセルＭ
Ｃ１〜ＭＣｎのドレインおよびソースがそれぞれ共通の
ローカルビット線ＬＤＬおよび共通のローカルソース線
ＬＳＬに接続され、ローカルビット線ＬＤＬは選択ＭＯ
ＳＦＥＴ Ｑs1を介して主ビット線ＤＬに、またローカ
ルソース線ＬＳＬは選択ＭＯＳＦＥＴ Ｑs2を介して共
通ソース線ＣＳＬに接続可能にされ、共通ソース線ＣＳ
Ｌは接地電位に接続されている。メモリアレイが複数の
ブロックに分割され、各ブロックごとに設けられたロー
カルビット線が選択ＭＯＳＦＥＴ Ｑsdを介して主ビッ
ト線に接続される構成にされることにより、ビット線の
プリチャージに要する消費電力を低減することができ
る。

【００２５】ローカルビット線ＬＤＬおよびローカルソ
ース線ＬＳＬを共通にする上記複数のメモリ列ＭＣＣの
うちワード線方向に配設されているもの（これを１ブロ
ックと称する）は半導体基板上の同一のウェル領域ＷＥ
ＬＬ内に形成され、データ消去時にはそのウェル領域Ｗ
ＥＬＬおよびローカルソース線ＬＳＬに０Ｖのような電
位を与え、ウェル領域を共通にするワード線に１６．５
Ｖのような電圧を印加することで、ブロック単位で一括
消去が可能にされている。

【００２６】なお、データ消去時には選択ＭＯＳＦＥＴ
Ｑs2がオン状態にされて、各メモリセルのソースに０
Ｖの電位が印加されるように構成されている。このと
き、選択ＭＯＳＦＥＴ Ｑs1はオフとされ、ドレインは
コントロールゲートに１６．５Ｖの高電圧が印加される
ことでオン状態にされたメモリセルのチャンネルを通し
てソース側の電圧が伝えられることで０Ｖのような電位
にされる。

【００２７】一方、データ書込み時には、選択されるメ
モリセルが接続されたワード線に−１２．６Ｖのような
負電圧が印加されるとともに、選択されるメモリセルに
対応した主ビット線ＤＬが４Ｖのような電位にされかつ
選択メモリセルが接続されたローカルビット線ＬＤＬ上
の選択ＭＯＳＦＥＴ Ｑs1がオン状態され、ドレインに
４Ｖが印加される。ただし、このときローカルソース線
ＬＳＬ上の選択ＭＯＳＦＥＴ Ｑs2はオフ状態とされて
いる。

【００２８】また、データ読出し時には、選択されるメ
モリセルが接続されたワード線に読出し電圧Ｖｒ（例え
ば２．５Ｖ）のような電圧が印加されるとともに、選択
されるメモリセルに対応した主ビット線ＤＬが１Ｖのよ
うな電位にプリチャージされかつ選択メモリセルが接続
されたローカルビット線ＬＤＬ上の選択ＭＯＳＦＥＴＱ
s1がオン状態される。そして、このときローカルソース
線ＬＳＬ上の選択ＭＯＳＦＥＴ Ｑs2はオン状態とさ
れ、接地電位（０Ｖ）が印加される。

【００２９】上記主ビット線ＤＬの一端（メモリアレイ
の中央側）には読出し時にビット線のレベルを検出する
とともに書込み時に書込みデータに応じた電位を与える
センスラッチ回路ＳＬＴと書込みの際にデータを形成し
たりするのに使用するデータ反転回路ＷＲＷがそれぞれ
接続されている。上記センスラッチ回路ＳＬＴの集合が
図１におけるデータレジスタ１２で、データ反転回路Ｗ
ＲＷの集合が図１における書込み回路１３である。この
実施例のメモリアレイは２つのマットで構成されている
ため、センスラッチ回路ＳＬＴの反対側すなわち図の下
側にも上記データ反転回路ＷＲＷとメモリマットが配置
されており、そのメモリアレイ内の各主ビット線ＤＬが
対応するデータ反転回路ＷＲＷを介してセンスラッチ回
路ＳＬＴの他方の入出力端子に接続されている。

【００３０】図３には、上記センスラッチ回路ＳＬＴお
よびデータ反転回路ＷＲＷの具体的回路例を示す。回路
はセンスラッチ回路を挟んで対称であるため、一方のメ
モリマット内の１本のビット線に関してのみ図示すると
ともに、便宜上、ビット線に接続されているメモリ列の
うち１つのメモリ列ＭＣＣのみ示したが、実際には複数
のメモリ列ＭＣＣが接続されるものである。図示のごと
く、センスラッチ回路ＳＬＴはＰチャネルＭＯＳＦＥＴ
とＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳイン
バータの入出力端子が交差結合されたフリップフロップ
回路ＦＦにより構成されている。そして、上記センスラ
ッチ回路ＳＬＴの一対の入出力端子Ｎａ，Ｎｂに、Ｙデ
コーダの出力によってオン、オフ制御されるいわゆるＹ
ゲートを構成するカラムスイッチＭＯＳＦＥＴ Ｑｙ
ａ、Ｑｙｂが接続されている。

【００３１】データ反転回路ＷＲＷは、上記センスラッ
チ回路ＳＬＴの一方の入出力端子Ｎａと一方のメモリマ
ット内の主ビット線ＤＬａとの間に接続された伝送ＭＯ
ＳＦＥＴ Ｑt1と、プリチャージ切替端子ＶＣＣと主ビ
ット線ＤＬａとの間に接続され制御信号ＰＣ2Aによって
制御されるプリチャージ用のＭＯＳＦＥＴ Ｑp1と、電
源切替端子ＶＰＣと主ビット線ＤＬａとの間に直列接続
されたＭＯＳＦＥＴＱt2，Ｑp2とにより構成されてい
る。このうちＱt2のゲートには、上記センスラッチ回路
ＳＬＴの入出力端子Ｎａの電位が印加され、Ｑp2のゲー
トには制御信号ＰＣ1Aが印加されている。また、上記プ
リチャージ切替端子ＶＣＣには、前記電源回路２５から
通常動作時に０Ｖ、１Ｖまたは４Ｖのいずれかの電圧が
供給されるように構成されている。

【００３２】さらに、上記主ビット線ＤＬの他端には、
制御信号ＤＩＳによって制御されるディスチャージ用の
ＭＯＳＦＥＴ Ｑｄが接続されている。なお、上記セン
スラッチ回路ＳＬＴの他方の入出力端子Ｎｂにも同様の
構成のＭＯＳＦＥＴＱt1，Ｑt2，Ｑp1，Ｑp2からなるデ
ータ反転回路ＷＲＷが接続されている。

【００３３】次にオール“０”判定時の上記センスラッ
チ回路ＳＬＴおよびデータ反転回路ＷＲＷの動作を説明
する。

【００３４】オール“０”判定は、例えばオール“０”
判定コマンドがコマンドレジスタ＆デコーダ２１に取り
込まれることによって開始される。なお、このオール
“０”判定に際してはその前にすべてのメモリセルが論
理“１”に相当するしきい値の高い消去状態にされてか
ら、外部から供給される書込みデータに従ってデータ
“０”が書き込まれてしきい値の低い状態にされている
ものとする。この制御シーケンスが開始されると、チッ
プ内部がオール“０”判定試験モードにセットアップさ
れ、プリチャージ切替端子ＶＣＣには電源切替回路２６
から通常の読出し時と同じ１Ｖのプリチャージ電圧が供
給される。また、電源切替端子ＶＰＣにも電源切替回路
２６から１Ｖの電圧が供給される。

【００３５】試験が開始されると、まずセンスラッチ回
路ＳＬＴがリセットされて保持データが“０”の状態
（選択メモリマット側の入出力ノードがロウレベルの状
態）にされる（ステップＳ１）。続いて、制御信号ＴＲ
によって伝送ＭＯＳＦＥＴ Ｑt1がオフされた状態で、
制御信号ＰＣ２Ａがハイレベル変化されてプリチャージ
ＭＯＳＦＥＴ Ｑp1がオンされ、そのときプリチャージ
切替端子ＶＣＣに供給されている１Ｖの電圧によって主
ビット線ＤＬがプリチャージされる（ステップＳ２）。

【００３６】次に、いずれか１本のワード線Ｗが２．５
Ｖのような選択レベルにされるとともに当該ワード線の
属するブロックの選択ＭＯＳＦＥＴ Ｑsd，Ｑssがオン
状態にされる（ステップＳ３）。このときこの選択ワー
ド線に接続されたメモリセルのしきい値が正常な書込み
状態に対応した１．８〜２．０Ｖにあれば当該メモリセ
ルはオンされるので主ビット線ＤＬは共通ソース線の電
位（０Ｖ）にディスチャージされる。一方、選択ワード
線に接続されたメモリセルのしきい値が２Ｖ以下に下が
っていない状態にあれば当該メモリセルはオン状態にな
らないので、主ビット線ＤＬの電圧はほぼプリチャージ
レベル（１Ｖ）を維持する。

【００３７】しかる後、データ反転回路ＷＲＷ内のＭＯ
ＳＦＥＴ Ｑp2がオンされる（ステップＳ４）。する
と、このＱp2と直列に設けられたＭＯＳＦＥＴ Ｑt2が
センスラッチ回路ＳＬＴの保持データによって制御され
るように構成されているため、保持データが“１”のと
きはＱt2がオン状態にされて、そのとき電源切替端子Ｖ
ＰＣに供給されている例えば１Ｖの電圧によって主ビッ
ト線ＤＬがチャージされる。ただし、最初の動作ではセ
ンスラッチ回路ＳＬＴがリセットされているため、Ｑt2
はオフ状態とされているため、主ビット線ＤＬはチャー
ジされない。

【００３８】その後、伝送ＭＯＳＦＥＴ Ｑt1がオンさ
れることで、主ビット線ＤＬの電位がセンスラッチ回路
ＳＬＴに伝達されて増幅され、１行（１セクタ）分のデ
ータがデータレジスタ１２に読み出される（ステップＳ
５）。選択されたメモリセルのしきい値が正常な書込み
状態に対応した１．８〜２．０Ｖにあれば主ビット線Ｄ
Ｌが０Ｖにディスチャージされているためセンスラッチ
回路ＳＬＴにラッチされるデータは“０”となる。ま
た、選択メモリセルのしきい値が２Ｖ以下に下がってい
ない状態にあるときおよびそれまでのセンスラッチ回路
ＳＬＴのラッチデータが“１”のときは主ビット線ＤＬ
の電圧はチャージされたレベルであるためセンスラッチ
回路ＳＬＴにラッチされるデータは“１”となる。上記
ビット線電位のセンスラッチ回路による検出後に、主ビ
ット線ＤＬの他端に設けられているディスチャージＭＯ
ＳＦＥＴ Ｑｄがオンされて主ビット線ＤＬの電位が０
Ｖにディスチャージされて１セクタの読出しサイクルが
終了する（ステップＳ６）。

【００３９】なお、上記センスラッチ回路ＳＬＴは、上
記主ビット線ＤＬａのレベル検出の際には反対側（非選
択側のメモリマット）の主ビット線ＤＬｂのレベルと比
較して増幅を行なう。そのため、非選択のメモリマット
側の主ビット線ＤＬｂは、選択主ビット線のプリチャー
ジレベルである１Ｖと共通ソース線ＣＳＬの電位０Ｖと
の中間の０．５Ｖのような電位にプリチャージされる。
主ビット線ＤＬｂ側の読出しを行なうときは上記とは逆
の電位関係とされる。

【００４０】次に、全セクタについて読出しが終了した
か判定する（ステップＳ７）。ここで、全セクタが終了
していなければステップＳ２へ戻って、主ビット線ＤＬ
のプリチャージ（ステップＳ２）→ワード線の立ち上げ
（ステップＳ３）→プリチャージＭＯＳ Ｑp2のオン
（ステップＳ４）→伝送ＭＯＳ Ｑt1のオン（ステップ
Ｓ５）→ディスチャージＭＯＳ Ｑｄのオン（ステップ
Ｓ６）を行なう。

【００４１】そして、全セクタについて読出しが終了す
ると、カラムスイッチＹＧがオンされてデータレジスタ
１２に保持されているデータが外部へ出力される（ステ
ップＳ８）。

【００４２】この実施例では、上記のようにして全セク
タについてステップＳ２〜Ｓ６を繰り返している間に、
一つでもしきい値が２Ｖ以下に下がっていない状態のメ
モリセルの読出しが行われたときは、主ビット線ＤＬの
電圧はプリチャージレベルのままであるためセンスラッ
チ回路ＳＬＴにラッチされるデータは“１”になり、こ
のデータによって次の読出しの際にビット線のチャージ
が行われ、ビット線上でセンスラッチ回路の保持データ
すなわち前の読出しデータと次の読出しデータとの論理
和演算が行われるため、一旦不良メモリセルの選択によ
ってデータ“１”が読み出されたセンスラッチ回路には
以後ずっとデータ“１”が保持されるようになり、全セ
クタの選択後にセンスラッチ回路の保持データを外部へ
出力することで正しい判定が行なえる。そのため、セク
タごとに読出しデータを外部へ出力する従来方法に比べ
て大幅に試験時間を短縮することができる。

【００４３】図７に、オール“０”判定のため３つのメ
モリセルから連続してデータを読み出す際のタイミング
が示されている。ここでは、一例として２番目のメモリ
セルが書込み不良を起こしてその記憶データが“１”に
なっている場合のタイミングが示されている。図７よ
り、一旦不良メモリセルの選択によってデータ“１”が
読み出されたセンスラッチ回路には以後ずっとデータ
“１”が保持されることが容易に理解される。

【００４４】なお、上記実施例では一つのメモリマット
内の全セクタについて読出しが終了してからセンスラッ
チ回路の保持データを外部へ出力させるようにしている
が、１ブロック内の全セクタ（実施例では１２８セク
タ）について読出しが終了した時点あるいは１ブロック
を数個のグループに分けて各グループについて読出しが
終了した時点でセンスラッチ回路の保持しているデータ
を外部へ出力させるようにしても良い。

【００４５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、データ“１”がメモリセルの高いしきい
値に対応され書込みによってメモリセルのしきい値を低
くする形式のフラッシュメモリに適用した場合について
説明したが、この発明はそれに限定されず、データ
“０”がメモリセルの高いしきい値に対応されているも
のや書込みによってメモリセルのしきい値を高くする形
式のフラッシュメモリの書込み試験にも適用することが
できる。

【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、コントロ
ールゲートおよびフローティングゲートを備えた記憶素
子を有する不揮発性記憶装置一般に広く利用することが
できる。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４８】すなわち、この発明は、書込みによってし
きい値が充分に下がらないという不良を有する記憶素子
（メモリセル）が存在することを短時間に検出すること
が可能となる。

【図面の簡単な説明】

【図１】本発明を適用したフラッシュメモリの一実施例
の概略を示す全体ブロック図である。

【図２】本発明に係るフラッシュメモリのメモリアレイ
の構成例を示す回路図である。

【図３】センスラッチ回路ＳＬＴおよびデータ反転回路
ＷＲＷの具体例を示す回路図である。

【図４】フラッシュメモリにおけるメモリセルの書込み
時の印加電圧の一例を示す断面図である。

【図５】フラッシュメモリにおけるメモリセルの消去時
の印加電圧の一例を示す断面図である。

【図６】本発明および従来のフラッシュメモリにおける
オール“０”判定の手順を示すフローチャートである。

【図７】本発明を適用した実施例のフラッシュメモリに
おけるオール“０”判定のためのデータ読出し時のタイ
ミングチャートである。

【符号の説明】

１１ メモリアレイ １２ データレジスタ １３ 書込み回路 １４ アドレスレジスタ １５ Ｘデコーダ ２１ コマンドレジスタ＆デコーダ ２２ シーケンサ ＷＬ ワード線 ＭＣ メモリセル ＤＬ 主ビット線 ＬＤＬ ローカルビット線 ＬＳＬ ローカルソース線 ＣＳＬ 共通ソース線 ＳＬＴ センスラッチ回路 ＷＲＷデータ反転回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ゲートとソースおよびドレインを有する
   記憶素子のしきい値を上記ゲート、ソースおよびドレイ
   ンに印加する電圧を制御して変化させデータを記憶させ
   るように構成された不揮発性半導体記憶装置において、
   上記記憶素子のゲートが接続されたワード線を順次選択
   して複数のワード線の選択により上記ビット線上に読み
   出された複数の記憶素子のデータの論理和をとりながら
   上記記憶素子のドレインが接続されるビット線の電位を
   検出するセンスラッチ回路に上記論理和の結果をラッチ
   させ、複数のワード線の選択による複数の記憶素子から
   のデータ読出し結果が得られてから上記センスラッチ回
   路に保持されているデータを外部へ出力するようにした
   ことを特徴とする不揮発性半導体記憶装置の試験方法。
2. 【請求項２】 上記記憶素子のしきい値の高い状態は消
   去状態に対応され、上記記憶素子のしきい値の低い状態
   はデータ書込み状態に対応されていることを特徴とする
   請求項１に記載の不揮発性半導体記憶装置の試験方法。
3. 【請求項３】 上記試験のための読出し動作の前にすべ
   ての記憶素子を所定の単位で一括してしきい値の高い状
   態にさせた後、外部から供給される書込みデータに従っ
   てすべての記憶素子をしきい値の低い状態にさせるよう
   にしたことを特徴とする請求項２に記載の不揮発性半導
   体記憶装置の試験方法。
4. 【請求項４】 上記ビット線は上記センスラッチ回路に
   接続された主ビット線と、該主ビット線に選択スイッチ
   手段を介して接続可能にされ所定数の記憶素子のドレイ
   ンが接続された副ビット線とに分割構成されている場合
   に、上記各副ビットに接続された所定数の記憶素子につ
   いて読出しが終了した時点で上記センスラッチ回路に保
   持されているデータを外部へ出力させるようにしたこと
   を特徴とする請求項１、２または３に記載の不揮発性半
   導体記憶装置の試験方法。
5. 【請求項５】 ゲートとソースおよびドレインを有する
   記憶素子のしきい値を上記ゲート、ソースおよびドレイ
   ンに印加する電圧を制御して変化させデータを記憶させ
   るように構成された不揮発性半導体記憶装置であって、
   複数の記憶素子のドレインが接続されるビット線とビッ
   ト線の電位を検出するセンスラッチ回路との間に設けら
   れた伝送ゲート手段と、上記ビット線を所定の電位にプ
   リチャージ可能なプリチャージ手段と、上記センスラッ
   チ回路の保持データに応じて対応するビット線をチャー
   ジもしくは非チャージ可能な選択チャージ手段とを備え
   てなることを特徴とする不揮発性半導体記憶装置。
6. 【請求項６】 上記ビット線は上記センスラッチ回路に
   接続された主ビット線と、該主ビット線に選択スイッチ
   手段を介して接続可能にされ所定数の記憶素子のドレイ
   ンが接続された副ビット線とに分割構成されていること
   を特徴とする請求項５に記載の不揮発性半導体記憶装
   置。
7. 【請求項７】 外部から与えられたコマンドを解読して
   内部回路を前記コマンドに対応した所定の順序で動作さ
   せてデータの読出し、書込みおよび消去を行なう制御手
   段を備え、該制御手段は、所定のコマンドが入力された
   ときに、まず上記プリチャージ手段によってビット線の
   プリチャージを行なってワード線を立ち上げて記憶素子
   の記憶データに対応して電位をビット線に読み出した
   後、上記センスラッチ回路の保持データに応じて上記選
   択チャージ手段を動作させてビット線のチャージを行な
   ってから上記プリチャージ手段によってビット線のプリ
   チャージを行なってワード線を立ち上げて記憶素子の記
   憶データに対応して電位をビット線に読み出し、その後
   上記伝送ゲート手段を導通させてビット線の電位を上記
   センスラッチ回路で検出して保持させ、上記動作を複数
   のワード線について順次行なってから上記センスラッチ
   回路に保持されているデータを外部へ出力させるように
   構成されていることを特徴とする請求項５または６に記
   載の不揮発性半導体記憶装置。