JPH11283399A - 不揮発性半導体記憶装置およびその試験方法 - Google Patents
不揮発性半導体記憶装置およびその試験方法Info
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- JPH11283399A JPH11283399A JP8392198A JP8392198A JPH11283399A JP H11283399 A JPH11283399 A JP H11283399A JP 8392198 A JP8392198 A JP 8392198A JP 8392198 A JP8392198 A JP 8392198A JP H11283399 A JPH11283399 A JP H11283399A
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Abstract
(57)【要約】
【課題】 従来のオール“0”書込み試験は、すべての
メモリセルに“0”を書き込む動作をした後に、セクタ
単位でデータの読出しを行なって、1セクタごとに読出
しデータを外部へ出力するようにしていたため試験時間
が非常に長くなるという問題点があった。 【解決手段】 オール“0”書込み試験の判定の際に、
まず通常のプリチャージ手段によってビット線のプリチ
ャージを行なってワード線を立ち上げてメモリセルより
ビット線に読み出された電位をセンスラッチ回路で検出
して保持し、次にビット線のプリチャージを行なって次
のワード線を立ち上げて記憶素子からビット線に記憶デ
ータを読み出した後、上記センスラッチ回路の保持デー
タに応じて選択チャージ手段を動作させてビット線のチ
ャージを行なってから伝送ゲート手段を導通させてビッ
ト線の電位を改めてセンスラッチ回路で検出して保持さ
せ、上記動作を複数のワード線について順次行なってか
らセンスラッチ回路に保持されているデータを外部へ出
力して判定させるようにした。
メモリセルに“0”を書き込む動作をした後に、セクタ
単位でデータの読出しを行なって、1セクタごとに読出
しデータを外部へ出力するようにしていたため試験時間
が非常に長くなるという問題点があった。 【解決手段】 オール“0”書込み試験の判定の際に、
まず通常のプリチャージ手段によってビット線のプリチ
ャージを行なってワード線を立ち上げてメモリセルより
ビット線に読み出された電位をセンスラッチ回路で検出
して保持し、次にビット線のプリチャージを行なって次
のワード線を立ち上げて記憶素子からビット線に記憶デ
ータを読み出した後、上記センスラッチ回路の保持デー
タに応じて選択チャージ手段を動作させてビット線のチ
ャージを行なってから伝送ゲート手段を導通させてビッ
ト線の電位を改めてセンスラッチ回路で検出して保持さ
せ、上記動作を複数のワード線について順次行なってか
らセンスラッチ回路に保持されているデータを外部へ出
力して判定させるようにした。
Description
【0001】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置の試験方法さらには書込み不良すなわち全記憶
素子に書込みを行なう書込み試験後にしきい値が所定レ
ベル以下になっていない記憶素子を検出する判定に適用
して特に有効な技術に関し、例えば複数の記憶情報を電
気的に一括消去可能な不揮発性記憶装置(以下、単にフ
ラッシュメモリという)に利用して有効な技術に関する
ものである。
記憶装置の試験方法さらには書込み不良すなわち全記憶
素子に書込みを行なう書込み試験後にしきい値が所定レ
ベル以下になっていない記憶素子を検出する判定に適用
して特に有効な技術に関し、例えば複数の記憶情報を電
気的に一括消去可能な不揮発性記憶装置(以下、単にフ
ラッシュメモリという)に利用して有効な技術に関する
ものである。
【0002】
【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、1個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、消去動作では、図5に示すように、
ソースおよびウェル領域を例えば0Vにし、コントロー
ゲートCGを16Vのような高電圧にしてフローティン
グゲートFGに負電荷を注入してしきい値を高い状態
(論理“1”)にする。書き込み動作では、図4に示す
ように不揮発性記憶素子のドレイン電圧を例えば4V
(ボルト)にし、コントロールゲートCGが接続された
ワード線を例えば−12Vにすることにより、フローテ
ィングゲートFGから電荷をドレイン領域へ引き抜い
て、しきい値電圧を低い状態(論理“0”)にする。こ
れにより1つのメモリセルに1ビットのデータを記憶さ
せるようにしている。
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、1個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、消去動作では、図5に示すように、
ソースおよびウェル領域を例えば0Vにし、コントロー
ゲートCGを16Vのような高電圧にしてフローティン
グゲートFGに負電荷を注入してしきい値を高い状態
(論理“1”)にする。書き込み動作では、図4に示す
ように不揮発性記憶素子のドレイン電圧を例えば4V
(ボルト)にし、コントロールゲートCGが接続された
ワード線を例えば−12Vにすることにより、フローテ
ィングゲートFGから電荷をドレイン領域へ引き抜い
て、しきい値電圧を低い状態(論理“0”)にする。こ
れにより1つのメモリセルに1ビットのデータを記憶さ
せるようにしている。
【0003】
【発明が解決しようとする課題】フラッシュメモリにお
いては、一旦すべての記憶素子のしきい値を例えば3.
3Vのような高いしきい値を有する消去状態にした後、
書込みデータに応じて選択された記憶素子に対して書込
みを行なうが、記憶素子の欠陥等により正常な記憶素子
では1.8〜2Vのしきい値になるはずの記憶素子のし
きい値が2Vに達しないことがある。従来かかる書込み
後におけるしきい値の高い不良ビットを検出するためオ
ール“0”書込み試験なるものが行われていた。
いては、一旦すべての記憶素子のしきい値を例えば3.
3Vのような高いしきい値を有する消去状態にした後、
書込みデータに応じて選択された記憶素子に対して書込
みを行なうが、記憶素子の欠陥等により正常な記憶素子
では1.8〜2Vのしきい値になるはずの記憶素子のし
きい値が2Vに達しないことがある。従来かかる書込み
後におけるしきい値の高い不良ビットを検出するためオ
ール“0”書込み試験なるものが行われていた。
【0004】従来、このオール“0”書込み試験は、す
べての記憶素子に“0”を書き込む動作をした後に、図
6(B)に示すような手順に従って全記憶素子のデータ
をセクタ単位(1つのワード線に接続された記憶素子単
位)で読出して判定を行なっていた。すなわち、まずビ
ット線をプリチャージしてからワード線を立ち上げ、選
択された記憶素子の記憶データ(しきい値)に応じて変
化するビット線のレベルをセンスラッチ回路で増幅して
ラッチしそれを外部へ出力して判定する。この動作を選
択ワード線を変えながらすべてのワード線について行な
うというものである。
べての記憶素子に“0”を書き込む動作をした後に、図
6(B)に示すような手順に従って全記憶素子のデータ
をセクタ単位(1つのワード線に接続された記憶素子単
位)で読出して判定を行なっていた。すなわち、まずビ
ット線をプリチャージしてからワード線を立ち上げ、選
択された記憶素子の記憶データ(しきい値)に応じて変
化するビット線のレベルをセンスラッチ回路で増幅して
ラッチしそれを外部へ出力して判定する。この動作を選
択ワード線を変えながらすべてのワード線について行な
うというものである。
【0005】しかしながら、かかる方法にあっては、1
セクタごとに読出しデータを外部へ出力するため試験時
間が非常に長くなるという問題点があった。
セクタごとに読出しデータを外部へ出力するため試験時
間が非常に長くなるという問題点があった。
【0006】この発明の目的は、書込みによってしきい
値が充分に下がらないという不良を有する記憶素子(メ
モリセル)が存在することを短時間に検出することが可
能な不揮発性半導体記憶装置およびその試験方法を提供
することにある。
値が充分に下がらないという不良を有する記憶素子(メ
モリセル)が存在することを短時間に検出することが可
能な不揮発性半導体記憶装置およびその試験方法を提供
することにある。
【0007】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。
【0009】すなわち、ゲートとソースおよびドレイン
を有する記憶素子のしきい値を上記ゲート、ソースおよ
びドレインに印加する電圧を制御して変化させデータを
記憶させるように構成された不揮発性半導体記憶装置に
おいて、上記記憶素子のゲートが接続されたワード線を
順次選択して複数のワード線の選択により上記ビット線
上に読み出された複数の記憶素子のデータの論理和をと
りながら上記記憶素子のドレインが接続されるビット線
の電位を検出するセンスラッチ回路にラッチさせ、複数
のワード線の選択による複数の記憶素子からのデータ読
出し結果が得られてから上記センスラッチ回路に保持さ
れているデータを外部へ出力するようにしたものであ
る。
を有する記憶素子のしきい値を上記ゲート、ソースおよ
びドレインに印加する電圧を制御して変化させデータを
記憶させるように構成された不揮発性半導体記憶装置に
おいて、上記記憶素子のゲートが接続されたワード線を
順次選択して複数のワード線の選択により上記ビット線
上に読み出された複数の記憶素子のデータの論理和をと
りながら上記記憶素子のドレインが接続されるビット線
の電位を検出するセンスラッチ回路にラッチさせ、複数
のワード線の選択による複数の記憶素子からのデータ読
出し結果が得られてから上記センスラッチ回路に保持さ
れているデータを外部へ出力するようにしたものであ
る。
【0010】より具体的には、ゲートとソースおよびド
レインを有する記憶素子のしきい値を上記ゲート、ソー
スおよびドレインに印加する電圧を制御して変化させデ
ータを記憶させるように構成された不揮発性半導体記憶
装置において、複数の記憶素子のドレインが接続される
ビット線と該ビット線の電位を検出するセンスラッチ回
路との間に伝送ゲート手段を設けるとともに、通常のプ
リチャージ手段とは別個に上記センスラッチ回路の保持
データに応じて対応するビット線をチャージもしくは非
チャージ可能な選択チャージ手段を設け、例えばオール
“0”判定のような判定のための読出し動作の際にはま
ず通常のプリチャージ手段によってビット線のプリチャ
ージを行なってワード線を立ち上げて記憶素子よりビッ
ト線に読み出された電位をセンスラッチ回路で検出して
保持し、次にビット線のプリチャージを行なって次のワ
ード線を立ち上げて記憶素子からビット線に記憶データ
を読み出した後、上記センスラッチ回路の保持データに
応じて選択チャージ手段を動作させてビット線のチャー
ジを行なってから伝送ゲート手段を導通させてビット線
の電位を改めてセンスラッチ回路で検出して保持させ、
上記動作を複数のワード線について順次行なってからセ
ンスラッチ回路に保持されているデータを外部へ出力し
て判定させるようにしたものである。
レインを有する記憶素子のしきい値を上記ゲート、ソー
スおよびドレインに印加する電圧を制御して変化させデ
ータを記憶させるように構成された不揮発性半導体記憶
装置において、複数の記憶素子のドレインが接続される
ビット線と該ビット線の電位を検出するセンスラッチ回
路との間に伝送ゲート手段を設けるとともに、通常のプ
リチャージ手段とは別個に上記センスラッチ回路の保持
データに応じて対応するビット線をチャージもしくは非
チャージ可能な選択チャージ手段を設け、例えばオール
“0”判定のような判定のための読出し動作の際にはま
ず通常のプリチャージ手段によってビット線のプリチャ
ージを行なってワード線を立ち上げて記憶素子よりビッ
ト線に読み出された電位をセンスラッチ回路で検出して
保持し、次にビット線のプリチャージを行なって次のワ
ード線を立ち上げて記憶素子からビット線に記憶データ
を読み出した後、上記センスラッチ回路の保持データに
応じて選択チャージ手段を動作させてビット線のチャー
ジを行なってから伝送ゲート手段を導通させてビット線
の電位を改めてセンスラッチ回路で検出して保持させ、
上記動作を複数のワード線について順次行なってからセ
ンスラッチ回路に保持されているデータを外部へ出力し
て判定させるようにしたものである。
【0011】上記した手段によれば、書込みによって記
憶素子のしきい値が所定のレベルに達しない記憶素子が
選択された場合にはビット線電位が変化せず、センスラ
ッチ回路に読み出されたデータは“1”になり、このデ
ータによってビット線のチャージが行われビット線上で
前の読出しデータと次の読出しデータとの論理和演算が
行われるため、一旦不良記憶素子の選択によってデータ
“1”が読み出されたセンスラッチ回路には以後ずっと
データ“1”が保持されるようになり、複数のワード線
の選択後(複数のセクタの読出し後)にセンスラッチ回
路の保持データを外部へ出力することで正しい判定が行
なえる。そのため、セクタごとに読出しデータを外部へ
出力する従来方法に比べて大幅に試験時間を短縮するこ
とができる。
憶素子のしきい値が所定のレベルに達しない記憶素子が
選択された場合にはビット線電位が変化せず、センスラ
ッチ回路に読み出されたデータは“1”になり、このデ
ータによってビット線のチャージが行われビット線上で
前の読出しデータと次の読出しデータとの論理和演算が
行われるため、一旦不良記憶素子の選択によってデータ
“1”が読み出されたセンスラッチ回路には以後ずっと
データ“1”が保持されるようになり、複数のワード線
の選択後(複数のセクタの読出し後)にセンスラッチ回
路の保持データを外部へ出力することで正しい判定が行
なえる。そのため、セクタごとに読出しデータを外部へ
出力する従来方法に比べて大幅に試験時間を短縮するこ
とができる。
【0012】また、上記ビット線は上記センスラッチ回
路に接続された主ビット線と、該主ビット線に選択スイ
ッチ手段を介して接続可能にされ所定数の記憶素子のド
レインが接続された副ビット線とに分割構成されている
と良い。これにより、ビット線のプリチャージに要する
消費電力を低減することができる。しかもこの場合に、
各副ビットに接続された所定数の記憶素子について読出
し(ブロック単位)が終了した時点でセンスラッチ回路
に保持されているデータを外部へ出力させるようにする
ことにより、短時間にオール“0”判定を行なうことが
でき、かついずれのブロックに不良記憶素子があるか知
ることができるので、不良のあったブロックについて1
行(1セクタ)ずつ読出し判定を行なうことで高率良く
不良ビットを特定することが可能となり、不良解析が容
易となる。
路に接続された主ビット線と、該主ビット線に選択スイ
ッチ手段を介して接続可能にされ所定数の記憶素子のド
レインが接続された副ビット線とに分割構成されている
と良い。これにより、ビット線のプリチャージに要する
消費電力を低減することができる。しかもこの場合に、
各副ビットに接続された所定数の記憶素子について読出
し(ブロック単位)が終了した時点でセンスラッチ回路
に保持されているデータを外部へ出力させるようにする
ことにより、短時間にオール“0”判定を行なうことが
でき、かついずれのブロックに不良記憶素子があるか知
ることができるので、不良のあったブロックについて1
行(1セクタ)ずつ読出し判定を行なうことで高率良く
不良ビットを特定することが可能となり、不良解析が容
易となる。
【0013】
【発明の実施の形態】以下、本発明をフラッシュメモリ
に適用した場合の実施例を図面を用いて説明する。
に適用した場合の実施例を図面を用いて説明する。
【0014】図1には、本発明を適用したフラッシュメ
モリの一実施例が示されている。特に制限されないが、
図1に示されている各回路ブロックは、単結晶シリコン
のような1個の半導体チップ上に形成されている。
モリの一実施例が示されている。特に制限されないが、
図1に示されている各回路ブロックは、単結晶シリコン
のような1個の半導体チップ上に形成されている。
【0015】図1において、11は図4に示されている
ようなフローティングゲートを有するMOSFETから
なる不揮発性記憶素子としてのメモリセルがマトリック
ス状に配置されたメモリアレイ、12はメモリアレイ1
1から読み出された1セクタ分のデータを保持したり外
部から入力された書込みデータを保持するデータレジス
タ、13は上記メモリアレイ11とデータレジスタ12
との間に設けられた書込みの際のデータ変換を行なう書
込み回路である。
ようなフローティングゲートを有するMOSFETから
なる不揮発性記憶素子としてのメモリセルがマトリック
ス状に配置されたメモリアレイ、12はメモリアレイ1
1から読み出された1セクタ分のデータを保持したり外
部から入力された書込みデータを保持するデータレジス
タ、13は上記メモリアレイ11とデータレジスタ12
との間に設けられた書込みの際のデータ変換を行なう書
込み回路である。
【0016】また、14は外部から入力されたアドレス
信号を保持するアドレスレジスタ、15はメモリアレイ
11内のワード線の中から上記アドレスレジスタ14に
取り込まれたアドレスに対応した1本のワード線を選択
するXデコーダ、16は外部からの書込みデータを上記
データレジスタ12に順次転送したりデータレジスタ1
2に読み出されたデータを外部へ出力するためのYアド
レス信号(ビット線選択信号)を生成するYアドレスカ
ウンタである。上記Yアドレスカウンタ16は、1セク
タの先頭アドレスから最終アドレスまでを順次更新し出
力する機能を有する。17は生成されたYアドレスをデ
コードして1セクタ内の1つのデータを選択するYデコ
ーダ、18はデータレジスタ12に読み出されたデータ
を増幅して外部へ出力するメインアンプである。
信号を保持するアドレスレジスタ、15はメモリアレイ
11内のワード線の中から上記アドレスレジスタ14に
取り込まれたアドレスに対応した1本のワード線を選択
するXデコーダ、16は外部からの書込みデータを上記
データレジスタ12に順次転送したりデータレジスタ1
2に読み出されたデータを外部へ出力するためのYアド
レス信号(ビット線選択信号)を生成するYアドレスカ
ウンタである。上記Yアドレスカウンタ16は、1セク
タの先頭アドレスから最終アドレスまでを順次更新し出
力する機能を有する。17は生成されたYアドレスをデ
コードして1セクタ内の1つのデータを選択するYデコ
ーダ、18はデータレジスタ12に読み出されたデータ
を増幅して外部へ出力するメインアンプである。
【0017】この実施例のフラッシュメモリは、特に制
限されないが、外部のCPU等から与えられるコマンド
を保持しそれをデコードするコマンドレジスタ&デコー
ダ21と、該コマンドレジスタ&デコーダ21のデコー
ド結果に基づいて当該コマンドに対応した処理を実行す
べくメモリ内部の各回路に対する制御信号を順次形成し
て出力する制御回路(シーケンサ)22とを備えてお
り、コマンドが与えられるとそれを解読して自動的に対
応する処理を開始するように構成されている。
限されないが、外部のCPU等から与えられるコマンド
を保持しそれをデコードするコマンドレジスタ&デコー
ダ21と、該コマンドレジスタ&デコーダ21のデコー
ド結果に基づいて当該コマンドに対応した処理を実行す
べくメモリ内部の各回路に対する制御信号を順次形成し
て出力する制御回路(シーケンサ)22とを備えてお
り、コマンドが与えられるとそれを解読して自動的に対
応する処理を開始するように構成されている。
【0018】上記制御回路22は、例えばマイクロプロ
グラム方式のCPUの制御部と同様に、コマンド(命
令)を実行するのに必要な一連のマイクロ命令郡が格納
されたROM(リードオンリメモリ)からなり、コマン
ドレジスタ&デコーダ21がコマンドに対応したマイク
ロ命令群の先頭アドレスを生成して制御回路22に与え
ることによりマイクロプログラムが起動されるように構
成することができる。
グラム方式のCPUの制御部と同様に、コマンド(命
令)を実行するのに必要な一連のマイクロ命令郡が格納
されたROM(リードオンリメモリ)からなり、コマン
ドレジスタ&デコーダ21がコマンドに対応したマイク
ロ命令群の先頭アドレスを生成して制御回路22に与え
ることによりマイクロプログラムが起動されるように構
成することができる。
【0019】さらに、この実施例のフラッシュメモリに
は、上記各回路の他、アドレス信号やデータ信号の入出
力を行なうI/Oバッファ回路23、外部のCPU等か
ら供給される制御信号が入力される制御信号入力バッフ
ァ回路24、外部から供給される電源電圧Vccに基づい
て書込み電圧、消去電圧、読出し電圧、ベリファイ電圧
等チップ内部で必要とされる電圧を生成する電源回路2
5、メモリの動作状態に応じてこれらの電圧の中から所
望の電圧を選択してメモリアレイ11やXデコーダ15
に供給する電源切替回路26等が設けられている。
は、上記各回路の他、アドレス信号やデータ信号の入出
力を行なうI/Oバッファ回路23、外部のCPU等か
ら供給される制御信号が入力される制御信号入力バッフ
ァ回路24、外部から供給される電源電圧Vccに基づい
て書込み電圧、消去電圧、読出し電圧、ベリファイ電圧
等チップ内部で必要とされる電圧を生成する電源回路2
5、メモリの動作状態に応じてこれらの電圧の中から所
望の電圧を選択してメモリアレイ11やXデコーダ15
に供給する電源切替回路26等が設けられている。
【0020】特に制限されないが、この実施例のフラッ
シュメモリは、アドレス信号と書込みデータ信号および
コマンド入力とで外部端子(ピン)I/Oを共用してい
る。そのため、上記I/Oバッファ回路23は、上記制
御信号入力バッファ回路24からの制御信号に従ってこ
れらの入力信号を区別して取り込み所定の内部回路に供
給するように構成されている。
シュメモリは、アドレス信号と書込みデータ信号および
コマンド入力とで外部端子(ピン)I/Oを共用してい
る。そのため、上記I/Oバッファ回路23は、上記制
御信号入力バッファ回路24からの制御信号に従ってこ
れらの入力信号を区別して取り込み所定の内部回路に供
給するように構成されている。
【0021】外部のCPU等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号RESやチップ選択信号CE、書込み制御信号W
E、出力制御信号OE、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号C
DE、システムクロックSC等がある。
ュメモリに入力される制御信号としては、例えばリセッ
ト信号RESやチップ選択信号CE、書込み制御信号W
E、出力制御信号OE、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号C
DE、システムクロックSC等がある。
【0022】なお、上記実施例のフラッシュメモリを制
御する外部の装置としては、アドレス生成機能とコマン
ド生成機能を備えていればよいので、汎用マイクロコン
ピュータLSIを用いることができる。
御する外部の装置としては、アドレス生成機能とコマン
ド生成機能を備えていればよいので、汎用マイクロコン
ピュータLSIを用いることができる。
【0023】図2には書込みによってメモリセルのしき
い値を下げる形式のメモリアレイ11の具体例を示す。
この実施例のメモリアレイ11は2つのマットで構成さ
れており、図2にはそのうち片方のメモリマットの具体
例が示されている。同図に示すように、各メモリマット
は、列方向に配列され各々ソースおよびドレインが共通
接続された並列形態のn個(例えば128個)のメモリ
セル(フローティングゲートを有するMOSFET)M
C1〜MCnからなるメモリ列MCCが行方向(ワード
線WL方向)および列方向(ビット線DL方向)にそれ
ぞれ複数個配設されている。
い値を下げる形式のメモリアレイ11の具体例を示す。
この実施例のメモリアレイ11は2つのマットで構成さ
れており、図2にはそのうち片方のメモリマットの具体
例が示されている。同図に示すように、各メモリマット
は、列方向に配列され各々ソースおよびドレインが共通
接続された並列形態のn個(例えば128個)のメモリ
セル(フローティングゲートを有するMOSFET)M
C1〜MCnからなるメモリ列MCCが行方向(ワード
線WL方向)および列方向(ビット線DL方向)にそれ
ぞれ複数個配設されている。
【0024】各メモリ列MCCは、n個のメモリセルM
C1〜MCnのドレインおよびソースがそれぞれ共通の
ローカルビット線LDLおよび共通のローカルソース線
LSLに接続され、ローカルビット線LDLは選択MO
SFET Qs1を介して主ビット線DLに、またローカ
ルソース線LSLは選択MOSFET Qs2を介して共
通ソース線CSLに接続可能にされ、共通ソース線CS
Lは接地電位に接続されている。メモリアレイが複数の
ブロックに分割され、各ブロックごとに設けられたロー
カルビット線が選択MOSFET Qsdを介して主ビッ
ト線に接続される構成にされることにより、ビット線の
プリチャージに要する消費電力を低減することができ
る。
C1〜MCnのドレインおよびソースがそれぞれ共通の
ローカルビット線LDLおよび共通のローカルソース線
LSLに接続され、ローカルビット線LDLは選択MO
SFET Qs1を介して主ビット線DLに、またローカ
ルソース線LSLは選択MOSFET Qs2を介して共
通ソース線CSLに接続可能にされ、共通ソース線CS
Lは接地電位に接続されている。メモリアレイが複数の
ブロックに分割され、各ブロックごとに設けられたロー
カルビット線が選択MOSFET Qsdを介して主ビッ
ト線に接続される構成にされることにより、ビット線の
プリチャージに要する消費電力を低減することができ
る。
【0025】ローカルビット線LDLおよびローカルソ
ース線LSLを共通にする上記複数のメモリ列MCCの
うちワード線方向に配設されているもの(これを1ブロ
ックと称する)は半導体基板上の同一のウェル領域WE
LL内に形成され、データ消去時にはそのウェル領域W
ELLおよびローカルソース線LSLに0Vのような電
位を与え、ウェル領域を共通にするワード線に16.5
Vのような電圧を印加することで、ブロック単位で一括
消去が可能にされている。
ース線LSLを共通にする上記複数のメモリ列MCCの
うちワード線方向に配設されているもの(これを1ブロ
ックと称する)は半導体基板上の同一のウェル領域WE
LL内に形成され、データ消去時にはそのウェル領域W
ELLおよびローカルソース線LSLに0Vのような電
位を与え、ウェル領域を共通にするワード線に16.5
Vのような電圧を印加することで、ブロック単位で一括
消去が可能にされている。
【0026】なお、データ消去時には選択MOSFET
Qs2がオン状態にされて、各メモリセルのソースに0
Vの電位が印加されるように構成されている。このと
き、選択MOSFET Qs1はオフとされ、ドレインは
コントロールゲートに16.5Vの高電圧が印加される
ことでオン状態にされたメモリセルのチャンネルを通し
てソース側の電圧が伝えられることで0Vのような電位
にされる。
Qs2がオン状態にされて、各メモリセルのソースに0
Vの電位が印加されるように構成されている。このと
き、選択MOSFET Qs1はオフとされ、ドレインは
コントロールゲートに16.5Vの高電圧が印加される
ことでオン状態にされたメモリセルのチャンネルを通し
てソース側の電圧が伝えられることで0Vのような電位
にされる。
【0027】一方、データ書込み時には、選択されるメ
モリセルが接続されたワード線に−12.6Vのような
負電圧が印加されるとともに、選択されるメモリセルに
対応した主ビット線DLが4Vのような電位にされかつ
選択メモリセルが接続されたローカルビット線LDL上
の選択MOSFET Qs1がオン状態され、ドレインに
4Vが印加される。ただし、このときローカルソース線
LSL上の選択MOSFET Qs2はオフ状態とされて
いる。
モリセルが接続されたワード線に−12.6Vのような
負電圧が印加されるとともに、選択されるメモリセルに
対応した主ビット線DLが4Vのような電位にされかつ
選択メモリセルが接続されたローカルビット線LDL上
の選択MOSFET Qs1がオン状態され、ドレインに
4Vが印加される。ただし、このときローカルソース線
LSL上の選択MOSFET Qs2はオフ状態とされて
いる。
【0028】また、データ読出し時には、選択されるメ
モリセルが接続されたワード線に読出し電圧Vr(例え
ば2.5V)のような電圧が印加されるとともに、選択
されるメモリセルに対応した主ビット線DLが1Vのよ
うな電位にプリチャージされかつ選択メモリセルが接続
されたローカルビット線LDL上の選択MOSFETQ
s1がオン状態される。そして、このときローカルソース
線LSL上の選択MOSFET Qs2はオン状態とさ
れ、接地電位(0V)が印加される。
モリセルが接続されたワード線に読出し電圧Vr(例え
ば2.5V)のような電圧が印加されるとともに、選択
されるメモリセルに対応した主ビット線DLが1Vのよ
うな電位にプリチャージされかつ選択メモリセルが接続
されたローカルビット線LDL上の選択MOSFETQ
s1がオン状態される。そして、このときローカルソース
線LSL上の選択MOSFET Qs2はオン状態とさ
れ、接地電位(0V)が印加される。
【0029】上記主ビット線DLの一端(メモリアレイ
の中央側)には読出し時にビット線のレベルを検出する
とともに書込み時に書込みデータに応じた電位を与える
センスラッチ回路SLTと書込みの際にデータを形成し
たりするのに使用するデータ反転回路WRWがそれぞれ
接続されている。上記センスラッチ回路SLTの集合が
図1におけるデータレジスタ12で、データ反転回路W
RWの集合が図1における書込み回路13である。この
実施例のメモリアレイは2つのマットで構成されている
ため、センスラッチ回路SLTの反対側すなわち図の下
側にも上記データ反転回路WRWとメモリマットが配置
されており、そのメモリアレイ内の各主ビット線DLが
対応するデータ反転回路WRWを介してセンスラッチ回
路SLTの他方の入出力端子に接続されている。
の中央側)には読出し時にビット線のレベルを検出する
とともに書込み時に書込みデータに応じた電位を与える
センスラッチ回路SLTと書込みの際にデータを形成し
たりするのに使用するデータ反転回路WRWがそれぞれ
接続されている。上記センスラッチ回路SLTの集合が
図1におけるデータレジスタ12で、データ反転回路W
RWの集合が図1における書込み回路13である。この
実施例のメモリアレイは2つのマットで構成されている
ため、センスラッチ回路SLTの反対側すなわち図の下
側にも上記データ反転回路WRWとメモリマットが配置
されており、そのメモリアレイ内の各主ビット線DLが
対応するデータ反転回路WRWを介してセンスラッチ回
路SLTの他方の入出力端子に接続されている。
【0030】図3には、上記センスラッチ回路SLTお
よびデータ反転回路WRWの具体的回路例を示す。回路
はセンスラッチ回路を挟んで対称であるため、一方のメ
モリマット内の1本のビット線に関してのみ図示すると
ともに、便宜上、ビット線に接続されているメモリ列の
うち1つのメモリ列MCCのみ示したが、実際には複数
のメモリ列MCCが接続されるものである。図示のごと
く、センスラッチ回路SLTはPチャネルMOSFET
とNチャネルMOSFETからなる2つのCMOSイン
バータの入出力端子が交差結合されたフリップフロップ
回路FFにより構成されている。そして、上記センスラ
ッチ回路SLTの一対の入出力端子Na,Nbに、Yデ
コーダの出力によってオン、オフ制御されるいわゆるY
ゲートを構成するカラムスイッチMOSFET Qy
a、Qybが接続されている。
よびデータ反転回路WRWの具体的回路例を示す。回路
はセンスラッチ回路を挟んで対称であるため、一方のメ
モリマット内の1本のビット線に関してのみ図示すると
ともに、便宜上、ビット線に接続されているメモリ列の
うち1つのメモリ列MCCのみ示したが、実際には複数
のメモリ列MCCが接続されるものである。図示のごと
く、センスラッチ回路SLTはPチャネルMOSFET
とNチャネルMOSFETからなる2つのCMOSイン
バータの入出力端子が交差結合されたフリップフロップ
回路FFにより構成されている。そして、上記センスラ
ッチ回路SLTの一対の入出力端子Na,Nbに、Yデ
コーダの出力によってオン、オフ制御されるいわゆるY
ゲートを構成するカラムスイッチMOSFET Qy
a、Qybが接続されている。
【0031】データ反転回路WRWは、上記センスラッ
チ回路SLTの一方の入出力端子Naと一方のメモリマ
ット内の主ビット線DLaとの間に接続された伝送MO
SFET Qt1と、プリチャージ切替端子VCCと主ビ
ット線DLaとの間に接続され制御信号PC2Aによって
制御されるプリチャージ用のMOSFET Qp1と、電
源切替端子VPCと主ビット線DLaとの間に直列接続
されたMOSFETQt2,Qp2とにより構成されてい
る。このうちQt2のゲートには、上記センスラッチ回路
SLTの入出力端子Naの電位が印加され、Qp2のゲー
トには制御信号PC1Aが印加されている。また、上記プ
リチャージ切替端子VCCには、前記電源回路25から
通常動作時に0V、1Vまたは4Vのいずれかの電圧が
供給されるように構成されている。
チ回路SLTの一方の入出力端子Naと一方のメモリマ
ット内の主ビット線DLaとの間に接続された伝送MO
SFET Qt1と、プリチャージ切替端子VCCと主ビ
ット線DLaとの間に接続され制御信号PC2Aによって
制御されるプリチャージ用のMOSFET Qp1と、電
源切替端子VPCと主ビット線DLaとの間に直列接続
されたMOSFETQt2,Qp2とにより構成されてい
る。このうちQt2のゲートには、上記センスラッチ回路
SLTの入出力端子Naの電位が印加され、Qp2のゲー
トには制御信号PC1Aが印加されている。また、上記プ
リチャージ切替端子VCCには、前記電源回路25から
通常動作時に0V、1Vまたは4Vのいずれかの電圧が
供給されるように構成されている。
【0032】さらに、上記主ビット線DLの他端には、
制御信号DISによって制御されるディスチャージ用の
MOSFET Qdが接続されている。なお、上記セン
スラッチ回路SLTの他方の入出力端子Nbにも同様の
構成のMOSFETQt1,Qt2,Qp1,Qp2からなるデ
ータ反転回路WRWが接続されている。
制御信号DISによって制御されるディスチャージ用の
MOSFET Qdが接続されている。なお、上記セン
スラッチ回路SLTの他方の入出力端子Nbにも同様の
構成のMOSFETQt1,Qt2,Qp1,Qp2からなるデ
ータ反転回路WRWが接続されている。
【0033】次にオール“0”判定時の上記センスラッ
チ回路SLTおよびデータ反転回路WRWの動作を説明
する。
チ回路SLTおよびデータ反転回路WRWの動作を説明
する。
【0034】オール“0”判定は、例えばオール“0”
判定コマンドがコマンドレジスタ&デコーダ21に取り
込まれることによって開始される。なお、このオール
“0”判定に際してはその前にすべてのメモリセルが論
理“1”に相当するしきい値の高い消去状態にされてか
ら、外部から供給される書込みデータに従ってデータ
“0”が書き込まれてしきい値の低い状態にされている
ものとする。この制御シーケンスが開始されると、チッ
プ内部がオール“0”判定試験モードにセットアップさ
れ、プリチャージ切替端子VCCには電源切替回路26
から通常の読出し時と同じ1Vのプリチャージ電圧が供
給される。また、電源切替端子VPCにも電源切替回路
26から1Vの電圧が供給される。
判定コマンドがコマンドレジスタ&デコーダ21に取り
込まれることによって開始される。なお、このオール
“0”判定に際してはその前にすべてのメモリセルが論
理“1”に相当するしきい値の高い消去状態にされてか
ら、外部から供給される書込みデータに従ってデータ
“0”が書き込まれてしきい値の低い状態にされている
ものとする。この制御シーケンスが開始されると、チッ
プ内部がオール“0”判定試験モードにセットアップさ
れ、プリチャージ切替端子VCCには電源切替回路26
から通常の読出し時と同じ1Vのプリチャージ電圧が供
給される。また、電源切替端子VPCにも電源切替回路
26から1Vの電圧が供給される。
【0035】試験が開始されると、まずセンスラッチ回
路SLTがリセットされて保持データが“0”の状態
(選択メモリマット側の入出力ノードがロウレベルの状
態)にされる(ステップS1)。続いて、制御信号TR
によって伝送MOSFET Qt1がオフされた状態で、
制御信号PC2Aがハイレベル変化されてプリチャージ
MOSFET Qp1がオンされ、そのときプリチャージ
切替端子VCCに供給されている1Vの電圧によって主
ビット線DLがプリチャージされる(ステップS2)。
路SLTがリセットされて保持データが“0”の状態
(選択メモリマット側の入出力ノードがロウレベルの状
態)にされる(ステップS1)。続いて、制御信号TR
によって伝送MOSFET Qt1がオフされた状態で、
制御信号PC2Aがハイレベル変化されてプリチャージ
MOSFET Qp1がオンされ、そのときプリチャージ
切替端子VCCに供給されている1Vの電圧によって主
ビット線DLがプリチャージされる(ステップS2)。
【0036】次に、いずれか1本のワード線Wが2.5
Vのような選択レベルにされるとともに当該ワード線の
属するブロックの選択MOSFET Qsd,Qssがオン
状態にされる(ステップS3)。このときこの選択ワー
ド線に接続されたメモリセルのしきい値が正常な書込み
状態に対応した1.8〜2.0Vにあれば当該メモリセ
ルはオンされるので主ビット線DLは共通ソース線の電
位(0V)にディスチャージされる。一方、選択ワード
線に接続されたメモリセルのしきい値が2V以下に下が
っていない状態にあれば当該メモリセルはオン状態にな
らないので、主ビット線DLの電圧はほぼプリチャージ
レベル(1V)を維持する。
Vのような選択レベルにされるとともに当該ワード線の
属するブロックの選択MOSFET Qsd,Qssがオン
状態にされる(ステップS3)。このときこの選択ワー
ド線に接続されたメモリセルのしきい値が正常な書込み
状態に対応した1.8〜2.0Vにあれば当該メモリセ
ルはオンされるので主ビット線DLは共通ソース線の電
位(0V)にディスチャージされる。一方、選択ワード
線に接続されたメモリセルのしきい値が2V以下に下が
っていない状態にあれば当該メモリセルはオン状態にな
らないので、主ビット線DLの電圧はほぼプリチャージ
レベル(1V)を維持する。
【0037】しかる後、データ反転回路WRW内のMO
SFET Qp2がオンされる(ステップS4)。する
と、このQp2と直列に設けられたMOSFET Qt2が
センスラッチ回路SLTの保持データによって制御され
るように構成されているため、保持データが“1”のと
きはQt2がオン状態にされて、そのとき電源切替端子V
PCに供給されている例えば1Vの電圧によって主ビッ
ト線DLがチャージされる。ただし、最初の動作ではセ
ンスラッチ回路SLTがリセットされているため、Qt2
はオフ状態とされているため、主ビット線DLはチャー
ジされない。
SFET Qp2がオンされる(ステップS4)。する
と、このQp2と直列に設けられたMOSFET Qt2が
センスラッチ回路SLTの保持データによって制御され
るように構成されているため、保持データが“1”のと
きはQt2がオン状態にされて、そのとき電源切替端子V
PCに供給されている例えば1Vの電圧によって主ビッ
ト線DLがチャージされる。ただし、最初の動作ではセ
ンスラッチ回路SLTがリセットされているため、Qt2
はオフ状態とされているため、主ビット線DLはチャー
ジされない。
【0038】その後、伝送MOSFET Qt1がオンさ
れることで、主ビット線DLの電位がセンスラッチ回路
SLTに伝達されて増幅され、1行(1セクタ)分のデ
ータがデータレジスタ12に読み出される(ステップS
5)。選択されたメモリセルのしきい値が正常な書込み
状態に対応した1.8〜2.0Vにあれば主ビット線D
Lが0Vにディスチャージされているためセンスラッチ
回路SLTにラッチされるデータは“0”となる。ま
た、選択メモリセルのしきい値が2V以下に下がってい
ない状態にあるときおよびそれまでのセンスラッチ回路
SLTのラッチデータが“1”のときは主ビット線DL
の電圧はチャージされたレベルであるためセンスラッチ
回路SLTにラッチされるデータは“1”となる。上記
ビット線電位のセンスラッチ回路による検出後に、主ビ
ット線DLの他端に設けられているディスチャージMO
SFET Qdがオンされて主ビット線DLの電位が0
Vにディスチャージされて1セクタの読出しサイクルが
終了する(ステップS6)。
れることで、主ビット線DLの電位がセンスラッチ回路
SLTに伝達されて増幅され、1行(1セクタ)分のデ
ータがデータレジスタ12に読み出される(ステップS
5)。選択されたメモリセルのしきい値が正常な書込み
状態に対応した1.8〜2.0Vにあれば主ビット線D
Lが0Vにディスチャージされているためセンスラッチ
回路SLTにラッチされるデータは“0”となる。ま
た、選択メモリセルのしきい値が2V以下に下がってい
ない状態にあるときおよびそれまでのセンスラッチ回路
SLTのラッチデータが“1”のときは主ビット線DL
の電圧はチャージされたレベルであるためセンスラッチ
回路SLTにラッチされるデータは“1”となる。上記
ビット線電位のセンスラッチ回路による検出後に、主ビ
ット線DLの他端に設けられているディスチャージMO
SFET Qdがオンされて主ビット線DLの電位が0
Vにディスチャージされて1セクタの読出しサイクルが
終了する(ステップS6)。
【0039】なお、上記センスラッチ回路SLTは、上
記主ビット線DLaのレベル検出の際には反対側(非選
択側のメモリマット)の主ビット線DLbのレベルと比
較して増幅を行なう。そのため、非選択のメモリマット
側の主ビット線DLbは、選択主ビット線のプリチャー
ジレベルである1Vと共通ソース線CSLの電位0Vと
の中間の0.5Vのような電位にプリチャージされる。
主ビット線DLb側の読出しを行なうときは上記とは逆
の電位関係とされる。
記主ビット線DLaのレベル検出の際には反対側(非選
択側のメモリマット)の主ビット線DLbのレベルと比
較して増幅を行なう。そのため、非選択のメモリマット
側の主ビット線DLbは、選択主ビット線のプリチャー
ジレベルである1Vと共通ソース線CSLの電位0Vと
の中間の0.5Vのような電位にプリチャージされる。
主ビット線DLb側の読出しを行なうときは上記とは逆
の電位関係とされる。
【0040】次に、全セクタについて読出しが終了した
か判定する(ステップS7)。ここで、全セクタが終了
していなければステップS2へ戻って、主ビット線DL
のプリチャージ(ステップS2)→ワード線の立ち上げ
(ステップS3)→プリチャージMOS Qp2のオン
(ステップS4)→伝送MOS Qt1のオン(ステップ
S5)→ディスチャージMOS Qdのオン(ステップ
S6)を行なう。
か判定する(ステップS7)。ここで、全セクタが終了
していなければステップS2へ戻って、主ビット線DL
のプリチャージ(ステップS2)→ワード線の立ち上げ
(ステップS3)→プリチャージMOS Qp2のオン
(ステップS4)→伝送MOS Qt1のオン(ステップ
S5)→ディスチャージMOS Qdのオン(ステップ
S6)を行なう。
【0041】そして、全セクタについて読出しが終了す
ると、カラムスイッチYGがオンされてデータレジスタ
12に保持されているデータが外部へ出力される(ステ
ップS8)。
ると、カラムスイッチYGがオンされてデータレジスタ
12に保持されているデータが外部へ出力される(ステ
ップS8)。
【0042】この実施例では、上記のようにして全セク
タについてステップS2〜S6を繰り返している間に、
一つでもしきい値が2V以下に下がっていない状態のメ
モリセルの読出しが行われたときは、主ビット線DLの
電圧はプリチャージレベルのままであるためセンスラッ
チ回路SLTにラッチされるデータは“1”になり、こ
のデータによって次の読出しの際にビット線のチャージ
が行われ、ビット線上でセンスラッチ回路の保持データ
すなわち前の読出しデータと次の読出しデータとの論理
和演算が行われるため、一旦不良メモリセルの選択によ
ってデータ“1”が読み出されたセンスラッチ回路には
以後ずっとデータ“1”が保持されるようになり、全セ
クタの選択後にセンスラッチ回路の保持データを外部へ
出力することで正しい判定が行なえる。そのため、セク
タごとに読出しデータを外部へ出力する従来方法に比べ
て大幅に試験時間を短縮することができる。
タについてステップS2〜S6を繰り返している間に、
一つでもしきい値が2V以下に下がっていない状態のメ
モリセルの読出しが行われたときは、主ビット線DLの
電圧はプリチャージレベルのままであるためセンスラッ
チ回路SLTにラッチされるデータは“1”になり、こ
のデータによって次の読出しの際にビット線のチャージ
が行われ、ビット線上でセンスラッチ回路の保持データ
すなわち前の読出しデータと次の読出しデータとの論理
和演算が行われるため、一旦不良メモリセルの選択によ
ってデータ“1”が読み出されたセンスラッチ回路には
以後ずっとデータ“1”が保持されるようになり、全セ
クタの選択後にセンスラッチ回路の保持データを外部へ
出力することで正しい判定が行なえる。そのため、セク
タごとに読出しデータを外部へ出力する従来方法に比べ
て大幅に試験時間を短縮することができる。
【0043】図7に、オール“0”判定のため3つのメ
モリセルから連続してデータを読み出す際のタイミング
が示されている。ここでは、一例として2番目のメモリ
セルが書込み不良を起こしてその記憶データが“1”に
なっている場合のタイミングが示されている。図7よ
り、一旦不良メモリセルの選択によってデータ“1”が
読み出されたセンスラッチ回路には以後ずっとデータ
“1”が保持されることが容易に理解される。
モリセルから連続してデータを読み出す際のタイミング
が示されている。ここでは、一例として2番目のメモリ
セルが書込み不良を起こしてその記憶データが“1”に
なっている場合のタイミングが示されている。図7よ
り、一旦不良メモリセルの選択によってデータ“1”が
読み出されたセンスラッチ回路には以後ずっとデータ
“1”が保持されることが容易に理解される。
【0044】なお、上記実施例では一つのメモリマット
内の全セクタについて読出しが終了してからセンスラッ
チ回路の保持データを外部へ出力させるようにしている
が、1ブロック内の全セクタ(実施例では128セク
タ)について読出しが終了した時点あるいは1ブロック
を数個のグループに分けて各グループについて読出しが
終了した時点でセンスラッチ回路の保持しているデータ
を外部へ出力させるようにしても良い。
内の全セクタについて読出しが終了してからセンスラッ
チ回路の保持データを外部へ出力させるようにしている
が、1ブロック内の全セクタ(実施例では128セク
タ)について読出しが終了した時点あるいは1ブロック
を数個のグループに分けて各グループについて読出しが
終了した時点でセンスラッチ回路の保持しているデータ
を外部へ出力させるようにしても良い。
【0045】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、データ“1”がメモリセルの高いしきい
値に対応され書込みによってメモリセルのしきい値を低
くする形式のフラッシュメモリに適用した場合について
説明したが、この発明はそれに限定されず、データ
“0”がメモリセルの高いしきい値に対応されているも
のや書込みによってメモリセルのしきい値を高くする形
式のフラッシュメモリの書込み試験にも適用することが
できる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、データ“1”がメモリセルの高いしきい
値に対応され書込みによってメモリセルのしきい値を低
くする形式のフラッシュメモリに適用した場合について
説明したが、この発明はそれに限定されず、データ
“0”がメモリセルの高いしきい値に対応されているも
のや書込みによってメモリセルのしきい値を高くする形
式のフラッシュメモリの書込み試験にも適用することが
できる。
【0046】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、コントロ
ールゲートおよびフローティングゲートを備えた記憶素
子を有する不揮発性記憶装置一般に広く利用することが
できる。
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、コントロ
ールゲートおよびフローティングゲートを備えた記憶素
子を有する不揮発性記憶装置一般に広く利用することが
できる。
【0047】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【0048】すなわち、この発明は、書込みによってし
きい値が充分に下がらないという不良を有する記憶素子
(メモリセル)が存在することを短時間に検出すること
が可能となる。
きい値が充分に下がらないという不良を有する記憶素子
(メモリセル)が存在することを短時間に検出すること
が可能となる。
【図1】本発明を適用したフラッシュメモリの一実施例
の概略を示す全体ブロック図である。
の概略を示す全体ブロック図である。
【図2】本発明に係るフラッシュメモリのメモリアレイ
の構成例を示す回路図である。
の構成例を示す回路図である。
【図3】センスラッチ回路SLTおよびデータ反転回路
WRWの具体例を示す回路図である。
WRWの具体例を示す回路図である。
【図4】フラッシュメモリにおけるメモリセルの書込み
時の印加電圧の一例を示す断面図である。
時の印加電圧の一例を示す断面図である。
【図5】フラッシュメモリにおけるメモリセルの消去時
の印加電圧の一例を示す断面図である。
の印加電圧の一例を示す断面図である。
【図6】本発明および従来のフラッシュメモリにおける
オール“0”判定の手順を示すフローチャートである。
オール“0”判定の手順を示すフローチャートである。
【図7】本発明を適用した実施例のフラッシュメモリに
おけるオール“0”判定のためのデータ読出し時のタイ
ミングチャートである。
おけるオール“0”判定のためのデータ読出し時のタイ
ミングチャートである。
11 メモリアレイ 12 データレジスタ 13 書込み回路 14 アドレスレジスタ 15 Xデコーダ 21 コマンドレジスタ&デコーダ 22 シーケンサ WL ワード線 MC メモリセル DL 主ビット線 LDL ローカルビット線 LSL ローカルソース線 CSL 共通ソース線 SLT センスラッチ回路 WRWデータ反転回路
Claims (7)
- 【請求項1】 ゲートとソースおよびドレインを有する
記憶素子のしきい値を上記ゲート、ソースおよびドレイ
ンに印加する電圧を制御して変化させデータを記憶させ
るように構成された不揮発性半導体記憶装置において、
上記記憶素子のゲートが接続されたワード線を順次選択
して複数のワード線の選択により上記ビット線上に読み
出された複数の記憶素子のデータの論理和をとりながら
上記記憶素子のドレインが接続されるビット線の電位を
検出するセンスラッチ回路に上記論理和の結果をラッチ
させ、複数のワード線の選択による複数の記憶素子から
のデータ読出し結果が得られてから上記センスラッチ回
路に保持されているデータを外部へ出力するようにした
ことを特徴とする不揮発性半導体記憶装置の試験方法。 - 【請求項2】 上記記憶素子のしきい値の高い状態は消
去状態に対応され、上記記憶素子のしきい値の低い状態
はデータ書込み状態に対応されていることを特徴とする
請求項1に記載の不揮発性半導体記憶装置の試験方法。 - 【請求項3】 上記試験のための読出し動作の前にすべ
ての記憶素子を所定の単位で一括してしきい値の高い状
態にさせた後、外部から供給される書込みデータに従っ
てすべての記憶素子をしきい値の低い状態にさせるよう
にしたことを特徴とする請求項2に記載の不揮発性半導
体記憶装置の試験方法。 - 【請求項4】 上記ビット線は上記センスラッチ回路に
接続された主ビット線と、該主ビット線に選択スイッチ
手段を介して接続可能にされ所定数の記憶素子のドレイ
ンが接続された副ビット線とに分割構成されている場合
に、上記各副ビットに接続された所定数の記憶素子につ
いて読出しが終了した時点で上記センスラッチ回路に保
持されているデータを外部へ出力させるようにしたこと
を特徴とする請求項1、2または3に記載の不揮発性半
導体記憶装置の試験方法。 - 【請求項5】 ゲートとソースおよびドレインを有する
記憶素子のしきい値を上記ゲート、ソースおよびドレイ
ンに印加する電圧を制御して変化させデータを記憶させ
るように構成された不揮発性半導体記憶装置であって、
複数の記憶素子のドレインが接続されるビット線とビッ
ト線の電位を検出するセンスラッチ回路との間に設けら
れた伝送ゲート手段と、上記ビット線を所定の電位にプ
リチャージ可能なプリチャージ手段と、上記センスラッ
チ回路の保持データに応じて対応するビット線をチャー
ジもしくは非チャージ可能な選択チャージ手段とを備え
てなることを特徴とする不揮発性半導体記憶装置。 - 【請求項6】 上記ビット線は上記センスラッチ回路に
接続された主ビット線と、該主ビット線に選択スイッチ
手段を介して接続可能にされ所定数の記憶素子のドレイ
ンが接続された副ビット線とに分割構成されていること
を特徴とする請求項5に記載の不揮発性半導体記憶装
置。 - 【請求項7】 外部から与えられたコマンドを解読して
内部回路を前記コマンドに対応した所定の順序で動作さ
せてデータの読出し、書込みおよび消去を行なう制御手
段を備え、該制御手段は、所定のコマンドが入力された
ときに、まず上記プリチャージ手段によってビット線の
プリチャージを行なってワード線を立ち上げて記憶素子
の記憶データに対応して電位をビット線に読み出した
後、上記センスラッチ回路の保持データに応じて上記選
択チャージ手段を動作させてビット線のチャージを行な
ってから上記プリチャージ手段によってビット線のプリ
チャージを行なってワード線を立ち上げて記憶素子の記
憶データに対応して電位をビット線に読み出し、その後
上記伝送ゲート手段を導通させてビット線の電位を上記
センスラッチ回路で検出して保持させ、上記動作を複数
のワード線について順次行なってから上記センスラッチ
回路に保持されているデータを外部へ出力させるように
構成されていることを特徴とする請求項5または6に記
載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8392198A JPH11283399A (ja) | 1998-03-30 | 1998-03-30 | 不揮発性半導体記憶装置およびその試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8392198A JPH11283399A (ja) | 1998-03-30 | 1998-03-30 | 不揮発性半導体記憶装置およびその試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11283399A true JPH11283399A (ja) | 1999-10-15 |
Family
ID=13816079
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8392198A Pending JPH11283399A (ja) | 1998-03-30 | 1998-03-30 | 不揮発性半導体記憶装置およびその試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11283399A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006025083A1 (ja) * | 2004-08-30 | 2006-03-09 | Spansion Llc | 半導体装置、半導体装置の試験方法およびデータ書き込み方法 |
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1998
- 1998-03-30 JP JP8392198A patent/JPH11283399A/ja active Pending
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JPWO2006025083A1 (ja) * | 2004-08-30 | 2008-07-31 | スパンション エルエルシー | 半導体装置、半導体装置の試験方法およびデータ書き込み方法 |
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