JP2000131713A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2000131713A JP2000131713A JP30345298A JP30345298A JP2000131713A JP 2000131713 A JP2000131713 A JP 2000131713A JP 30345298 A JP30345298 A JP 30345298A JP 30345298 A JP30345298 A JP 30345298A JP 2000131713 A JP2000131713 A JP 2000131713A
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Abstract
(57)【要約】
【課題】 画素トランジスタの電流能力のバラツキによ
って画質が劣化することを防止する。 【解決手段】 薄膜トランジスタ１４の下層側に導電性
の遮光層を形成してこれをバックゲートとし、このバッ
クゲートとなる遮光膜を、補助ゲート線１９-1，１９-
2，１９-3，１９-4……を介して該薄膜トランジスタ１
４のゲート線１１-1，１１-2，１１-3，１１-4……に電
気的に接続した。
って画質が劣化することを防止する。 【解決手段】 薄膜トランジスタ１４の下層側に導電性
の遮光層を形成してこれをバックゲートとし、このバッ
クゲートとなる遮光膜を、補助ゲート線１９-1，１９-
2，１９-3，１９-4……を介して該薄膜トランジスタ１
４のゲート線１１-1，１１-2，１１-3，１１-4……に電
気的に接続した。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリクス状に配
線されたゲート線と信号線との交点に画素トランジスタ
を用いて画素を形成してなる液晶表示装置に関する。
線されたゲート線と信号線との交点に画素トランジスタ
を用いて画素を形成してなる液晶表示装置に関する。
【０００２】
【従来の技術】一般に、パーソナルコンピュータやワー
ドプロセッサ等のＯＡ機器、テレビジョンなどに使用さ
れる液晶表示装置には、単純マトリクス方式とアクティ
ブマトリクス方式とがある。特に、近年においては、カ
ラー表示の多色化への対応として、高精細表示を実現す
るアクティブマトリクス方式が多用されている。
ドプロセッサ等のＯＡ機器、テレビジョンなどに使用さ
れる液晶表示装置には、単純マトリクス方式とアクティ
ブマトリクス方式とがある。特に、近年においては、カ
ラー表示の多色化への対応として、高精細表示を実現す
るアクティブマトリクス方式が多用されている。
【０００３】図６はアクティブマトリクス型液晶表示装
置の従来例を示す回路図である。図６においては、複数
行分のゲート線５１-1，５１-2，５１-3，５１-4，……
と複数列分の信号線５２-1，５２-2，５２-3，５２-4，
……とがマトリクス状に配線され、その交点には画素５
３が形成されて液晶パネルを構成している。
置の従来例を示す回路図である。図６においては、複数
行分のゲート線５１-1，５１-2，５１-3，５１-4，……
と複数列分の信号線５２-1，５２-2，５２-3，５２-4，
……とがマトリクス状に配線され、その交点には画素５
３が形成されて液晶パネルを構成している。
【０００４】画素５３は、画素トランジスタとなる薄膜
トランジスタ（ＴＦＴ：thin filmtransistor）５４、
液晶セル５５及びホールドコンデンサ５６から構成され
ている。この画素５３において、薄膜トランジスタ５４
は、そのゲート電極がゲート線５１-1，５１-2，５１-
3，５１-4，……に、そのソース電極が信号線５２-1，
５２-2，５２-3，５２-4，……にそれぞれ接続されてい
る。
トランジスタ（ＴＦＴ：thin filmtransistor）５４、
液晶セル５５及びホールドコンデンサ５６から構成され
ている。この画素５３において、薄膜トランジスタ５４
は、そのゲート電極がゲート線５１-1，５１-2，５１-
3，５１-4，……に、そのソース電極が信号線５２-1，
５２-2，５２-3，５２-4，……にそれぞれ接続されてい
る。
【０００５】ゲート線５１-1，５１-2，５１-3，５１-
4，……の各一端は、垂直駆動回路となるゲート駆動回
路５７の各行の出力端に接続されている。このゲート駆
動回路５７は、液晶パネルの各画素５３を行単位で選択
することによって垂直走査を行うためのものである。
4，……の各一端は、垂直駆動回路となるゲート駆動回
路５７の各行の出力端に接続されている。このゲート駆
動回路５７は、液晶パネルの各画素５３を行単位で選択
することによって垂直走査を行うためのものである。
【０００６】一方、信号線５２-1，５２-2，５２-3，５
２-4，……の各一端は、水平駆動回路となるソース駆動
回路５８の各列の出力端に接続されている。このソース
駆動回路５８は、液晶パネルの各画素５３に対して階調
に応じた信号電圧を順次供給するためのものである。
２-4，……の各一端は、水平駆動回路となるソース駆動
回路５８の各列の出力端に接続されている。このソース
駆動回路５８は、液晶パネルの各画素５３に対して階調
に応じた信号電圧を順次供給するためのものである。
【０００７】
【発明が解決しようとする課題】ところで、ある画像信
号に基づく信号電圧の書き込みは、ゲート駆動回路５７
によって選択され、かつソース駆動回路５８によって信
号電圧が供給された画素５３に対してのみ行われるが、
そのときの書き込み時間は、薄膜トランジスタ５４の電
流能力とホールドコンデンサ５６の容量の時定数により
決定される。
号に基づく信号電圧の書き込みは、ゲート駆動回路５７
によって選択され、かつソース駆動回路５８によって信
号電圧が供給された画素５３に対してのみ行われるが、
そのときの書き込み時間は、薄膜トランジスタ５４の電
流能力とホールドコンデンサ５６の容量の時定数により
決定される。
【０００８】このうち、ホールドコンデンサ５６の容量
に関しては、その容量を決定する絶縁膜の膜厚を精度良
く均一にコントロールできるのに対し、薄膜トランジス
タ５４の電流能力は非常にバラツキが大きなものとなっ
ている。そのため、薄膜トランジスタ５４の電流能力が
低くなった場合（閾値電圧Ｖthが高い場合）は、画素５
３に信号電圧を書き込む際に、画素電圧が所望の電圧に
到達せずに輝点となる。また、これと反対に、薄膜トラ
ンジスタ５４の電流能力が高くなった場合（閾値電圧Ｖ
thが低い場合）は、それに伴ってリーク電流が増加する
ため、保持電圧がリークして輝点となる。このように従
来においては、薄膜トランジスタ５４の電流能力のバラ
ツキによって画質が劣化してしまうという問題があっ
た。
に関しては、その容量を決定する絶縁膜の膜厚を精度良
く均一にコントロールできるのに対し、薄膜トランジス
タ５４の電流能力は非常にバラツキが大きなものとなっ
ている。そのため、薄膜トランジスタ５４の電流能力が
低くなった場合（閾値電圧Ｖthが高い場合）は、画素５
３に信号電圧を書き込む際に、画素電圧が所望の電圧に
到達せずに輝点となる。また、これと反対に、薄膜トラ
ンジスタ５４の電流能力が高くなった場合（閾値電圧Ｖ
thが低い場合）は、それに伴ってリーク電流が増加する
ため、保持電圧がリークして輝点となる。このように従
来においては、薄膜トランジスタ５４の電流能力のバラ
ツキによって画質が劣化してしまうという問題があっ
た。
【０００９】本発明は、上記課題を解決するためになさ
れたもので、その目的とするところは、画素トランジス
タの電流能力のバラツキに伴う画質の劣化を防止するこ
とができる液晶表示装置を提供することにある。
れたもので、その目的とするところは、画素トランジス
タの電流能力のバラツキに伴う画質の劣化を防止するこ
とができる液晶表示装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたもので、マトリクス状に配線され
たゲート線と信号線との交点に画素トランジスタを用い
て画素を形成してなる液晶表示装置において、前記画素
トランジスタの下層側に導電性の遮光層を形成するとと
もに、前記遮光層を該画素トランジスタのゲート線に電
気的に接続した構成を採用している。
成するためになされたもので、マトリクス状に配線され
たゲート線と信号線との交点に画素トランジスタを用い
て画素を形成してなる液晶表示装置において、前記画素
トランジスタの下層側に導電性の遮光層を形成するとと
もに、前記遮光層を該画素トランジスタのゲート線に電
気的に接続した構成を採用している。
【００１１】上記構成の液晶表示装置においては、画素
トランジスタの下層側に導電性の遮光層を形成すること
で、光リーク電流の発生が防止されるとともに、その遮
光層を画素トランジスタのゲート線に電気的に接続する
ことで、遮光層がバックゲートとして機能する。これに
より、ゲート線がオン（Ｈｉレベル）になって画素トラ
ンジスタのゲート電極にゲート電圧が印加されると、そ
れと同時に、遮光層の電圧が正（＋）の方向にバイアス
され、このときのバックゲート効果によって画素トラン
ジスタの電流能力がアップする。一方、ゲート線がオフ
（Ｌｏｗレベル）になると、それと同時に遮光層への電
圧印加が解除されるため、画素トランジスタの電流能力
が通常状態に戻って画素電圧のリークが抑止される。
トランジスタの下層側に導電性の遮光層を形成すること
で、光リーク電流の発生が防止されるとともに、その遮
光層を画素トランジスタのゲート線に電気的に接続する
ことで、遮光層がバックゲートとして機能する。これに
より、ゲート線がオン（Ｈｉレベル）になって画素トラ
ンジスタのゲート電極にゲート電圧が印加されると、そ
れと同時に、遮光層の電圧が正（＋）の方向にバイアス
され、このときのバックゲート効果によって画素トラン
ジスタの電流能力がアップする。一方、ゲート線がオフ
（Ｌｏｗレベル）になると、それと同時に遮光層への電
圧印加が解除されるため、画素トランジスタの電流能力
が通常状態に戻って画素電圧のリークが抑止される。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。図１は本発明によ
る液晶表示装置の実施形態を示す回路図であり、図２は
本実施形態における画素トランジスタ（ＴＦＴ）の断面
構造を示す概略図である。
て図面を参照しつつ詳細に説明する。図１は本発明によ
る液晶表示装置の実施形態を示す回路図であり、図２は
本実施形態における画素トランジスタ（ＴＦＴ）の断面
構造を示す概略図である。
【００１３】先ず、図２において、液晶表示装置が形成
される透明基板１は、例えば石英基板または無アルカリ
ガラス基板からなるもので、この透明基板１上に導電性
の遮光層２が形成されている。遮光層２は、例えばアル
ミニウム、チタン、タングステン、モリブデン、或いは
モリブデンシリサイド、チタンシリサイド、タングステ
ンシリサイド等の金属膜で構成される。
される透明基板１は、例えば石英基板または無アルカリ
ガラス基板からなるもので、この透明基板１上に導電性
の遮光層２が形成されている。遮光層２は、例えばアル
ミニウム、チタン、タングステン、モリブデン、或いは
モリブデンシリサイド、チタンシリサイド、タングステ
ンシリサイド等の金属膜で構成される。
【００１４】また、透明基板１上には、遮光層２を覆う
状態で第１の絶縁膜３が形成されている。第１の絶縁膜
３は、例えば酸化シリコン膜、窒化シリコン膜等で構成
される。さらに、遮光層２の上方には、第１の絶縁膜３
を介して画素トランジスタのシリコン層４が形成されて
いる。シリコン層４は、例えばポリシリコンまたはアモ
ルファスシリコンで構成される。
状態で第１の絶縁膜３が形成されている。第１の絶縁膜
３は、例えば酸化シリコン膜、窒化シリコン膜等で構成
される。さらに、遮光層２の上方には、第１の絶縁膜３
を介して画素トランジスタのシリコン層４が形成されて
いる。シリコン層４は、例えばポリシリコンまたはアモ
ルファスシリコンで構成される。
【００１５】また、第１の絶縁膜３上には、シリコン層
４を覆う状態で第２の絶縁膜５が形成されている。第２
の絶縁膜５は、画素トランジスタのゲート酸化膜として
機能するもので、例えば酸化シリコン膜、窒化シリコン
膜等で構成される。さらに、第２の絶縁膜５上にはゲー
ト電極６が形成されている。ゲート電極６は、例えば不
純物が導入されていて導電性を有するポリシリコンで構
成される。
４を覆う状態で第２の絶縁膜５が形成されている。第２
の絶縁膜５は、画素トランジスタのゲート酸化膜として
機能するもので、例えば酸化シリコン膜、窒化シリコン
膜等で構成される。さらに、第２の絶縁膜５上にはゲー
ト電極６が形成されている。ゲート電極６は、例えば不
純物が導入されていて導電性を有するポリシリコンで構
成される。
【００１６】また、第２の絶縁膜５上には、ゲート電極
６を覆う状態で第３の絶縁膜７が形成されている。第３
の絶縁膜７は、例えばリンシリケートガラス（ＰＳＧ）
膜で構成される。この第３の絶縁膜７には、ゲート電極
６の両側に位置して一対の引き出し電極８，９が形成さ
れている。これら一対の引き出し電極８，９は、例えば
アルミニウムからなるもので、一方の引き出し電極８が
画素トランジスタのソース領域Ｓに接続されてソース電
極を構成し、他方の引き出し電極９が画素トランジスタ
のドレイン領域Ｄに接続されてドレイン電極を構成して
いる。
６を覆う状態で第３の絶縁膜７が形成されている。第３
の絶縁膜７は、例えばリンシリケートガラス（ＰＳＧ）
膜で構成される。この第３の絶縁膜７には、ゲート電極
６の両側に位置して一対の引き出し電極８，９が形成さ
れている。これら一対の引き出し電極８，９は、例えば
アルミニウムからなるもので、一方の引き出し電極８が
画素トランジスタのソース領域Ｓに接続されてソース電
極を構成し、他方の引き出し電極９が画素トランジスタ
のドレイン領域Ｄに接続されてドレイン電極を構成して
いる。
【００１７】ここで、上述のようにポリシリコンＴＦＴ
を用いて画素を形成した場合は、ゲートをオフしたとき
のリーク電流を無視することができず、輝点発生やコン
トラストの低下を招く。この対策として、多くの画素構
造では、リーク電流に影響を受ける電圧保持能力を高め
るために、ホールドコンデンサ（蓄積容量）を設けてい
る。また、透明基板１側からの光の入射もリーク電流の
増加につながるため、これを防ぐ目的で、画素トランジ
スタの下層側（透明基板１側）に遮光層２を形成し、こ
の遮光層２によって透明基板１側から入射する光を遮断
し、光によるリーク電流の発生を抑制している。
を用いて画素を形成した場合は、ゲートをオフしたとき
のリーク電流を無視することができず、輝点発生やコン
トラストの低下を招く。この対策として、多くの画素構
造では、リーク電流に影響を受ける電圧保持能力を高め
るために、ホールドコンデンサ（蓄積容量）を設けてい
る。また、透明基板１側からの光の入射もリーク電流の
増加につながるため、これを防ぐ目的で、画素トランジ
スタの下層側（透明基板１側）に遮光層２を形成し、こ
の遮光層２によって透明基板１側から入射する光を遮断
し、光によるリーク電流の発生を抑制している。
【００１８】図３は画素トランジスタのシンボル図であ
り、（ａ）は遮光層の有りの場合、（ｂ）は遮光層が無
しの場合をそれぞれ示している。図示のように、遮光層
が有りの場合は、これがバックゲートとして機能するこ
とから、その端子構造は、ソースＳ，ドレインＤ，ゲー
トＧ，バックゲートＢの４端子構造となる。これに対し
て、遮光層が無しの場合の端子構造は、ソースＳ，ドレ
インＤ，ゲートＧの３端子構造となる。
り、（ａ）は遮光層の有りの場合、（ｂ）は遮光層が無
しの場合をそれぞれ示している。図示のように、遮光層
が有りの場合は、これがバックゲートとして機能するこ
とから、その端子構造は、ソースＳ，ドレインＤ，ゲー
トＧ，バックゲートＢの４端子構造となる。これに対し
て、遮光層が無しの場合の端子構造は、ソースＳ，ドレ
インＤ，ゲートＧの３端子構造となる。
【００１９】ところで、これまでは、金属膜等の導電性
を有する遮光層２を、液晶表示装置内の電源電極或いは
対向電極（コモン電極）に接続していることから、遮光
層２の電圧は電源電圧（ＶDD，ＶSS）或いは対向電極の
電圧（ＶCOM ）といった固定電圧に設定されており、画
素トランジスタの電流能力のバラツキが大きなものとな
っていた。
を有する遮光層２を、液晶表示装置内の電源電極或いは
対向電極（コモン電極）に接続していることから、遮光
層２の電圧は電源電圧（ＶDD，ＶSS）或いは対向電極の
電圧（ＶCOM ）といった固定電圧に設定されており、画
素トランジスタの電流能力のバラツキが大きなものとな
っていた。
【００２０】図４は遮光層２を有する画素トランジスタ
において、バックゲートとなる遮光層２のバイアス電圧
を可変した際の電圧電流特性図である。ちなみに、図４
においては、ドレイン電圧ＶD ＝１０Ｖで一定、ゲート
電圧ＶG ＝−５〜１５Ｖに可変、遮光層２の電圧（バッ
クゲート電圧）Ｖb ＝−１０〜１０Ｖの間で２Ｖステッ
プで可変、ソース電圧ＶS ＝０Ｖの条件で測定した結果
を示している。
において、バックゲートとなる遮光層２のバイアス電圧
を可変した際の電圧電流特性図である。ちなみに、図４
においては、ドレイン電圧ＶD ＝１０Ｖで一定、ゲート
電圧ＶG ＝−５〜１５Ｖに可変、遮光層２の電圧（バッ
クゲート電圧）Ｖb ＝−１０〜１０Ｖの間で２Ｖステッ
プで可変、ソース電圧ＶS ＝０Ｖの条件で測定した結果
を示している。
【００２１】図４から明らかなように、遮光層２の電圧
（バックゲートへの印加電圧）を正負（＋／−）に可変
すると、これにしたがって画素トランジスタの電流能力
がアップ／ダウンしていることが分かる。例えば、ＶG
＝２．５Ｖのときで比較すると、図中丸印で示すように
Ｖb ＝−１０Ｖの条件とＶb ＝１０Ｖの条件とでは、画
素トランジスタの電流能力が約１０倍ほど変化してい
る。こうした画素トランジスタの電流能力の変化は、上
述のようにシリコン層４の直下に形成した遮光層２がバ
ックゲートとなり、そのバックゲート電圧を変えること
で画素トランジスタの閾値電圧Ｖｔｈが変調されて起こ
るもので、これが、いわゆるバックゲート効果と呼ばれ
るものである。
（バックゲートへの印加電圧）を正負（＋／−）に可変
すると、これにしたがって画素トランジスタの電流能力
がアップ／ダウンしていることが分かる。例えば、ＶG
＝２．５Ｖのときで比較すると、図中丸印で示すように
Ｖb ＝−１０Ｖの条件とＶb ＝１０Ｖの条件とでは、画
素トランジスタの電流能力が約１０倍ほど変化してい
る。こうした画素トランジスタの電流能力の変化は、上
述のようにシリコン層４の直下に形成した遮光層２がバ
ックゲートとなり、そのバックゲート電圧を変えること
で画素トランジスタの閾値電圧Ｖｔｈが変調されて起こ
るもので、これが、いわゆるバックゲート効果と呼ばれ
るものである。
【００２２】本発明においては、このバックゲート効果
に着目し、これを有効に活用すべく、図１に示す回路構
成を採用している。図１においては、例えば石英基板
（不図示）からなる透明基板上に、複数行分のゲート線
１１-1，１１-2，１１-3，１１-4，……と複数列分の信
号線１２-1，１２-2，１２-3，１２-4，……とがマトリ
クス状に配線され、その交点には画素１３が形成されて
液晶パネルを構成している。
に着目し、これを有効に活用すべく、図１に示す回路構
成を採用している。図１においては、例えば石英基板
（不図示）からなる透明基板上に、複数行分のゲート線
１１-1，１１-2，１１-3，１１-4，……と複数列分の信
号線１２-1，１２-2，１２-3，１２-4，……とがマトリ
クス状に配線され、その交点には画素１３が形成されて
液晶パネルを構成している。
【００２３】画素１３は、画素トランジスタとなる薄膜
トランジスタ（ＴＦＴ）１４、液晶セル１５及びホール
ドコンデンサ１６から構成されている。この画素１３に
おいて、薄膜トランジスタ１４は、そのゲート電極がゲ
ート線１１-1，１１-2，１１-3，１１-4，……に、その
ソース電極が信号線１２-1，１２-2，１２-3，１２-4，
……にそれぞれ接続されている。薄膜トランジスタ１４
のドレイン電極には、液晶セル１５及びホールドコンデ
ンサ１６の各一方の電極が接続されている。そして、液
晶セル１５及びホールドコンデンサ１６の各他方の電極
には、コモン電圧（基準電圧）ＶCOM が印加されてい
る。
トランジスタ（ＴＦＴ）１４、液晶セル１５及びホール
ドコンデンサ１６から構成されている。この画素１３に
おいて、薄膜トランジスタ１４は、そのゲート電極がゲ
ート線１１-1，１１-2，１１-3，１１-4，……に、その
ソース電極が信号線１２-1，１２-2，１２-3，１２-4，
……にそれぞれ接続されている。薄膜トランジスタ１４
のドレイン電極には、液晶セル１５及びホールドコンデ
ンサ１６の各一方の電極が接続されている。そして、液
晶セル１５及びホールドコンデンサ１６の各他方の電極
には、コモン電圧（基準電圧）ＶCOM が印加されてい
る。
【００２４】ゲート線１１-1，１１-2，１１-3，１１-
4，……の各一端は、垂直駆動回路となるゲート駆動回
路１７の各行の出力端に接続されている。このゲート駆
動回路１７は、液晶パネルの各画素１３を行単位で選択
することによって垂直走査を行うためのものである。
4，……の各一端は、垂直駆動回路となるゲート駆動回
路１７の各行の出力端に接続されている。このゲート駆
動回路１７は、液晶パネルの各画素１３を行単位で選択
することによって垂直走査を行うためのものである。
【００２５】一方、信号線１２-1，１２-2，１２-3，１
２-4，……の各一端は、水平駆動回路となるソース駆動
回路１８の各列の出力端に接続されている。このソース
駆動回路１８は、液晶パネルの各画素１３に対して階調
に応じた信号電圧を順次供給するためのものである。
２-4，……の各一端は、水平駆動回路となるソース駆動
回路１８の各列の出力端に接続されている。このソース
駆動回路１８は、液晶パネルの各画素１３に対して階調
に応じた信号電圧を順次供給するためのものである。
【００２６】さらに、ゲート駆動回路１７の各行の出力
端に繋がるゲート線１１-1，１１-2，１１-3，１１-4，
……の各一端側からは、それぞれ補助ゲート線１９-1，
１９-2，１９-3，１９-4，……が分岐しており、これら
の補助ゲート線１９-1，１９-2，１９-3，１９-4，……
を介して、各々の薄膜トランジスタ１４のバックゲート
電極、すなわちシリコン層４の直下に形成された遮光層
２が、ゲート線１１-1，１１-2，１１-3，１１-4，……
に電気的に接続されている。
端に繋がるゲート線１１-1，１１-2，１１-3，１１-4，
……の各一端側からは、それぞれ補助ゲート線１９-1，
１９-2，１９-3，１９-4，……が分岐しており、これら
の補助ゲート線１９-1，１９-2，１９-3，１９-4，……
を介して、各々の薄膜トランジスタ１４のバックゲート
電極、すなわちシリコン層４の直下に形成された遮光層
２が、ゲート線１１-1，１１-2，１１-3，１１-4，……
に電気的に接続されている。
【００２７】図５は垂直駆動回路１７によるゲート線の
オン／オフ状態を示すタイミングチャートである。図示
のように、各々のゲート線１１-1，１１-2，１１-3，１
１-4，……は、垂直駆動回路１７の垂直走査にしたがっ
て、１水平走査期間（１Ｈ期間）毎に順にオンされる。
すなわち、最初の１Ｈ期間では、ゲート線１１-1がＨｉ
レベルに保持され、この１Ｈ期間が終了すると同時に、
ゲート線１１-1がＨｉレベルからＬｏｗレベルに立ち下
がり、次の行のゲート線１１-2がＬｏｗレベルからＨｉ
レベルに立ち上がる。以降、同様にして後段のゲート線
１１-3，１１-4，……が１Ｈ期間ずつ順にＨｉレベルに
保持される。
オン／オフ状態を示すタイミングチャートである。図示
のように、各々のゲート線１１-1，１１-2，１１-3，１
１-4，……は、垂直駆動回路１７の垂直走査にしたがっ
て、１水平走査期間（１Ｈ期間）毎に順にオンされる。
すなわち、最初の１Ｈ期間では、ゲート線１１-1がＨｉ
レベルに保持され、この１Ｈ期間が終了すると同時に、
ゲート線１１-1がＨｉレベルからＬｏｗレベルに立ち下
がり、次の行のゲート線１１-2がＬｏｗレベルからＨｉ
レベルに立ち上がる。以降、同様にして後段のゲート線
１１-3，１１-4，……が１Ｈ期間ずつ順にＨｉレベルに
保持される。
【００２８】その際、各々のゲート線１１-1，１１-2，
１１-3，１１-4，……がＨｉレベルに保持される期間に
おいては、それぞれのゲート線１１-1，１１-2，１１-
3，１１-4，……に繋がるゲート電極に正（＋）の電圧
（ゲート電圧ＶG ）が印加され、それと同時に、各ゲー
ト線１１-1，１１-2，１１-3，１１-4，……から分岐し
た補助ゲート線１９-1，１９-2，１９-3，１９-4，……
に繋がるバックゲートにも正の電圧が印加される。つま
り、信号電圧の書き込みに際して、画素トランジスタの
バックゲート、すなわち遮光層２の電圧が正の方向にバ
イアスされる。
１１-3，１１-4，……がＨｉレベルに保持される期間に
おいては、それぞれのゲート線１１-1，１１-2，１１-
3，１１-4，……に繋がるゲート電極に正（＋）の電圧
（ゲート電圧ＶG ）が印加され、それと同時に、各ゲー
ト線１１-1，１１-2，１１-3，１１-4，……から分岐し
た補助ゲート線１９-1，１９-2，１９-3，１９-4，……
に繋がるバックゲートにも正の電圧が印加される。つま
り、信号電圧の書き込みに際して、画素トランジスタの
バックゲート、すなわち遮光層２の電圧が正の方向にバ
イアスされる。
【００２９】ここで、バックゲート（遮光層２）の電圧
が正の場合は、先の図５に示したように、画素トランジ
スタの電流能力がアップする（閾値電圧Ｖthが下がる）
ことになる。これにより、１Ｈ期間内でソース駆動回路
１８により信号線１２-1，１２-2，１２-3，１２-4，…
…を介して供給される信号電圧を、ゲート駆動回路１７
により選択された画素１３に十分に書き込むことが可能
となる。
が正の場合は、先の図５に示したように、画素トランジ
スタの電流能力がアップする（閾値電圧Ｖthが下がる）
ことになる。これにより、１Ｈ期間内でソース駆動回路
１８により信号線１２-1，１２-2，１２-3，１２-4，…
…を介して供給される信号電圧を、ゲート駆動回路１７
により選択された画素１３に十分に書き込むことが可能
となる。
【００３０】一方、各々のゲート線１１-1，１１-2，１
１-3，１１-4，……がＬｏｗレベルになった場合は、バ
ックゲートとなる遮光層２への電圧印加が解除されてバ
ックゲート電圧が基準電圧（ＧＮＤ）となり、画素トラ
ンジスタの電流能力が通常状態、つまりゲート線がオン
しているときよりも電流能力がダウンした状態となる。
これにより、画素トランジスタのリーク電流量も通常状
態となるため、光によるリーク電流はもちろん、ホール
ドコンデンサ１６に保持されている画素電圧もリークす
ることはない。
１-3，１１-4，……がＬｏｗレベルになった場合は、バ
ックゲートとなる遮光層２への電圧印加が解除されてバ
ックゲート電圧が基準電圧（ＧＮＤ）となり、画素トラ
ンジスタの電流能力が通常状態、つまりゲート線がオン
しているときよりも電流能力がダウンした状態となる。
これにより、画素トランジスタのリーク電流量も通常状
態となるため、光によるリーク電流はもちろん、ホール
ドコンデンサ１６に保持されている画素電圧もリークす
ることはない。
【００３１】その結果、画素１３に信号電圧を書き込む
にあたっては、画素電圧を所望の電圧に到達させること
ができるとともに、信号電圧の書き込みにより画素１３
に保持された保持電圧のリークを防止することができる
ため、輝点の発生やコントラストの低下などによる画質
の劣化を確実に回避することが可能となる。
にあたっては、画素電圧を所望の電圧に到達させること
ができるとともに、信号電圧の書き込みにより画素１３
に保持された保持電圧のリークを防止することができる
ため、輝点の発生やコントラストの低下などによる画質
の劣化を確実に回避することが可能となる。
【００３２】
【発明の効果】以上説明したように本発明の液晶表示装
置によれば、画素トランジスタの下層側に導電性の遮光
層を形成するとともに、その遮光層を該画素トランジス
タのゲート線に電気的に接続したことで、遮光層がバッ
クゲートとして機能することから、そのバックゲート効
果により、信号電圧を画素に書き込む際には画素トラン
ジスタの電流能力をアップさせ、その書き込み後は画素
電圧のリークを抑止することができる。これにより、信
号電圧を所望の電圧をもって十分に書き込むことができ
るとともに、書き込んだ画素電圧をリークせずに保持さ
せることができるため、輝点の発生やコントラストの低
下などによる画質の劣化を確実に回避することが可能と
なる。
置によれば、画素トランジスタの下層側に導電性の遮光
層を形成するとともに、その遮光層を該画素トランジス
タのゲート線に電気的に接続したことで、遮光層がバッ
クゲートとして機能することから、そのバックゲート効
果により、信号電圧を画素に書き込む際には画素トラン
ジスタの電流能力をアップさせ、その書き込み後は画素
電圧のリークを抑止することができる。これにより、信
号電圧を所望の電圧をもって十分に書き込むことができ
るとともに、書き込んだ画素電圧をリークせずに保持さ
せることができるため、輝点の発生やコントラストの低
下などによる画質の劣化を確実に回避することが可能と
なる。
【図１】本発明による液晶表示装置の実施形態を示す回
路図である。
路図である。
【図２】実施形態に係る画素トランジスタの断面構造を
示す概略図である。
示す概略図である。
【図３】画素トランジスタのシンボル図である。
【図４】実施形態に係る画素トランジスタの電圧電流特
性図である。
性図である。
【図５】ゲート線のオン／オフ状態を示すタイミングチ
ャートである。
ャートである。
【図６】従来例を示す回路図である。
２…遮光層、１１-1，１１-2，１１-3，１１-4…ゲート
線、１２-1，１２-2，１２-3，１２-4…信号線、１３…
画素、１４…薄膜トランジスタ、１９-1，１９-2，１９
-3，１９-4…補助ゲート線
線、１２-1，１２-2，１２-3，１２-4…信号線、１３…
画素、１４…薄膜トランジスタ、１９-1，１９-2，１９
-3，１９-4…補助ゲート線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 祐司 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2H091 FA35Y FB07 GA13 LA17 LA18 2H092 GA12 GA17 JA24 JA36 JA40 JA45 JB38 JB54 JB69 LA04 LA15 NA01 NA24 NA29 PA01 PA06 5F110 AA06 BB02 CC01 DD02 DD03 DD06 DD13 DD14 EE03 EE04 EE05 EE09 EE30 FF02 FF03 GG02 GG13 GG15 HL03 NN02 NN25 NN44 NN45 NN46 NN47 NN72
Claims (1)
- 【請求項１】 マトリクス状に配線されたゲート線と信
号線との交点に画素トランジスタを用いて画素を形成し
てなる液晶表示装置において、 前記画素トランジスタの下層側に導電性の遮光層を形成
するとともに、前記遮光層を該画素トランジスタのゲー
ト線に電気的に接続してなることを特徴とする液晶表示
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30345298A JP2000131713A (ja) | 1998-10-26 | 1998-10-26 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30345298A JP2000131713A (ja) | 1998-10-26 | 1998-10-26 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000131713A true JP2000131713A (ja) | 2000-05-12 |
| JP2000131713A5 JP2000131713A5 (ja) | 2005-10-20 |
Family
ID=17921164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30345298A Pending JP2000131713A (ja) | 1998-10-26 | 1998-10-26 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000131713A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100449437B1 (ko) * | 2000-07-28 | 2004-09-21 | 샤프 가부시키가이샤 | 화상 표시장치 |
| JP2006227586A (ja) * | 2004-12-24 | 2006-08-31 | Sanyo Electric Co Ltd | 表示装置 |
| KR100798316B1 (ko) * | 2001-12-31 | 2008-01-28 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 |
| CN100416390C (zh) * | 2004-03-30 | 2008-09-03 | 乐金显示有限公司 | 液晶显示器件 |
| JP2009099778A (ja) * | 2007-10-17 | 2009-05-07 | Sony Corp | メモリ素子及び表示装置 |
| US7732864B2 (en) | 2005-08-01 | 2010-06-08 | Renesas Technology Corp. | Semiconductor device and semiconductor integrated circuit using the same |
| US10607519B2 (en) | 2015-01-14 | 2020-03-31 | Samsung Display Co., Ltd. | Gate driving circuit and display device including the same |
-
1998
- 1998-10-26 JP JP30345298A patent/JP2000131713A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7808045B2 (en) | 2005-08-01 | 2010-10-05 | Renesas Electronics Corporation | Semiconductor device and semiconductor integrated circuit using the same |
| JP4524699B2 (ja) * | 2007-10-17 | 2010-08-18 | ソニー株式会社 | 表示装置 |
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| KR101455356B1 (ko) | 2007-10-17 | 2014-10-27 | 재팬 디스프레이 웨스트 인코포레이트 | 메모리 소자 및 표시장치 |
| US10607519B2 (en) | 2015-01-14 | 2020-03-31 | Samsung Display Co., Ltd. | Gate driving circuit and display device including the same |
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Legal Events
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|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050623 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050623 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080129 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080701 |