JP2000124801A - Pll回路 - Google Patents
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Abstract
したPLL回路を実現する。 【解決手段】 互いに位相の異なるクロック信号CLK
1及びCLK2をVCO4で生成する。周波数比較器1
には両信号CLK1及びCLK2を入力し、位相比較器
2には位相が遅れている方の信号CLK1のみを入力す
る。位相比較器2は入力データ信号とクロック信号CL
K1との位相差に応じた電圧信号を出力する。周波数比
較器1は入力データとクロック信号との繰返し周波数同
士を比較し、クロック信号の周波数が入力データ信号の
ビットレートより高い場合はdown信号を、低い場合
はup信号を出力する。フィルタ3は周波数比較器1及
び位相比較器2の出力信号に応じて制御信号を出力し、
この出力信号に応じてVCO4は発振周波数を変化さ
せ、クロック信号CLK1、CLK2を出力する。
Description
特に周波数位相比較器を用いて、広いプルインレンジ
(引込み周波数レンジ)を持ち、かつ、高速動作に適し
たPLL(Phase Locked Loop)回路
に関する。
データ通信のなかにおいて装置の小型化に結びつく重要
な技術であり、さまざまな種類のPLLに関して報告が
ある。そのなかで、プルインレンジを拡大する方法とし
て周波数比較器を備えたPLLがある。このような回路
の一例が論文“A PLL−Based 2.5−Gb
/s GaAs Clock and Data Re
generator IC” IEEE Journa
l of Solid−State Circuit.
VOL.26,No.10, pp.1345−135
3, Oct.1991.に記載されている。
LLを示す図である。本従来例はDFF60、データの
半周期の遅延時間を持った遅延回路61、排他的論理和
回路(以下、EXOR回路)62、第1の位相比較器6
3、第2の位相比較器64、電圧制御発振器(以下、V
CO)65、微分回路66、ローパスフィルタ67、ミ
キサ68から構成される。入力信号は遅延回路61によ
り半周期だけ遅延される。
信号とをEXOR62に入力することによりデータの変
化点に応じてパルス信号が生じる。そのパルス信号は第
1の位相比較器63と第2の位相比較器64に入力され
VCO65から発生されたクロック信号との位相比較が
行われる。その際、第1の位相比較器63には0度の位
相を持ったクロック信号が入力され、第2の位相比較器
64には90度の位相を持ったクロックが夫々入力され
る。次に第1の位相比較器63の出力は微分回路66に
入力され、微分信号が出力される。次に微分回路66の
信号と第2の位相比較器64の出力はミキサ68により
掛け算され、その出力信号はローパスフィルタ67を通
りVCO65に帰還される。
には入力信号とクロック信号との周波数差に応じた直流
電圧が出力されるために、本従来例は周波数位相比較器
構成をとることになり、幅広いプルインレンジを持った
PLLが構成できる。
をAsin(wnt)、90度の位相を持ったクロック
信号をAcos(wnt)とすると、第1の位相比較器
63の出力は、 Bsin(dWt+dθ)…(1) となる。また、第2の位相比較器64の出力は、 Bcos(dWt+dθ)…(2) となる。ここで、dWは入力信号とクロック信号の周波
数差、dθは入力信号とクロック信号の位相差を表わ
す。次に第1の位相比較器63の出力は微分回路66に
入力されるので、微分回路66の出力は式(1)を微分
した、 dWBcos(dWt+dθ)…(3) となる。式(2)と式(3)とで表わされた信号はミキ
サ68で掛け算されるので、ミキサの出力は次の式で表
わされる。
の2倍の周期を持った交流成分に分けられる。そのた
め、ローパスフィルタ67を通して、交流成分を除去す
ることで周波数差に応じたVCOの制御電圧を得ること
ができる。このように、周波数差を検出することができ
るために、フィルタの帯域によらず、プルインレンジを
ロックレンジまで拡大でき安定動作するPLL回路を構
成することができる。
周波数差をアナログ的に検出するために、各ブロックに
対して精密さが要求される。例えば、従来例では微分回
路の精度が落ち入力信号に対して正確に90度の位相変
位ができないと仮定する。そうするとミキサの出力にオ
フセット電圧を生じてしまうため、外部からオフセット
補償を行わなければならない。また、このような精度の
良い回路は、動作帯域が高周波になるほど作成が難し
く、このため高周波における安定動作が難しくなるとい
う欠点がある。
るためになされたものであり、その目的は入力信号に対
し、広いプルインレンジを持ち、かつ高速動作に適した
PLL回路を提供することである。
は、第1のクロック信号及び該信号より位相の進んでい
る第2のクロック信号を出力するVCOに発振周波数を
制御する制御信号を与えるフィードバックループを有す
るPLL回路であって、前記フィードバックループは、
入力信号と前記第1のクロック信号との位相比較結果及
び該入力信号と前記第1及び第2のクロック信号との周
波数比較結果に応じて前記制御信号を変化制御する制御
回路を含むことを特徴とする。
のクロック信号との位相差を電圧に変換して出力する位
相比較器と、前記入力信号の繰返し周波数と前記第1及
び第2のクロック信号の繰返し周波数との差の高低の状
態を出力する周波数比較器と、前記位相比較器の出力信
号及び前記周波数比較器の出力信号の高周波成分を夫々
除去して加算するフィルタとを含み、前記フィルタの出
力信号を前記制御信号として前記電圧制御発振器に与え
るようにしたことを特徴とする。
点でサンプルされた前記第1のクロック信号のレベル遷
移点を検出して信号を発生するサイクルスリップ検出回
路と、前記サイクルスリップ検出回路の出力信号に応じ
て前記入力信号と前記クロック信号との繰返し周波数差
の高低を判断し、前記入力信号よりも前記クロック信号
の繰返し周波数が高いときにはダウン信号を出力し、周
波数が低いときにはアップ信号を出力するアップダウン
信号発生回路とを含み、前記フィルタにおいて前記ダウ
ン信号及び前記アップ信号の高周波成分を夫々除去して
加算するようにしたことを特徴とする。
び第2のサンプルホールド回路と、第1の排他的論理和
回路とを含み、前記第1及び第2のサンプルホールド回
路のクロック入力端子には前記入力信号が入力され前記
第1のサンプルホールド回路のデータ入力端子には前記
第1のクロック信号が入力され、前記第2のサンプルホ
ールド回路のデータ入力端子には前記第1のサンプルホ
ールド回路の出力が入力され、前記第1及び第2のサン
プルホールド回路の両出力が夫々前記第1の排他的論理
和回路の入力端子に入力されたことを特徴とする。前記
アップダウン信号発生回路は、第3のサンプルホールド
回路と、第1及び第2の論理積回路と、第1及び第2の
D型フリップフロップとを含み、前記第3のサンプルホ
ールド回路のデータ入力端子には前記第2のクロック信
号が入力されそのクロック入力端子には前記入力データ
が入力され、前記第1の論理積回路の入力端子には前記
第1のサンプルホールド回路の出力及び前記第3のサン
プルホールド回路の出力が入力され、前記第2の論理積
回路の入力端子には前記第2のサンプルホールド回路の
出力と前記第3のサンプルホールド回路の出力が入力さ
れ、前記第1のD型フリップフロップのデータ入力端子
には前記第1の論理積回路の出力が入力され、前記第2
のD型フリップフロップのデータ入力端子には前記第2
の論理積回路の出力が入力され、前記第1及び前記第2
のD型フリップフロップのクロック入力端子には前記第
1の排他的論理和回路の出力が入力され、前記第1のD
型フリップフロップから前記ダウン信号が出力され、前
記第2のD型フリップフロップから前記アップ信号が出
力されることを特徴とする。
サンプルホールド回路と、第3、第4及び第5の論理積
回路と、第3及び第4のD型フリップフロップとを含
み、前記第3のサンプルホールド回路のデータ入力端子
には前記第2のクロック信号が入力されそのクロック入
力端子には前記入力データが入力され、前記第3の論理
積回路の入力端子には前記第1のサンプルホールド回路
の出力と前記第4のD型フリップフロップの出力とが入
力され、前記第4の論理積回路の入力端子には前記第2
のサンプルホールド回路の出力と前記第3のD型フリッ
プフロップの出力とが入力され、前記第5の論理積回路
の入力端子には前記第1の排他的論理和回路の出力と前
記第3のサンプルホールド回路の出力とが入力され、前
記第3の論理積回路の出力は前記第3のD型フリップフ
ロップのデータ入力端子に入力され、前記第4の論理積
回路の出力は前記第4のD型フリップフロップのデータ
入力端子に入力され、前記第5の論理積回路の出力は前
記第3及び前記第4のD型フリップフロップのクロック
入力端子に入力され、前記第3のD型フリップフロップ
から前記ダウン信号が出力され、前記第4のD型フリッ
プフロップから前記アップ信号が出力されることを特徴
とする。
ビットレートに対するクロックの周波数の高低を、入力
データと互いに位相が異なる2つのクロック信号(CL
K1、CLK2)とを用いて判断する。2つのクロック
信号は、夫々データの変化点でサンプリングされる。デ
ータの変化点は常にデータの1タイムスロットの境界を
示しているので、データの変化点でクロックをサンプリ
ングすることにより、クロックとデータとの位相差が分
かる。
ック信号の一方(例えばクロックCLK1)の極性が変
化する時点及びその時のもう一方のクロック(例えばク
ロックCLK2)の極性に注目して周波数差の高低の判
断を行う。クロックCLK1のサンプリングデータは入
力データとクロックの位相差が変化するにつれて、ある
時極性が変化する。この状態はクロックCLK1のサン
プリングデータが“0”から“1”に変化する場合と、
逆に“1”から“0”に変化する場合の2通りがある。
さらに、クロックCLK2のサンプリングデータを加え
ると上記クロックCLK1の2つの変化の夫々に対し
て、クロックCLK2のサンプリングデータが“1”の
状態と“0”の状態にある場合の計4通りの状態があ
る。
ように番号を付ける。すなわち、状態1は、クロックC
LK2のサンプリングデータが“0”の場合で、クロッ
クCLK1のサンプリングデータが“0”から“1”に
変化した状態とする。状態2は、クロックCLK2のサ
ンプリングデータが“0”の場合で、クロックCLK1
のサンプリングデータが“1”から“0”に変化した状
態とする。状態3は、クロックCLK2のサンプリング
データが“1”の場合で、CLK1のサンプリングデー
タが“0”から“1”に変化した状態とする。状態4は
CLK2のサンプリングデータが“1”の場合で、CL
K1のサンプリングデータが“1”から“0”に変化し
た状態とする。入力データとクロックとが同期している
場合は、状態1と状態2の場合の付近にあるものとす
る。
て、クロック信号の周波数が高ければ、入力データによ
るクロック信号のサンプリング点の位相が進んでいく方
向、すなわち、状態1か状態2の状態から状態3の方向
へ進んでいく。逆に、入力データのビットレートに対し
て、クロック信号の周波数が低ければ、入力データによ
るクロック信号のサンプリング点の位相が遅れていく方
向、すなわち、状態1か状態2の状態から状態4の方向
へ進んでいく。
を用いることで、クロック信号をサンプリングしてい
き、サンプリングされた一方のクロック信号(CLK
1)の極性の変化点及び変化する方向、また、その時の
もう一方のクロック信号(CLK2)の極性を検知し、
論理回路を用いることで、入力データに対するクロック
信号の周波数の高低を出力する。また、本PLL回路で
は内部は完全なディジタル動作なので、Gb/s(bi
t/second)クラスの高速回路にも適用しやす
い。よって、高速のPLL回路を実現することができ
る。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
形態を示すブロック図である。図1において、本PLL
回路は、互いに位相の異なる2つのクロック信号CLK
1及びCLK2を生成するVCO4と、入力データ信号
とクロック信号CLK1との位相を比較しその位相差に
応じたレベルの電圧を出力する位相比較器2と、2つの
クロック信号CLK1及びCLK2と入力データ信号と
の繰返し周波数を比較しその周波数差の大小に応じて繰
返し周波数を高くするためのアップ信号及び低くするた
めのダウン信号を択一的に出力する周波数比較器1と、
位相比較器2及び周波数比較器1の出力の高周波成分を
除去して加算するローパスフィルタ3とを含んで構成さ
れており、フィルタ3の出力をVCO4の制御信号とし
ている。なお、入力データ信号は、NRZ(No Re
turn to Zero)形式の信号であるものとす
る。
VCO4からのクロック信号は周波数比較器1及び位相
比較器2に入力される。その際、VCO4で発生される
夫々位相の異なる2つのクロックの内、位相が遅れてい
る方のクロック信号CLK1は周波数比較器1及び位相
比較器2に入力される。また、位相が進んでいる方のク
ロック信号CLK2は周波数比較器1に入力される。そ
の際、クロック信号CLK2の位相をφ2、クロック信
号CLK1の位相をφ1とすると、これら2つの信号の
位相差に関して、 0度<(φ2−φ1)<180度 の関係がある。
信号CLK1との位相差を検出し、その位相差に応じた
電圧信号を出力する。また、周波数比較器1は入力デー
タとクロック信号との周波数差を検出し、クロック信号
の周波数が入力データのビットレートより高い場合はダ
ウン信号downを発生し、逆に低い場合はアップ信号
upを発生する。フィルタ3は周波数比較器1及び位相
比較器2の信号を加えてVCO4を制御するための信号
を発生させる。
して進んでいることを位相比較器2の出力が示している
とき、もしくはダウン信号が発生しているときはVCO
4の発振周波数を低くするように信号を発生する。逆
に、クロック信号の位相がデータに対して遅れているこ
とを位相比較器2の出力が示しているとき、もしくはア
ップ信号が発生しているときはVCO4の発振周波数を
高くするように信号を発生する。VCO4はフィルタ3
の出力信号に応じて発振周波数を変化させ、夫々位相の
違うクロック信号CLK1、クロック信号CLK2を出
力する。
細に説明する。図2は図1中の周波数比較器1の構成例
を示すブロック図である。
ルスリップ検出回路10と、アップダウン信号出力回路
11とから構成されている。
第1及び第2のサンプルホールド回路12及び13と、
排他的論理和回路(以下、EXOR回路)14とから構
成されている。NRZ形式の入力信号は第1のサンプル
ホールド回路12及び第2のサンプルホールド回路13
の各クロック入力端子Cに夫々入力される。また、クロ
ック信号CLK1は第1のサンプルホールド回路12の
データ入力端子Dに入力される。さらに、第1のサンプ
ルホールド回路12の出力端子Qからの出力は第2のサ
ンプルホールド回路13のデータ入力端子Dに入力され
る。第1のサンプルホールド回路12及び第2のサンプ
ルホールド回路13の夫々の出力端子Qからの出力はE
XOR回路14の入力端子に入力される。
第3のサンプルホールド回路15と、の論理積回路(以
下、AND回路)16及び17と、第1及び第2のD型
フリップフロップ(以下、DFF)18及び19とから
構成されている。第3のサンプルホールド回路15のデ
ータ入力端子Dにはクロック信号CLK2が入力され、
クロック入力端子Cには入力データが入力される。
のサンプルホールド回路12の出力端子Q及び第3のサ
ンプルホールド回路15の出力端子Qからの各出力が入
力される。AND回路17の入力端子には第2のサンプ
ルホールド回路13の出力端子Qと第3のサンプルホー
ルド回路15の出力端子Qからの各出力が入力される。
DFF18及びDFF19のクロック入力端子CにはE
XOR回路14の出力が入力され、DFF18のデータ
入力端子DにはAND回路16の出力が入力される。D
FF19のデータ入力端子DにはAND回路17の出力
が入力される。DFF16の出力端子Qからはダウン信
号downが出力され、第2のDFF17の出力端子Q
からはアップ信号upが出力される。
を用いて説明する。図3は周波数比較器1の各部の動作
波形を示すタイミングチャートである。図3(a)には
入力データのビットレートに対してVCO4の発振周波
数が高い場合、図3(b)には逆に入力データのビット
レートに対してVCO4の発振周波数が低い場合が、夫
々示されている。
CO4から出力された夫々位相がずれたクロック信号を
示している。出力aは図2の第1のサンプルホールド回
路12の出力信号、出力bは図2の第2のサンプルホー
ルド回路13の出力信号、出力cは図2の第3のサンプ
ルホールド回路15の出力信号、出力dは図2のEXO
R回路14の出力信号、出力eは第1のAND回路16
の出力信号、出力fは第2のAND回路17の出力信号
を夫々示している。
たクロック信号CLK1のサンプリングデータ(出力
a)と一つ前のサンプリングデータ(出力b)との極性
が不一致になったとき出力dに信号が現れる。図中の出
力dの1パルス目においては、CLK2のサンプリング
データ(出力c)の極性が“1”になっているので、繰
返し周波数の高低を感知した状態である。そのとき、出
力aが“1”で出力bが“0”なので第1のAND回路
16の出力eが“1”で第2のAND回路17の出力f
が“0”となる。それらのAND回路16,17の出力
が次の第1と第2のDFF18、19に取込まれ、クロ
ック信号の繰返し周波数が高いことを示しているダウン
信号downのみが“1”になる。
は、出力cの極性が“0”を示している。このために、
繰返し周波数の高低の判断とは関係ない点と判断し、D
FF18,19の出力を夫々“0”にセットする。
繰返し周波数が低い図3(b)では、出力dの極性変化
点及びその時のクロック信号CLK2のサンプリングデ
ータ(出力c)の極性は図3(a)の場合と同じであ
る。しかし、出力aが“0”で出力bが“1”であるた
めに、第1のAND回路16の出力eが“0”で第2の
AND回路17の出力fが“1”となる。それらの出力
により、クロック信号の繰返し周波数が低いことを示し
ているアップ信号upのみが“1”になる。
のサンプリングデータの極性の変化点では、出力cが
“0”を示しているために、DFF18,19の出力は
夫々“0”にセットされる。以上の回路動作により、入
力データとクロック信号との周波数差の高低が検出さ
れ、フィルタ3を通してVCO4に帰還される。
詳細に説明する。図4は図1中の周波数比較器1の他の
構成例を示すブロック図である。
10の構成は図2の場合と同じであるが、アップダウン
信号発生回路11の構成は図2の場合と異なる。図4中
のアップダウン信号発生回路11においては、サンプル
ホールド回路12の出力とDFF24の出力とがAND
回路20に入力されている。また、サンプルホールド回
路13の出力とDFF23の出力とがAND回路21に
入力されている。AND回路20の出力はDFF23の
データ入力端子に入力され、AND回路21の出力はD
FF24のデータ入力端子に入力されている。AND回
路22にはEXOR14の出力とサンプルホールド回路
15の出力が入力され、AND回路22の出力はDFF
23及び24の各クロック入力端子に夫々入力される。
DFF23の出力端子からはダウン信号downが、ま
たDFF24の出力端子からはアップ信号upが出力さ
れる。
数の高低の判断を、AND回路22を用いることによ
り、クロック信号CLK1のサンプリングデータの極性
の変化点でなおかつCLK2のサンプリングデータが
“1”の場合にのみ行う。この場合、サンプルホールド
回路12の出力が“1”の場合は入力信号のビットレー
トに対してクロック信号の周波数が高いと判断し、逆に
サンプルホールド回路13の出力が“1”の場合はクロ
ック信号の繰返し周波数が低いと判断する。さらに、ダ
ウン信号downを発生させるDFF23の出力をAN
D回路21に、アップ信号upを発生させるDFF24
の出力をAND回路20に、夫々帰還させる。こうする
ことで、以前の状態との比較を行い、ダウン信号dow
n及びアップ信号upの出力状態を変化させる。
ク信号の繰返し周波数が高い状態で、次回も繰返し周波
数が高いと判断された場合は出力は変化せず、逆に次回
は繰返し周波数が低くなっていると判断された場合には
ダウン信号の出力は“0”になる。
“1”の状態すなわちクロック信号の繰返し周波数が低
い状態で、次回も繰返し周波数が低いと判断された場合
は出力は変化せず、次回は繰返し周波数が高いと判断さ
れた場合はアップ信号が“0”になる。
はアップ信号及びダウン信号がパルス状に出力される
が、図4の周波数比較器を用いた場合は、周波数の高低
差が逆転するまでアップ信号及びダウン信号が出力され
る。このため、周波数比較器のDCゲイン成分が大きく
なり、それだけ同期速度が速くなるのである。
ド回路の内部構成例について図5を用いて詳細に説明す
る。図5において、サンプルホールド回路12は、ラッ
チ回路30及び31と、セレクタ回路32とを含んで構
成されている。そして、サンプルホールド回路12のデ
ータ入力端子はラッチ回路30及びラッチ回路31夫々
のデータ入力端子と接続されている。また、サンプルホ
ールド回路12のクロック入力端子はラッチ回路30及
びラッチ回路31夫々のクロック入力端子並びにセレク
タ回路32の選択制御端子と接続されている。なお、サ
ンプルホールド回路12以外のサンプルホールド回路1
3,15も同様の構成であるものとする。
は、クロック入力端子に入力された信号の立上りから立
下りまで入力データを保持する。一方、逆にラッチ回路
31では、クロック入力端子に入力された信号の立下り
から立上りまで入力データを保持する。
端子は、セレクタ32の入力端子に接続されている。そ
して、セレクタ32の制御端子に接続された信号すなわ
ちサンプルホールド回路12のクロック端子の入力信号
が“1”の場合にはラッチ回路30の出力が選択され、
“0”の場合にはラッチ回路31の出力が選択されるも
のとする。この構成からなるサンプルホールド回路を用
いたPLL回路は、入力NRZデータの立上り時と立下
り時の両方で周波数の比較ができるようになる。
回路の他の内部構成例について図6を用いて詳細に説明
する。図6において、サンプルホールド回路12は、単
一のDFF40によって構成されている。
タ入力端子はDFF40のデータ入力端子と接続されて
いる。また、サンプルホールド回路12のクロック入力
端子はDFF40のクロック入力端子並びにセレクタ回
路32の選択制御端子と接続されている。なお、サンプ
ルホールド回路12以外のサンプルホールド回路13,
15も同様の構成であるものとする。
場合、入力データ信号の立上り時にのみ周波数比較を行
い、立下り時には周波数比較を行わない。したがって、
図5のサンプルホールド回路に比べ周波数比較時点の数
は半分に減ることになる。しかしながら、その分回路構
成が簡単になり、低消費電力化が可能となる。
て図7を用いて詳細に説明する。図7において、位相比
較器2に対応して設けられ位相比較器2の出力を入力と
するフィルタ50と、周波数比較器1に対応して設けら
れ周波数比較器1の出力を入力とするフィルタ51と、
これらフィルタ50及び51の出力を加算する加算回路
52とを含んで構成されている。フィルタ51は、周波
数比較器1の出力のうちのアップ信号upに対応して設
けられたフィルタ51−1と、ダウン信号downに対
応して設けられたフィルタ51−2と、これらフィルタ
51−1及び51−2の出力を加算する加算回路51−
3とを含んで構成されている。
で、フィルタ51−1及び51−2によってアップ信号
up及びダウン信号downの高周波成分が除去され、
この除去後の信号が加算回路51−3において加算され
る。また、フィルタ50によって周波数比較器1の出力
信号の高周波成分が除去される。この除去後の信号とフ
ィルタ51の出力信号とが加算回路52で加算される。
て、位相比較ループの時定数と周波数比較ループの時定
数とを自由に設定することができる。
て図8及び図9を参照して説明する。図8は位相差が9
0度のクロック信号CLK1及びCLK2を生成する場
合におけるVCO4の内部構成例を示すブロック図であ
る。本例のVCOは、偶数個の差動インバータをループ
状に接続し、その一端及び中間点に夫々バッファを接続
した構成である。すなわち、偶数個の差動インバータ4
1〜44がループ状に接続され、その一端にバッファ4
5が、中間位置にバッファ46が夫々接続されている。
そして、バッファ45からクロック信号CLK1を導出
し、バッファ46からクロック信号CLK1よりも90
度位相の進んだクロック信号CLK2を導出している。
この場合、ループ状に接続された偶数個の差動インバー
タの一端及び中間位置からクロック信号を夫々導出して
いるので、位相差が90度のクロック信号CLK1及び
CLK2を生成することができるのである。
図示せぬ反転入力及び非反転入力に夫々対応して設けら
れた1対の差動トランジスタと、この差動トランジスタ
に対してバイアス電流を与える電流源とを含んで構成さ
れているものとする。そして、その電流源によって与え
るバイアス電流値を、up信号及びdown信号に応じ
て制御することによって、VCO4の発振周波数を変化
制御するのである。具体的には、バイアス電流値を大き
くすれば発振周波数が高くなり、逆にバイアス電流値を
小さくすれば発振周波数が低くなる。
ク信号CLK1及びCLK2を生成する場合におけるV
CO4の内部構成例を示すブロック図である。本例のV
COは、奇数個の差動インバータをループ状に接続した
構成である。すなわち、奇数個の差動インバータ41〜
43がループ状に接続され、その一端にバッファ45
が、任意の位置にバッファ46が夫々接続されている。
そして、バッファ45からクロック信号CLK1を導出
し、バッファ46からクロック信号CLK1よりも位相
の進んだクロック信号CLK2を導出している。この場
合、図8の場合とは異なり、バッファ46の接続する位
置によってクロック信号CLK1とクロック信号CLK
2との位相差を任意に設定することができるのである。
すなわち、バッファ46の代わりに、同図中に破線で示
されているバッファ47を接続してクロック信号CLK
2を導出すれば、バッファ46から導出した場合よりも
位相の進んだクロック信号CLK2を導出することがで
きるのである。
拡大するための周波数比較器をディジタル回路で構成す
ることにより、広いプルインレンジ及び高速動作可能な
PLL回路を構成できるのである。そして、かかる構成
により、2.4Gb/sのNRZ入力信号に対して安定
に動作するPLL回路を実現できる。また、位相比較器
だけではプルインレンジが狭くなる幹線系用のPLL回
路に上述した周波数比較器を適用することでVCOの可
変周波数範囲で同期することができ、温度変動及び素子
ばらつきに対して耐力を持ったPLL回路を構成するこ
とができた。さらに、図4の周波数比較器を用いること
により、図2の周波数比較器を用いた場合に比べて同期
速度が2倍以上に改善できるPLL回路を実現できる。
プルインレンジを拡大するための周波数比較器をディジ
タル回路で構成することにより、広いプルインレンジ及
び高速動作可能なPLL回路を構成できるという効果が
ある。
を示すブロック図である。
示す回路図である。
信号の周波数が入力データのビットレートよりも高い場
合の主要信号の波形を示す図、(b)は図2の周波数比
較器におけるクロック信号の周波数が入力データのビッ
トレートよりも低い場合の主要信号の波形を示す図であ
る。
路図である。
を示す回路図である。
を示す回路図である。
る。
る。
Claims (10)
- 【請求項1】 第1のクロック信号及び該信号より位相
の進んでいる第2のクロック信号を出力する電圧制御発
振器に発振周波数を制御する制御信号を与えるフィード
バックループを有するPLL回路であって、前記フィー
ドバックループは、入力データ信号と前記第1のクロッ
ク信号との位相比較結果及び該入力データ信号と前記第
1及び第2のクロック信号との周波数比較結果に応じて
前記制御信号を変化制御する制御回路を含むことを特徴
とするPLL回路。 - 【請求項2】 前記制御回路は、前記入力データ信号と
前記第1のクロック信号との位相差を電圧に変換して出
力する位相比較器と、前記入力データ信号の繰返し周波
数と前記第1及び第2のクロック信号の繰返し周波数と
の差の高低の状態を出力する周波数比較器と、前記位相
比較器の出力信号及び前記周波数比較器の出力信号の高
周波成分を夫々除去して加算するフィルタとを含み、前
記フィルタの出力信号を前記制御信号として前記電圧制
御発振器に与えるようにしたことを特徴とする請求項1
記載のPLL回路。 - 【請求項3】 前記周波数比較器は、前記入力データ信
号の変化点でサンプルされた前記第1のクロック信号の
レベル遷移点を検出して信号を発生するサイクルスリッ
プ検出回路と、前記サイクルスリップ検出回路の出力信
号に応じて前記入力データ信号と前記クロック信号との
繰返し周波数差の高低を判断し、前記入力データ信号よ
りも前記クロック信号の繰返し周波数が高いときにはダ
ウン信号を出力し、周波数が低いときにはアップ信号を
出力するアップダウン信号発生回路とを含み、前記フィ
ルタにおいて前記ダウン信号及び前記アップ信号の高周
波成分を夫々除去して加算するようにしたことを特徴と
する請求項2記載のPLL回路。 - 【請求項4】 前記サイクルスリップ検出回路は、第1
及び第2のサンプルホールド回路と、第1の排他的論理
和回路とを含み、前記第1及び第2のサンプルホールド
回路のクロック入力端子には前記入力データ信号が入力
され前記第1のサンプルホールド回路のデータ入力端子
には前記第1のクロック信号が入力され、前記第2のサ
ンプルホールド回路のデータ入力端子には前記第1のサ
ンプルホールド回路の出力が入力され、前記第1及び第
2のサンプルホールド回路の両出力が夫々前記第1の排
他的論理和回路の入力端子に入力されたことを特徴とす
る請求項3記載のPLL回路。 - 【請求項5】 前記アップダウン信号発生回路は、第3
のサンプルホールド回路と、第1及び第2の論理積回路
と、第1及び第2のD型フリップフロップとを含み、前
記第3のサンプルホールド回路のデータ入力端子には前
記第2のクロック信号が入力されそのクロック入力端子
には前記入力データが入力され、前記第1の論理積回路
の入力端子には前記第1のサンプルホールド回路の出力
及び前記第3のサンプルホールド回路の出力が入力さ
れ、前記第2の論理積回路の入力端子には前記第2のサ
ンプルホールド回路の出力と前記第3のサンプルホール
ド回路の出力が入力され、前記第1のD型フリップフロ
ップのデータ入力端子には前記第1の論理積回路の出力
が入力され、前記第2のD型フリップフロップのデータ
入力端子には前記第2の論理積回路の出力が入力され、
前記第1及び前記第2のD型フリップフロップのクロッ
ク入力端子には前記第1の排他的論理和回路の出力が入
力され、前記第1のD型フリップフロップから前記ダウ
ン信号が出力され、前記第2のD型フリップフロップか
ら前記アップ信号が出力されることを特徴とする請求項
4記載のPLL回路。 - 【請求項6】 前記アップダウン信号発生回路は、第3
のサンプルホールド回路と、第3、第4及び第5の論理
積回路と、第3及び第4のD型フリップフロップとを含
み、前記第3のサンプルホールド回路のデータ入力端子
には前記第2のクロック信号が入力されそのクロック入
力端子には前記入力データが入力され、前記第3の論理
積回路の入力端子には前記第1のサンプルホールド回路
の出力と前記第4のD型フリップフロップの出力とが入
力され、前記第4の論理積回路の入力端子には前記第2
のサンプルホールド回路の出力と前記第3のD型フリッ
プフロップの出力とが入力され、前記第5の論理積回路
の入力端子には前記第1の排他的論理和回路の出力と前
記第3のサンプルホールド回路の出力とが入力され、前
記第3の論理積回路の出力は前記第3のD型フリップフ
ロップのデータ入力端子に入力され、前記第4の論理積
回路の出力は前記第4のD型フリップフロップのデータ
入力端子に入力され、前記第5の論理積回路の出力は前
記第3及び前記第4のD型フリップフロップのクロック
入力端子に入力され、前記第3のD型フリップフロップ
から前記ダウン信号が出力され、前記第4のD型フリッ
プフロップから前記アップ信号が出力されることを特徴
とする請求項4記載のPLL回路。 - 【請求項7】 前記第1及び第2のサンプルホールド回
路は第1及び第2のラッチ回路と、第1のセレクタ回路
とを夫々含み、前記第1のラッチ回路及び前記第2のラ
ッチ回路のデータ入力端子には自サンプルホールド回路
への入力データが入力されそのクロック入力端子には自
サンプルホールド回路への入力クロックが入力され、前
記第1のラッチ回路は入力クロックの立上りから立下り
まで入力データを保持し、前記第2のラッチ回路は入力
クロックの立下りから立上りまで入力データを保持し、
前記第1及び前記第2のラッチ回路の両出力は前記第1
のセレクタ回路に入力され該セレクタ回路の選択制御端
子には自サンプルホールド回路への入力クロックが入力
されこの入力クロックの論理レベルに応じて前記第1及
び第2のラッチ回路の出力が択一的に送出されることを
特徴とする請求項4記載のサンプルホールド回路。 - 【請求項8】 前記第1のセレクタ回路は前記選択制御
端子の論理が“1”の場合には前記第1のラッチ回路の
出力を選択し、該選択制御端子の論理が“0”の場合に
は前記第2のラッチ回路の出力を選択することを特徴と
する請求項7記載のサンプルホールド回路。 - 【請求項9】 前記第1及び第2のサンプルホールド回
路は第5のD型フリップフロップを含み、そのデータ入
力端子には自サンプルホールド回路への入力データが入
力されそのクロック入力端子には自サンプルホールド回
路への入力クロックが入力されることを特徴とする請求
項4記載のPLL回路。 - 【請求項10】 前記フィルタは、前記位相比較器に対
応して設けられその出力信号の高周波成分を除去する第
1のフィルタと、前記周波数比較器に対応して設けられ
その出力信号の高周波成分を除去する第2のフィルタ
と、これら第1及び第2のフィルタの出力を加算する加
算回路を含み、前記第2のフィルタは前記周波数比較器
のアップ信号出力に対して前記電圧制御発振器の発振周
波数を高くするための電圧を発生させ、前記周波数比較
器のダウン信号に対して前記電圧制御発振器の発振周波
数を低くするための電圧を発生させ、前記加算回路は前
記第1のフィルタの出力と前記第2のフィルタの出力と
を加算して前記制御電圧とするようにしたを出力ことを
特徴とする請求項2〜9記載のPLL回路。
Priority Applications (2)
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US09/358,637 US6496555B1 (en) | 1998-07-22 | 1999-07-21 | Phase locked loop |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29124498A JP3209188B2 (ja) | 1998-10-14 | 1998-10-14 | Pll回路 |
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JP3209188B2 JP3209188B2 (ja) | 2001-09-17 |
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Family Applications (1)
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006505986A (ja) * | 2002-11-05 | 2006-02-16 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 平衡型4相相関器を備えたpll |
JP2006505985A (ja) * | 2002-11-05 | 2006-02-16 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 非平衡型4相相関器を用いたpll |
JP2006521745A (ja) * | 2003-03-28 | 2006-09-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 周波数検出器または位相検出器で使用するための回路 |
JP2012165187A (ja) * | 2011-02-07 | 2012-08-30 | Fujitsu Telecom Networks Ltd | Pll回路 |
-
1998
- 1998-10-14 JP JP29124498A patent/JP3209188B2/ja not_active Expired - Fee Related
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JP2006505986A (ja) * | 2002-11-05 | 2006-02-16 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 平衡型4相相関器を備えたpll |
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US7804926B2 (en) | 2002-11-05 | 2010-09-28 | Nxp B.V. | PLL using unbalanced quadricorrelator |
JP2006521745A (ja) * | 2003-03-28 | 2006-09-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 周波数検出器または位相検出器で使用するための回路 |
JP2012165187A (ja) * | 2011-02-07 | 2012-08-30 | Fujitsu Telecom Networks Ltd | Pll回路 |
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