JP2000115806A - ビデオメモリシステム - Google Patents
ビデオメモリシステムInfo
- Publication number
- JP2000115806A JP2000115806A JP11140811A JP14081199A JP2000115806A JP 2000115806 A JP2000115806 A JP 2000115806A JP 11140811 A JP11140811 A JP 11140811A JP 14081199 A JP14081199 A JP 14081199A JP 2000115806 A JP2000115806 A JP 2000115806A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- address
- buffer
- image
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/24—Systems for the transmission of television signals using pulse code modulation
- H04N7/52—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal
- H04N7/54—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal the signals being synchronous
- H04N7/56—Synchronising systems therefor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/134—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or criterion affecting or controlling the adaptive coding
- H04N19/157—Assigned coding mode, i.e. the coding mode being predefined or preselected to be further used for selection of another element or parameter
- H04N19/16—Assigned coding mode, i.e. the coding mode being predefined or preselected to be further used for selection of another element or parameter for a given display mode, e.g. for interlaced or progressive display mode
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
- H04N19/17—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object
- H04N19/174—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object the region being a slice, e.g. a line of blocks or a group of blocks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
- H04N19/17—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object
- H04N19/176—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object the region being a block, e.g. a macroblock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
- H04N19/186—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being a colour or a chrominance component
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/436—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation using parallelised computational arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/44—Decoders specially adapted therefor, e.g. video decoders which are asymmetric with respect to the encoder
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/02—Handling of images in compressed format, e.g. JPEG, MPEG
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/123—Frame memory handling using interleaving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/13—Adaptive entropy coding, e.g. adaptive variable length coding [AVLC] or context adaptive binary arithmetic coding [CABAC]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
- H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Memory System (AREA)
- Image Input (AREA)
Abstract
(57)【要約】 （修正有）
【課題】ＭＰＥＧデコーダが、メモリ内の処理対象であ
る画像ブロックよりも大きいブロックに含まれる画像デ
ータに迅速にアクセス可能なビデオメモリシステムの提
供。 【解決手段】 キャッシュメモリ、第１および第２バン
ク、各バンクのためのアドレス指定論理を含み、該第１
および第２バンクの各々がそれぞれの第１および第２ア
ドレス値によって同時にアドレス指定され、第１アドレ
ス値に対応するアドレス指定されたデータが第１間隔の
間に該キャッシュへ転送され、該第１間隔の直後に続い
て第２アドレス値に対応するアドレス指定されたデータ
が第２間隔の間に該キャッシュへ転送される、メモリデ
バイスと、該第１および第２メモリバンクの１つにフレ
ームの第１フィールドを表すデータを割り当て、そして
該第１および第２メモリバンクの他方に該フレームの第
２フィールドを表すデータを割り当てるための手段を含
む、アドレス生成器とを包含する。
る画像ブロックよりも大きいブロックに含まれる画像デ
ータに迅速にアクセス可能なビデオメモリシステムの提
供。 【解決手段】 キャッシュメモリ、第１および第２バン
ク、各バンクのためのアドレス指定論理を含み、該第１
および第２バンクの各々がそれぞれの第１および第２ア
ドレス値によって同時にアドレス指定され、第１アドレ
ス値に対応するアドレス指定されたデータが第１間隔の
間に該キャッシュへ転送され、該第１間隔の直後に続い
て第２アドレス値に対応するアドレス指定されたデータ
が第２間隔の間に該キャッシュへ転送される、メモリデ
バイスと、該第１および第２メモリバンクの１つにフレ
ームの第１フィールドを表すデータを割り当て、そして
該第１および第２メモリバンクの他方に該フレームの第
２フィールドを表すデータを割り当てるための手段を含
む、アドレス生成器とを包含する。
Description
【０００１】
【発明の属する技術分野】本特許出願は、１９９４年１
０月２８日に出願された、「高帯域幅メモリを有するＭ
ＰＥＧビデオデコーダ」と称される米国特許出願番号第
０８／３３０，５７９号の一部継続出願である、１９９
６年８月３０日に出願された、「画像メモリ記憶システ
ムおよびブロック配向画像処理システムの方法」と称さ
れる米国特許出願番号第０８／７０６，１８９号の一部
継続出願である。本発明は、ビデオメモリ記憶システム
に関し、具体的には、ブロック配向された画像を保持す
るように形成されるデータメモリのための、ＡＴＳＣ用
ビデオデコーダ用メモリコントローラに関する。
０月２８日に出願された、「高帯域幅メモリを有するＭ
ＰＥＧビデオデコーダ」と称される米国特許出願番号第
０８／３３０，５７９号の一部継続出願である、１９９
６年８月３０日に出願された、「画像メモリ記憶システ
ムおよびブロック配向画像処理システムの方法」と称さ
れる米国特許出願番号第０８／７０６，１８９号の一部
継続出願である。本発明は、ビデオメモリ記憶システム
に関し、具体的には、ブロック配向された画像を保持す
るように形成されるデータメモリのための、ＡＴＳＣ用
ビデオデコーダ用メモリコントローラに関する。
【０００２】
【従来の技術】画像データを表示目的に処理するシステ
ムには、様々な形態のものがある。そのようなシステム
は、既存のデータから画像を構築するビデオゲーム、医
療画像データを忠実に再生する医療診察システム、およ
び符号化されたビデオ情報をデコードし、連続する画像
を表示目的に生成するために、それらの情報を処理する
ビデオ展開（ｄｅｃｏｍｐｒｅｓｓｉｏｎ）システムが
含まれる。これらのシステムのそれぞれは、共通の構成
要素を有する。画像情報を表すデータが表示前に格納さ
れるメモリがそれである。多くの画像処理システムは、
入力画像および出力画像といった、１つ以上の画像を格
納する。入力画像は、例えば、ビデオゲームのプレーヤ
に対応する視覚的特徴を付加したり、医療画像の要素を
電子的に増強したり、または、後に発生する、符号化さ
れた動き補償画像をデコードする際の使用のために処理
され得る。
ムには、様々な形態のものがある。そのようなシステム
は、既存のデータから画像を構築するビデオゲーム、医
療画像データを忠実に再生する医療診察システム、およ
び符号化されたビデオ情報をデコードし、連続する画像
を表示目的に生成するために、それらの情報を処理する
ビデオ展開（ｄｅｃｏｍｐｒｅｓｓｉｏｎ）システムが
含まれる。これらのシステムのそれぞれは、共通の構成
要素を有する。画像情報を表すデータが表示前に格納さ
れるメモリがそれである。多くの画像処理システムは、
入力画像および出力画像といった、１つ以上の画像を格
納する。入力画像は、例えば、ビデオゲームのプレーヤ
に対応する視覚的特徴を付加したり、医療画像の要素を
電子的に増強したり、または、後に発生する、符号化さ
れた動き補償画像をデコードする際の使用のために処理
され得る。
【０００３】
【発明が解決しようとする課題】多くの画像処理システ
ムはブロック配向アルゴリズムを用いる。このアルゴリ
ズムは、画像をより小さい断片（すなわち、ブロック）
に分解すること、およびそれらのブロックが個別に処理
されることを可能にする。画像ブロック内の画素を平行
して処理することで、著しい時間短縮が達成され得る。
しかし、それぞれの画素が平行して処理されるので、記
憶および処理のために、比較的短い時間的インタバルに
おいて画素の全ブロックが利用可能であり得る。
ムはブロック配向アルゴリズムを用いる。このアルゴリ
ズムは、画像をより小さい断片（すなわち、ブロック）
に分解すること、およびそれらのブロックが個別に処理
されることを可能にする。画像ブロック内の画素を平行
して処理することで、著しい時間短縮が達成され得る。
しかし、それぞれの画素が平行して処理されるので、記
憶および処理のために、比較的短い時間的インタバルに
おいて画素の全ブロックが利用可能であり得る。
【０００４】したがって、ブロック配向画像処理装置に
おいて用いられるメモリシステムは、データの全ブロッ
クを、迅速に取り出しおよび記憶し得なければならな
い。この処理は、ブロックの境界が固定されていない場
合には複雑になり得る。例えば、動き補償された画像を
処理する場合、デコードされたデータは、ある時間にお
けるブロック内の画素と、その前の時間におけるブロッ
ク内の画素との間の相違を表し得る。この場合、前のブ
ロックの画素はメモリに保持され、新たに利用可能とな
った画素のデコード処理を完了するために取り出され
る。画素の、最も適合するブロックを獲得するために、
しばしば、画像内の、新たに受け取られたブロックが占
めている位置とは異なる位置から、前のブロックが取り
出される。この基準ブロックの境界は、メモリ内に格納
される他のブロックに対して移動され得る。したがっ
て、基準ブロックは、格納されている画像内の複数のブ
ロック部分からの画素を含み得る。
おいて用いられるメモリシステムは、データの全ブロッ
クを、迅速に取り出しおよび記憶し得なければならな
い。この処理は、ブロックの境界が固定されていない場
合には複雑になり得る。例えば、動き補償された画像を
処理する場合、デコードされたデータは、ある時間にお
けるブロック内の画素と、その前の時間におけるブロッ
ク内の画素との間の相違を表し得る。この場合、前のブ
ロックの画素はメモリに保持され、新たに利用可能とな
った画素のデコード処理を完了するために取り出され
る。画素の、最も適合するブロックを獲得するために、
しばしば、画像内の、新たに受け取られたブロックが占
めている位置とは異なる位置から、前のブロックが取り
出される。この基準ブロックの境界は、メモリ内に格納
される他のブロックに対して移動され得る。したがっ
て、基準ブロックは、格納されている画像内の複数のブ
ロック部分からの画素を含み得る。
【０００５】補間などの、他種の画像処理も、出力画像
の１つのブロックを形成するために隣接するブロックか
らの画素を用い得る。高解像度のビデオ信号をデコード
するために一般的に用いられる画像補間の１つの形態で
は、画像メモリ内に記憶されるブロックから半画素分ず
らされる基準ブロックが規定される。１ブロックより大
きい画素の組は、半画素位置の解像度を有する基準ブロ
ックを再生するために、アクセスされる。したがって、
画像メモリは、画素の１ブロックへのアクセスに限定さ
れるべきではない。
の１つのブロックを形成するために隣接するブロックか
らの画素を用い得る。高解像度のビデオ信号をデコード
するために一般的に用いられる画像補間の１つの形態で
は、画像メモリ内に記憶されるブロックから半画素分ず
らされる基準ブロックが規定される。１ブロックより大
きい画素の組は、半画素位置の解像度を有する基準ブロ
ックを再生するために、アクセスされる。したがって、
画像メモリは、画素の１ブロックへのアクセスに限定さ
れるべきではない。
【０００６】画像メモリの構造および構成に影響を与え
る、画像処理に関する別の問題は、多要素画像データで
ある。例えば、クロミナンス情報は画像を大きく劣化さ
せることなく輝度情報よりも大規模に圧縮され得るの
で、圧縮されたビデオ画像は、別々の輝度要素およびク
ロミナンス要素を含み得る。画像がデコードされ、表示
される場合、輝度要素およびクロミナンス要素は同時に
処理され、同時に表示される。しかし、画像処理の間、
輝度情報をクロミナンス情報とは別に処理することが好
ましい。なぜなら、別々のブロックからの輝度要素およ
びクロミナンス要素が、ある処理ステップにおいては同
時にアクセスされる必要があり、他の処理ステップにお
いては別々にアクセスされる必要があり得るので、２つ
の情報の同時の処理は、画像メモリシステムに一層の制
約を与えるからである。
る、画像処理に関する別の問題は、多要素画像データで
ある。例えば、クロミナンス情報は画像を大きく劣化さ
せることなく輝度情報よりも大規模に圧縮され得るの
で、圧縮されたビデオ画像は、別々の輝度要素およびク
ロミナンス要素を含み得る。画像がデコードされ、表示
される場合、輝度要素およびクロミナンス要素は同時に
処理され、同時に表示される。しかし、画像処理の間、
輝度情報をクロミナンス情報とは別に処理することが好
ましい。なぜなら、別々のブロックからの輝度要素およ
びクロミナンス要素が、ある処理ステップにおいては同
時にアクセスされる必要があり、他の処理ステップにお
いては別々にアクセスされる必要があり得るので、２つ
の情報の同時の処理は、画像メモリシステムに一層の制
約を与えるからである。
【０００７】これらの技術の多くを用いる画像処理シス
テムの例として、画像データを４：２：０のマクロブロ
ックフォーマットにデコードする、ＭＰＥＧ−２デコー
ダがあげられる。図１Ａはそのような画像の図式表現で
あり、画像がスライスにいかに分割されるかを示す。図
１Ａにおいて、ＡからＧが表記されるブロックのそれぞ
れは、画像の別々のスライスである。各スライスは多く
のマクロブロックを含む。例示的なマクロブロックが図
１Ｂに示される。このマクロブロックは４：２：０のフ
ォーマットであり、したがって、８画素×８画素の輝度
ブロックを４つ、および、一方がＣｂ色差信号に対し、
他方がＣｒ色差信号に対する、８画素×８画素のクロミ
ナンスブロックを２つを有する。
テムの例として、画像データを４：２：０のマクロブロ
ックフォーマットにデコードする、ＭＰＥＧ−２デコー
ダがあげられる。図１Ａはそのような画像の図式表現で
あり、画像がスライスにいかに分割されるかを示す。図
１Ａにおいて、ＡからＧが表記されるブロックのそれぞ
れは、画像の別々のスライスである。各スライスは多く
のマクロブロックを含む。例示的なマクロブロックが図
１Ｂに示される。このマクロブロックは４：２：０のフ
ォーマットであり、したがって、８画素×８画素の輝度
ブロックを４つ、および、一方がＣｂ色差信号に対し、
他方がＣｒ色差信号に対する、８画素×８画素のクロミ
ナンスブロックを２つを有する。
【０００８】画像が受け取られ、デコードされる場合、
ブロックは図１Ｃに示される順序で発生する。すなわ
ち、４つの輝度ブロック、１つのＣｂ色差ブロック、お
よび１つのＣｒ色差ブロックの順である。表示目的に、
画像データはメモリから同一の順序で取り出される。表
示プロセッサにおいて、ＣｂブロックおよびＣｒブロッ
クのそれぞれは４つのブロックに拡張され、カラー画像
を再生するために、４つの輝度ブロックの対応する１つ
と、それぞれ組み合わせられる。
ブロックは図１Ｃに示される順序で発生する。すなわ
ち、４つの輝度ブロック、１つのＣｂ色差ブロック、お
よび１つのＣｒ色差ブロックの順である。表示目的に、
画像データはメモリから同一の順序で取り出される。表
示プロセッサにおいて、ＣｂブロックおよびＣｒブロッ
クのそれぞれは４つのブロックに拡張され、カラー画像
を再生するために、４つの輝度ブロックの対応する１つ
と、それぞれ組み合わせられる。
【０００９】しかし、画像処理の間、輝度データおよび
クロミナンスデータはブロック境界に一致しないブロッ
クでアクセスされ得る。これは、図１Ｄおよび１Ｅに示
される。図１Ｄにおいて、基準ブロック１１０は４つの
他のブロック、１１２、１１４、１１６および１１８の
部分から形成される。したがって、この基準ブロックの
境界は、画像がデコードされた際にメモリ内に記憶され
た画像ブロックの境界とは対応しない。結果、メモリが
固定のアドレスを有する画像ブロックにアクセスするよ
うに設定される場合、ブロック１１０を再生するために
は最大４つの画像ブロックがアクセスされる必要があり
得る。
クロミナンスデータはブロック境界に一致しないブロッ
クでアクセスされ得る。これは、図１Ｄおよび１Ｅに示
される。図１Ｄにおいて、基準ブロック１１０は４つの
他のブロック、１１２、１１４、１１６および１１８の
部分から形成される。したがって、この基準ブロックの
境界は、画像がデコードされた際にメモリ内に記憶され
た画像ブロックの境界とは対応しない。結果、メモリが
固定のアドレスを有する画像ブロックにアクセスするよ
うに設定される場合、ブロック１１０を再生するために
は最大４つの画像ブロックがアクセスされる必要があり
得る。
【００１０】図１Ｅは、ＭＰＥＧデコーダにおいて用い
られる、別の画像処理技術を示す。その技術にしたがっ
てブロック１２２が再生されるが、ブロック１２２は画
像のブロック境界と整合しないのみならず、画素境界と
も整合しない。図１Ｅに示されるように、ブロック１２
２は、図１Ｄに示されるブロック１１０から水平方向お
よび垂直方向の双方に、半ピクセル位置分ずれている。
ブロック１２２を再生するために、１ブロックに含まれ
るより多量の画素がアクセスされる。それは、図１Ｅに
おける９画素×９画素のブロック１２０によって示され
る。図１Ｅに示されるように、ＭＰＥＧ−２アルゴリズ
ムで用いられる８画素×８画素のブロックサイズより大
きいブロックにおける画像データを、ＭＰＥＧデコーダ
がアクセスし得ることが好ましい。
られる、別の画像処理技術を示す。その技術にしたがっ
てブロック１２２が再生されるが、ブロック１２２は画
像のブロック境界と整合しないのみならず、画素境界と
も整合しない。図１Ｅに示されるように、ブロック１２
２は、図１Ｄに示されるブロック１１０から水平方向お
よび垂直方向の双方に、半ピクセル位置分ずれている。
ブロック１２２を再生するために、１ブロックに含まれ
るより多量の画素がアクセスされる。それは、図１Ｅに
おける９画素×９画素のブロック１２０によって示され
る。図１Ｅに示されるように、ＭＰＥＧ−２アルゴリズ
ムで用いられる８画素×８画素のブロックサイズより大
きいブロックにおける画像データを、ＭＰＥＧデコーダ
がアクセスし得ることが好ましい。
【００１１】上記問題点に鑑み、本発明は、ＭＰＥＧデ
コーダが、メモリ内の処理対象である画像ブロックより
も大きいブロックに含まれる画像データに迅速にアクセ
スすることが可能なビデオメモリシステムを提供するこ
とを目的とする。
コーダが、メモリ内の処理対象である画像ブロックより
も大きいブロックに含まれる画像データに迅速にアクセ
スすることが可能なビデオメモリシステムを提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】本発明のビデオメモリシ
ステムは、第１および第２のインターレースフィールド
を含むフレームからなるビデオ画像データを格納するた
めのビデオメモリシステムであって、キャッシュ、第１
および第２バンク、各バンクのためのアドレス指定論理
を含み、該第１および第２バンクの各々がそれぞれの第
１および第２アドレス値によって同時にアドレス指定さ
れ、第１アドレス値に対応するアドレス指定されたデー
タが第１間隔の間に該キャッシュへ転送され、該第１間
隔の直後に続いて第２アドレス値に対応するアドレス指
定されたデータが第２間隔の間に該キャッシュへ転送さ
れる、メモリデバイスと、該第１および第２メモリバン
クの１つにフレームの第１フィールドを表すデータを割
り当て、そして該第１および第２メモリバンクの他方に
該フレームの第２フィールドを表すデータを割り当てる
ための手段を含む、アドレス生成器とを包含し、そのこ
とにより上記目的が達成される。
ステムは、第１および第２のインターレースフィールド
を含むフレームからなるビデオ画像データを格納するた
めのビデオメモリシステムであって、キャッシュ、第１
および第２バンク、各バンクのためのアドレス指定論理
を含み、該第１および第２バンクの各々がそれぞれの第
１および第２アドレス値によって同時にアドレス指定さ
れ、第１アドレス値に対応するアドレス指定されたデー
タが第１間隔の間に該キャッシュへ転送され、該第１間
隔の直後に続いて第２アドレス値に対応するアドレス指
定されたデータが第２間隔の間に該キャッシュへ転送さ
れる、メモリデバイスと、該第１および第２メモリバン
クの１つにフレームの第１フィールドを表すデータを割
り当て、そして該第１および第２メモリバンクの他方に
該フレームの第２フィールドを表すデータを割り当てる
ための手段を含む、アドレス生成器とを包含し、そのこ
とにより上記目的が達成される。
【００１３】前記ビデオ画像データがマクロブロック単
位で提供され、各マクロブロックが別個の輝度およびク
ロミナンス成分を含み、該ビデオメモリシステムが、第
１メモリデバイスおよび第２メモリデバイスがそれぞれ
異なるメモリチャネルを規定するように構成される、さ
らなるメモリデバイスをさらに含み、前記アドレス生成
器が、該第１および第２メモリデバイスに対しそれぞれ
のアドレス値を生成し、該ビデオシステムに該メモリデ
バイスのそれぞれ異なる１つにおいて第１マクロブロッ
クのそれぞれの画像成分を表すデータを格納させる手段
と、該第１マクロブロックの画像成分が格納される該メ
モリデバイスに対し、該メモリデバイスを第２マクロブ
ロックのそれぞれの画像成分が格納されるように変更す
る手段とを含んでいてもよい。
位で提供され、各マクロブロックが別個の輝度およびク
ロミナンス成分を含み、該ビデオメモリシステムが、第
１メモリデバイスおよび第２メモリデバイスがそれぞれ
異なるメモリチャネルを規定するように構成される、さ
らなるメモリデバイスをさらに含み、前記アドレス生成
器が、該第１および第２メモリデバイスに対しそれぞれ
のアドレス値を生成し、該ビデオシステムに該メモリデ
バイスのそれぞれ異なる１つにおいて第１マクロブロッ
クのそれぞれの画像成分を表すデータを格納させる手段
と、該第１マクロブロックの画像成分が格納される該メ
モリデバイスに対し、該メモリデバイスを第２マクロブ
ロックのそれぞれの画像成分が格納されるように変更す
る手段とを含んでいてもよい。
【００１４】本発明の他のビデオメモリシステムは、第
１および第２成分を有する画像データのフレームを格納
するためのビデオメモリシステムであって、第１および
第２部分を有し、該第１および第２部分の各々が該第１
および第２画像成分を表すインターリーブされたデータ
を含む、メモリデバイスと、該第１部分中の該第１メモ
リ成分をアドレス指定する第１アドレス値を提供する、
第１アドレス生成器と、該第１アドレス生成器によって
該第１アドレス値が提供されるのと同時に、該第２部分
中の該第１メモリ成分をアドレス指定する第２アドレス
を提供する、第２アドレス生成器と、該第１メモリ成分
を取り出すために該第１および第２アドレス値を該メモ
リデバイスへ交互に適用する、メモリアクセス論理とを
包含し、そのことにより上記目的が達成される。
１および第２成分を有する画像データのフレームを格納
するためのビデオメモリシステムであって、第１および
第２部分を有し、該第１および第２部分の各々が該第１
および第２画像成分を表すインターリーブされたデータ
を含む、メモリデバイスと、該第１部分中の該第１メモ
リ成分をアドレス指定する第１アドレス値を提供する、
第１アドレス生成器と、該第１アドレス生成器によって
該第１アドレス値が提供されるのと同時に、該第２部分
中の該第１メモリ成分をアドレス指定する第２アドレス
を提供する、第２アドレス生成器と、該第１メモリ成分
を取り出すために該第１および第２アドレス値を該メモ
リデバイスへ交互に適用する、メモリアクセス論理とを
包含し、そのことにより上記目的が達成される。
【００１５】前記ビデオ画像データが半マクロブロック
単位で前記メモリデバイスに格納され、各半マクロブロ
ックが輝度成分およびクロミナンス成分を含み、該メモ
リデバイスが複数のメモリ行で区分けされ、前記第１ア
ドレス生成器が該複数のメモリ行の第１行に対して前記
第１アドレス値を生成し、前記第２アドレス生成器が該
複数のメモリ行の第２行に対して前記第２アドレス値を
生成してもよい。
単位で前記メモリデバイスに格納され、各半マクロブロ
ックが輝度成分およびクロミナンス成分を含み、該メモ
リデバイスが複数のメモリ行で区分けされ、前記第１ア
ドレス生成器が該複数のメモリ行の第１行に対して前記
第１アドレス値を生成し、前記第２アドレス生成器が該
複数のメモリ行の第２行に対して前記第２アドレス値を
生成してもよい。
【００１６】前記ビデオメモリシステムは前記第１およ
び第２アドレス生成器ならびに前記メモリアクセス論理
に結合されるコントローラをさらに含み、該コントロー
ラが第１時間間隔の間に該第１および第２アドレス生成
器を制御し、該第１時間間隔の間に前記第１および第２
部分中の前記ビデオ画像データのそれぞれの第１成分を
アドレス指定し、第２時間間隔の間に該第１および第２
部分中の該ビデオ画像データのそれぞれの第２成分をア
ドレス指定してもよい。
び第２アドレス生成器ならびに前記メモリアクセス論理
に結合されるコントローラをさらに含み、該コントロー
ラが第１時間間隔の間に該第１および第２アドレス生成
器を制御し、該第１時間間隔の間に前記第１および第２
部分中の前記ビデオ画像データのそれぞれの第１成分を
アドレス指定し、第２時間間隔の間に該第１および第２
部分中の該ビデオ画像データのそれぞれの第２成分をア
ドレス指定してもよい。
【００１７】前記メモリシステムが第１および第２チャ
ネルを含み、各チャネルが前記複数の部分のそれぞれの
部分を含み、前記第１および第２成分の対応する成分が
該第１および第２チャネルの対応する部分に格納されそ
して該第２チャネルの部分中の該第２成分のアドレスが
該第１チャネルの部分中の該第１成分のアドレスから所
定値だけオフセットされるように、該記第１および第２
成分が各チャネル中で部分の間でインターリーブされ、
前記第１および第２アドレス生成器がそれぞれ第１およ
び第２アドレス値を生成し、該第２アドレス値が該第１
アドレス値から生成され、前記メモリアクセス論理が、
該第１アドレス生成器によって生成された該第１アドレ
ス値または該第２アドレス値、および該第２アドレス生
成器によって生成された該第２アドレス値または該第１
アドレス値を選択的に適用し、前記ビデオデータの該第
１および第２成分をアクセスしてもよい。
ネルを含み、各チャネルが前記複数の部分のそれぞれの
部分を含み、前記第１および第２成分の対応する成分が
該第１および第２チャネルの対応する部分に格納されそ
して該第２チャネルの部分中の該第２成分のアドレスが
該第１チャネルの部分中の該第１成分のアドレスから所
定値だけオフセットされるように、該記第１および第２
成分が各チャネル中で部分の間でインターリーブされ、
前記第１および第２アドレス生成器がそれぞれ第１およ
び第２アドレス値を生成し、該第２アドレス値が該第１
アドレス値から生成され、前記メモリアクセス論理が、
該第１アドレス生成器によって生成された該第１アドレ
ス値または該第２アドレス値、および該第２アドレス生
成器によって生成された該第２アドレス値または該第１
アドレス値を選択的に適用し、前記ビデオデータの該第
１および第２成分をアクセスしてもよい。
【００１８】前記ビデオメモリシステムは、第１表示特
性を有する第１ディスプレイデバイス上の表示のため
に、メモリからの画像を表す画像データを提供するため
の第１データインターフェースと、該第１表示特性と異
なる第２表示特性を有する第２ディスプレイデバイス上
の表示のために、該メモリからの該画像を表す画像デー
タを提供するための第２データインターフェースと、該
第１データインターフェースに対して該画像のアドレス
指定するために該メモリ中のアドレスを提供するように
前記第１アドレス生成器の条件設定を行い、該第２デー
タインターフェースに対して該画像データをアドレス指
定するために該メモリ中のアドレスを同時に提供するよ
うに該第２アドレス生成器の条件制定を行うための、前
記第１および第２アドレス生成器に結合される、表示コ
ントローラとをさらに含んでいてもよい。
性を有する第１ディスプレイデバイス上の表示のため
に、メモリからの画像を表す画像データを提供するため
の第１データインターフェースと、該第１表示特性と異
なる第２表示特性を有する第２ディスプレイデバイス上
の表示のために、該メモリからの該画像を表す画像デー
タを提供するための第２データインターフェースと、該
第１データインターフェースに対して該画像のアドレス
指定するために該メモリ中のアドレスを提供するように
前記第１アドレス生成器の条件設定を行い、該第２デー
タインターフェースに対して該画像データをアドレス指
定するために該メモリ中のアドレスを同時に提供するよ
うに該第２アドレス生成器の条件制定を行うための、前
記第１および第２アドレス生成器に結合される、表示コ
ントローラとをさらに含んでいてもよい。
【００１９】前記ビデオ画像データのフレームが第１お
よび第２数の画像画素をそれぞれ第１および第２動作モ
ードにおいて有し、前記第１および第２データインター
フェースそれぞれに対する画像データを受信するため
の、第１および第２メモリバッファを有する、メモリバ
ッファと、該第１および第２メモリバッファ領域を単一
のメモリバッファ領域へ組み合わせるため、および該ビ
デオメモリシステムが前記第１モードから前記第２モー
ドへ切り換えられる場合に該第２データインターフェー
スを使用不可にするための手段とをさらに含んでいても
よい。
よび第２数の画像画素をそれぞれ第１および第２動作モ
ードにおいて有し、前記第１および第２データインター
フェースそれぞれに対する画像データを受信するため
の、第１および第２メモリバッファを有する、メモリバ
ッファと、該第１および第２メモリバッファ領域を単一
のメモリバッファ領域へ組み合わせるため、および該ビ
デオメモリシステムが前記第１モードから前記第２モー
ドへ切り換えられる場合に該第２データインターフェー
スを使用不可にするための手段とをさらに含んでいても
よい。
【００２０】本発明の他のビデオメモリシステムは、第
１および第２の成分を含むフレームからなるビデオ画像
データを格納するためのビデオメモリシステムであっ
て、１フレームの該ビデオ画像データを格納するための
十分な数のセルを有する、メモリデバイスと、第１デー
タ速度で該ビデオ画像データを転送するために該メモリ
中の該ビデオ画像データをアドレス指定するアドレス値
を提供する、アドレス生成器と、第１、第２、および第
３バッファ領域を有し、該アドレス生成器によってアド
レス指定された該ビデオ画像データを受信するために該
メモリに結合される、バッファメモリと、表示画像デー
タを該第１データ速度で第１、第２、および第３バッフ
ァ領域のすべてに格納するため、および該第１および第
２バッファ領域中のすべてのデータがアクセスされるま
で該第１データ速度より大きい第２データ速度で該第１
および第２バッファ領域からデータを取りだし、次に第
１データ速度で該第１、第２、および第３データ領域の
交互に１つからデータを取り出すために、該バッファメ
モリおよび該アドレス生成器に結合される、表示コント
ローラとを包含しており、そのことにより上記目的が達
成される。
１および第２の成分を含むフレームからなるビデオ画像
データを格納するためのビデオメモリシステムであっ
て、１フレームの該ビデオ画像データを格納するための
十分な数のセルを有する、メモリデバイスと、第１デー
タ速度で該ビデオ画像データを転送するために該メモリ
中の該ビデオ画像データをアドレス指定するアドレス値
を提供する、アドレス生成器と、第１、第２、および第
３バッファ領域を有し、該アドレス生成器によってアド
レス指定された該ビデオ画像データを受信するために該
メモリに結合される、バッファメモリと、表示画像デー
タを該第１データ速度で第１、第２、および第３バッフ
ァ領域のすべてに格納するため、および該第１および第
２バッファ領域中のすべてのデータがアクセスされるま
で該第１データ速度より大きい第２データ速度で該第１
および第２バッファ領域からデータを取りだし、次に第
１データ速度で該第１、第２、および第３データ領域の
交互に１つからデータを取り出すために、該バッファメ
モリおよび該アドレス生成器に結合される、表示コント
ローラとを包含しており、そのことにより上記目的が達
成される。
【００２１】本発明の他のビデオメモリシステムは、ラ
ンダムアクセスメモリデバイスと、該ランダムアクセス
メモリデバイスに結合される、メモリ書き込みバッファ
と、該ランダムアクセスメモリデバイスに結合される、
メモリ読み出しバッファと、該メモリ書き込みバッファ
に結合され、符号化画像データポート、復号化画像デー
タポート、およびマイクロプロセッサポートを有し、符
号化画像データバッファ、復号化画像データバッファ、
およびマイクロプロセッサバッファを形成するために該
メモリ書き込みバッファを区切る、メモリ書き込みコン
トローラと、該メモリ読み出しバッファに結合され、符
号化画像データポート、参照画像データポート、表示画
像データポート、およびマイクロプロセッサポートを有
し、符号化画像データバッファ、参照画像データバッフ
ァ、表示画像データバッファ、およびマイクロプロセッ
サバッファを形成するために該メモリ読み出しバッファ
を区切る、メモリ読み出しコントローラと、該メモリ書
き込みコントローラおよび該メモリ読み出しコントロー
ラからの要求を受信するために結合され、転送されるデ
ータについて使用される該メモリ読み出しバッファまた
は該メモリ書き込みバッファの区分に対応する優先値に
応答して、該メモリ読み出しバッファと該ランダムアク
セスメモリとの間、および該メモリ書き込みバッファと
該ランダムアクセスメモリとの間で選択的にデータを転
送するための優先手段を含む、総合コントローラとを含
んでおり、そのことにより上記目的が達成される。
ンダムアクセスメモリデバイスと、該ランダムアクセス
メモリデバイスに結合される、メモリ書き込みバッファ
と、該ランダムアクセスメモリデバイスに結合される、
メモリ読み出しバッファと、該メモリ書き込みバッファ
に結合され、符号化画像データポート、復号化画像デー
タポート、およびマイクロプロセッサポートを有し、符
号化画像データバッファ、復号化画像データバッファ、
およびマイクロプロセッサバッファを形成するために該
メモリ書き込みバッファを区切る、メモリ書き込みコン
トローラと、該メモリ読み出しバッファに結合され、符
号化画像データポート、参照画像データポート、表示画
像データポート、およびマイクロプロセッサポートを有
し、符号化画像データバッファ、参照画像データバッフ
ァ、表示画像データバッファ、およびマイクロプロセッ
サバッファを形成するために該メモリ読み出しバッファ
を区切る、メモリ読み出しコントローラと、該メモリ書
き込みコントローラおよび該メモリ読み出しコントロー
ラからの要求を受信するために結合され、転送されるデ
ータについて使用される該メモリ読み出しバッファまた
は該メモリ書き込みバッファの区分に対応する優先値に
応答して、該メモリ読み出しバッファと該ランダムアク
セスメモリとの間、および該メモリ書き込みバッファと
該ランダムアクセスメモリとの間で選択的にデータを転
送するための優先手段を含む、総合コントローラとを含
んでおり、そのことにより上記目的が達成される。
【００２２】
【発明の実施の形態】本発明のビデオメモリシステム
は、３つのチャネルとして構成されるＡＴＳＣビデオ画
像データを格納するためのビデオメモリシステムであ
る。各チャネルは２つのバンクを有し、各バンクは複数
のメモリ行を有する。メモリシステム例は、ビットスト
リームデータを保持するためのバッファ領域および６つ
のフィールドバッファ領域を含む。フィールドバッファ
領域は、３つのフレームバッファ領域を形成するように
対にして配置される。このため、所与のフレーム中の２
つのフィールドのためのバッファ領域は、それぞれ異な
るバンクに割り当てられる。ビデオメモリシステムは、
復号化画像データのマクロブロックを受信しそして受信
されたマクロブロックをそれぞれ上部および下部の半マ
クロブロックに分割する出力メモリコントローラを含
む。上部半マクロブロックは、フレームの一方のフィー
ルドバッファに格納され、下部半マクロブロックは、フ
レームの他方のフィールドバッファに格納される。加え
て、出力メモリコントローラは、メモリデバイスのそれ
ぞれ異なるチャネル中に半マクロブロックの輝度および
クロミナンス成分を格納し、チャネル割り当ては、１つ
の半マクロブロックから次の半マクロブロックへ変化さ
れる。メモリシステムはまた、メモリから参照半マクロ
ブロックを取り出す入力メモリコントローラを含む。入
力メモリコントローラは、２つ以上の格納された半マク
ロブロックからの成分を含む参照半マクロブロックが取
り出される場合にメモリ読み出し動作がオーバーラップ
するように、それぞれ異なるチャネル、バンク、メモリ
行中の画像データをアドレス指定するために同時に動作
する第１および第２アドレス生成器に結合される。
は、３つのチャネルとして構成されるＡＴＳＣビデオ画
像データを格納するためのビデオメモリシステムであ
る。各チャネルは２つのバンクを有し、各バンクは複数
のメモリ行を有する。メモリシステム例は、ビットスト
リームデータを保持するためのバッファ領域および６つ
のフィールドバッファ領域を含む。フィールドバッファ
領域は、３つのフレームバッファ領域を形成するように
対にして配置される。このため、所与のフレーム中の２
つのフィールドのためのバッファ領域は、それぞれ異な
るバンクに割り当てられる。ビデオメモリシステムは、
復号化画像データのマクロブロックを受信しそして受信
されたマクロブロックをそれぞれ上部および下部の半マ
クロブロックに分割する出力メモリコントローラを含
む。上部半マクロブロックは、フレームの一方のフィー
ルドバッファに格納され、下部半マクロブロックは、フ
レームの他方のフィールドバッファに格納される。加え
て、出力メモリコントローラは、メモリデバイスのそれ
ぞれ異なるチャネル中に半マクロブロックの輝度および
クロミナンス成分を格納し、チャネル割り当ては、１つ
の半マクロブロックから次の半マクロブロックへ変化さ
れる。メモリシステムはまた、メモリから参照半マクロ
ブロックを取り出す入力メモリコントローラを含む。入
力メモリコントローラは、２つ以上の格納された半マク
ロブロックからの成分を含む参照半マクロブロックが取
り出される場合にメモリ読み出し動作がオーバーラップ
するように、それぞれ異なるチャネル、バンク、メモリ
行中の画像データをアドレス指定するために同時に動作
する第１および第２アドレス生成器に結合される。
【００２３】図２Ａは、本発明による多フレームメモリ
２１２およびメモリサブシステム２１４を含む、画像処
理システムのブロック図である。図２Ａに示されるシス
テムはピクチャプロセッサ２１８を含み、ピクチャプロ
セッサ２１８は、メモリサブシステム２１４を介して多
フレームメモリ２１２からデータを受け取り、多フレー
ムメモリ２１２にデータを提供する。マクロブロックデ
コーダ２１６は、符号化されたマクロブロックを受け取
り、デコードする。メモリサブシステム２１４は、ま
た、ディスプレイプロセッサ２２０に接続され、ディス
プレイプロセッサ２２０は、メモリサブシステム２１４
を用いて、メモリ２１２からデータを取り出し、且つデ
ィスプレイデバイス（図示せず）に表示するために画素
データを発生させる。ディスプレイプロセッサ２２０
は、デコードされた画像データ、および、任意に、オン
スクリーンディスプレイ（ＯＳＤ）画像への画像データ
を、ディスプレイデバイス上に表示させる。
２１２およびメモリサブシステム２１４を含む、画像処
理システムのブロック図である。図２Ａに示されるシス
テムはピクチャプロセッサ２１８を含み、ピクチャプロ
セッサ２１８は、メモリサブシステム２１４を介して多
フレームメモリ２１２からデータを受け取り、多フレー
ムメモリ２１２にデータを提供する。マクロブロックデ
コーダ２１６は、符号化されたマクロブロックを受け取
り、デコードする。メモリサブシステム２１４は、ま
た、ディスプレイプロセッサ２２０に接続され、ディス
プレイプロセッサ２２０は、メモリサブシステム２１４
を用いて、メモリ２１２からデータを取り出し、且つデ
ィスプレイデバイス（図示せず）に表示するために画素
データを発生させる。ディスプレイプロセッサ２２０
は、デコードされた画像データ、および、任意に、オン
スクリーンディスプレイ（ＯＳＤ）画像への画像データ
を、ディスプレイデバイス上に表示させる。
【００２４】図２Ａに示される、発明の例示的な実施態
様において、多画像メモリ２１２は画素記憶領域の行お
よび列に配列される。これらの行および列は、格納され
た画像の行および列に必ずしも対応しない。それらを区
別するために、メモリ２１２の行および列は「メモリ
行」および「メモリ列」と称され、画像の行および列は
「画像行」および「画像列」と称される。
様において、多画像メモリ２１２は画素記憶領域の行お
よび列に配列される。これらの行および列は、格納され
た画像の行および列に必ずしも対応しない。それらを区
別するために、メモリ２１２の行および列は「メモリ
行」および「メモリ列」と称され、画像の行および列は
「画像行」および「画像列」と称される。
【００２５】図２Ｃは、メモリ２１２として用いられ得
る、例示的な３チャネルＲＤＲＡＭメモリ構成を示すブ
ロック図である。チャネルの１つ（チャネルＢ）のみに
ついて、その詳細が図２Ｃに示される。メモリは、１つ
のポート、Ｐを含んで示され、そのポートを介して、一
方のメモリ２１２と、他方の、マクロブロックデコーダ
２１６、ピクチャプロセッサ２１８およびディスプレイ
プロセッサ２２０との間で、メモリサブシステム２１４
を介してデータが転送される。
る、例示的な３チャネルＲＤＲＡＭメモリ構成を示すブ
ロック図である。チャネルの１つ（チャネルＢ）のみに
ついて、その詳細が図２Ｃに示される。メモリは、１つ
のポート、Ｐを含んで示され、そのポートを介して、一
方のメモリ２１２と、他方の、マクロブロックデコーダ
２１６、ピクチャプロセッサ２１８およびディスプレイ
プロセッサ２２０との間で、メモリサブシステム２１４
を介してデータが転送される。
【００２６】図２Ｃに示されるように、各チャネル
（Ａ、ＢおよびＣ）は、実データを保持する１つまたは
２つのメモリデバイス２４４および２４６を含む。各メ
モリデバイスは、上部バンク（Ｕ）および下部バンク
（Ｌ）の２つのバンクに分割される。チャネルのそれぞ
れの中のデータはメモリ行に配列され、各メモリ行は、
例えば２，０４８バイトのデータを含む（発明の別の実
施態様では、各行は１，０２４バイトのデータを含
む）。全メモリ行は、ロジック回路２４２によって１度
にアクセスされる。メモリ２１２が３つのチャネルを含
むので、メモリ行１つへのアクセスは６，１４４バイト
のデータの記憶を生じる。
（Ａ、ＢおよびＣ）は、実データを保持する１つまたは
２つのメモリデバイス２４４および２４６を含む。各メ
モリデバイスは、上部バンク（Ｕ）および下部バンク
（Ｌ）の２つのバンクに分割される。チャネルのそれぞ
れの中のデータはメモリ行に配列され、各メモリ行は、
例えば２，０４８バイトのデータを含む（発明の別の実
施態様では、各行は１，０２４バイトのデータを含
む）。全メモリ行は、ロジック回路２４２によって１度
にアクセスされる。メモリ２１２が３つのチャネルを含
むので、メモリ行１つへのアクセスは６，１４４バイト
のデータの記憶を生じる。
【００２７】図２Ｃに示されるメモリシステムでは、１
つのデバイスの１つのバンクから、メモリ行の１つへの
データがアクセスされる。したがって、チャネルが２つ
のデバイスを含む場合、チャネル内でのデータのメモリ
アクセスは、同一の行番号を有する４つのメモリ行をア
ドレスし得る。これらのメモリの行アドレスは、そのデ
ータの行をアクセスするためにどのバンクおよびどのデ
バイスが用いられるかによって差別化される。データの
行がアドレスされ、アクセスされる場合、メモリインタ
ーフェース２４０内のキャッシュ（図示せず）に記憶さ
れる。次に同一のメモリ行におけるデータをアクセスす
る場合、データはキャッシュからアクセスされる。メモ
リサブシステム２１４によって提供されるアドレス値に
応答するロジック回路２４２は、特定のメモリアクセス
のために用いられる適切なデバイスおよびバンクを選択
し、インターフェース回路２５０にデータを提供する
か、インターフェース回路２５０からデータを受け取
る。インターフェース回路２５０はメモリサブシステム
２１４からアドレス値およびコマンドパケットを受け取
り、メモリサブシステム２１４にデータ値を提供する
か、メモリサブシステム２１４からデータ値を受け取
る。メモリサブシステムの動作が、図２Ｂを参照して以
下に説明される。
つのデバイスの１つのバンクから、メモリ行の１つへの
データがアクセスされる。したがって、チャネルが２つ
のデバイスを含む場合、チャネル内でのデータのメモリ
アクセスは、同一の行番号を有する４つのメモリ行をア
ドレスし得る。これらのメモリの行アドレスは、そのデ
ータの行をアクセスするためにどのバンクおよびどのデ
バイスが用いられるかによって差別化される。データの
行がアドレスされ、アクセスされる場合、メモリインタ
ーフェース２４０内のキャッシュ（図示せず）に記憶さ
れる。次に同一のメモリ行におけるデータをアクセスす
る場合、データはキャッシュからアクセスされる。メモ
リサブシステム２１４によって提供されるアドレス値に
応答するロジック回路２４２は、特定のメモリアクセス
のために用いられる適切なデバイスおよびバンクを選択
し、インターフェース回路２５０にデータを提供する
か、インターフェース回路２５０からデータを受け取
る。インターフェース回路２５０はメモリサブシステム
２１４からアドレス値およびコマンドパケットを受け取
り、メモリサブシステム２１４にデータ値を提供する
か、メモリサブシステム２１４からデータ値を受け取
る。メモリサブシステムの動作が、図２Ｂを参照して以
下に説明される。
【００２８】図２Ｂおよび２Ｃに示される例示的なメモ
リシステムは、ピクチャプロセッサ２１８およびディス
プレイプロセッサ２２０によって用いられる６２．５Ｍ
Ｈｚシステムクロック信号の各周期につき２４バイト
（１９２ビット）の速度で、データを転送する。全画像
のデータがアクセスされる速度は、メモリ２１２を形成
するメモリデバイスのバンク内にデータをインターリー
ブすることによって最適化され得、それにより８ビット
のデータの連続する群が、チャネル内の４つのメモリバ
ンクのうちのそれぞれ異なる１つに保持される。図２Ｂ
および２Ｃに示されるメモリデバイスでは、各チャネル
は、システムクロック信号の各周期につき「８バイト」
（すなわち、１「オクトバイト」）のデータを提供す
る。クロミナンスデータおよび輝度データの双方が転送
される場合、次いで２つのチャネルは合計１６バイトの
輝度データを提供し、残るチャネルは８バイトのクロミ
ナンスデータ（すなわち、ＣｂまたはＣｒ色差信号のい
ずれか）を提供する。輝度データまたはクロミナンスデ
ータのいずれかのみが提供される場合、次いで、輝度デ
ータまたはクロミナンスデータのいずれかを提供するた
めに３つのチャネルの全てが用いられる。いくつかの画
像記憶フォーマットでは、３つ未満のチャネルからのデ
ータが必要とされ得る。この場合、３つのチャネル全て
がアクセスされるが、未使用のチャネルからのデータは
無視される。
リシステムは、ピクチャプロセッサ２１８およびディス
プレイプロセッサ２２０によって用いられる６２．５Ｍ
Ｈｚシステムクロック信号の各周期につき２４バイト
（１９２ビット）の速度で、データを転送する。全画像
のデータがアクセスされる速度は、メモリ２１２を形成
するメモリデバイスのバンク内にデータをインターリー
ブすることによって最適化され得、それにより８ビット
のデータの連続する群が、チャネル内の４つのメモリバ
ンクのうちのそれぞれ異なる１つに保持される。図２Ｂ
および２Ｃに示されるメモリデバイスでは、各チャネル
は、システムクロック信号の各周期につき「８バイト」
（すなわち、１「オクトバイト」）のデータを提供す
る。クロミナンスデータおよび輝度データの双方が転送
される場合、次いで２つのチャネルは合計１６バイトの
輝度データを提供し、残るチャネルは８バイトのクロミ
ナンスデータ（すなわち、ＣｂまたはＣｒ色差信号のい
ずれか）を提供する。輝度データまたはクロミナンスデ
ータのいずれかのみが提供される場合、次いで、輝度デ
ータまたはクロミナンスデータのいずれかを提供するた
めに３つのチャネルの全てが用いられる。いくつかの画
像記憶フォーマットでは、３つ未満のチャネルからのデ
ータが必要とされ得る。この場合、３つのチャネル全て
がアクセスされるが、未使用のチャネルからのデータは
無視される。
【００２９】図２Ｃに示される例示的なメモリは、２方
向メモリポートＰを介して、２５０ＭＨｚの速度におい
て、インターフェース２５０とチャネルＡ、ＢおよびＣ
との間でデータを転送する。その際、各チャネルで転送
されるデータの１バイトは、２５０ＭＨｚクロック信号
の各転送と一致する。したがって、８バイト（１オクト
バイト）のデータは、６２．５ＭＨｚシステムクロック
信号の各周期において、各チャネルを介して転送され
る。
向メモリポートＰを介して、２５０ＭＨｚの速度におい
て、インターフェース２５０とチャネルＡ、ＢおよびＣ
との間でデータを転送する。その際、各チャネルで転送
されるデータの１バイトは、２５０ＭＨｚクロック信号
の各転送と一致する。したがって、８バイト（１オクト
バイト）のデータは、６２．５ＭＨｚシステムクロック
信号の各周期において、各チャネルを介して転送され
る。
【００３０】図３Ａは、図２Ａに示されるピクチャプロ
セッサ２１８およびマクロブロックデコーダ２１６の詳
細を示すブロック図である。図３Ａに示される処理シス
テムは、ＡＴＳＣ基準にしたがって符号化された画像情
報を圧縮するデコーダである。
セッサ２１８およびマクロブロックデコーダ２１６の詳
細を示すブロック図である。図３Ａに示される処理シス
テムは、ＡＴＳＣ基準にしたがって符号化された画像情
報を圧縮するデコーダである。
【００３１】ピクチャプロセッサ２１８は、符号化され
たビットストリームを受け取り、デコーディングシステ
ムとマクロプロセッサ２１０との間にインターフェース
を提供するパーサ３０８を含む。図３Ａに示される処理
システムは、可変長デコーディング（ＶＬＤ）プロセッ
サ３１０、逆量子化および逆コサイン変換（ＩＤＣＴ）
プロセッサ３１２、半画素補間および動き予測プロセッ
サ３１４、出力インターフェース３１６、ならびにディ
スプレイプロセッサ３２２をも含む。パーサ３０８およ
びＶＬＤ３１０は、図２Ａに示されるピクチャプロセッ
サ２１８を形成する。逆量子化および逆コサイン変換
（ＩＤＣＴ）プロセッサ３１２、半画素補間および動き
予測プロセッサ３１４、ならびに出力インターフェース
３１６は、図２Ａに示されるマクロブロックデコーダ２
１６を形成する。
たビットストリームを受け取り、デコーディングシステ
ムとマクロプロセッサ２１０との間にインターフェース
を提供するパーサ３０８を含む。図３Ａに示される処理
システムは、可変長デコーディング（ＶＬＤ）プロセッ
サ３１０、逆量子化および逆コサイン変換（ＩＤＣＴ）
プロセッサ３１２、半画素補間および動き予測プロセッ
サ３１４、出力インターフェース３１６、ならびにディ
スプレイプロセッサ３２２をも含む。パーサ３０８およ
びＶＬＤ３１０は、図２Ａに示されるピクチャプロセッ
サ２１８を形成する。逆量子化および逆コサイン変換
（ＩＤＣＴ）プロセッサ３１２、半画素補間および動き
予測プロセッサ３１４、ならびに出力インターフェース
３１６は、図２Ａに示されるマクロブロックデコーダ２
１６を形成する。
【００３２】メモリシステム２１２は、入力メモリ３１
８および出力メモリ３２０を介して、ピクチャプロセッ
サ２１８およびマクロブロックデコーダ２１６とインタ
ーフェースをとる。図３Ａに示される映像処理システム
は、メモリサブシステムコントローラ３２４、入力メモ
リ３１８、出力メモリ３２０、およびメモリインターフ
ェース２５０を含むメモリサブシステム２１４（図２Ｂ
を参照して、以下に説明される）を含む。
８および出力メモリ３２０を介して、ピクチャプロセッ
サ２１８およびマクロブロックデコーダ２１６とインタ
ーフェースをとる。図３Ａに示される映像処理システム
は、メモリサブシステムコントローラ３２４、入力メモ
リ３１８、出力メモリ３２０、およびメモリインターフ
ェース２５０を含むメモリサブシステム２１４（図２Ｂ
を参照して、以下に説明される）を含む。
【００３３】図３Ａに示されるシステムにおいて、ビッ
トストリームデータはパーサ３０８によって受け取ら
れ、パーサ３０８は、ビットストリームデータを出力メ
モリ３２０において１９２ビット語に集積する。次い
で、これらの１９２ビット語は、メモリ２１２内のビッ
トストリームバッファに書き込まれる。発明の例示的な
実施態様において、ビットストリームバッファは、約１
０００万ビットのデータの記憶場所を有する環状キュー
として実行される。パーサ３０８はビットストリーム内
のＭＰＥＧ開始コードをも認識し、マイクロプロセッサ
２１０に、メモリ２１２内のそれらの開始コードに対す
るポインタを提供する。発明の例示的な実施態様におい
て、マイクロプロセッサ２１０は、ビットストリーム内
のシーケンス、映像群、および映像記録のヘッダ情報を
処理するために、これらの開始コードを用いる。発明の
別の実施態様において、このヘッダ情報はＶＬＤプロセ
ッサ３１０によって処理され得る。
トストリームデータはパーサ３０８によって受け取ら
れ、パーサ３０８は、ビットストリームデータを出力メ
モリ３２０において１９２ビット語に集積する。次い
で、これらの１９２ビット語は、メモリ２１２内のビッ
トストリームバッファに書き込まれる。発明の例示的な
実施態様において、ビットストリームバッファは、約１
０００万ビットのデータの記憶場所を有する環状キュー
として実行される。パーサ３０８はビットストリーム内
のＭＰＥＧ開始コードをも認識し、マイクロプロセッサ
２１０に、メモリ２１２内のそれらの開始コードに対す
るポインタを提供する。発明の例示的な実施態様におい
て、マイクロプロセッサ２１０は、ビットストリーム内
のシーケンス、映像群、および映像記録のヘッダ情報を
処理するために、これらの開始コードを用いる。発明の
別の実施態様において、このヘッダ情報はＶＬＤプロセ
ッサ３１０によって処理され得る。
【００３４】可変長符号化ビットストリームデータはメ
モリ２１２からＶＬＤプロセッサ３１０に提供され、Ｖ
ＬＤプロセッサ３１０は動きベクトルＭＶおよび量子化
ＤＣＴ係数データなどのサイド情報をビットストリーム
から分離する。量子化ＤＣＴ係数データは逆量子化およ
びＩＤＣＴプロセッサ３１２に提供され、動きベクトル
は半画素補間および動き予測プロセッサ３１４に提供さ
れる。
モリ２１２からＶＬＤプロセッサ３１０に提供され、Ｖ
ＬＤプロセッサ３１０は動きベクトルＭＶおよび量子化
ＤＣＴ係数データなどのサイド情報をビットストリーム
から分離する。量子化ＤＣＴ係数データは逆量子化およ
びＩＤＣＴプロセッサ３１２に提供され、動きベクトル
は半画素補間および動き予測プロセッサ３１４に提供さ
れる。
【００３５】プロセッサ３１２は、ＶＬＤプロセッサ３
１０によってビットストリームから回収された量子化Ｄ
ＣＴ係数を画素値に変換し、データ値の８画素×８画素
ブロックをプロセッサ３１４に受け渡す。ブロックが、
動き補償技術によって符号化された場合、上述のデータ
値は残留値であり、その値は、最終的な画素値を生成す
るために、前にデコードされたフレームからの基準ブロ
ック値に付加される。この付加は、半画素補間および動
き予測プロセッサ３１４において実行される。プロセッ
サ３１４はメモリ２１２から基準ブロックを取り出し、
且つ、それを逆量子化およびＩＤＣＴプロセッサ３１２
によって提供される残留画素と組み合わせる。
１０によってビットストリームから回収された量子化Ｄ
ＣＴ係数を画素値に変換し、データ値の８画素×８画素
ブロックをプロセッサ３１４に受け渡す。ブロックが、
動き補償技術によって符号化された場合、上述のデータ
値は残留値であり、その値は、最終的な画素値を生成す
るために、前にデコードされたフレームからの基準ブロ
ック値に付加される。この付加は、半画素補間および動
き予測プロセッサ３１４において実行される。プロセッ
サ３１４はメモリ２１２から基準ブロックを取り出し、
且つ、それを逆量子化およびＩＤＣＴプロセッサ３１２
によって提供される残留画素と組み合わせる。
【００３６】基準ブロックを獲得するために、プロセッ
サ３１４は、前進フレームおよび後進フレームといった
２つの異なるフレーム内の基準ブロックの間に補間され
る必要があり得る。図１Ｄに示される基準ブロック１１
０に対して水平方向および垂直方向の双方に半画素位置
分ずらされた、図１Ｅに示される基準ブロック１２２な
どの基準ブロックを獲得するために、プロセッサ３１４
は１つのフレーム内の隣接する画素の間に補間される必
要があり得る。これら２つの補間操作を行うために、プ
ロセッサ３１４はデータの半マクロブロック４つを取り
出す。半マクロブロックは、メモリ２１２に記憶される
前方向および後方向基準画像フレーム内の各フィールド
から１つづつ取り出される。取り出された半マクロブロ
ックのそれぞれは、従来の画素のフィールド半マクロブ
ロックより各方向に１画素位置分大きい。記憶される画
像はフレームまたはフィールドであり得るので、取り出
しは、半マクロブロック１つを単位として行われる。上
部または下部半マクロブロックのいずれかのみがフィー
ルド画像をデコードするために取り出され得、フレーム
画像をデコードするためには上部および下部半マクロブ
ロックの双方が取り出される。
サ３１４は、前進フレームおよび後進フレームといった
２つの異なるフレーム内の基準ブロックの間に補間され
る必要があり得る。図１Ｄに示される基準ブロック１１
０に対して水平方向および垂直方向の双方に半画素位置
分ずらされた、図１Ｅに示される基準ブロック１２２な
どの基準ブロックを獲得するために、プロセッサ３１４
は１つのフレーム内の隣接する画素の間に補間される必
要があり得る。これら２つの補間操作を行うために、プ
ロセッサ３１４はデータの半マクロブロック４つを取り
出す。半マクロブロックは、メモリ２１２に記憶される
前方向および後方向基準画像フレーム内の各フィールド
から１つづつ取り出される。取り出された半マクロブロ
ックのそれぞれは、従来の画素のフィールド半マクロブ
ロックより各方向に１画素位置分大きい。記憶される画
像はフレームまたはフィールドであり得るので、取り出
しは、半マクロブロック１つを単位として行われる。上
部または下部半マクロブロックのいずれかのみがフィー
ルド画像をデコードするために取り出され得、フレーム
画像をデコードするためには上部および下部半マクロブ
ロックの双方が取り出される。
【００３７】デコードされた画像データは、出力メモリ
３２０を介して出力インターフェース３１６からメモリ
２１２に提供される。発明の例示的な実施態様におい
て、入力メモリ３１８はチャネルインターフェース２５
０から１９２ビットのデータを受け取り、次いで、その
データを、より小さいビット群（例えば、２４ビットデ
ータ語）でプロセッサ３１０、３１４、および３２２の
１つに提供する。同様の方法で、出力メモリ３２０は、
出力インターフェース３１６、パーサ３０８、またはマ
イクロプロセッサから比較的小さい増分（例えば、２４
ビット）でデータを回収し、チャネルインターフェース
２５０に１９２ビットのデータを提供する。
３２０を介して出力インターフェース３１６からメモリ
２１２に提供される。発明の例示的な実施態様におい
て、入力メモリ３１８はチャネルインターフェース２５
０から１９２ビットのデータを受け取り、次いで、その
データを、より小さいビット群（例えば、２４ビットデ
ータ語）でプロセッサ３１０、３１４、および３２２の
１つに提供する。同様の方法で、出力メモリ３２０は、
出力インターフェース３１６、パーサ３０８、またはマ
イクロプロセッサから比較的小さい増分（例えば、２４
ビット）でデータを回収し、チャネルインターフェース
２５０に１９２ビットのデータを提供する。
【００３８】画素の各ブロックが半画素補間および動き
予測プロセッサ３１４によって処理された場合、そのブ
ロックは、メモリ２１２内に記憶するために出力メモリ
３２０を介して画素のブロックを回収する、出力インタ
ーフェース３１６に受け渡される。出力インターフェー
ス３１６は画素値のブロックをバッファリングし（ｂｕ
ｆｆｅｒ）、それにより、そのブロックは出力メモリ３
２０に転送され得る。上述のように、出力インターフェ
ース３１６と出力メモリ３２０との間のデータ経路は２
４ビットバスとして実行され得るが、出力メモリ３２０
とインターフェース回路２５０との間のデータ経路は１
９２ビットバスである。
予測プロセッサ３１４によって処理された場合、そのブ
ロックは、メモリ２１２内に記憶するために出力メモリ
３２０を介して画素のブロックを回収する、出力インタ
ーフェース３１６に受け渡される。出力インターフェー
ス３１６は画素値のブロックをバッファリングし（ｂｕ
ｆｆｅｒ）、それにより、そのブロックは出力メモリ３
２０に転送され得る。上述のように、出力インターフェ
ース３１６と出力メモリ３２０との間のデータ経路は２
４ビットバスとして実行され得るが、出力メモリ３２０
とインターフェース回路２５０との間のデータ経路は１
９２ビットバスである。
【００３９】メモリ２１２に記憶された、デコードされ
た画素データが表示される場合、データは、入力メモリ
３１８およびメモリインターフェースＡＳＩＣ２５０を
介してディスプレイプロセッサ３２２によってアクセス
される。データは表示目的に１ブロック毎にアクセスさ
れ得るが、典型的には、ブロックからの画素の１ライン
のみが任意の１回のアクセスにおいて用いられる。加え
て、カラー画素値を適切に再構築するために、画素のラ
インについての輝度データおよびクロミナンスデータの
双方が共にアクセスされる。
た画素データが表示される場合、データは、入力メモリ
３１８およびメモリインターフェースＡＳＩＣ２５０を
介してディスプレイプロセッサ３２２によってアクセス
される。データは表示目的に１ブロック毎にアクセスさ
れ得るが、典型的には、ブロックからの画素の１ライン
のみが任意の１回のアクセスにおいて用いられる。加え
て、カラー画素値を適切に再構築するために、画素のラ
インについての輝度データおよびクロミナンスデータの
双方が共にアクセスされる。
【００４０】プロセッサ３１０、３１４、３１６および
３２２のそれぞれは対応する制御信号、ＶＲ、ＰＲ、Ｏ
Ｒ、およびＤＲを生成し、それらの制御信号は、データ
の記憶およびメモリ２１２からのデータの取り出しを制
御するために、メモリサブシステム制御回路３２４に与
えられる。図２Ｂ（以下に説明される）はメモリサブシ
ステム２１４として用いられるに適する回路のブロック
図である。
３２２のそれぞれは対応する制御信号、ＶＲ、ＰＲ、Ｏ
Ｒ、およびＤＲを生成し、それらの制御信号は、データ
の記憶およびメモリ２１２からのデータの取り出しを制
御するために、メモリサブシステム制御回路３２４に与
えられる。図２Ｂ（以下に説明される）はメモリサブシ
ステム２１４として用いられるに適する回路のブロック
図である。
【００４１】図３Ｂは、図２Ａ、２Ｂ、および２Ｃに示
されるメモリシステムで用いられ得る例示的なダウン変
換デコーダを示す。図３Ｂに示されるように、ダウン変
換システムは可変長デコーダ（ＶＬＤ）３１０、逆量子
化器３６０、および逆コサイン変換（ＩＤＣＴ）プロセ
ッサ３６４を含む。ＶＬＤ３１０は図３Ａに示されるＶ
ＬＤ３１０と同一の働きをする。逆量子化器３６０およ
びＩＤＣＴ３６４は図３Ａに示されるプロセッサ３１２
と同一の働きをする。加えて、ダウン変換システムは、
ダウン変換フィルタ３６２を含み、且つ、デコードされ
た映像の解像度を低減するダウンサンプリングプロセッ
サ３６８を含む。発明が、ＭＰ＠ＨＬ符号化入力信号を
処理する例示的な実施態様の観点から説明される場合、
本発明は、任意のデジタル的に符号化された画像ビット
ストリームに実用し得る。
されるメモリシステムで用いられ得る例示的なダウン変
換デコーダを示す。図３Ｂに示されるように、ダウン変
換システムは可変長デコーダ（ＶＬＤ）３１０、逆量子
化器３６０、および逆コサイン変換（ＩＤＣＴ）プロセ
ッサ３６４を含む。ＶＬＤ３１０は図３Ａに示されるＶ
ＬＤ３１０と同一の働きをする。逆量子化器３６０およ
びＩＤＣＴ３６４は図３Ａに示されるプロセッサ３１２
と同一の働きをする。加えて、ダウン変換システムは、
ダウン変換フィルタ３６２を含み、且つ、デコードされ
た映像の解像度を低減するダウンサンプリングプロセッ
サ３６８を含む。発明が、ＭＰ＠ＨＬ符号化入力信号を
処理する例示的な実施態様の観点から説明される場合、
本発明は、任意のデジタル的に符号化された画像ビット
ストリームに実用し得る。
【００４２】ダウン変換システムはまた、動きベクトル
（ＭＶ）翻訳器３５２を含む動き補償プロセッサ３１
４’、アップサンプリングプロセッサ３５４を含む動き
ブロック生成器３５８、半画素生成器３５６、およびメ
モリシステム３７０を含む。図３Ａの半画素補間器およ
び動き予測プロセッサ３１４は、ＭＶ翻訳器３５２およ
びアップサンプリングプロセッサ３５４以外の上述の要
素の全てを含む。メモリシステム３７０は、図２Ａおよ
び図２Ｂに示す組み合わされたメモリサブシステム２１
４および外部ＤＲＡＭ２１２に対応する。
（ＭＶ）翻訳器３５２を含む動き補償プロセッサ３１
４’、アップサンプリングプロセッサ３５４を含む動き
ブロック生成器３５８、半画素生成器３５６、およびメ
モリシステム３７０を含む。図３Ａの半画素補間器およ
び動き予測プロセッサ３１４は、ＭＶ翻訳器３５２およ
びアップサンプリングプロセッサ３５４以外の上述の要
素の全てを含む。メモリシステム３７０は、図２Ａおよ
び図２Ｂに示す組み合わされたメモリサブシステム２１
４および外部ＤＲＡＭ２１２に対応する。
【００４３】図３Ｂに示す例証的な復号化システムはま
た、垂直プログラム可能フィルタ（ＶＰＦ）３７４およ
び水平プログラム可能フィルタ（ＨＺＰＦ）３７６を有
する表示変換ブロック３７２を含む。表示変換ブロック
３７２は、ダウンサンプリングされた画像を、オリジナ
ルの画像より低い解像度を有する特定の表示装置で表示
するための画像に変換する。
た、垂直プログラム可能フィルタ（ＶＰＦ）３７４およ
び水平プログラム可能フィルタ（ＨＺＰＦ）３７６を有
する表示変換ブロック３７２を含む。表示変換ブロック
３７２は、ダウンサンプリングされた画像を、オリジナ
ルの画像より低い解像度を有する特定の表示装置で表示
するための画像に変換する。
【００４４】ダウン変換フィルタ３６４は、周波数ドメ
インにおいて高解像度（例えば、Ｍａｉｎ Ｐｒｏｆｉ
ｌｅ， Ｈｉｇｈ Ｌｅｖｅｌ）ＤＣＴ係数の水平低域
通過フィルタリングを実行する。ダウンサンプリングプ
ロセッサ３６８は、ＭＰ＠ＨＬピクチャを表示するため
に必要な水平解像度より低い水平解像度を有する表示装
置上で表示され得る画素値の組を生成するためにフィル
タリングされたＭａｉｎ Ｐｒｏｆｉｌｅ， Ｈｉｇｈ
Ｌｅｖｅｌピクチャを間引きする事によって空間的画
素を除去する。例示的メモリ３７０は、ダウンサンプリ
ングされた画像に対応する解像度を有する、少なくとも
１つの事前に復号化された基準フレームに対応する空間
的画素値を格納する。フレーム間の符号化されたマクロ
ブロックを復号化するために、ＭＶ翻訳器３５２は解像
度の減少と一貫する受け取られた画像の各マクロブロッ
クに対する動きベクトルを評価し、復号化およびフィル
タリングされた差動的画素マクロブロックに対応する画
素位置を有する動きブロックを提供する必要に応じて高
解像度動きブロック生成器３５８はメモリ３７０によっ
て提供された低解像度動きブロックを受け取り、動きブ
ロックをアップサンプリングし、半画素補間を実行す
る。
インにおいて高解像度（例えば、Ｍａｉｎ Ｐｒｏｆｉ
ｌｅ， Ｈｉｇｈ Ｌｅｖｅｌ）ＤＣＴ係数の水平低域
通過フィルタリングを実行する。ダウンサンプリングプ
ロセッサ３６８は、ＭＰ＠ＨＬピクチャを表示するため
に必要な水平解像度より低い水平解像度を有する表示装
置上で表示され得る画素値の組を生成するためにフィル
タリングされたＭａｉｎ Ｐｒｏｆｉｌｅ， Ｈｉｇｈ
Ｌｅｖｅｌピクチャを間引きする事によって空間的画
素を除去する。例示的メモリ３７０は、ダウンサンプリ
ングされた画像に対応する解像度を有する、少なくとも
１つの事前に復号化された基準フレームに対応する空間
的画素値を格納する。フレーム間の符号化されたマクロ
ブロックを復号化するために、ＭＶ翻訳器３５２は解像
度の減少と一貫する受け取られた画像の各マクロブロッ
クに対する動きベクトルを評価し、復号化およびフィル
タリングされた差動的画素マクロブロックに対応する画
素位置を有する動きブロックを提供する必要に応じて高
解像度動きブロック生成器３５８はメモリ３７０によっ
て提供された低解像度動きブロックを受け取り、動きブ
ロックをアップサンプリングし、半画素補間を実行す
る。
【００４５】図３Ｂのダウン変換システムにおいて、高
解像度画像ではなく、ダウンサンプリングされた画像が
格納され、基準画像および表示画像を格納するために必
要なメモリおよびメモリ転送バンド幅の大幅な減少が得
られることに留意されたい。また、メモリシステム３７
０は１度に４つのラインから画像データを表示変換プロ
セッサ３７２に提供することにも留意されたい。図３Ｂ
に示すシステムは、任意の第２の表示変換プロセッサ３
７３を含む。本発明の例証的な実施形態において、第２
のプロセッサ３７３は標準解像度インタレース走査出力
信号を提供する一方、プロセッサ３７２は高解像度イン
タレース走査信号または標準解像度プログレッシブ走査
信号を提供する。
解像度画像ではなく、ダウンサンプリングされた画像が
格納され、基準画像および表示画像を格納するために必
要なメモリおよびメモリ転送バンド幅の大幅な減少が得
られることに留意されたい。また、メモリシステム３７
０は１度に４つのラインから画像データを表示変換プロ
セッサ３７２に提供することにも留意されたい。図３Ｂ
に示すシステムは、任意の第２の表示変換プロセッサ３
７３を含む。本発明の例証的な実施形態において、第２
のプロセッサ３７３は標準解像度インタレース走査出力
信号を提供する一方、プロセッサ３７２は高解像度イン
タレース走査信号または標準解像度プログレッシブ走査
信号を提供する。
【００４６】フレーム内符号化のための本発明のダウン
変換システムの例証的実施形態の動作を説明する。ＭＰ
＠ＨＬビットストリームは、ＶＬＤ３１０によって受け
取られ、復号化される。ＨＤＴＶシステムによって用い
られるヘッダ情報に加えて、ＶＬＤ３１０は各マクロブ
ロックに対する動きベクトル情報および各ブロックおよ
びマクロブロックに対する量子化されたＤＣＴ係数を提
供する。
変換システムの例証的実施形態の動作を説明する。ＭＰ
＠ＨＬビットストリームは、ＶＬＤ３１０によって受け
取られ、復号化される。ＨＤＴＶシステムによって用い
られるヘッダ情報に加えて、ＶＬＤ３１０は各マクロブ
ロックに対する動きベクトル情報および各ブロックおよ
びマクロブロックに対する量子化されたＤＣＴ係数を提
供する。
【００４７】ＤＣＴ係数によって代表される受け取られ
たビデオ画像が高解像度画像であるため、本発明の例証
的な実施形態は、高解像度ビデオ画像を間引きする前に
各ブロックのＤＣＴ係数を低域通過フィルタリングす
る。逆量子化器３６０は、ＤＣＴ係数をＤＣＴフィルタ
３６２に提供する。ＤＣＴフィルタ３６２は、ＤＣＴ係
数をＩＤＣＴプロセッサ３６４に提供する前に所定のフ
ィルタ係数値でＤＣＴ係数に重みを与えることによって
周波数ドメインにおいて水平低域通過フィルタリングを
実行する。本発明の例証的な実施形態において、このフ
ィルタ動作はブロックごとに行われる。
たビデオ画像が高解像度画像であるため、本発明の例証
的な実施形態は、高解像度ビデオ画像を間引きする前に
各ブロックのＤＣＴ係数を低域通過フィルタリングす
る。逆量子化器３６０は、ＤＣＴ係数をＤＣＴフィルタ
３６２に提供する。ＤＣＴフィルタ３６２は、ＤＣＴ係
数をＩＤＣＴプロセッサ３６４に提供する前に所定のフ
ィルタ係数値でＤＣＴ係数に重みを与えることによって
周波数ドメインにおいて水平低域通過フィルタリングを
実行する。本発明の例証的な実施形態において、このフ
ィルタ動作はブロックごとに行われる。
【００４８】ＩＤＣＴプロセッサ３６４は、フィルタリ
ングされたＤＣＴ係数の逆コサイン変換を実行すること
によって空間的画素サンプル値を提供する。ダウンサン
プリングプロセッサ３６８は、所定の間引き比に従って
空間的画素サンプル値を排除することによって画像サン
プルサイズを縮小する。よって、低解像度画像の格納
は、復号化されたより高い解像度のＭＰ＠ＨＬ画像を格
納するのに必要であるフレームメモリに比べて小さなフ
レームメモリを使用する。
ングされたＤＣＴ係数の逆コサイン変換を実行すること
によって空間的画素サンプル値を提供する。ダウンサン
プリングプロセッサ３６８は、所定の間引き比に従って
空間的画素サンプル値を排除することによって画像サン
プルサイズを縮小する。よって、低解像度画像の格納
は、復号化されたより高い解像度のＭＰ＠ＨＬ画像を格
納するのに必要であるフレームメモリに比べて小さなフ
レームメモリを使用する。
【００４９】予測フレーム（Ｐ−フレーム）のための本
発明のダウン変換システムの例証的な実施形態の動作を
説明する。本実施例において、現在の受け取られた画像
ＤＣＴ係数は、予測画像マクロブロックの残留成分のＤ
ＣＴ係数を示す。説明される例証的実施形態において、
予測フレーム用の動きベクトルの水平成分は、水平にし
か評価されない。なぜなら、メモリに格納された前のフ
レームの低解像度基準画像が高解像度予測フレーム（Ｍ
Ｐ＠ＨＬ）と同数の画素を有さないからである。
発明のダウン変換システムの例証的な実施形態の動作を
説明する。本実施例において、現在の受け取られた画像
ＤＣＴ係数は、予測画像マクロブロックの残留成分のＤ
ＣＴ係数を示す。説明される例証的実施形態において、
予測フレーム用の動きベクトルの水平成分は、水平にし
か評価されない。なぜなら、メモリに格納された前のフ
レームの低解像度基準画像が高解像度予測フレーム（Ｍ
Ｐ＠ＨＬ）と同数の画素を有さないからである。
【００５０】図３Ｂを参照に、ＶＬＤ３１０によって提
供されるＭＰ＠ＨＬビットストリームの動きベクトル
は、ＭＶ翻訳器３５２に提供される。各動きベクトルは
ＭＶ翻訳器３５２によって評価され、メモリ３７０に格
納された前の画像の基準フレームの適切な予測ブロック
を参照する。回収されたブロックにおける使用可能サイ
ズ（画素値の数）は、現在の画像を符号化するために用
いられた高解像度ブロックに対応するブロックよりも小
さい。その結果、回収されたブロックはアップサンプリ
ングされ、ＩＤＣＴプロセッサ３６４によって提供され
る残留ブロックと同数の画素を有する予測ブロックを形
成する。
供されるＭＰ＠ＨＬビットストリームの動きベクトル
は、ＭＶ翻訳器３５２に提供される。各動きベクトルは
ＭＶ翻訳器３５２によって評価され、メモリ３７０に格
納された前の画像の基準フレームの適切な予測ブロック
を参照する。回収されたブロックにおける使用可能サイ
ズ（画素値の数）は、現在の画像を符号化するために用
いられた高解像度ブロックに対応するブロックよりも小
さい。その結果、回収されたブロックはアップサンプリ
ングされ、ＩＤＣＴプロセッサ３６４によって提供され
る残留ブロックと同数の画素を有する予測ブロックを形
成する。
【００５１】予測ブロックはＭＶ翻訳器３５２からの制
御信号に反応するアップサンプリングプロセッサ３５４
によってアップサンプリングされ、画素の元の高解像度
ブロックに対応するブロックを発生し、次いで、半画素
生成器３５６におけるアップサンプリング予測ブロック
に対する動きベクトルによって示された場合は半画素値
が発生され、予測ブロックの適切な空間的な位置合わせ
を確実にする。アップサンプリングされ、位置合わせさ
れた予測ブロックは合計ネットワーク３６６で現在のフ
ィルタリングされたブロック（この実施例では予測ブロ
ックからの低減された解像度残留成分）に加算される。
全ての処理は半マクロブロックで行われる。現在の高解
像度マクロブロックに対する動き補償プロセスが完了し
た後、ダウンサンプリングプロセッサ３６８によって再
構築されたマクロブロックが水平に間引きされる。この
プロセスは画像の解像度を低減せず、単に低解像度のフ
ィルタリングされた画像から冗長画素を除去する。
御信号に反応するアップサンプリングプロセッサ３５４
によってアップサンプリングされ、画素の元の高解像度
ブロックに対応するブロックを発生し、次いで、半画素
生成器３５６におけるアップサンプリング予測ブロック
に対する動きベクトルによって示された場合は半画素値
が発生され、予測ブロックの適切な空間的な位置合わせ
を確実にする。アップサンプリングされ、位置合わせさ
れた予測ブロックは合計ネットワーク３６６で現在のフ
ィルタリングされたブロック（この実施例では予測ブロ
ックからの低減された解像度残留成分）に加算される。
全ての処理は半マクロブロックで行われる。現在の高解
像度マクロブロックに対する動き補償プロセスが完了し
た後、ダウンサンプリングプロセッサ３６８によって再
構築されたマクロブロックが水平に間引きされる。この
プロセスは画像の解像度を低減せず、単に低解像度のフ
ィルタリングされた画像から冗長画素を除去する。
【００５２】画像のためのダウンサンプリングされたマ
クロブロックが一旦利用可能になると、表示変換プロセ
ッサ３７２は、ＶＰＦ３７４およびＨＺＰＦ３７６それ
ぞれにおけるダウンサンプリングされた画像の垂直成分
および水平成分をフィルリングすることによって、低解
像度テレビ表示ユニット上の表示のために画像を調節す
る。ダウン変換プロセッサの動作の詳細は、ＭＰＥＧダ
ウン変換処理に関する教示のために参考として本明細書
に援用する、１９９７年３月１２日出願の米国特許出願
番号第０８／８１５，８０４号において見つけ得る。
クロブロックが一旦利用可能になると、表示変換プロセ
ッサ３７２は、ＶＰＦ３７４およびＨＺＰＦ３７６それ
ぞれにおけるダウンサンプリングされた画像の垂直成分
および水平成分をフィルリングすることによって、低解
像度テレビ表示ユニット上の表示のために画像を調節す
る。ダウン変換プロセッサの動作の詳細は、ＭＰＥＧダ
ウン変換処理に関する教示のために参考として本明細書
に援用する、１９９７年３月１２日出願の米国特許出願
番号第０８／８１５，８０４号において見つけ得る。
【００５３】メモリサブシステム２１４を図２Ｂに詳細
に示す。メモリサブシステム２１４は、出力メモリ３２
０および入力メモリ３１８からの命令を受け取り、ＲＤ
ＲＡＭ２１２に対するデータの転送を制御するｏｐコー
ド（opcode)プロセッサ２６０によって制御される。出
力メモリ３２０は３つの書き込みポートを含む。この書
き込みポートの１つは復号化されたマクロブロックを書
き込み、１つは（図３Ａに示す）パーサ３０８によって
提供されるビットストリームデータを書き込み、１つは
マイクロプロセッサ書き込み命令を用いて格納されたデ
ータを書き込む。マイクロプロセッサ書き込みポート
は、本発明の例証的な実施形態において以下に説明され
るブロック移動（block-move)プロセッサ２７０を用い
て発生される運動画面上表示（ＯＳＤ）画像を作成する
ための機器である。
に示す。メモリサブシステム２１４は、出力メモリ３２
０および入力メモリ３１８からの命令を受け取り、ＲＤ
ＲＡＭ２１２に対するデータの転送を制御するｏｐコー
ド（opcode)プロセッサ２６０によって制御される。出
力メモリ３２０は３つの書き込みポートを含む。この書
き込みポートの１つは復号化されたマクロブロックを書
き込み、１つは（図３Ａに示す）パーサ３０８によって
提供されるビットストリームデータを書き込み、１つは
マイクロプロセッサ書き込み命令を用いて格納されたデ
ータを書き込む。マイクロプロセッサ書き込みポート
は、本発明の例証的な実施形態において以下に説明され
るブロック移動（block-move)プロセッサ２７０を用い
て発生される運動画面上表示（ＯＳＤ）画像を作成する
ための機器である。
【００５４】メモリ書き込みポートに提供されるデータ
は、コントローラおよびデータインタフェース回路２２
２によって受け取られる。この回路は、各ポートからの
データおよび制御信号を受け取る。バッファメモリ２２
４および制御信号に送られるデータは、バッファメモリ
２２４のためのアドレスおよび制御信号、ならびに、全
体のコントローラ２６０のマイクロ動作スケジューラ２
６６のためのサービス要求に変換される。復号化された
マクロブロック入力ポートおよびビットストリーム入力
ポートは、データが既知のシーケンスでこれらのポート
に提供されることからアドレス値を含まない。よって、
マクロブロック入力ポートに提供される復号化されるマ
クロブロックの次の１６ビットのための格納位置は、ビ
ットストリーム入力ポートによって提供されるビットス
トリームの次の３２ビットのためのアドレスとして知ら
れている。しかし、マイクロプロセッサ書き込みポート
には、マイクロプロセッサによって提供されるデータが
書き込まれるアドレスが提供される。このアドレス値は
ＲＤＲＡＭコントローラ２５０のＲＤＲＡＭアドレス生
成器２５６によって提供される。
は、コントローラおよびデータインタフェース回路２２
２によって受け取られる。この回路は、各ポートからの
データおよび制御信号を受け取る。バッファメモリ２２
４および制御信号に送られるデータは、バッファメモリ
２２４のためのアドレスおよび制御信号、ならびに、全
体のコントローラ２６０のマイクロ動作スケジューラ２
６６のためのサービス要求に変換される。復号化された
マクロブロック入力ポートおよびビットストリーム入力
ポートは、データが既知のシーケンスでこれらのポート
に提供されることからアドレス値を含まない。よって、
マクロブロック入力ポートに提供される復号化されるマ
クロブロックの次の１６ビットのための格納位置は、ビ
ットストリーム入力ポートによって提供されるビットス
トリームの次の３２ビットのためのアドレスとして知ら
れている。しかし、マイクロプロセッサ書き込みポート
には、マイクロプロセッサによって提供されるデータが
書き込まれるアドレスが提供される。このアドレス値は
ＲＤＲＡＭコントローラ２５０のＲＤＲＡＭアドレス生
成器２５６によって提供される。
【００５５】出力メモリ３２０の例証的なバッファメモ
リ２２４は、４８個の１９２ビットワードを保持する。
このメモリは、それぞれ復号化されたマクロブロック、
ビットストリーム、およびマクロプロセッサ書き込みデ
ータのための３つのピンポンバッファ領域に分割され
る。ピンポンバッファは、データが１つのバッファ領域
に書き込まれる一方、ＲＤＲＡＭメモリ２１２へ格納す
るために他から読み出されることを可能にする。図４
は、バッファメモリ２２４についての例証的なレイアウ
トを示すメモリダイアグラムである。
リ２２４は、４８個の１９２ビットワードを保持する。
このメモリは、それぞれ復号化されたマクロブロック、
ビットストリーム、およびマクロプロセッサ書き込みデ
ータのための３つのピンポンバッファ領域に分割され
る。ピンポンバッファは、データが１つのバッファ領域
に書き込まれる一方、ＲＤＲＡＭメモリ２１２へ格納す
るために他から読み出されることを可能にする。図４
は、バッファメモリ２２４についての例証的なレイアウ
トを示すメモリダイアグラムである。
【００５６】図４に示すように、メモリは、４つのマク
ロブロックバッファ領域に対して３２個の１９２ビット
ワードを含む。これらの領域は上半分のマクロブロック
および下半分のマクロブロックのそれぞれのためのピン
ポンバッファが存在する。画素データ値は半マクロブロ
ックにおいてメモリに格納され、フィールドベースの画
像およびフレームベースの画像の両方が復号化されるこ
とを可能にする。ＭＰＥＧ−２規格において、インタレ
ースされた画像のマクロブロックは、第１のフィールド
に対応する半マクロブロックがマクロブロックの上半分
にあり、第２のフィールドに対応する半分のマクロブロ
ックがマクロブロックの下半分にあるように格納され
る。ビットストリームバッファ領域は、図４に示すマイ
クロプロセッサ書き込みバッファ領域と同様、２つの４
ワードバッファ領域を含む。
ロブロックバッファ領域に対して３２個の１９２ビット
ワードを含む。これらの領域は上半分のマクロブロック
および下半分のマクロブロックのそれぞれのためのピン
ポンバッファが存在する。画素データ値は半マクロブロ
ックにおいてメモリに格納され、フィールドベースの画
像およびフレームベースの画像の両方が復号化されるこ
とを可能にする。ＭＰＥＧ−２規格において、インタレ
ースされた画像のマクロブロックは、第１のフィールド
に対応する半マクロブロックがマクロブロックの上半分
にあり、第２のフィールドに対応する半分のマクロブロ
ックがマクロブロックの下半分にあるように格納され
る。ビットストリームバッファ領域は、図４に示すマイ
クロプロセッサ書き込みバッファ領域と同様、２つの４
ワードバッファ領域を含む。
【００５７】図３Ｂには、別個の装置として実現される
ダウンサンプリングプロセッサ３６８を示すが、このプ
ロセッサが出力メモリ３２０のコントローラ２２２にお
いて実現され得ることが考えられる。図１４および図１
５は、３対１間引き、および２対１間引きに対する例証
的なダウンサンプリング方法をそれぞれ示す。図１４に
示すように、８×８ブロックの各画素データは、まずサ
ブサンプリングされて８×３ブロックの画素データまた
は８×２の画素データのいずれかを形成し、サブサンプ
リングされたブロックは再編成されて単一のマクロブロ
ックを形成する。図１５は、２対１間引きに対する同様
の操作を示す。この場合、８×８ブロックは、各々８×
４ブロックに減少され、８×４ブロックは図示するよう
に再編成されて単一のマクロブロックを形成する。本発
明の例証的な実施形態において、ダウンサンプリングプ
ロセスは、コントローラおよびデータインタフェース回
路２２２において実現される。コントローラおよびデー
タインタフェース回路２２２は、図１４および図１５に
図示する画素値を選択し、図４に示す復号化されたマク
ロブロック領域の適切なロケーションにダウン変換され
たマクロブロックとして格納する。
ダウンサンプリングプロセッサ３６８を示すが、このプ
ロセッサが出力メモリ３２０のコントローラ２２２にお
いて実現され得ることが考えられる。図１４および図１
５は、３対１間引き、および２対１間引きに対する例証
的なダウンサンプリング方法をそれぞれ示す。図１４に
示すように、８×８ブロックの各画素データは、まずサ
ブサンプリングされて８×３ブロックの画素データまた
は８×２の画素データのいずれかを形成し、サブサンプ
リングされたブロックは再編成されて単一のマクロブロ
ックを形成する。図１５は、２対１間引きに対する同様
の操作を示す。この場合、８×８ブロックは、各々８×
４ブロックに減少され、８×４ブロックは図示するよう
に再編成されて単一のマクロブロックを形成する。本発
明の例証的な実施形態において、ダウンサンプリングプ
ロセスは、コントローラおよびデータインタフェース回
路２２２において実現される。コントローラおよびデー
タインタフェース回路２２２は、図１４および図１５に
図示する画素値を選択し、図４に示す復号化されたマク
ロブロック領域の適切なロケーションにダウン変換され
たマクロブロックとして格納する。
【００５８】書き込みポートに加えて、メモリサブシス
テム２１４はいくつかの読み出しポートを含む。それら
は、マクロプロセッサ読み出しポート、それを介して格
納されたビットストリームデータがメモリ２１２から回
収されるＶＬＤ読み出しポート、それを介して表示され
たビデオ画像上にかぶせられるＯＳＤデータが表示プロ
セッサに提供されるＯＳＤ読み出しポート、図３Ａに示
す表示プロセッサ３２２および図３Ｂに示す表示変換プ
ロセッサ３７２および３７３に表示データを提供する８
個の表示ポート、それを介して図３Ａおよびず図３Ｂに
示す動き予測プロセッサ３１４および３１４’に参照画
像データが提供される４つの動き補償参照（ＭＣ ＲＥ
Ｆ）ポートである。上述したように、動き予測プロセッ
サはこのデータを用いて予測的に符号化された（Ｐ）マ
クロブロックまたは双方向予測的に符号化された（Ｂ）
マクロブロックを復号化する。メモリサブシステムは、
読み出しポートの全ておよび書き込みポートの全てが任
意の所与時間でアクティブであり得るように動作する。
テム２１４はいくつかの読み出しポートを含む。それら
は、マクロプロセッサ読み出しポート、それを介して格
納されたビットストリームデータがメモリ２１２から回
収されるＶＬＤ読み出しポート、それを介して表示され
たビデオ画像上にかぶせられるＯＳＤデータが表示プロ
セッサに提供されるＯＳＤ読み出しポート、図３Ａに示
す表示プロセッサ３２２および図３Ｂに示す表示変換プ
ロセッサ３７２および３７３に表示データを提供する８
個の表示ポート、それを介して図３Ａおよびず図３Ｂに
示す動き予測プロセッサ３１４および３１４’に参照画
像データが提供される４つの動き補償参照（ＭＣ ＲＥ
Ｆ）ポートである。上述したように、動き予測プロセッ
サはこのデータを用いて予測的に符号化された（Ｐ）マ
クロブロックまたは双方向予測的に符号化された（Ｂ）
マクロブロックを復号化する。メモリサブシステムは、
読み出しポートの全ておよび書き込みポートの全てが任
意の所与時間でアクティブであり得るように動作する。
【００５９】入力メモリ３１８の例証的な入力メモリバ
ッファ２３４は、各々１９２ビットを有する５２８ワー
ドを保持する。バッファ２３４は図５Ａ、図５Ｂおよび
図５Ｃに図示するように分割される。メモリバッファ２
３４のレイアウトは、デコーダの動作モードに依存して
変化する。図３Ｂに示す例証的なデコーダは、２つの表
示変換プロセッサ３７２および３７３を支持し得る。プ
ロセッサ３７２は、１）高解像度インタレース走査出力
または２）高解像度または標準解像度プログレッシブ走
査出力信号を生成する一方、プロセッサ３７３は標準解
像度インタレース走査出力信号のみを生成する。表１は
各モードにおいて８つの表示出力チャネルが用いられる
さまざまなモードおよび方法を示す。
ッファ２３４は、各々１９２ビットを有する５２８ワー
ドを保持する。バッファ２３４は図５Ａ、図５Ｂおよび
図５Ｃに図示するように分割される。メモリバッファ２
３４のレイアウトは、デコーダの動作モードに依存して
変化する。図３Ｂに示す例証的なデコーダは、２つの表
示変換プロセッサ３７２および３７３を支持し得る。プ
ロセッサ３７２は、１）高解像度インタレース走査出力
または２）高解像度または標準解像度プログレッシブ走
査出力信号を生成する一方、プロセッサ３７３は標準解
像度インタレース走査出力信号のみを生成する。表１は
各モードにおいて８つの表示出力チャネルが用いられる
さまざまなモードおよび方法を示す。
【００６０】
【表１】 図５Ａ、図５Ｂおよび図５Ｃは、デコーダがダウン変換
（ＤＣ）１モード；ＤＣモード２、３および４；フルス
ペックモード（full specification mode）のそれぞれ
で操作された際のバッファレイアウトを示す。全てのモ
ードにおいて、ＶＬＤバッファのサイズ、マイクロプロ
セッサ読み出しバッファおよび参照画像バッファＲＥＦ
−１からＲＥＦ−４は全て同じである。全てのモードに
対する表示１バッファは、同一量のメモリを用いるが、
ＦＳモードに対してバッファのメモリは異なって割り当
てられる。バッファ間の主な違いは、ＤＣモード２およ
び３に対する表示２バッファの供給と画面表示バッファ
のサイズである。
（ＤＣ）１モード；ＤＣモード２、３および４；フルス
ペックモード（full specification mode）のそれぞれ
で操作された際のバッファレイアウトを示す。全てのモ
ードにおいて、ＶＬＤバッファのサイズ、マイクロプロ
セッサ読み出しバッファおよび参照画像バッファＲＥＦ
−１からＲＥＦ−４は全て同じである。全てのモードに
対する表示１バッファは、同一量のメモリを用いるが、
ＦＳモードに対してバッファのメモリは異なって割り当
てられる。バッファ間の主な違いは、ＤＣモード２およ
び３に対する表示２バッファの供給と画面表示バッファ
のサイズである。
【００６１】図５Ｃは、デコーダがフルスペックモード
で動作している時のバッファレイアウトを示す。このモ
ードにおいて、各々１９２ビットを含む８８ワードがＶ
ＬＤデータストリームのために、４ワードがマイクロプ
ロセッサ読み出しのために、１１２ワードが４つの参照
マクロブロック読み出しポートのために確保されてい
る。これらの１１２ワードは、各々２８ワードを含む４
つのバッファに分割される。２８ワードは、輝度信号の
ための２つの９ワードバッファ、１つはＣｂ信号（Ｕ）
のため、およびもう１つはＣｒ信号（Ｖ）のためである
２つの５ワードバッファに分割される。２つの輝度バッ
ファは、９ワードの輝度データが１つのバッファによっ
てプロセッサ３１４および３１４’に提供される一方で
入力メモリコントローラ２３２（図２Ｂに図示）が９ワ
ードのデータをメモリ２５０から他のバッファに転送す
るように、ピンポンバッファを形成する。
で動作している時のバッファレイアウトを示す。このモ
ードにおいて、各々１９２ビットを含む８８ワードがＶ
ＬＤデータストリームのために、４ワードがマイクロプ
ロセッサ読み出しのために、１１２ワードが４つの参照
マクロブロック読み出しポートのために確保されてい
る。これらの１１２ワードは、各々２８ワードを含む４
つのバッファに分割される。２８ワードは、輝度信号の
ための２つの９ワードバッファ、１つはＣｂ信号（Ｕ）
のため、およびもう１つはＣｒ信号（Ｖ）のためである
２つの５ワードバッファに分割される。２つの輝度バッ
ファは、９ワードの輝度データが１つのバッファによっ
てプロセッサ３１４および３１４’に提供される一方で
入力メモリコントローラ２３２（図２Ｂに図示）が９ワ
ードのデータをメモリ２５０から他のバッファに転送す
るように、ピンポンバッファを形成する。
【００６２】フルスペックモードにおいて、入力メモリ
バッファ２３４はまた、表示１ポートのための１９２ワ
ードを含む。これらの１９２ワードは、ピンパンポンバ
ッファを形成するように３つのグループに分割される。
メモリの表示機能には、表示における故障が最も認識で
きるので、最も重要である。従って、この機能は、１つ
のバッファが空になる一方で第２のバッファはいっぱい
で空になるのを待っており、第３のバッファがロードさ
れているような、３重のバッファが提供される。この３
重バッファ構成は、表示読み出し動作が遅延してもデー
タが表示されるために利用可能であることを確実にす
る。
バッファ２３４はまた、表示１ポートのための１９２ワ
ードを含む。これらの１９２ワードは、ピンパンポンバ
ッファを形成するように３つのグループに分割される。
メモリの表示機能には、表示における故障が最も認識で
きるので、最も重要である。従って、この機能は、１つ
のバッファが空になる一方で第２のバッファはいっぱい
で空になるのを待っており、第３のバッファがロードさ
れているような、３重のバッファが提供される。この３
重バッファ構成は、表示読み出し動作が遅延してもデー
タが表示されるために利用可能であることを確実にす
る。
【００６３】３重バッファの別の目的は、データがメモ
リから供給され得る最速率より大きい率で、画像の一部
を表示する間にデータが表示される変数縮小、変数拡大
およびサイドカットなどの特別な表示モードをサポート
することである。３つのバッファを最初に満たしておく
ことで、バッファが満たされ得るよりも速く空になって
もこれらの特別な表示モードは支持され得る。
リから供給され得る最速率より大きい率で、画像の一部
を表示する間にデータが表示される変数縮小、変数拡大
およびサイドカットなどの特別な表示モードをサポート
することである。３つのバッファを最初に満たしておく
ことで、バッファが満たされ得るよりも速く空になって
もこれらの特別な表示モードは支持され得る。
【００６４】入力メモリバッファ２３４の最終部分は、
画面上の表示データを保持する３つの２４ワードセグメ
ントである。これら３つのセグメントは、表示バッファ
と呼応してデータを転送するピンパンポンバッファを形
成する。
画面上の表示データを保持する３つの２４ワードセグメ
ントである。これら３つのセグメントは、表示バッファ
と呼応してデータを転送するピンパンポンバッファを形
成する。
【００６５】ダウン変換モード２および３において、表
示ポートの両方はイネーブルされ、入力メモリ３１８は
各ポート対して４つのラインを提供する。表示１がプロ
グレッシブデータを提供し、表示２がインタレースデー
タを提供するので、表示１用のバッファは表示２用のバ
ッファより大きい。各表示１バッファは、３２輝度ワー
ドおよびクロミナンス（ＣｂおよびＣｒ）データのため
の３２ワードを含む。一方、各表示２バッファは、１６
輝度ワードおよび１６クロミナンスワードを含む。この
モードにおけるＯＳＤバッファは３つの６ワードバッフ
ァを含む。
示ポートの両方はイネーブルされ、入力メモリ３１８は
各ポート対して４つのラインを提供する。表示１がプロ
グレッシブデータを提供し、表示２がインタレースデー
タを提供するので、表示１用のバッファは表示２用のバ
ッファより大きい。各表示１バッファは、３２輝度ワー
ドおよびクロミナンス（ＣｂおよびＣｒ）データのため
の３２ワードを含む。一方、各表示２バッファは、１６
輝度ワードおよび１６クロミナンスワードを含む。この
モードにおけるＯＳＤバッファは３つの６ワードバッフ
ァを含む。
【００６６】ダウン変換モード４において、表示１ポー
トはディセーブルされ、表示２ポートは３つの２４ワー
ドバッファによって供給される。各２４ワードバッファ
は１２輝度ワードと１２クロミナンスワードとを含む。
トはディセーブルされ、表示２ポートは３つの２４ワー
ドバッファによって供給される。各２４ワードバッファ
は１２輝度ワードと１２クロミナンスワードとを含む。
【００６７】図２Ｂを参照に、出力メモリ３２０はメモ
リ２２０およびマイクロプロセッサ２１０の間のパケッ
トインタフェース、ＶＬＤプロセッサ３０１、および半
画素補間ならびに動き予測プロセッサ３１４を形成す
る。このメモリは、１９２ビット未満のワードのデータ
を受け取り、受け取られたデータを連結して単一動作で
メモリ２１２に格納され得る１９２ビットパケットを生
成する。例えば、マイクロプロセッサ書き込みポートは
３２ビットデータワードを受け取り、図４に示すマイク
ロプロセッサ書き込みバッファにおいてこれらのワード
のうち６つを１９２ビットパケットに組み立てる。１つ
から４つの１９２ビットパケットが準備されたとき、コ
ントローラ２２２は書き込みデータに対する要求でマイ
クロｏｐ（micro-op)スケジューラ２６６に合図して、
アドレスをスケジューラに提供する。それと同時に、コ
ントローラ２２２は、メモリに書き込まれていないバッ
ファに次のデータアイテムが格納されるようにピンポン
バッファを切り替える。コントローラ２２２は要求を受
け取り、スケジュールする。メモリは、例えば、表示読
み出し動作またはメモリリフレッシュ動作などのより高
い優先度の動作にすでに従事され得るので要求はすぐに
実行され得ない。しかし、動作は待ち行列に登録され、
次に利用可能なインターバルで実行される。
リ２２０およびマイクロプロセッサ２１０の間のパケッ
トインタフェース、ＶＬＤプロセッサ３０１、および半
画素補間ならびに動き予測プロセッサ３１４を形成す
る。このメモリは、１９２ビット未満のワードのデータ
を受け取り、受け取られたデータを連結して単一動作で
メモリ２１２に格納され得る１９２ビットパケットを生
成する。例えば、マイクロプロセッサ書き込みポートは
３２ビットデータワードを受け取り、図４に示すマイク
ロプロセッサ書き込みバッファにおいてこれらのワード
のうち６つを１９２ビットパケットに組み立てる。１つ
から４つの１９２ビットパケットが準備されたとき、コ
ントローラ２２２は書き込みデータに対する要求でマイ
クロｏｐ（micro-op)スケジューラ２６６に合図して、
アドレスをスケジューラに提供する。それと同時に、コ
ントローラ２２２は、メモリに書き込まれていないバッ
ファに次のデータアイテムが格納されるようにピンポン
バッファを切り替える。コントローラ２２２は要求を受
け取り、スケジュールする。メモリは、例えば、表示読
み出し動作またはメモリリフレッシュ動作などのより高
い優先度の動作にすでに従事され得るので要求はすぐに
実行され得ない。しかし、動作は待ち行列に登録され、
次に利用可能なインターバルで実行される。
【００６８】マイクロプロセッサ２１０は、入力メモリ
コントローラ２３２を用いて上書きされる３２ビットワ
ードを含む１９２ビットワードをまず読み出し、入力メ
モリコントローラ２３２によって提供されて適切な３２
ビット値に対する新しい３２ビット値を置換する事によ
って、単一の３２ビット値をメモリ２１２に格納し得
る。次いで、５つの現存３２ビット値および１つの新し
い３２ビット値は出力コントローラ２２２を用いてメモ
リ２１２に書き戻される。
コントローラ２３２を用いて上書きされる３２ビットワ
ードを含む１９２ビットワードをまず読み出し、入力メ
モリコントローラ２３２によって提供されて適切な３２
ビット値に対する新しい３２ビット値を置換する事によ
って、単一の３２ビット値をメモリ２１２に格納し得
る。次いで、５つの現存３２ビット値および１つの新し
い３２ビット値は出力コントローラ２２２を用いてメモ
リ２１２に書き戻される。
【００６９】ブロック移動プロセッサ２７０は、同様の
技術を用いてブロックのデータを１つのメモリ位置から
他のメモリ位置へとコピーする。プロセッサは、コント
ローラ２２２および２３２に結合され（接続は図２Ｂに
図示せず）、マイクロプロセッサ読み出しポートを用い
てブロックのデータを要求し、マイクロプロセッサ書き
込みポートを用いてブロックのデータを格納する。よっ
て、ブロック移動動作はマイクロプロセッサによって使
用されるメモリアクセスポートを共有する。しかし、ブ
ロック移動プロセッサはマイクロプロセッサ２１０に対
してスレーブとして動作し、マイクロプロセッサがメモ
リ２１２のデータにアクセスする必要がある時にブロッ
ク移動動作を抑止し得る。この場合、マイクロプロセッ
サは停止信号をアサートすることによってブロック移動
プロセッサがその動作を中止する。本発明の例証的な実
施形態において、マイクロプロセッサは、コントローラ
２２２または２３２および全体のコントローラ２６０に
よって所望のマイクロプロセッサアクセスがスケジュー
ルされるまでブロック移動プロセッサを休止する。
技術を用いてブロックのデータを１つのメモリ位置から
他のメモリ位置へとコピーする。プロセッサは、コント
ローラ２２２および２３２に結合され（接続は図２Ｂに
図示せず）、マイクロプロセッサ読み出しポートを用い
てブロックのデータを要求し、マイクロプロセッサ書き
込みポートを用いてブロックのデータを格納する。よっ
て、ブロック移動動作はマイクロプロセッサによって使
用されるメモリアクセスポートを共有する。しかし、ブ
ロック移動プロセッサはマイクロプロセッサ２１０に対
してスレーブとして動作し、マイクロプロセッサがメモ
リ２１２のデータにアクセスする必要がある時にブロッ
ク移動動作を抑止し得る。この場合、マイクロプロセッ
サは停止信号をアサートすることによってブロック移動
プロセッサがその動作を中止する。本発明の例証的な実
施形態において、マイクロプロセッサは、コントローラ
２２２または２３２および全体のコントローラ２６０に
よって所望のマイクロプロセッサアクセスがスケジュー
ルされるまでブロック移動プロセッサを休止する。
【００７０】ビットストリーム書き込み動作は、マイク
ロプロセッサ書き込み動作と同様である。３２ビットワ
ードはビットストリーム書き込み領域のピンポンバッフ
ァの１つにおいて４つの１９２ビットパケットに蓄積
し、ピンポンバッファが一杯になったときにコントロー
ラ２２２が書き込み動作をスケジュールし、ピンポンバ
ッファ領域を切り換える。
ロプロセッサ書き込み動作と同様である。３２ビットワ
ードはビットストリーム書き込み領域のピンポンバッフ
ァの１つにおいて４つの１９２ビットパケットに蓄積
し、ピンポンバッファが一杯になったときにコントロー
ラ２２２が書き込み動作をスケジュールし、ピンポンバ
ッファ領域を切り換える。
【００７１】マクロブロック書き込み動作は、マイクロ
プロセッサ書き込み動作およびビットストリーム書き込
み動作ほど単純ではない。復号化されたマクロブロック
書き込み動作に対するバッファ領域の各々は、１つのマ
クロブロック、すなわち、６ブロックの画像データ、４
輝度ブロックおよび２クロミナンスブロック、を保持す
る。バッファ領域の各々は、２つの８パケット部分、上
部半マクロブロック部分、および下部半マクロブロック
部分に分割される。復号化されたマクロブロック書き込
み動作は、半マクロブロック読み出し動作および表示読
み出し動作の両方に対してデータが迅速にアクセスされ
ることを可能にする方法で輝度信号Ｙおよび２つのクロ
ミナンス信号ＣｂおよびＣｒをメモリ２２０に格納す
る。更に、上述するように、ダウンサンプリングプロセ
ッサ３６８のダウンサンプリング動作（図３Ｂに示す）
は、図２Ｂに示す出力メモリコントローラ２２２によっ
て実行され得る。メモリ２１２に格納するためのデータ
のフォーマットは、図１３Ａおよび図１３Ｂを参照に以
下に説明する。
プロセッサ書き込み動作およびビットストリーム書き込
み動作ほど単純ではない。復号化されたマクロブロック
書き込み動作に対するバッファ領域の各々は、１つのマ
クロブロック、すなわち、６ブロックの画像データ、４
輝度ブロックおよび２クロミナンスブロック、を保持す
る。バッファ領域の各々は、２つの８パケット部分、上
部半マクロブロック部分、および下部半マクロブロック
部分に分割される。復号化されたマクロブロック書き込
み動作は、半マクロブロック読み出し動作および表示読
み出し動作の両方に対してデータが迅速にアクセスされ
ることを可能にする方法で輝度信号Ｙおよび２つのクロ
ミナンス信号ＣｂおよびＣｒをメモリ２２０に格納す
る。更に、上述するように、ダウンサンプリングプロセ
ッサ３６８のダウンサンプリング動作（図３Ｂに示す）
は、図２Ｂに示す出力メモリコントローラ２２２によっ
て実行され得る。メモリ２１２に格納するためのデータ
のフォーマットは、図１３Ａおよび図１３Ｂを参照に以
下に説明する。
【００７２】メモリ読み出し動作は、入力メモリコント
ローラ２３２によってスケジュールされ、メモリ２１２
にアクセスするためにメモリ書き込み動作と競合する。
メモリコントローラ２３２は、マイクロプロセッサ２１
０、ＶＬＤプロセッサ３１０、半画素補間および動き予
測プロセッサ３１４、表示プロセッサ３２２およびＯＳ
Ｄプロセッサ（図示せず）からの読み出し要求信号に応
じて、図５Ａから図５Ｃに示すバッファを一杯に保とう
とする。ＶＬＤプロセッサ３１０は、ビットストリーム
を連続してプロセスする。従って、メモリコントローラ
はＶＬＤ読み出し要求によって空になるに従ってバッフ
ァ領域を頻繁に補充し得るので、ビットストリームデー
タは常に利用可能である。同様に、８つの表示ポートに
提供される表示データのシークエンシングはコントロー
ラに知られており、表示プロセッサによって適時にアク
セスするために適切なバッファ領域に提供され得る。Ｏ
ＳＤデータは常に表示されるわけではなく、その結果、
ＯＳＤプロセッサから別に要求される。しかし、ＯＳＤ
表示のタイミングはビデオデータ表示ほど重要でないの
で、ＯＳＤメモリ読み出し要求は待ち行列に登録され、
より高い優先度のメモリ動作の合間に実行され得る。マ
イクロプロセッサ読み出し動作は、ＶＬＤ読み出し動作
およびビデオ表示読み出し動作より低い優先度が与えら
れている。これらの要求はまた、待ち行列に登録され、
より高い優先度のメモリ動作の合間にメモリサイクルが
利用可能に成った際に実行される。
ローラ２３２によってスケジュールされ、メモリ２１２
にアクセスするためにメモリ書き込み動作と競合する。
メモリコントローラ２３２は、マイクロプロセッサ２１
０、ＶＬＤプロセッサ３１０、半画素補間および動き予
測プロセッサ３１４、表示プロセッサ３２２およびＯＳ
Ｄプロセッサ（図示せず）からの読み出し要求信号に応
じて、図５Ａから図５Ｃに示すバッファを一杯に保とう
とする。ＶＬＤプロセッサ３１０は、ビットストリーム
を連続してプロセスする。従って、メモリコントローラ
はＶＬＤ読み出し要求によって空になるに従ってバッフ
ァ領域を頻繁に補充し得るので、ビットストリームデー
タは常に利用可能である。同様に、８つの表示ポートに
提供される表示データのシークエンシングはコントロー
ラに知られており、表示プロセッサによって適時にアク
セスするために適切なバッファ領域に提供され得る。Ｏ
ＳＤデータは常に表示されるわけではなく、その結果、
ＯＳＤプロセッサから別に要求される。しかし、ＯＳＤ
表示のタイミングはビデオデータ表示ほど重要でないの
で、ＯＳＤメモリ読み出し要求は待ち行列に登録され、
より高い優先度のメモリ動作の合間に実行され得る。マ
イクロプロセッサ読み出し動作は、ＶＬＤ読み出し動作
およびビデオ表示読み出し動作より低い優先度が与えら
れている。これらの要求はまた、待ち行列に登録され、
より高い優先度のメモリ動作の合間にメモリサイクルが
利用可能に成った際に実行される。
【００７３】動作補償半マクロブロックを回復する読み
出し動作は、符号化されたＤＣＴ係数が逆量子化および
ＩＤＣＴプロセッサ３１２に提供されるのと同時に動き
ベクトルがプロセッサ３１４に提供されるので、半画素
補間および動き予測プロセッサ３１４によってデータが
必要とされる前にスケジュールされる。よって、ＩＤＣ
Ｔプロセッサ３１２がＤＣＴ係数を復号化している間、
動き予測プロセッサ３１４および３１４’はメモリ２１
２から適切な参照半マクロブロックをフェッチするメモ
リ要求を開始し得る。図６Ａを参照に上述したように、
メモリ２１２から単一の参照半マクロブロックをフェッ
チするために４つほどのメモリ読み出し動作が用いられ
る。
出し動作は、符号化されたＤＣＴ係数が逆量子化および
ＩＤＣＴプロセッサ３１２に提供されるのと同時に動き
ベクトルがプロセッサ３１４に提供されるので、半画素
補間および動き予測プロセッサ３１４によってデータが
必要とされる前にスケジュールされる。よって、ＩＤＣ
Ｔプロセッサ３１２がＤＣＴ係数を復号化している間、
動き予測プロセッサ３１４および３１４’はメモリ２１
２から適切な参照半マクロブロックをフェッチするメモ
リ要求を開始し得る。図６Ａを参照に上述したように、
メモリ２１２から単一の参照半マクロブロックをフェッ
チするために４つほどのメモリ読み出し動作が用いられ
る。
【００７４】各画像は多数のマクロブロックからなり、
それらは画像全体が完全に復号化されるまで連続的に復
号化される。復号化動作は１つのマクロブロックから次
のものまで大部分で反復であるので、全てのメモリ動作
のための基礎時間単位として、マクロブロックを復号化
するために用いられる最小時間インターバルを用いるの
が好都合である。本発明の例証的な実施形態において、
この時間は６２．５ＭＨｚシステムクロック信号の２４
１期間である。異なるメモリ動作は、マクロブロックタ
イムのはじめで開始される。画像データの表示、参照マ
クロブロックのフェッチ、およびビットストリームデー
タの読み出しおよび書き込みは、最も高い優先度を有
し、全体のコントローラ２６０によって固定のマクロブ
ロックインターバルでスケジュールされる。他のメモリ
アクセス要求は、メモリが高い優先度動作の１つを実行
しなくなるまで全体のコントローラ２６０で待ち行列に
登録される。例えば、水平および垂直のブランキングイ
ンターバルの間、画像データは表示されない。従って、
マイクロプロセッサ動作およびＯＳＤ動作はこれらのイ
ンターバル中に行われ得る。
それらは画像全体が完全に復号化されるまで連続的に復
号化される。復号化動作は１つのマクロブロックから次
のものまで大部分で反復であるので、全てのメモリ動作
のための基礎時間単位として、マクロブロックを復号化
するために用いられる最小時間インターバルを用いるの
が好都合である。本発明の例証的な実施形態において、
この時間は６２．５ＭＨｚシステムクロック信号の２４
１期間である。異なるメモリ動作は、マクロブロックタ
イムのはじめで開始される。画像データの表示、参照マ
クロブロックのフェッチ、およびビットストリームデー
タの読み出しおよび書き込みは、最も高い優先度を有
し、全体のコントローラ２６０によって固定のマクロブ
ロックインターバルでスケジュールされる。他のメモリ
アクセス要求は、メモリが高い優先度動作の１つを実行
しなくなるまで全体のコントローラ２６０で待ち行列に
登録される。例えば、水平および垂直のブランキングイ
ンターバルの間、画像データは表示されない。従って、
マイクロプロセッサ動作およびＯＳＤ動作はこれらのイ
ンターバル中に行われ得る。
【００７５】更に、低解像度画像フォーマットに対し
て、いくつかの割り当てられたマクロブロック期間は復
号化活動を全く含み得ない。確かに、これらの低解像度
フォーマットのための復号化動作を制御し、ＶＢＶバッ
ファがアンダーフローしないことを確実にすることが重
要である。復号化動作を制御する１つの方法は、復号化
される現在のマクロブロックと比較され得る値を発生す
る復号調節器２６２において線状カウンタ（図示せず）
を用いる方法である。復号化されたマクロブロック数が
この線状カウンタに対して前進しすぎた場合、復号調節
器２６２はストール信号をアサートし、デコーダを一時
的に停止する。
て、いくつかの割り当てられたマクロブロック期間は復
号化活動を全く含み得ない。確かに、これらの低解像度
フォーマットのための復号化動作を制御し、ＶＢＶバッ
ファがアンダーフローしないことを確実にすることが重
要である。復号化動作を制御する１つの方法は、復号化
される現在のマクロブロックと比較され得る値を発生す
る復号調節器２６２において線状カウンタ（図示せず）
を用いる方法である。復号化されたマクロブロック数が
この線状カウンタに対して前進しすぎた場合、復号調節
器２６２はストール信号をアサートし、デコーダを一時
的に停止する。
【００７６】図６Ａは、例証的な半マクロブロック読み
出し動作を示す。ここで、半マクロブロックはメモリ行
を横切って分割されるので、４つのメモリ読み出し動作
は所望のデータを得るために用いられる。図６Ａにおい
て、垂直ライン６１２はブロック境界であり、水平ライ
ン６１０はメモリ行境界である。図６Ａに示すように、
半マクロブロックのデータは、４つの読み出し動作によ
って読み出される。読み出し動作は、ボックス６１６お
よび６２０のデータのみが必要であるのに、点線ボック
ス６１４および６１８のデータをフェッチする。第１の
メモリ読み出し動作は、７つの１９２ビットワードの輝
度データをメモリ２１２の行Ｍの２つの連続マクロブロ
ック（マイクロブロックＷおよびマクロブロックＸ）に
おける３つのブロック（Ｙａ，ＹｂおよびＹａ）からフ
ェッチする。第２のメモリ読み出し動作は、メモリ２１
２の行Ｎの２つの連続マクロブロックにおける３つのブ
ロックから２ワードの輝度データをフェッチする。第３
の読み出し動作は、８つの１９２ビットワードのクロミ
ナンスデータをメモリ行Ｍの２つのマクロブロックから
フェッチする一方、最後の読み出し動作はメモリ行Ｎか
ら２ワードのクロミナンスデータをフェッチする。デー
タが一旦フェッチされると、所望の半マクロブロック動
きブロックを再発生するために用いられるブロック６１
６および６２０を抽出する半画素補間および動き予測プ
ロセッサ３１４に送られる。
出し動作を示す。ここで、半マクロブロックはメモリ行
を横切って分割されるので、４つのメモリ読み出し動作
は所望のデータを得るために用いられる。図６Ａにおい
て、垂直ライン６１２はブロック境界であり、水平ライ
ン６１０はメモリ行境界である。図６Ａに示すように、
半マクロブロックのデータは、４つの読み出し動作によ
って読み出される。読み出し動作は、ボックス６１６お
よび６２０のデータのみが必要であるのに、点線ボック
ス６１４および６１８のデータをフェッチする。第１の
メモリ読み出し動作は、７つの１９２ビットワードの輝
度データをメモリ２１２の行Ｍの２つの連続マクロブロ
ック（マイクロブロックＷおよびマクロブロックＸ）に
おける３つのブロック（Ｙａ，ＹｂおよびＹａ）からフ
ェッチする。第２のメモリ読み出し動作は、メモリ２１
２の行Ｎの２つの連続マクロブロックにおける３つのブ
ロックから２ワードの輝度データをフェッチする。第３
の読み出し動作は、８つの１９２ビットワードのクロミ
ナンスデータをメモリ行Ｍの２つのマクロブロックから
フェッチする一方、最後の読み出し動作はメモリ行Ｎか
ら２ワードのクロミナンスデータをフェッチする。デー
タが一旦フェッチされると、所望の半マクロブロック動
きブロックを再発生するために用いられるブロック６１
６および６２０を抽出する半画素補間および動き予測プ
ロセッサ３１４に送られる。
【００７７】図６Ｂはメモリ２１２における画像データ
に対する例証的なデータ格納フォーマットを示す。図６
Ｂに示すように、単一のマクロブロックは２つのメモリ
行（マクロブロック行とも呼ばれる）にわたって格納さ
れる。上部輝度ブロックＹａおよびＹｂ、ならびに、２
つのクロミナンスブロックの上半分を含む上半分のマク
ロブロックはメモリ行ＭのバンクＡに格納される一方、
マクロブロックの下半分はメモリ行ＮのバンクＢに格納
される。更に、ブロックがメモリ内に格納される順序は
３つの物理的チャネルＡ、ＢおよびＣ（図２Ｃに示すメ
モリ装置Ａ、ＢおよびＣに対応）の中でマクロブロック
からマクロブロックによって順序を変えられる。この順
序変化は、例えば、マクロブロックＵのＹａ部分および
Ｖなどの水平方向近傍マクロブロック成分からの対応デ
ータがそれぞれ異なる物理的メモリチャネルＡおよびＣ
に格納されるので、データが水平方向に近傍のマクロブ
ロックからアクセスされることを可能にする。よって、
２つの水平的に近傍なマクロブロック成分をつなぐデー
タは、物理的メモリチャネルを個別にアドレスする事に
よって、単一のメモリアクセス要求においてアクセスさ
れ得る。
に対する例証的なデータ格納フォーマットを示す。図６
Ｂに示すように、単一のマクロブロックは２つのメモリ
行（マクロブロック行とも呼ばれる）にわたって格納さ
れる。上部輝度ブロックＹａおよびＹｂ、ならびに、２
つのクロミナンスブロックの上半分を含む上半分のマク
ロブロックはメモリ行ＭのバンクＡに格納される一方、
マクロブロックの下半分はメモリ行ＮのバンクＢに格納
される。更に、ブロックがメモリ内に格納される順序は
３つの物理的チャネルＡ、ＢおよびＣ（図２Ｃに示すメ
モリ装置Ａ、ＢおよびＣに対応）の中でマクロブロック
からマクロブロックによって順序を変えられる。この順
序変化は、例えば、マクロブロックＵのＹａ部分および
Ｖなどの水平方向近傍マクロブロック成分からの対応デ
ータがそれぞれ異なる物理的メモリチャネルＡおよびＣ
に格納されるので、データが水平方向に近傍のマクロブ
ロックからアクセスされることを可能にする。よって、
２つの水平的に近傍なマクロブロック成分をつなぐデー
タは、物理的メモリチャネルを個別にアドレスする事に
よって、単一のメモリアクセス要求においてアクセスさ
れ得る。
【００７８】本発明の例証的な実施形態は、複数のメモ
リ要求を待ち行列登録し、連続で処理することを可能に
する同時ＲＤＲＡＭを使用する。図６Ｃは、図６Ａに示
すメモリアクセスを実行する例証的なメモリシークエン
シング動作を示す。図６Ｃにおける工程６２０に示すメ
モリシークエンシングの第１の工程は、図６Ａに示すメ
モリ動作１から第１の１９２ビットワードを読み出す要
求である。このワードは、マクロブロックＷのブロック
ＹａおよびＹｂの第２の行、およびマクロブロックＸの
ブロックＹａの第２の行を含む。図６Ｂに示すように、
これらのブロック行は物理的メモリＢ、ＣおよびＡにそ
れぞれ格納されるので、単一のメモリ要求でアクセスさ
れ得る。このメモリ要求は、マクロブロックＷのブロッ
クＹａおよびＹｂ、ならびにマクロブロックＸのブロッ
クＹａの全てのデータをメモリ２１２のキャッシュに導
く。次の工程、工程６２２は、メモリ２１２の行Ｎか
ら、マクロブロックＷのブロックＹａおよびＹｂの第１
の行、ならびにマクロブロックＸのブロックのＹａの第
１の行を要求する。図６Ｂに示すように、これらのワー
ドはそれぞれ物理的メモリチャネルＢ，ＣおよびＡにそ
れぞれあるが、マクロブロックＷの対応ブロックとは異
なるバンクにあるので、メモリ２１２のキャッシュに完
全にロードされ得る。なぜなら、バンクとチャネルとの
各組み合わせに対して、個別のキャッシュがあるからで
ある。
リ要求を待ち行列登録し、連続で処理することを可能に
する同時ＲＤＲＡＭを使用する。図６Ｃは、図６Ａに示
すメモリアクセスを実行する例証的なメモリシークエン
シング動作を示す。図６Ｃにおける工程６２０に示すメ
モリシークエンシングの第１の工程は、図６Ａに示すメ
モリ動作１から第１の１９２ビットワードを読み出す要
求である。このワードは、マクロブロックＷのブロック
ＹａおよびＹｂの第２の行、およびマクロブロックＸの
ブロックＹａの第２の行を含む。図６Ｂに示すように、
これらのブロック行は物理的メモリＢ、ＣおよびＡにそ
れぞれ格納されるので、単一のメモリ要求でアクセスさ
れ得る。このメモリ要求は、マクロブロックＷのブロッ
クＹａおよびＹｂ、ならびにマクロブロックＸのブロッ
クＹａの全てのデータをメモリ２１２のキャッシュに導
く。次の工程、工程６２２は、メモリ２１２の行Ｎか
ら、マクロブロックＷのブロックＹａおよびＹｂの第１
の行、ならびにマクロブロックＸのブロックのＹａの第
１の行を要求する。図６Ｂに示すように、これらのワー
ドはそれぞれ物理的メモリチャネルＢ，ＣおよびＡにそ
れぞれあるが、マクロブロックＷの対応ブロックとは異
なるバンクにあるので、メモリ２１２のキャッシュに完
全にロードされ得る。なぜなら、バンクとチャネルとの
各組み合わせに対して、個別のキャッシュがあるからで
ある。
【００７９】シークエンシング動作の第３の工程、工程
６３６は、メモリ要求６２０によって回収されたマクロ
ブロックのワード２から７を要求する。上述したよう
に、要求６２０は上半分のマクロブロックＷのブロック
ＹａおよびＹｂからの全てのバイト、および上半分のマ
クロブロックＸのブロックＹａからの全てのバイトをメ
モリ２１２におけるキャッシュに配置する。工程６３６
において、バスイネーブルライン上で入力されたシリア
ルアドレスは、このデータを含むキャッシュの１９２ビ
ットワードをアドレスする。工程６２４において、図６
Ａのメモリ動作１によって示される７ワードのＹデータ
は利用可能であり、例えば、 図５ａに示すＲＦＥ１メ
モリバッファ領域に転送される。データ転送６２４が起
こっている間に、図６Ａに示すメモリアクセス２の第２
の行のために、バスイネーブルライン上に要求６３８が
形成される。
６３６は、メモリ要求６２０によって回収されたマクロ
ブロックのワード２から７を要求する。上述したよう
に、要求６２０は上半分のマクロブロックＷのブロック
ＹａおよびＹｂからの全てのバイト、および上半分のマ
クロブロックＸのブロックＹａからの全てのバイトをメ
モリ２１２におけるキャッシュに配置する。工程６３６
において、バスイネーブルライン上で入力されたシリア
ルアドレスは、このデータを含むキャッシュの１９２ビ
ットワードをアドレスする。工程６２４において、図６
Ａのメモリ動作１によって示される７ワードのＹデータ
は利用可能であり、例えば、 図５ａに示すＲＦＥ１メ
モリバッファ領域に転送される。データ転送６２４が起
こっている間に、図６Ａに示すメモリアクセス２の第２
の行のために、バスイネーブルライン上に要求６３８が
形成される。
【００８０】工程６２４が完了した後、メモリの上部バ
ンクのキャッシュに格納されるデータは破棄され得る。
工程６２６において、図６Ａに示すメモリアクセス３用
のブロックの第１の行のために要求が形成される。この
メモリアクセスは、マクロブロックＭにおける上部メモ
リバンクからの８ワードのうち第１のワードをフェッチ
する。フェッチされたデータは、物理的ＲＤＲＡＭチャ
ネルＡおよびＣにそれぞれ格納されたマクロブロックＷ
およびＸのためのクロミナンスデータである。物理的Ｒ
ＤＲＡＭチャネルＢもこのメモリ要求によってアクセス
されるが、回収されたデータは無視される。メモリシー
クエンシング動作の工程６２８において、工程６２２お
よび工程６３８で要求された２つのワードが戻される。
次に、工程６４０において、図６Ａに示すメモリアクセ
ス３のためのクロミナンスデータの他の７ワードは、バ
スイネーブルライン上に入力されたシリアルアドレスを
介して要求される。工程６３０において、図６Ａに示す
メモリアクセス４内の２つのワードの第１のワードに対
するメモリ要求が発行される。工程６３２において、工
程６２６および工程６４０において要求された８つのワ
ードはメモリ２１２から戻される。工程６４２におい
て、図６Ａに示すメモリアクセス４の第２のワードが要
求され、工程６３４において、工程６３０および６４２
において要求されたメモリアクセス４のための２つのワ
ードがメモリ２１２から戻される。
ンクのキャッシュに格納されるデータは破棄され得る。
工程６２６において、図６Ａに示すメモリアクセス３用
のブロックの第１の行のために要求が形成される。この
メモリアクセスは、マクロブロックＭにおける上部メモ
リバンクからの８ワードのうち第１のワードをフェッチ
する。フェッチされたデータは、物理的ＲＤＲＡＭチャ
ネルＡおよびＣにそれぞれ格納されたマクロブロックＷ
およびＸのためのクロミナンスデータである。物理的Ｒ
ＤＲＡＭチャネルＢもこのメモリ要求によってアクセス
されるが、回収されたデータは無視される。メモリシー
クエンシング動作の工程６２８において、工程６２２お
よび工程６３８で要求された２つのワードが戻される。
次に、工程６４０において、図６Ａに示すメモリアクセ
ス３のためのクロミナンスデータの他の７ワードは、バ
スイネーブルライン上に入力されたシリアルアドレスを
介して要求される。工程６３０において、図６Ａに示す
メモリアクセス４内の２つのワードの第１のワードに対
するメモリ要求が発行される。工程６３２において、工
程６２６および工程６４０において要求された８つのワ
ードはメモリ２１２から戻される。工程６４２におい
て、図６Ａに示すメモリアクセス４の第２のワードが要
求され、工程６３４において、工程６３０および６４２
において要求されたメモリアクセス４のための２つのワ
ードがメモリ２１２から戻される。
【００８１】図６Ａ、図６Ｂおよび図６Ｃによって示さ
れるように、本発明は物理メモリ装置および物理メモリ
装置内のメモリバンクのうちのマクロブロック構成要素
を置換し(permute)、マクロブロック境界線(macroblock
boundary)と交差する基準ハーフマクロブロックを素早
く取り出す(retrieve)ことができる。上記４つのメモリ
アクセス動作が、２７周期の６２．５ＭＨｚクロック信
号で起こる。図６Ｃに示すように、第１の要求が発行さ
れた後、５クロック周期の間はデータを利用できない。
従って、所定のシーケンスのメモリアクセス要求が５ワ
ード以上のアクセス要求および５ワード未満のアクセス
要求の両方を含む場合、より小さな要求のアドレシング
機能を完了するために要求される時間がより大きな要求
からデータをフェッチする(fetching)のとオーバーラッ
プし得るように、より大きな要求を先にスケジュールす
るのが有利である。
れるように、本発明は物理メモリ装置および物理メモリ
装置内のメモリバンクのうちのマクロブロック構成要素
を置換し(permute)、マクロブロック境界線(macroblock
boundary)と交差する基準ハーフマクロブロックを素早
く取り出す(retrieve)ことができる。上記４つのメモリ
アクセス動作が、２７周期の６２．５ＭＨｚクロック信
号で起こる。図６Ｃに示すように、第１の要求が発行さ
れた後、５クロック周期の間はデータを利用できない。
従って、所定のシーケンスのメモリアクセス要求が５ワ
ード以上のアクセス要求および５ワード未満のアクセス
要求の両方を含む場合、より小さな要求のアドレシング
機能を完了するために要求される時間がより大きな要求
からデータをフェッチする(fetching)のとオーバーラッ
プし得るように、より大きな要求を先にスケジュールす
るのが有利である。
【００８２】例えば、図６Ｂに示すように、マクロブロ
ックＺおよびマクロブロックＡＡに亘って分割されたデ
ータのブロックが望まれる場合、異なるシーケンスでメ
モリ動作を発行するのも望ましくあり得る。マクロブロ
ックを格納するためのバンク割り当ては、これらのマク
ロブロックの間で変化する。例えば、はじめにマクロブ
ロックＡＡからクロミナンスデータをフェッチして、次
にマクロブロックＺについてのクロミナンスデータをフ
ェッチして、その次にマクロブロックＺについての輝度
データをフェッチして、最後にマクロブロックＡＡにつ
いての輝度データをフェッチするのが望ましくあり得
る。このことが、連続するメモリ読み出し要求における
バンクＡとバンクＢとの間の交替(alternation)を保存
する(preserve)。この交替が望ましいので、交互のメモ
リアクセス要求がオーバーラップし得る。
ックＺおよびマクロブロックＡＡに亘って分割されたデ
ータのブロックが望まれる場合、異なるシーケンスでメ
モリ動作を発行するのも望ましくあり得る。マクロブロ
ックを格納するためのバンク割り当ては、これらのマク
ロブロックの間で変化する。例えば、はじめにマクロブ
ロックＡＡからクロミナンスデータをフェッチして、次
にマクロブロックＺについてのクロミナンスデータをフ
ェッチして、その次にマクロブロックＺについての輝度
データをフェッチして、最後にマクロブロックＡＡにつ
いての輝度データをフェッチするのが望ましくあり得
る。このことが、連続するメモリ読み出し要求における
バンクＡとバンクＢとの間の交替(alternation)を保存
する(preserve)。この交替が望ましいので、交互のメモ
リアクセス要求がオーバーラップし得る。
【００８３】本発明の例示的な実施形態において、図６
Ａ、図６Ｂおよび図６Ｃに示す４つ全てのメモリアクセ
ス要求が、入力メモリコントローラ２３２によってマイ
クロＯＰスケジューラー２６６（共に図２Ｂに示す）に
提供された１つのＯＰコードの結果である。マイクロＯ
Ｐスケジューラーがメモリ動作をシーケンスする動作に
ついてのアドレス情報は、部分的にマイクロＯＰコント
ローラから、且つ、部分的に、ＶＬＤプロセッサ３１０
からハーフ画素補間および動き予測プロセッサ３１４を
介してアドレス生成器２５６に提供された動きベクトル
から得られる。
Ａ、図６Ｂおよび図６Ｃに示す４つ全てのメモリアクセ
ス要求が、入力メモリコントローラ２３２によってマイ
クロＯＰスケジューラー２６６（共に図２Ｂに示す）に
提供された１つのＯＰコードの結果である。マイクロＯ
Ｐスケジューラーがメモリ動作をシーケンスする動作に
ついてのアドレス情報は、部分的にマイクロＯＰコント
ローラから、且つ、部分的に、ＶＬＤプロセッサ３１０
からハーフ画素補間および動き予測プロセッサ３１４を
介してアドレス生成器２５６に提供された動きベクトル
から得られる。
【００８４】ＲＤＲＡＭアドレス生成器が、最初のパケ
ット要求および最初のパケット要求によってキャッシュ
に持ち込まれる後続のデータについての連続するアドレ
ス要求の両方についてのアドレスを生成する。しかし、
上述のように、データの読み出しおよび書き込みの両方
を行なう複数のメモリ要求は所定の時刻にキュー(queu
e)され、予め定められた優先度のスキーム(priority sc
heme)に従って実行され得る。アドレス生成器２５６は
これらの動作についてのアドレスをキューし、マイクロ
ＯＰコントローラ２６６は要求を選択し、対応するマイ
クロＯＰ命令をキューする。より高い優先度のメモリ動
作がそれらが起こり得る時間間隔を固定してきた。これ
らの固定された時間間隔は考えられる最悪のシナリオに
基づき、従って、割り当てられた動作が必要とされない
このスケジュール内にしばしば間隔が存在する。例え
ば、複数のフレームに亘る画像において比較的小さな変
化が存在する場合、それらのフレームについてのビット
ストリームデータが大幅に減少され得る。従って、ＶＬ
Ｄ読み出し動作に割り当てられた時間間隔のいくつか
は、マイクロプロセッサ書き込み動作のために利用可能
となり得る。
ット要求および最初のパケット要求によってキャッシュ
に持ち込まれる後続のデータについての連続するアドレ
ス要求の両方についてのアドレスを生成する。しかし、
上述のように、データの読み出しおよび書き込みの両方
を行なう複数のメモリ要求は所定の時刻にキュー(queu
e)され、予め定められた優先度のスキーム(priority sc
heme)に従って実行され得る。アドレス生成器２５６は
これらの動作についてのアドレスをキューし、マイクロ
ＯＰコントローラ２６６は要求を選択し、対応するマイ
クロＯＰ命令をキューする。より高い優先度のメモリ動
作がそれらが起こり得る時間間隔を固定してきた。これ
らの固定された時間間隔は考えられる最悪のシナリオに
基づき、従って、割り当てられた動作が必要とされない
このスケジュール内にしばしば間隔が存在する。例え
ば、複数のフレームに亘る画像において比較的小さな変
化が存在する場合、それらのフレームについてのビット
ストリームデータが大幅に減少され得る。従って、ＶＬ
Ｄ読み出し動作に割り当てられた時間間隔のいくつか
は、マイクロプロセッサ書き込み動作のために利用可能
となり得る。
【００８５】コントローラ２６６は、より低い優先度の
メモリ動作を、割り当てられたより高い優先度のメモリ
動作が進行中でない場合にのみ起こるようにスケジュー
ルする。コントローラ２６６およびアドレス生成器２５
６はそれぞれキューされた要求を保持するための記憶領
域を含む。例えば、要求がマイクロプロセッサ書き込み
ポートに到着して書き込み動作を行なう場合、書き込ま
れるデータは出力メモリ２２４に送られ、それと同時
に、アドレス生成器２５６内のレジスタ（図示せず）に
アドレスが格納される。要求が実際に処理される場合、
アドレス生成器は既に開始アドレスを有している。いく
つかの動作、例えば、ディスプレイ読み出し動作および
デコード済みマクロブロック書き込み動作について、メ
モリ要求は固定されたシーケンス内にある。これらの要
求について、アドレス生成器は開始アドレスを与えら
れ、次に、新たな開始アドレスを与えられるまで自動的
にシーケンスする。
メモリ動作を、割り当てられたより高い優先度のメモリ
動作が進行中でない場合にのみ起こるようにスケジュー
ルする。コントローラ２６６およびアドレス生成器２５
６はそれぞれキューされた要求を保持するための記憶領
域を含む。例えば、要求がマイクロプロセッサ書き込み
ポートに到着して書き込み動作を行なう場合、書き込ま
れるデータは出力メモリ２２４に送られ、それと同時
に、アドレス生成器２５６内のレジスタ（図示せず）に
アドレスが格納される。要求が実際に処理される場合、
アドレス生成器は既に開始アドレスを有している。いく
つかの動作、例えば、ディスプレイ読み出し動作および
デコード済みマクロブロック書き込み動作について、メ
モリ要求は固定されたシーケンス内にある。これらの要
求について、アドレス生成器は開始アドレスを与えら
れ、次に、新たな開始アドレスを与えられるまで自動的
にシーケンスする。
【００８６】例示的なアドレス生成器２５６は２つのア
ドレス生成器２５６Ａ（ＲＡＧ１）および２５６Ｂ（Ｒ
ＡＧ２）を含む。並列ＲＤＲＡＭメモリ２１２のインタ
ーリーブされた処理能力(interleaved transaction cap
ability)の最大利益を達成するために、２つのアドレス
生成器が使用される。図６Ｃを参照して上で説明したよ
うに、１つのメモリアクセス要求は、所望の情報をメモ
リ２１２からフェッチするためにインターリーブされた
２つのアドレスシーケンス（要求Ａおよび要求Ｂもしく
は要求Ｃおよび要求Ｄ）を含み得る。これらのインター
リーブされたアドレスは、メモリ要求のアドレシング機
能を並列ＲＤＲＡＭ内にパイプライン配列する(pipelin
e)ことを可能にし、第２の要求についてのデータは第１
の要求の後ですぐに提供され得る。本発明の例示的な実
施形態において、２つのアドレス生成器の各々が、２つ
のインターリーブされた要求のうちの一方を処理する。
従って、アドレス生成器２５６Ａはまず要求Ａを処理
し、次に要求Ｃを処理し、それと並行して同時に、アド
レス生成器２５６Ｂは要求Ｂを処理し、次に要求Ｄを処
理する。例示的なアドレス生成器の動作を、図１６およ
び図１７を参照しながら以下に説明する。
ドレス生成器２５６Ａ（ＲＡＧ１）および２５６Ｂ（Ｒ
ＡＧ２）を含む。並列ＲＤＲＡＭメモリ２１２のインタ
ーリーブされた処理能力(interleaved transaction cap
ability)の最大利益を達成するために、２つのアドレス
生成器が使用される。図６Ｃを参照して上で説明したよ
うに、１つのメモリアクセス要求は、所望の情報をメモ
リ２１２からフェッチするためにインターリーブされた
２つのアドレスシーケンス（要求Ａおよび要求Ｂもしく
は要求Ｃおよび要求Ｄ）を含み得る。これらのインター
リーブされたアドレスは、メモリ要求のアドレシング機
能を並列ＲＤＲＡＭ内にパイプライン配列する(pipelin
e)ことを可能にし、第２の要求についてのデータは第１
の要求の後ですぐに提供され得る。本発明の例示的な実
施形態において、２つのアドレス生成器の各々が、２つ
のインターリーブされた要求のうちの一方を処理する。
従って、アドレス生成器２５６Ａはまず要求Ａを処理
し、次に要求Ｃを処理し、それと並行して同時に、アド
レス生成器２５６Ｂは要求Ｂを処理し、次に要求Ｄを処
理する。例示的なアドレス生成器の動作を、図１６およ
び図１７を参照しながら以下に説明する。
【００８７】図７は、ビデオ画像をフルスペック（Ｆ
Ｓ）モードでデコードし表示するための例示的なメモリ
割り当てスキームを示すメモリマップ図である。図７に
示すように、本発明の例示的な実施形態において、メモ
リの画像バッファ領域が７１０Ａから７１０Ｆまでの６
つのフィールドバッファに分割される。本発明は６つの
フィールドバッファを使用するが、より多くの数のバッ
ファを使用し得ることが企図されている。フィールドバ
ッファに加えて、メモリは、メモリ２１２のより高いメ
モリ行アドレスに割り当てられたビットストリームバッ
ファ（ＶＢＶ）７１２を含む。ＸおよびＹPICTMAXの値
は、デコードされているビデオ信号の解像度に依存して
変化し得る。表２は、１１２５Ｐ画像が９６Ｍｂｉｔメ
モリ２１２を用いてデコードされる場合の、Ｘ値につい
てのメモリ行およびＹ値についての１９２ビットワード
を単位とした例示的な値を示す。
Ｓ）モードでデコードし表示するための例示的なメモリ
割り当てスキームを示すメモリマップ図である。図７に
示すように、本発明の例示的な実施形態において、メモ
リの画像バッファ領域が７１０Ａから７１０Ｆまでの６
つのフィールドバッファに分割される。本発明は６つの
フィールドバッファを使用するが、より多くの数のバッ
ファを使用し得ることが企図されている。フィールドバ
ッファに加えて、メモリは、メモリ２１２のより高いメ
モリ行アドレスに割り当てられたビットストリームバッ
ファ（ＶＢＶ）７１２を含む。ＸおよびＹPICTMAXの値
は、デコードされているビデオ信号の解像度に依存して
変化し得る。表２は、１１２５Ｐ画像が９６Ｍｂｉｔメ
モリ２１２を用いてデコードされる場合の、Ｘ値につい
てのメモリ行およびＹ値についての１９２ビットワード
を単位とした例示的な値を示す。
【００８８】
【表２】 例示的なメモリレイアウトでは、14,647,296ビットのメ
モリが割り当てられないまま残る。
モリが割り当てられないまま残る。
【００８９】図９は、デコーダがダウンコンバージョン
（ＤＣ）モードで動作する場合に使用され得る例示的な
メモリ割り当てスキームである。メモリレイアウトは、
９１０Ａから９１０Ｆまでの６つのフィールドバッフ
ァ、およびＶＢＶバッファ９１２、ならびに、ＯＳＤバ
ッファを実行するのに使用され得る未割り当てメモリ９
１４の領域を含む。しかし、ＤＣモードにおいて、ＶＢ
Ｖバッファ９１２はメモリ内のより高いワードアドレス
で割り当てられる。図７を参照しながら上で説明したよ
うに、本発明の例示的な実施形態は６つのフィールドバ
ッファを使用するが、より多くの数のフィールドバッフ
ァが使用され得ることが企図されている。
（ＤＣ）モードで動作する場合に使用され得る例示的な
メモリ割り当てスキームである。メモリレイアウトは、
９１０Ａから９１０Ｆまでの６つのフィールドバッフ
ァ、およびＶＢＶバッファ９１２、ならびに、ＯＳＤバ
ッファを実行するのに使用され得る未割り当てメモリ９
１４の領域を含む。しかし、ＤＣモードにおいて、ＶＢ
Ｖバッファ９１２はメモリ内のより高いワードアドレス
で割り当てられる。図７を参照しながら上で説明したよ
うに、本発明の例示的な実施形態は６つのフィールドバ
ッファを使用するが、より多くの数のフィールドバッフ
ァが使用され得ることが企図されている。
【００９０】ＤＣモードにおいてメモリ２１２は４８Ｍ
ｂｉｔメモリであり、その結果、ＦＳモードの、半数の
メモリ行が存在する。ＤＣモードでの５２５Ｐ画像につ
いての例示的なメモリ割り当てを表３に示す。
ｂｉｔメモリであり、その結果、ＦＳモードの、半数の
メモリ行が存在する。ＤＣモードでの５２５Ｐ画像につ
いての例示的なメモリ割り当てを表３に示す。
【００９１】
【表３】 図７および図９に示すように、画像はフィールドに分離
され、フィールドバッファに格納される。本発明の例示
的な実施形態において、各マクロブロックは２つの部
分、つまり上ハーフマクロブロックおよび下ハーフマク
ロブロックに分割される。インターレースされた画像に
ついて、画像フレーム内の上ハーフマクロブロックが上
フィールドバッファに格納され、下ハーフマクロブロッ
クが下フィールドバッファに格納される。しかし、プロ
グレッシブにスキャンされた画像については、上ハーフ
マクロブロックおよび下ハーフマクロブロックの両方が
１つのフィールドバッファ内に格納される。いずれかの
メモリ構成において、上ハーフマクロブロックおよび下
ハーフマクロブロックはそれぞれメモリ２１２の異なる
バンクに格納される。図１０に示すように、インターレ
ースされた画像について、第１の上ハーフマクロブロッ
クは行ＮバンクＡに格納され、一方で、対応する下ハー
フマクロブロックは行ＭバンクＢに格納される。プログ
レッシブ画像について、上ハーフマクロブロックは行Ｎ
バンクＡに格納され、下ハーフマクロブロックは行Ｎ＋
２バンクＢに格納される。従って、いずれかの場合に、
上ハーフマクロブロックおよび下ハーフマクロブロック
へのアクセスがインターリーブされ得る。
され、フィールドバッファに格納される。本発明の例示
的な実施形態において、各マクロブロックは２つの部
分、つまり上ハーフマクロブロックおよび下ハーフマク
ロブロックに分割される。インターレースされた画像に
ついて、画像フレーム内の上ハーフマクロブロックが上
フィールドバッファに格納され、下ハーフマクロブロッ
クが下フィールドバッファに格納される。しかし、プロ
グレッシブにスキャンされた画像については、上ハーフ
マクロブロックおよび下ハーフマクロブロックの両方が
１つのフィールドバッファ内に格納される。いずれかの
メモリ構成において、上ハーフマクロブロックおよび下
ハーフマクロブロックはそれぞれメモリ２１２の異なる
バンクに格納される。図１０に示すように、インターレ
ースされた画像について、第１の上ハーフマクロブロッ
クは行ＮバンクＡに格納され、一方で、対応する下ハー
フマクロブロックは行ＭバンクＢに格納される。プログ
レッシブ画像について、上ハーフマクロブロックは行Ｎ
バンクＡに格納され、下ハーフマクロブロックは行Ｎ＋
２バンクＢに格納される。従って、いずれかの場合に、
上ハーフマクロブロックおよび下ハーフマクロブロック
へのアクセスがインターリーブされ得る。
【００９２】図８は、ＤＣモードで使用されるＲＤＲＡ
Ｍメモリの１つのチャネルの簡略図である。このメモリ
はチャネル毎に１つのデバイスのみを有する。図示のよ
うに、チャネルは２つのメモリバンク、つまりバンクＡ
およびバンクＢを有し、それぞれのバンクが５１２メモ
リ行を有し、各行が２５５ワードを有する。１つのチャ
ネルのみを示すので、ワードサイズは６４ビットであ
る。３チャネル全部で、ワードサイズは１９２ビットに
なる。
Ｍメモリの１つのチャネルの簡略図である。このメモリ
はチャネル毎に１つのデバイスのみを有する。図示のよ
うに、チャネルは２つのメモリバンク、つまりバンクＡ
およびバンクＢを有し、それぞれのバンクが５１２メモ
リ行を有し、各行が２５５ワードを有する。１つのチャ
ネルのみを示すので、ワードサイズは６４ビットであ
る。３チャネル全部で、ワードサイズは１９２ビットに
なる。
【００９３】メモリはデコードされたマクロブロックの
効果的な格納、基準マクロブロックの効果的な取り出
し、およびデコードされた画像の効果的な表示が可能に
なるように構成される。これらのうちで、基準マクロブ
ロックの効果的な取り出しが最も難しい。ＡＴＳＣ標準
に規定されるように、基準マクロブロックは必ずしもデ
コードされたマクロブロックに対応しない。従って、基
準マクロブロックは、輝度成分およびクロミナンス成分
の両方における４つの隣接するデコードされたマクロブ
ロックと同じ個数の成分を含み得る。更に、隣接するデ
コードされたマクロブロックは、４個ものメモリ行から
のデータが１つの基準ハーフマクロブロックを取り出す
ためにアクセスされ得るように、それぞれ異なるメモリ
行に格納される。本発明の例示的な実施形態は、ＲＤＲ
ＡＭ２１２のメモリ行、メモリバンク、およびチャネル
の間に上ハーフマクロブロックおよび下ハーフマクロブ
ロックを割り当てる新規なメモリマッピングスキームを
使用し、基準ハーフマクロブロックをフェッチするのに
かかる時間を最小化する。
効果的な格納、基準マクロブロックの効果的な取り出
し、およびデコードされた画像の効果的な表示が可能に
なるように構成される。これらのうちで、基準マクロブ
ロックの効果的な取り出しが最も難しい。ＡＴＳＣ標準
に規定されるように、基準マクロブロックは必ずしもデ
コードされたマクロブロックに対応しない。従って、基
準マクロブロックは、輝度成分およびクロミナンス成分
の両方における４つの隣接するデコードされたマクロブ
ロックと同じ個数の成分を含み得る。更に、隣接するデ
コードされたマクロブロックは、４個ものメモリ行から
のデータが１つの基準ハーフマクロブロックを取り出す
ためにアクセスされ得るように、それぞれ異なるメモリ
行に格納される。本発明の例示的な実施形態は、ＲＤＲ
ＡＭ２１２のメモリ行、メモリバンク、およびチャネル
の間に上ハーフマクロブロックおよび下ハーフマクロブ
ロックを割り当てる新規なメモリマッピングスキームを
使用し、基準ハーフマクロブロックをフェッチするのに
かかる時間を最小化する。
【００９４】上述のように、ＲＤＲＡＭ２１２はメモリ
行全体を保持(hold)するキャッシュを含む。各チャネル
は分離したキャッシュを有する。本発明は、基準マクロ
ブロックをフェッチするまたは表示についての画像デー
タのラインをフェッチする任意のメモリアクセス（デコ
ードされたマクロブロックを格納するためのものであっ
てもなくてもよい）が１つの要求のデータ伝送部分を次
の要求のアドレシング部分とオーバーラップさせ得るよ
うにメモリ行、バンク、およびチャネルの間の隣接する
ブロックで交互に行われるスキームに従って画像データ
をＲＤＲＡＭメモリ２１２に格納する。
行全体を保持(hold)するキャッシュを含む。各チャネル
は分離したキャッシュを有する。本発明は、基準マクロ
ブロックをフェッチするまたは表示についての画像デー
タのラインをフェッチする任意のメモリアクセス（デコ
ードされたマクロブロックを格納するためのものであっ
てもなくてもよい）が１つの要求のデータ伝送部分を次
の要求のアドレシング部分とオーバーラップさせ得るよ
うにメモリ行、バンク、およびチャネルの間の隣接する
ブロックで交互に行われるスキームに従って画像データ
をＲＤＲＡＭメモリ２１２に格納する。
【００９５】図１０は、ベーシックなメモリマッピング
技術を説明するメモリマップ図である。このベーシック
なメモリマッピング技術では、隣接するハーフマクロブ
ロックがメモリデバイスの２つのバンクの間に垂直方向
および水平方向の両方向にインターリーブされるよう
に、ハーフマクロブロックがフィールドバッファに格納
される。図１０に示すように、２つのフィールドバッフ
ァ９１０Ａおよび９１０Ｂの各々が画像フレームの半分
を格納する。フレームについての上ハーフブロックがバ
ッファ９１０Ａに格納され、一方、下ハーフブロックが
バッファ９１０Ｂに格納される。図１０に示すように、
１９２０×１０８０画像についてのハーフマクロブロッ
ク行（つまり、画像を水平方向に亘るハーフマクロブロ
ックの行）が４つのＲＤＲＡＭ行を占め、各ＲＤＲＡＭ
行は２Ｋバイト（つまり２Ｋページサイズ）を含む。上
で表１に示したように、フィールドバッファ内に２７２
ハーフマクロブロックが存在し、これらのハーフマクロ
ブロック行のうちの２つだけを図１０の各フィールドバ
ッファ内に示す。
技術を説明するメモリマップ図である。このベーシック
なメモリマッピング技術では、隣接するハーフマクロブ
ロックがメモリデバイスの２つのバンクの間に垂直方向
および水平方向の両方向にインターリーブされるよう
に、ハーフマクロブロックがフィールドバッファに格納
される。図１０に示すように、２つのフィールドバッフ
ァ９１０Ａおよび９１０Ｂの各々が画像フレームの半分
を格納する。フレームについての上ハーフブロックがバ
ッファ９１０Ａに格納され、一方、下ハーフブロックが
バッファ９１０Ｂに格納される。図１０に示すように、
１９２０×１０８０画像についてのハーフマクロブロッ
ク行（つまり、画像を水平方向に亘るハーフマクロブロ
ックの行）が４つのＲＤＲＡＭ行を占め、各ＲＤＲＡＭ
行は２Ｋバイト（つまり２Ｋページサイズ）を含む。上
で表１に示したように、フィールドバッファ内に２７２
ハーフマクロブロックが存在し、これらのハーフマクロ
ブロック行のうちの２つだけを図１０の各フィールドバ
ッファ内に示す。
【００９６】図１０において、マクロブロック行Ｐの上
ハーフマクロブロックは、フィールドバッファ９１０Ａ
において、はじめにＲＤＲＡＭ行ＮのバンクＡに、次に
ＲＤＲＡＭ行ＮのバンクＢに、その次にＲＤＲＡＭ行Ｎ
＋１のバンクＡに、最後にＲＤＲＡＭ行Ｎ＋１のバンク
Ｂに連続的に格納される。マクロブロック行Ｐの下ハー
フマクロブロックは、フィールドバッファ９１０Ｂにお
いて、はじめにＲＤＲＡＭ行ＭのバンクＢに、次にＲＤ
ＲＡＭ行ＭのバンクＡに、その次にＲＤＲＡＭ行Ｍ＋１
のバンクＢに、最後にＲＤＲＡＭ行Ｍ＋１のバンクＡ
に、連続的に格納される。従って、画像がプログレッシ
ブである場合、マクロブロック全体が、インターリーブ
された読み出し動作を用いてＲＤＲＡＭ行ＮのバンクＡ
およびＲＤＲＡＭ行ＭのバンクＢからフェッチされ得
る。
ハーフマクロブロックは、フィールドバッファ９１０Ａ
において、はじめにＲＤＲＡＭ行ＮのバンクＡに、次に
ＲＤＲＡＭ行ＮのバンクＢに、その次にＲＤＲＡＭ行Ｎ
＋１のバンクＡに、最後にＲＤＲＡＭ行Ｎ＋１のバンク
Ｂに連続的に格納される。マクロブロック行Ｐの下ハー
フマクロブロックは、フィールドバッファ９１０Ｂにお
いて、はじめにＲＤＲＡＭ行ＭのバンクＢに、次にＲＤ
ＲＡＭ行ＭのバンクＡに、その次にＲＤＲＡＭ行Ｍ＋１
のバンクＢに、最後にＲＤＲＡＭ行Ｍ＋１のバンクＡ
に、連続的に格納される。従って、画像がプログレッシ
ブである場合、マクロブロック全体が、インターリーブ
された読み出し動作を用いてＲＤＲＡＭ行ＮのバンクＡ
およびＲＤＲＡＭ行ＭのバンクＢからフェッチされ得
る。
【００９７】図１０にも示すように、マクロブロックＰ
＋１の上ハーフマクロブロックは、はじめにＲＤＲＡＭ
行Ｎ＋２のバンクＢ、次にＲＤＲＡＭ行Ｎ＋２のバンク
Ａ、その次にＲＤＲＡＭ行Ｎ＋３のバンクＢ、最後にＲ
ＤＲＡＭ行Ｎ＋３のバンクＡに連続的に格納される。マ
クロブロックＰ＋１の下ハーフマクロブロックは、はじ
めにＲＤＲＡＭ行Ｍ＋２のバンクＡ、次にＲＤＲＡＭ行
Ｍ＋２のバンクＢ、その次にＲＤＲＡＭ行Ｍ＋３のバン
クＡ、最後にＲＤＲＡＭ行Ｍ＋３のバンクＢに連続的に
格納される。従って、インターリーブされた画像につい
て、４つのメモリ行に亘って分割された基準マクロブロ
ックは、メモリ行Ｎ、Ｎ＋２、Ｎ＋１およびＮ＋３それ
ぞれのバンクＡとバンクＢとの間で交互に行われる４つ
のインターリーブされた読み出し動作を用いてアクセス
され得る。
＋１の上ハーフマクロブロックは、はじめにＲＤＲＡＭ
行Ｎ＋２のバンクＢ、次にＲＤＲＡＭ行Ｎ＋２のバンク
Ａ、その次にＲＤＲＡＭ行Ｎ＋３のバンクＢ、最後にＲ
ＤＲＡＭ行Ｎ＋３のバンクＡに連続的に格納される。マ
クロブロックＰ＋１の下ハーフマクロブロックは、はじ
めにＲＤＲＡＭ行Ｍ＋２のバンクＡ、次にＲＤＲＡＭ行
Ｍ＋２のバンクＢ、その次にＲＤＲＡＭ行Ｍ＋３のバン
クＡ、最後にＲＤＲＡＭ行Ｍ＋３のバンクＢに連続的に
格納される。従って、インターリーブされた画像につい
て、４つのメモリ行に亘って分割された基準マクロブロ
ックは、メモリ行Ｎ、Ｎ＋２、Ｎ＋１およびＮ＋３それ
ぞれのバンクＡとバンクＢとの間で交互に行われる４つ
のインターリーブされた読み出し動作を用いてアクセス
され得る。
【００９８】図１０は、１９２０×１０８０画像につい
てのハーフマクロブロック行毎に、４つのＲＤＲＡＭ行
を示す。表４は、それぞれ２Ｋページサイズおよび１Ｋ
ページサイズを有するメモリについての他の画像サイズ
についてのメモリ２１２の例示的な構成を示す。
てのハーフマクロブロック行毎に、４つのＲＤＲＡＭ行
を示す。表４は、それぞれ２Ｋページサイズおよび１Ｋ
ページサイズを有するメモリについての他の画像サイズ
についてのメモリ２１２の例示的な構成を示す。
【００９９】
【表４】 図３Ｂを参照しつつ上で説明したように、メモリ２１２
に格納される前に、ＦＳモードで画像全体が格納され、
ＤＣモードで画像は２または３の因数で間引かれる(dec
imate)。
に格納される前に、ＦＳモードで画像全体が格納され、
ＤＣモードで画像は２または３の因数で間引かれる(dec
imate)。
【０１００】ハーフマクロブロック行の個々のハーフマ
クロブロックをＲＤＲＡＭのバンクの間にインターリー
ブすることに加えて、各ハーフマクロブロックのコンポ
ーネントブロックがＲＤＲＡＭ２１２の３つのチャネル
の間にインターリーブされる。２つの輝度ブロックＹａ
およびＹｂならびに各ハーフマクロブロックの１つのク
ロミナンスブロックＵＶの、３つのメモリチャネルＡ、
ＢおよびＣへの割り当てには３つの順列が存在する。こ
のインターリーブを図６Ｂに示す。
クロブロックをＲＤＲＡＭのバンクの間にインターリー
ブすることに加えて、各ハーフマクロブロックのコンポ
ーネントブロックがＲＤＲＡＭ２１２の３つのチャネル
の間にインターリーブされる。２つの輝度ブロックＹａ
およびＹｂならびに各ハーフマクロブロックの１つのク
ロミナンスブロックＵＶの、３つのメモリチャネルＡ、
ＢおよびＣへの割り当てには３つの順列が存在する。こ
のインターリーブを図６Ｂに示す。
【０１０１】図示のように、ハーフマクロブロックＵの
上ハーフマクロブロックはバンクＡに格納され、ハーフ
マクロブロックＵの下ハーフマクロブロックはＲＤＲＡ
Ｍ２１２のバンクＢに格納される。バンクＡおよびバン
クＢ両方において、２つの輝度ブロックＹａおよびＹｂ
はそれぞれチャネルＡおよびチャネルＢに格納される。
クロミナンスブロックＵＶはチャネルＣに格納される。
しかし、次の連続したマクロブロックＶについて、Ｙａ
およびＹｂはそれぞれチャネルＣおよびチャネルＡに格
納され、ＵＶはチャネルＢに格納される。マクロブロッ
クＷについて示すように、第３の順列はＹａおよびＹｂ
をチャネルＢおよびチャネルＣに、ＵＶをチャネルＡに
割り当てる。
上ハーフマクロブロックはバンクＡに格納され、ハーフ
マクロブロックＵの下ハーフマクロブロックはＲＤＲＡ
Ｍ２１２のバンクＢに格納される。バンクＡおよびバン
クＢ両方において、２つの輝度ブロックＹａおよびＹｂ
はそれぞれチャネルＡおよびチャネルＢに格納される。
クロミナンスブロックＵＶはチャネルＣに格納される。
しかし、次の連続したマクロブロックＶについて、Ｙａ
およびＹｂはそれぞれチャネルＣおよびチャネルＡに格
納され、ＵＶはチャネルＢに格納される。マクロブロッ
クＷについて示すように、第３の順列はＹａおよびＹｂ
をチャネルＢおよびチャネルＣに、ＵＶをチャネルＡに
割り当てる。
【０１０２】順列のローテーションは図６Ｂに示す境界
線６６０等のメモリ行境界線を亘って継続する。上述の
ように、所定の画像フィールドのハーフマクロブロック
を格納するために使用されるメモリバンクは、マクロブ
ロック行を亘って交換する。これをメモリ行６６２およ
び６６４の間の境界線６６０として図６Ｂに示す。しか
し、上述のように、異なる解像度および縦横比を有する
画像は、メモリ行内の、異なる個数のハーフマクロブロ
ック位置を使用し得る。本発明の例示的な実施形態おい
て、メモリデバイス間のローテーションがメモリ行境界
線を亘って継続することを確実にするために、最後のメ
モリ行以外の、マクロブロック行のメモリ行に格納され
たハーフマクロブロックの個数は３で割ることができ
る。
線６６０等のメモリ行境界線を亘って継続する。上述の
ように、所定の画像フィールドのハーフマクロブロック
を格納するために使用されるメモリバンクは、マクロブ
ロック行を亘って交換する。これをメモリ行６６２およ
び６６４の間の境界線６６０として図６Ｂに示す。しか
し、上述のように、異なる解像度および縦横比を有する
画像は、メモリ行内の、異なる個数のハーフマクロブロ
ック位置を使用し得る。本発明の例示的な実施形態おい
て、メモリデバイス間のローテーションがメモリ行境界
線を亘って継続することを確実にするために、最後のメ
モリ行以外の、マクロブロック行のメモリ行に格納され
たハーフマクロブロックの個数は３で割ることができ
る。
【０１０３】メモリレイアウトのこの局面を図１１およ
び図１２に示す。図１１は、６つの８画素×８画素ブロ
ックを含むマクロブロック１１１０を示す。上フィール
ドについての輝度（Ｙ）画素は、上ハーフマクロブロッ
ク１１１２についての２つの輝度ブロックになり、上フ
ィールドについてのＵおよびＶ色差画素(U and V color
difference pixel)は、上ハーフマクロブロック１１１
２についてのＵＶブロックになる。ブロック１１１０内
の残りの画素の値は、下ハーフマクロブロック１１１４
についての２つの輝度ブロックおよび１つのクロミナン
スブロックになる。
び図１２に示す。図１１は、６つの８画素×８画素ブロ
ックを含むマクロブロック１１１０を示す。上フィール
ドについての輝度（Ｙ）画素は、上ハーフマクロブロッ
ク１１１２についての２つの輝度ブロックになり、上フ
ィールドについてのＵおよびＶ色差画素(U and V color
difference pixel)は、上ハーフマクロブロック１１１
２についてのＵＶブロックになる。ブロック１１１０内
の残りの画素の値は、下ハーフマクロブロック１１１４
についての２つの輝度ブロックおよび１つのクロミナン
スブロックになる。
【０１０４】図１１および図１２に示す例示的な画像
は、７０４×４８０アクティブ画像画素を含む。この画
像について、各マクロブロック行は４４個のマクロブロ
ックを含み、画像全体が１３２０個のマクロブロックを
含む。図１２Ａに示すように、２ｋページサイズを有す
るＲＤＲＡＭが使用される場合、２４個のハーフマクロ
ブロックが第１のＲＤＲＡＭ行に格納され、２０個のハ
ーフマクロブロックが第２のハーフマクロブロック行内
に格納されるように、１つのハーフマクロブロック行を
保持するために２つのＲＤＲＡＭ行が使用される。しか
し、図１２Ｂに示すように、ＲＤＲＡＭが１ｋページサ
イズを有する場合、第１の３つのメモリ行はそれぞれ、
１２個のハーフマクロブロックを保持し、最後のメモリ
行は８個のハーフマクロブロックを保持する。
は、７０４×４８０アクティブ画像画素を含む。この画
像について、各マクロブロック行は４４個のマクロブロ
ックを含み、画像全体が１３２０個のマクロブロックを
含む。図１２Ａに示すように、２ｋページサイズを有す
るＲＤＲＡＭが使用される場合、２４個のハーフマクロ
ブロックが第１のＲＤＲＡＭ行に格納され、２０個のハ
ーフマクロブロックが第２のハーフマクロブロック行内
に格納されるように、１つのハーフマクロブロック行を
保持するために２つのＲＤＲＡＭ行が使用される。しか
し、図１２Ｂに示すように、ＲＤＲＡＭが１ｋページサ
イズを有する場合、第１の３つのメモリ行はそれぞれ、
１２個のハーフマクロブロックを保持し、最後のメモリ
行は８個のハーフマクロブロックを保持する。
【０１０５】図１６および図１７は、画像空間（論理的
アドレス）からメモリ空間（物理的アドレス）へのアド
レスのマッピングを示すビットマップ図である。このマ
ッピングは、表示および基準マクロブロックを提供する
ことの両方のために、メモリ２１２から画像データをフ
ェッチするために使用される。図１６および図１７に示
すマッピングは上述したメモリ構成を実現する。
アドレス）からメモリ空間（物理的アドレス）へのアド
レスのマッピングを示すビットマップ図である。このマ
ッピングは、表示および基準マクロブロックを提供する
ことの両方のために、メモリ２１２から画像データをフ
ェッチするために使用される。図１６および図１７に示
すマッピングは上述したメモリ構成を実現する。
【０１０６】図１６は、フィールドバッファ番号１６１
０、フィールド内の画像ライン番号１６１２、およびラ
イン内の画素番号１６１４が図２Ｂに示すアドレス生成
器２５６Ａまたは２５６Ｂのうちの１つに提供される一
般的なケースを示す。フィールドバッファ番号の下位ビ
ット(low-order bit)、および画像の８ラインの各々を
トグル(toggle)するビットが、バンクスイッチが起こる
べきことを示す信号を提供する排他的論理和ゲート(exc
lusive-or gate)１６１６に提供される。上述のように
メモリのバンクＡおよびバンクＢの間をトグルする画像
において、各８ライン間隔（ハーフマクロブロック幅）
で、連続するフィールドバッファの間で、このビットの
状態が変化する。加算器１６２１によって計算されるよ
うに、メモリ行番号１６３０の最下位ビットを受け取る
ために結合される排他的論理和ゲート１６２８に、排他
的論理和ゲート１６１６によって提供されたBANK INVER
T信号が印加される。排他的論理和ゲートによって提供
される出力信号は、物理的アドレスのバンク番号１６３
２である。所定の画像が反対のバンクに配置されるの
で、このビットは連続するメモリ行としてメモリバンク
間をトグルする。
０、フィールド内の画像ライン番号１６１２、およびラ
イン内の画素番号１６１４が図２Ｂに示すアドレス生成
器２５６Ａまたは２５６Ｂのうちの１つに提供される一
般的なケースを示す。フィールドバッファ番号の下位ビ
ット(low-order bit)、および画像の８ラインの各々を
トグル(toggle)するビットが、バンクスイッチが起こる
べきことを示す信号を提供する排他的論理和ゲート(exc
lusive-or gate)１６１６に提供される。上述のように
メモリのバンクＡおよびバンクＢの間をトグルする画像
において、各８ライン間隔（ハーフマクロブロック幅）
で、連続するフィールドバッファの間で、このビットの
状態が変化する。加算器１６２１によって計算されるよ
うに、メモリ行番号１６３０の最下位ビットを受け取る
ために結合される排他的論理和ゲート１６２８に、排他
的論理和ゲート１６１６によって提供されたBANK INVER
T信号が印加される。排他的論理和ゲートによって提供
される出力信号は、物理的アドレスのバンク番号１６３
２である。所定の画像が反対のバンクに配置されるの
で、このビットは連続するメモリ行としてメモリバンク
間をトグルする。
【０１０７】論理的アドレス値のフィールドバッファ部
分１６１０が、検索表(look-up-table)（ＬＵＴ）１６
１８および１６Ｘ乗算器１６２０に付与される。これは
例えば、より上位のビット位置への４ビットのシフトと
して実行され得る。ＬＵＴ１６１８および乗算器１６２
０が、フィールドバッファ番号を、論理的アドレス１６
１０を有するフィールドバッファについての開始メモリ
行を表示するメモリ行オフセットに翻訳する。
分１６１０が、検索表(look-up-table)（ＬＵＴ）１６
１８および１６Ｘ乗算器１６２０に付与される。これは
例えば、より上位のビット位置への４ビットのシフトと
して実行され得る。ＬＵＴ１６１８および乗算器１６２
０が、フィールドバッファ番号を、論理的アドレス１６
１０を有するフィールドバッファについての開始メモリ
行を表示するメモリ行オフセットに翻訳する。
【０１０８】論理ライン番号の７つの最上位ビット（Ｍ
ＳＢ）は２Ｒの因数を掛けられ、ライン番号１６１２を
含むバッファ内のメモリ行番号を生成する。上記表４に
記載のように、因数Ｒは、ハーフマクロブロック行あた
りのＲＤＲＡＭ行の行数である。
ＳＢ）は２Ｒの因数を掛けられ、ライン番号１６１２を
含むバッファ内のメモリ行番号を生成する。上記表４に
記載のように、因数Ｒは、ハーフマクロブロック行あた
りのＲＤＲＡＭ行の行数である。
【０１０９】本発明の例示的な実施形態において、画素
番号１６１４の７つのＭＳＢはその画素についての画像
上のマクロブロック番号である。これら７つのビットが
Ｎによる除算回路(divide-by-N circuit)１６２４に付
与される。ここで、Ｎは各ＲＤＲＡＭ行内のハーフマク
ロブロックの個数である。Ｎの例示的な値を下の表５に
示す。除算器(divider)１６２４は、３ビットの商およ
び５ビットの余りを生成する。商が加算機１６２１に付
与され、余りがアドレスメモリ行内の５ＭＳＢの列番号
アドレス１６３４を形成する。ライン番号の３つの最下
位ビット（ＬＳＢ）が列番号アドレスの３つのＬＳＢを
形成する。
番号１６１４の７つのＭＳＢはその画素についての画像
上のマクロブロック番号である。これら７つのビットが
Ｎによる除算回路(divide-by-N circuit)１６２４に付
与される。ここで、Ｎは各ＲＤＲＡＭ行内のハーフマク
ロブロックの個数である。Ｎの例示的な値を下の表５に
示す。除算器(divider)１６２４は、３ビットの商およ
び５ビットの余りを生成する。商が加算機１６２１に付
与され、余りがアドレスメモリ行内の５ＭＳＢの列番号
アドレス１６３４を形成する。ライン番号の３つの最下
位ビット（ＬＳＢ）が列番号アドレスの３つのＬＳＢを
形成する。
【０１１０】
【表５】 画素番号１６１４の４つの最下位ビットは物理的アドレ
スの画素番号部分１６３６の４つの最下位ビットを形成
する。
スの画素番号部分１６３６の４つの最下位ビットを形成
する。
【０１１１】最後に、マクロブロック番号は、マクロブ
ロックフェーズを表示する３ビットの値を生成する３に
よる除算回路１６２６にも付与される。図１９Ａおよび
図１９Ｂを参照しつつ下で説明するように、このフェー
ズは、ハーフマクロブロックを構成する２つの輝度ブロ
ックおよび１つのクロミナンスブロックを保持するため
にメモリチャネルの順列が使用されることを示す。
ロックフェーズを表示する３ビットの値を生成する３に
よる除算回路１６２６にも付与される。図１９Ａおよび
図１９Ｂを参照しつつ下で説明するように、このフェー
ズは、ハーフマクロブロックを構成する２つの輝度ブロ
ックおよび１つのクロミナンスブロックを保持するため
にメモリチャネルの順列が使用されることを示す。
【０１１２】図１７は、表示のために画像画素をフェッ
チするのに使用され得る特別なケースを示す。図１７に
おいて、図３Ａに示すマイクロプロセッサ２１０が、画
像フィールドに亘って常に残るアドレスデータを提供す
ることによってアドレス生成器をアシストする。マイク
ロプロセッサ２１０によって提供されるアシストは、図
２に示すアドレシング回路２５６Ａおよび２５６Ｂの動
作速度を増加させる分割器１６２４および１６２６を除
去する。図１７に示す回路において、マイクロプロセッ
サ２１０はピクチャに用いられる行オフセットおよび列
オフセットを計算する。本発明の例示的な実施形態にお
いて、行オフセットおよび列オフセットは各ピクチャに
ついて固定され、ピクチャを表示する前にアドレス生成
器に提供される。例えば、これらの値は、４×３モニタ
の表示について１６×９の縦横比を有する画像を変換す
るＡＴＳＣ標準のパン機能およびスキャン機能によって
使用される画像内のオフセットを示す。表示プロセッサ
において、初期画素値が一旦アクセスされると、システ
ムは表示順序に従って残りの画素にアクセスする。した
がって、画像ライン内の初期画素オフセットが一旦提供
されると、この初期画素オフセットはライン内の残りの
画素全てに付与される。画像画素は４８画素のグループ
内で表示のためにフェッチされるので、表示要求につい
てのＡＢＣフェーズの値は単一のフェーズに固定され得
る。本発明の例示的な実施形態において、図１７のコネ
クション１６３５によって示されるように、このフェー
ズはフェーズＡである。
チするのに使用され得る特別なケースを示す。図１７に
おいて、図３Ａに示すマイクロプロセッサ２１０が、画
像フィールドに亘って常に残るアドレスデータを提供す
ることによってアドレス生成器をアシストする。マイク
ロプロセッサ２１０によって提供されるアシストは、図
２に示すアドレシング回路２５６Ａおよび２５６Ｂの動
作速度を増加させる分割器１６２４および１６２６を除
去する。図１７に示す回路において、マイクロプロセッ
サ２１０はピクチャに用いられる行オフセットおよび列
オフセットを計算する。本発明の例示的な実施形態にお
いて、行オフセットおよび列オフセットは各ピクチャに
ついて固定され、ピクチャを表示する前にアドレス生成
器に提供される。例えば、これらの値は、４×３モニタ
の表示について１６×９の縦横比を有する画像を変換す
るＡＴＳＣ標準のパン機能およびスキャン機能によって
使用される画像内のオフセットを示す。表示プロセッサ
において、初期画素値が一旦アクセスされると、システ
ムは表示順序に従って残りの画素にアクセスする。した
がって、画像ライン内の初期画素オフセットが一旦提供
されると、この初期画素オフセットはライン内の残りの
画素全てに付与される。画像画素は４８画素のグループ
内で表示のためにフェッチされるので、表示要求につい
てのＡＢＣフェーズの値は単一のフェーズに固定され得
る。本発明の例示的な実施形態において、図１７のコネ
クション１６３５によって示されるように、このフェー
ズはフェーズＡである。
【０１１３】マイクロプロセッサ２１０はまた、入力メ
モリ３１８によって使用するためにグループオフセット
および画素オフセットを計算する。グループオフセット
は、表示される第１の画素を含む画像およびグループの
端部の間の４８画素グループの個数を規定する。画素オ
フセットは第１の画素のグループ内のオフセットであ
る。グループオフセットおよび画素オフセットの組み合
わせにより、画像ライン上の任意の画素から表示を開始
できる。
モリ３１８によって使用するためにグループオフセット
および画素オフセットを計算する。グループオフセット
は、表示される第１の画素を含む画像およびグループの
端部の間の４８画素グループの個数を規定する。画素オ
フセットは第１の画素のグループ内のオフセットであ
る。グループオフセットおよび画素オフセットの組み合
わせにより、画像ライン上の任意の画素から表示を開始
できる。
【０１１４】行番号１６３０、列番号１６３４およびバ
ンク番号１６３２が、メモリ２１２から図５Ａ、図５Ｂ
および図５Ｃに示す表示バッファへと戻されたデータを
規定する。データは解釈(interpret)され、マイクロプ
ロセッサ２１０によって提供されたグループオフセット
値１７１０および画素オフセット値１７１２に応答する
表示メモリに提供される。表６は、画素番号を画素オフ
セット、グループオフセット、列オフセットおよび行オ
フセットに変換するためにマイクロプロセッサ２１０に
よって実行される計算を示す。表７は、ＦＳモードにつ
いての変数(variable)Ｗ、および、ＤＣモードでのイン
ターレースされたプログレッシブな表示についての変数
の例示的な値を示す。表６の式において、ＤＩＶは整数
部分を示し、ＭＯＤは剰余部分(modulo division)を示
し、特定のデコーダ構成についてのＮの値は表５から決
定され得る。
ンク番号１６３２が、メモリ２１２から図５Ａ、図５Ｂ
および図５Ｃに示す表示バッファへと戻されたデータを
規定する。データは解釈(interpret)され、マイクロプ
ロセッサ２１０によって提供されたグループオフセット
値１７１０および画素オフセット値１７１２に応答する
表示メモリに提供される。表６は、画素番号を画素オフ
セット、グループオフセット、列オフセットおよび行オ
フセットに変換するためにマイクロプロセッサ２１０に
よって実行される計算を示す。表７は、ＦＳモードにつ
いての変数(variable)Ｗ、および、ＤＣモードでのイン
ターレースされたプログレッシブな表示についての変数
の例示的な値を示す。表６の式において、ＤＩＶは整数
部分を示し、ＭＯＤは剰余部分(modulo division)を示
し、特定のデコーダ構成についてのＮの値は表５から決
定され得る。
【０１１５】
【表６】
【０１１６】
【表７】 図２２を参照しながら下で説明するように、画素オフセ
ットおよびグループオフセットの値は、入力メモリ２３
４からのデータにアクセスするために使用される。
ットおよびグループオフセットの値は、入力メモリ２３
４からのデータにアクセスするために使用される。
【０１１７】メモリ２１２から基準マクロブロックをフ
ェッチするために、図１６に示すアドレス生成器が使用
される。基準ブロックは、動き補償処理のためにアクセ
スされる。フレーム内で符号化された（Ｉ）ピクチャ、
予測符号化された（Ｐ）ピクチャ、または双方向に予測
符号化された（Ｂ）ピクチャが処理されているかどうか
に依存しつつ、所定のマクロブロックをデコードするた
めに０個、２個、または４個の基準ハーフマクロブロッ
クが使用される。図１Ｅを参照しつつ上述したように、
フェッチされた基準ハーフマクロブロックは単純なハー
フマクロブロックよりも各方向に１画素分づつ大きいの
で、ハーフ画素オフセットを有するハーフマクロブロッ
クが計算され得る。従って、本発明の例示的な実施形態
は、１個の１７×９輝度ブロック（ＹａおよびＹｂ）な
らびに２個の９×５クロミナンスブロック（Ｕおよび
Ｖ）をフェッチする。この処理を簡略化するために、処
理は２つの部分に分割される。より大きなメモリブロッ
クがメモリ２１２からフェッチされ、入力メモリバッフ
ァ２３４（図２Ｂ）の基準メモリ領域（図５Ａ、図５Ｂ
および図５Ｃに図示）に格納され、格納されたデータ
は、所望の１７×９および９×５ブロックのデータのみ
を戻すように処理される。
ェッチするために、図１６に示すアドレス生成器が使用
される。基準ブロックは、動き補償処理のためにアクセ
スされる。フレーム内で符号化された（Ｉ）ピクチャ、
予測符号化された（Ｐ）ピクチャ、または双方向に予測
符号化された（Ｂ）ピクチャが処理されているかどうか
に依存しつつ、所定のマクロブロックをデコードするた
めに０個、２個、または４個の基準ハーフマクロブロッ
クが使用される。図１Ｅを参照しつつ上述したように、
フェッチされた基準ハーフマクロブロックは単純なハー
フマクロブロックよりも各方向に１画素分づつ大きいの
で、ハーフ画素オフセットを有するハーフマクロブロッ
クが計算され得る。従って、本発明の例示的な実施形態
は、１個の１７×９輝度ブロック（ＹａおよびＹｂ）な
らびに２個の９×５クロミナンスブロック（Ｕおよび
Ｖ）をフェッチする。この処理を簡略化するために、処
理は２つの部分に分割される。より大きなメモリブロッ
クがメモリ２１２からフェッチされ、入力メモリバッフ
ァ２３４（図２Ｂ）の基準メモリ領域（図５Ａ、図５Ｂ
および図５Ｃに図示）に格納され、格納されたデータ
は、所望の１７×９および９×５ブロックのデータのみ
を戻すように処理される。
【０１１８】本発明の例示的な実施形態において、２４
×９輝度増補(augmented)ハーフマクロブロックおよび
２つの１６×５クロミナンス増補ハーフマクロブロック
がバッファメモリ２３４内へとフェッチされる。これを
図１８Ａおよび図１８Ｂに示す。図１８Ａにおいて、輝
度値１８１２の所望の増補ハーフマクロブロックがより
大きなブロック１８１１（細線で示す）をフェッチする
ことによってアクセスされ、クロミナンス値１８１４の
所望の増補ハーフマクロブロックがクロミナンス値のよ
り大きなブロック１８１５をフェッチすることによって
アクセスされる。図１８Ａおよび図１８Ｂに示す実施例
は、目標画素値(target pixel value)がバンクおよびメ
モリ行の境界線の両方を亘って分割された基準マクロブ
ロックにアクセスするための最悪のケースを示す。
×９輝度増補(augmented)ハーフマクロブロックおよび
２つの１６×５クロミナンス増補ハーフマクロブロック
がバッファメモリ２３４内へとフェッチされる。これを
図１８Ａおよび図１８Ｂに示す。図１８Ａにおいて、輝
度値１８１２の所望の増補ハーフマクロブロックがより
大きなブロック１８１１（細線で示す）をフェッチする
ことによってアクセスされ、クロミナンス値１８１４の
所望の増補ハーフマクロブロックがクロミナンス値のよ
り大きなブロック１８１５をフェッチすることによって
アクセスされる。図１８Ａおよび図１８Ｂに示す実施例
は、目標画素値(target pixel value)がバンクおよびメ
モリ行の境界線の両方を亘って分割された基準マクロブ
ロックにアクセスするための最悪のケースを示す。
【０１１９】基準画像データは、電流ブロックアドレス
および動きベクトルに応答して提供される。電流アドレ
スおよび動きベクトルの組み合わせが、基準マクロブロ
ックについての開始画素位置を規定する。動き補償プロ
セッサ３１４または３１４’（図３Ａおよび図３Ｂに図
示）、マイクロプロセッサ２１０、ならびにアドレス生
成器２５６Ａおよび２５６Ｂが、所望のハーフマクロブ
ロックをフェッチされたデータから取り出すのに必要と
されるデータを、読み出し制御器２３２（図２Ｂに図
示）に提供する。この情報は、輝度およびクロミナンス
についてのハーフ画素コード、ダウン変換フェーズ（図
１４および図１５を参照しつつ上述）、輝度およびクロ
ミナンス画素オフセット値、ラインオフセット値、なら
びにＡＢＣチャネルフェーズを含む。制御器２３２はこ
の情報を用いて所望の１７×９輝度ブロックおよび２つ
の９×５クロミナンスブロックを読み出されたデータ(r
etrieved data)から取り出し、次に、取り出されたデー
タを動き補償プロセッサ３１４または３１４’に提供す
る。
および動きベクトルに応答して提供される。電流アドレ
スおよび動きベクトルの組み合わせが、基準マクロブロ
ックについての開始画素位置を規定する。動き補償プロ
セッサ３１４または３１４’（図３Ａおよび図３Ｂに図
示）、マイクロプロセッサ２１０、ならびにアドレス生
成器２５６Ａおよび２５６Ｂが、所望のハーフマクロブ
ロックをフェッチされたデータから取り出すのに必要と
されるデータを、読み出し制御器２３２（図２Ｂに図
示）に提供する。この情報は、輝度およびクロミナンス
についてのハーフ画素コード、ダウン変換フェーズ（図
１４および図１５を参照しつつ上述）、輝度およびクロ
ミナンス画素オフセット値、ラインオフセット値、なら
びにＡＢＣチャネルフェーズを含む。制御器２３２はこ
の情報を用いて所望の１７×９輝度ブロックおよび２つ
の９×５クロミナンスブロックを読み出されたデータ(r
etrieved data)から取り出し、次に、取り出されたデー
タを動き補償プロセッサ３１４または３１４’に提供す
る。
【０１２０】上述のように、単一のアドレスが計算され
るが、メモリ２１２の３つのチャネルＡ、ＢおよびＣの
各々にあるデータは、異なるアドレス値を用いてアクセ
スされ得る。図１３Ａおよび図１３Ｂに示すように、デ
ータを格納するのに使用されるチャネルは連続するマク
ロブロック格納動作と順序を変えられる。しかし、図１
８Ａおよび図１８Ｂを参照しつつ上述したように、メモ
リからクロミナンスデータをフェッチするために使用さ
れるアドレスは、輝度データをフェッチするために使用
されるアドレスとは異なる。従って、アドレス生成器２
５６Ａおよび２５６Ｂは１つのアドレスを計算し、決定
されたＡＢＣフェーズ値から３つのＲＤＲＡＭチャネル
の各々について適切なアドレス値を生成する。本発明の
例示的な実施形態においては、６つのフェーズがある。
基準ハーフマクロブロックは、任意の開始位置からの３
つの連続するブロックをアクセスすることによって獲得
される。ブロックはチャネルＡ、ＢおよびＣ内で開始し
得、且つ、ブロックＹａまたはＹｂ上で開始し得る。従
って、本発明の例示的な実施形態においては６つのフェ
ーズがある。これらのフェーズは、０、１、２、４、５
および６と番号が割り振られる。各チャネルについての
アドレスは、ベースアドレス（ＢＡＳＥ）またはベース
アドレスプラスワン（ＢＡＳＥ＋１）のいずれかであ
る。本発明の例示的な実施形態において、各アドレス生
成器２５６Ａおよび２５６Ｂは両方ともアドレスを生成
し、適切なアドレスが表８に示す適切なチャネルにルー
トされる。
るが、メモリ２１２の３つのチャネルＡ、ＢおよびＣの
各々にあるデータは、異なるアドレス値を用いてアクセ
スされ得る。図１３Ａおよび図１３Ｂに示すように、デ
ータを格納するのに使用されるチャネルは連続するマク
ロブロック格納動作と順序を変えられる。しかし、図１
８Ａおよび図１８Ｂを参照しつつ上述したように、メモ
リからクロミナンスデータをフェッチするために使用さ
れるアドレスは、輝度データをフェッチするために使用
されるアドレスとは異なる。従って、アドレス生成器２
５６Ａおよび２５６Ｂは１つのアドレスを計算し、決定
されたＡＢＣフェーズ値から３つのＲＤＲＡＭチャネル
の各々について適切なアドレス値を生成する。本発明の
例示的な実施形態においては、６つのフェーズがある。
基準ハーフマクロブロックは、任意の開始位置からの３
つの連続するブロックをアクセスすることによって獲得
される。ブロックはチャネルＡ、ＢおよびＣ内で開始し
得、且つ、ブロックＹａまたはＹｂ上で開始し得る。従
って、本発明の例示的な実施形態においては６つのフェ
ーズがある。これらのフェーズは、０、１、２、４、５
および６と番号が割り振られる。各チャネルについての
アドレスは、ベースアドレス（ＢＡＳＥ）またはベース
アドレスプラスワン（ＢＡＳＥ＋１）のいずれかであ
る。本発明の例示的な実施形態において、各アドレス生
成器２５６Ａおよび２５６Ｂは両方ともアドレスを生成
し、適切なアドレスが表８に示す適切なチャネルにルー
トされる。
【０１２１】
【表８】 表８において、各フェーズのクロミナンス情報をアクセ
スするために２つのチャネルのみが使用される。従っ
て、各フェーズの１つのチャネルがｎ／ａとマークされ
る。ｎ／ａは、そのチャネルからフェッチされたデータ
が無視されることを示す。
スするために２つのチャネルのみが使用される。従っ
て、各フェーズの１つのチャネルがｎ／ａとマークされ
る。ｎ／ａは、そのチャネルからフェッチされたデータ
が無視されることを示す。
【０１２２】ＹおよびＵＶについての２４画素を含む１
９２ビットワードが取り出され、そして入力メモリバッ
ファ２３４に格納された後でさえ、有意な再フォーマッ
トが起き、動き補償参照ブロックを動き補償プロセッサ
３１４または３１４’に提供する。まず、各１９２ビッ
トワードからの値の正しいサブセットが選択される。
Ｙ、Ｕ、およびＶ画素データの各々が別個の１９２ビッ
トワードにグループ化される。ＦＳモードにおいて、２
４画素のうちの１７個がＹ参照データとして称され、そ
して２４画素のうちの９個がＵおよびＶ参照データワー
ドの各々のために使用される。しかし、格納された画像
が水平方向に圧縮されるので、より少ないサンプルが下
方変換モードにおいて使用される。３ビット値が入力コ
ントローラによって提供され、２４画素中の開始画素を
示す。加えて、入力コントローラは、Ｙ、Ｕ、およびＶ
の所望のサンプルを選択する場合に、メモリ２１２のチ
ャネルのＡＢＣフェーズ回転を補償する。３ビットフェ
ーズ値は、この補償を制御する。
９２ビットワードが取り出され、そして入力メモリバッ
ファ２３４に格納された後でさえ、有意な再フォーマッ
トが起き、動き補償参照ブロックを動き補償プロセッサ
３１４または３１４’に提供する。まず、各１９２ビッ
トワードからの値の正しいサブセットが選択される。
Ｙ、Ｕ、およびＶ画素データの各々が別個の１９２ビッ
トワードにグループ化される。ＦＳモードにおいて、２
４画素のうちの１７個がＹ参照データとして称され、そ
して２４画素のうちの９個がＵおよびＶ参照データワー
ドの各々のために使用される。しかし、格納された画像
が水平方向に圧縮されるので、より少ないサンプルが下
方変換モードにおいて使用される。３ビット値が入力コ
ントローラによって提供され、２４画素中の開始画素を
示す。加えて、入力コントローラは、Ｙ、Ｕ、およびＶ
の所望のサンプルを選択する場合に、メモリ２１２のチ
ャネルのＡＢＣフェーズ回転を補償する。３ビットフェ
ーズ値は、この補償を制御する。
【０１２３】輝度およびクロミナンスデータ両方のため
のメモリ取り出しアドレスは、輝度動きベクトルに基づ
く単一ＲＤＲＡＭ開始アドレスから得られる。負の動き
ベクトルに対し、このアドレスは、所望のクロミナンス
データを含む２４×５画素のブロックを取り出すが、こ
のデータは、対応する正の動きベクトルに相対的な位置
にシフトされ得る。６水平ケースおよび６垂直ケースの
１セットは、半画素コードの状態および輝度動きベクト
ルに依存して、取り出された２５×５画素のブロックか
らの所望のクロミナンスのサンプルを得るために定義さ
れる。これらのケースは、水平動きベクトル変位につい
ては図２０Ａから２０Ｆに、および垂直動きベクトル変
位については、図２１Ａから２１Ｆに、示される。これ
らのケースはそれぞれ、表９に示されるように異なる動
きベクトル変位に適用される。
のメモリ取り出しアドレスは、輝度動きベクトルに基づ
く単一ＲＤＲＡＭ開始アドレスから得られる。負の動き
ベクトルに対し、このアドレスは、所望のクロミナンス
データを含む２４×５画素のブロックを取り出すが、こ
のデータは、対応する正の動きベクトルに相対的な位置
にシフトされ得る。６水平ケースおよび６垂直ケースの
１セットは、半画素コードの状態および輝度動きベクト
ルに依存して、取り出された２５×５画素のブロックか
らの所望のクロミナンスのサンプルを得るために定義さ
れる。これらのケースは、水平動きベクトル変位につい
ては図２０Ａから２０Ｆに、および垂直動きベクトル変
位については、図２１Ａから２１Ｆに、示される。これ
らのケースはそれぞれ、表９に示されるように異なる動
きベクトル変位に適用される。
【０１２４】
【表９】 図２２は、図３Ｂに示される、メモリ２１２から表示変
換プロセッサ３７２および３７３へのデータ転送に起き
る処理を例示する機能的ブロック図である。図３Ｂに示
されるように、サンプルの４ラインが、ＤＣモードにお
いて表示変換プロセッサ３７２および３７３の各々に提
供される。表示プロセッサ３７２および３７３は、垂直
方向に４ラインをフィルタし、図３Ｂに示される、ＤＣ
Ｔ領域フィルタ３６２に起こり得た水平解像度の低減に
合うように垂直解像度を低減される出力信号を生成す
る。図２Ｂおよび表１を参照して上述されるように、入
力メモリは、ＦＳモードにおいて１ラインのサンプルだ
けを提供し、あるＤＣモードにおいて入力メモリは８ラ
インのサンプル（表示変換プロセッサ３７２および３７
３の各々に対し４つずつ）を提供し、そして１つのＤＣ
モードにおいて４ラインだけのサンプルをプロセッサ３
７３に提供する。
換プロセッサ３７２および３７３へのデータ転送に起き
る処理を例示する機能的ブロック図である。図３Ｂに示
されるように、サンプルの４ラインが、ＤＣモードにお
いて表示変換プロセッサ３７２および３７３の各々に提
供される。表示プロセッサ３７２および３７３は、垂直
方向に４ラインをフィルタし、図３Ｂに示される、ＤＣ
Ｔ領域フィルタ３６２に起こり得た水平解像度の低減に
合うように垂直解像度を低減される出力信号を生成す
る。図２Ｂおよび表１を参照して上述されるように、入
力メモリは、ＦＳモードにおいて１ラインのサンプルだ
けを提供し、あるＤＣモードにおいて入力メモリは８ラ
インのサンプル（表示変換プロセッサ３７２および３７
３の各々に対し４つずつ）を提供し、そして１つのＤＣ
モードにおいて４ラインだけのサンプルをプロセッサ３
７３に提供する。
【０１２５】図２２において、２つの表示チャネルイン
ターフェースがあり、そのうちの１つである２２００Ａ
はチャネル１のコンポーネントＹＵＶ出力信号をサポー
トし、そして他方の２２００Ｂはコンポジット（ＮＴＳ
Ｃなど）出力信号をサポートする。表示プロセッサ３２
２は、２つの表示チャネルに対し別個の開始アドレスを
提供する。別個のアドレスは、表示変換プロセッサ３７
２および３７３に実装され得る種々の表示フィルタ動
作、および種々の画像フォーマットに対応するために、
輝度およびクロミナンスについて提供される。例えば、
主表示出力ポートは、画像信号を１６×９のアスペクト
比を有するプログレッシブディスプレイに提供し得、副
表示出力ポートは、画像信号を４×３のアスペクト比を
有するインターレースディスプレイに提供する。２つの
アドレス生成器２５６Ａおよび２５６Ｂはそれぞれ、主
および副表示変換プロセッサ３７２および３７３のそれ
ぞれ１つにアドレス値を提供する。開始アドレスは、フ
ィールドバッファ数および画像上の開始水平ラインを示
す。これらのアドレスは、アドレス生成器２５６Ａおよ
び２５６Ｂならびにマクロプロセッサ２１０に適用され
る。図１７を参照して上述されるように、マクロプロセ
ッサ２１０は、ピクチャの表示全体を通して一定を維持
する開始画素位置を計算および供給する。ＰＩＸ−ＯＦ
ＦＳＥＴ値は、４８画素の１グループのうちのどの画素
が最初に表示されるものであるかを示す。この値は、図
２２に示されるように表示チャネルインターフェースの
コントローラ２２１０に提供される。
ターフェースがあり、そのうちの１つである２２００Ａ
はチャネル１のコンポーネントＹＵＶ出力信号をサポー
トし、そして他方の２２００Ｂはコンポジット（ＮＴＳ
Ｃなど）出力信号をサポートする。表示プロセッサ３２
２は、２つの表示チャネルに対し別個の開始アドレスを
提供する。別個のアドレスは、表示変換プロセッサ３７
２および３７３に実装され得る種々の表示フィルタ動
作、および種々の画像フォーマットに対応するために、
輝度およびクロミナンスについて提供される。例えば、
主表示出力ポートは、画像信号を１６×９のアスペクト
比を有するプログレッシブディスプレイに提供し得、副
表示出力ポートは、画像信号を４×３のアスペクト比を
有するインターレースディスプレイに提供する。２つの
アドレス生成器２５６Ａおよび２５６Ｂはそれぞれ、主
および副表示変換プロセッサ３７２および３７３のそれ
ぞれ１つにアドレス値を提供する。開始アドレスは、フ
ィールドバッファ数および画像上の開始水平ラインを示
す。これらのアドレスは、アドレス生成器２５６Ａおよ
び２５６Ｂならびにマクロプロセッサ２１０に適用され
る。図１７を参照して上述されるように、マクロプロセ
ッサ２１０は、ピクチャの表示全体を通して一定を維持
する開始画素位置を計算および供給する。ＰＩＸ−ＯＦ
ＦＳＥＴ値は、４８画素の１グループのうちのどの画素
が最初に表示されるものであるかを示す。この値は、図
２２に示されるように表示チャネルインターフェースの
コントローラ２２１０に提供される。
【０１２６】この開始アドレスは、開始画像ライン数を
示す。表示チャネルインターフェース２２００Ａおよび
２２００Ｂアドレスの各々は、フィールドまたはフレー
ム中のアドレスラインおよび次の３つの画像ラインをア
ドレス指定し、４つのラインを同時に垂直フィルタリン
グのために供給する。ＤＣモードにおいて、４つのライ
ンが同時に入力メモリ３１８によって提供されるので、
４つのラインは、どのデータが表示プロセッサに提供さ
れるよりも前に、アクティブ表示チャネルインターフェ
ースの各々について、入力メモリバッファ２３４へロー
ドされる。一旦表示チャネルインターフェースが動作を
開始すると、追加のデータを必要なだけメモリ２１２か
ら要求し、そしてデータは、１９２ビット読み出しバス
を介してインターフェースに提供される。読み出しバス
からのデータは、レジスタ多重データを６４ビットワー
ドに再フォーマットしそしてそのワードを表示メモリ２
２１４へ転送するデマルチプレクサ２２１２へ格納され
る。コントローラ２２１０は、図２３を参照して以下に
説明されるように、デマルチプレクサ２２１２から表示
メモリ２２１４へおよび表示メモリ２２１４からレジス
タ／デマルチプレクサ２２１６Ａ、２２１６Ｂ、２２１
６Ｃ、および２２１６Ｄへのデータの順序づけを決定す
る。図示されないが、表示リフォーマッタ２２００Ｂ
は、レジスタ／デマルチプレクサ２２１６Ａから２２１
６Ｄと同じであり得るレジスタ／デマルチプレクサを含
む。
示す。表示チャネルインターフェース２２００Ａおよび
２２００Ｂアドレスの各々は、フィールドまたはフレー
ム中のアドレスラインおよび次の３つの画像ラインをア
ドレス指定し、４つのラインを同時に垂直フィルタリン
グのために供給する。ＤＣモードにおいて、４つのライ
ンが同時に入力メモリ３１８によって提供されるので、
４つのラインは、どのデータが表示プロセッサに提供さ
れるよりも前に、アクティブ表示チャネルインターフェ
ースの各々について、入力メモリバッファ２３４へロー
ドされる。一旦表示チャネルインターフェースが動作を
開始すると、追加のデータを必要なだけメモリ２１２か
ら要求し、そしてデータは、１９２ビット読み出しバス
を介してインターフェースに提供される。読み出しバス
からのデータは、レジスタ多重データを６４ビットワー
ドに再フォーマットしそしてそのワードを表示メモリ２
２１４へ転送するデマルチプレクサ２２１２へ格納され
る。コントローラ２２１０は、図２３を参照して以下に
説明されるように、デマルチプレクサ２２１２から表示
メモリ２２１４へおよび表示メモリ２２１４からレジス
タ／デマルチプレクサ２２１６Ａ、２２１６Ｂ、２２１
６Ｃ、および２２１６Ｄへのデータの順序づけを決定す
る。図示されないが、表示リフォーマッタ２２００Ｂ
は、レジスタ／デマルチプレクサ２２１６Ａから２２１
６Ｄと同じであり得るレジスタ／デマルチプレクサを含
む。
【０１２７】図５Ｂに示されるように、表示チャネルイ
ンターフェース２２００Ａおよび２２００Ｂの両方がア
クティブである場合、２つのチャネルについて別個のメ
モリバッファ領域が入力メモリバッファ２３４に割り当
てられる。これらの２つのメモリバッファ領域は、図２
２に示される表示メモリ２２１４へ対応する。１つのバ
ッファ領域からのデータがレジスタ／デマルチプレクサ
２２１６Ａから２２１６Ｄに適用され、他のバッファ領
域からのデータが表示リフォーマッタ２２００Ｂの対応
するレジスタ／デマルチプレクサ（図示せず）に適用さ
れる。
ンターフェース２２００Ａおよび２２００Ｂの両方がア
クティブである場合、２つのチャネルについて別個のメ
モリバッファ領域が入力メモリバッファ２３４に割り当
てられる。これらの２つのメモリバッファ領域は、図２
２に示される表示メモリ２２１４へ対応する。１つのバ
ッファ領域からのデータがレジスタ／デマルチプレクサ
２２１６Ａから２２１６Ｄに適用され、他のバッファ領
域からのデータが表示リフォーマッタ２２００Ｂの対応
するレジスタ／デマルチプレクサ（図示せず）に適用さ
れる。
【０１２８】図２３は、図２２に示される表示変換プロ
セッサ２２００Ａまたは２２００Ｂの１つの動作を例示
するタイミング図である。図２３のライン２３０２に示
されるように、１６個の１９２ビットワードがメモリ２
１２によって、ＹA1、ＹB1、Ｕ1、Ｖ1、ＹA2、ＹB2、Ｕ
2、Ｖ2、ＹA3、ＹB3、Ｕ3、Ｖ3、ＹA4、ＹB4、Ｕ4、お
よびＶ4の順序で入力メモリレジスタ／デマルチプレク
サ２２１２へ提供される（ここで、下付き記号は、提供
されるデータのライン数を示す）。各１９２ビットワー
ドは、２４画素を表す。したがって、２つの１９２ビッ
トワードＹAおよびＹBは４８個の連続する輝度画素を表
し、各ＵおよびＶ画素値が再生画像において水平および
垂直方向の両方に繰り返されるので、ＵおよびＶ値の組
合せは４８個の連続するクロミナンス画素を表す。ライ
ン２３０４に示されるように、レジスタ／デマルチプレ
クサ２２１２は、各１９２ビットワードを３つの６４ビ
ットワードに分割し、そして６４ビットワードを表示メ
モリ２２１４へ格納する。表示メモリ２２１４およびコ
ントローラ２２１０は、６４ビットワードを再順序化
し、ＹA1、ＹA2、ＹA3、ＹA4、Ｕ1、Ｕ2、Ｕ3、Ｕ4、Ｖ
1、Ｖ2、Ｖ3、Ｖ4、ＹA1、ＹA2、ＹA3、ＹA4、ＹA1、Ｙ
A2、ＹA3、ＹA4、Ｕ1、Ｕ2、Ｕ3、Ｕ4、Ｖ1、Ｖ2、
Ｖ3、Ｖ4、ＹB1、ＹB2、ＹB3、ＹB4 ．．．の順序で提
供する。本発明の実施態様例において、下付き記号１、
２、３、および４を有する６４ビットワードはそれぞ
れ、レジスタ／デマルチプレクサ２２１６Ａ、２２１６
Ｂ、２２１６Ｃ、および２２１６Ｄへ提供される。レジ
スタ／デマルチプレクサ２２１６Ａ、２２１６Ｂ、２２
１６Ｃ、および２２１６Ｄの各々は、Ｙ、Ｕ、およびＶ
値を並列に処理し、４つの出力ライン２３０８を提供す
る。図２３に示されるように、４つのラインすべてにつ
いて輝度およびクロミナンス値が、表示リフォーマッタ
２２００Ａによって提供される。
セッサ２２００Ａまたは２２００Ｂの１つの動作を例示
するタイミング図である。図２３のライン２３０２に示
されるように、１６個の１９２ビットワードがメモリ２
１２によって、ＹA1、ＹB1、Ｕ1、Ｖ1、ＹA2、ＹB2、Ｕ
2、Ｖ2、ＹA3、ＹB3、Ｕ3、Ｖ3、ＹA4、ＹB4、Ｕ4、お
よびＶ4の順序で入力メモリレジスタ／デマルチプレク
サ２２１２へ提供される（ここで、下付き記号は、提供
されるデータのライン数を示す）。各１９２ビットワー
ドは、２４画素を表す。したがって、２つの１９２ビッ
トワードＹAおよびＹBは４８個の連続する輝度画素を表
し、各ＵおよびＶ画素値が再生画像において水平および
垂直方向の両方に繰り返されるので、ＵおよびＶ値の組
合せは４８個の連続するクロミナンス画素を表す。ライ
ン２３０４に示されるように、レジスタ／デマルチプレ
クサ２２１２は、各１９２ビットワードを３つの６４ビ
ットワードに分割し、そして６４ビットワードを表示メ
モリ２２１４へ格納する。表示メモリ２２１４およびコ
ントローラ２２１０は、６４ビットワードを再順序化
し、ＹA1、ＹA2、ＹA3、ＹA4、Ｕ1、Ｕ2、Ｕ3、Ｕ4、Ｖ
1、Ｖ2、Ｖ3、Ｖ4、ＹA1、ＹA2、ＹA3、ＹA4、ＹA1、Ｙ
A2、ＹA3、ＹA4、Ｕ1、Ｕ2、Ｕ3、Ｕ4、Ｖ1、Ｖ2、
Ｖ3、Ｖ4、ＹB1、ＹB2、ＹB3、ＹB4 ．．．の順序で提
供する。本発明の実施態様例において、下付き記号１、
２、３、および４を有する６４ビットワードはそれぞ
れ、レジスタ／デマルチプレクサ２２１６Ａ、２２１６
Ｂ、２２１６Ｃ、および２２１６Ｄへ提供される。レジ
スタ／デマルチプレクサ２２１６Ａ、２２１６Ｂ、２２
１６Ｃ、および２２１６Ｄの各々は、Ｙ、Ｕ、およびＶ
値を並列に処理し、４つの出力ライン２３０８を提供す
る。図２３に示されるように、４つのラインすべてにつ
いて輝度およびクロミナンス値が、表示リフォーマッタ
２２００Ａによって提供される。
【０１２９】図２４は、復号シーケンス中の図２Ａおよ
び２Ｂに示されるようなメモリサブシステム２１４の動
作を例示するタイミング図である。ステップ２４０２
で、復号化されたマクロブロックＣおよびＤが可変長デ
コーダ３１０によって、逆スキャンメモリ（図示せず）
へ提供される。逆スキャンプロセッサは、例えば逆量子
化器３６０の一部分であってもよい。逆スキャンプロセ
ッサは、画像の一部分の離散コサイン変換（ＤＣＴ）を
８×８ブロックのＤＣＴ係数へ変換するために使用され
たジグザグスキャン動作を逆転させる。ステップ２４０
４において、マクロブロックＣおよびＤが、逆スキャン
メモリによって逆量子化器３６０へ提供される。逆量子
化器によって提供されるマクロブロックは、ＤＣＴフィ
ルタ３６２へ適用され、そして次にＩＤＣＴプロセッサ
３６４へ適用される。ステップ２４０６で、マクロブロ
ックＢ（画像においてマクロブロックＣの前にある）お
よびマクロブロックＣは、ＶＬＤ３１０、逆量子化器３
６０、ＤＣＴ領域フィルタ３６２、およびＩＤＣＴプロ
セッサ３６４によって処理された。残留画素値を含むこ
れらの復号化マクロブロックは、半画素補間および動き
予測プロセッサ３１４’へ提供される。同時に、ステッ
プ２４０８に示されるように、マクロブロックデコーダ
は、マクロブロックレディ信号をプロセッサ３１４’に
提供する。この信号に応答して、プロセッサ３１４’
は、ステップ２４１０で、マクロブロック読み出し要求
をメモリサブシステムへ送信し、復号化残留画素値につ
いて参照マクロブロックを読み出す。これらの参照マク
ロブロックは、ステップ２４１２で提供される。
び２Ｂに示されるようなメモリサブシステム２１４の動
作を例示するタイミング図である。ステップ２４０２
で、復号化されたマクロブロックＣおよびＤが可変長デ
コーダ３１０によって、逆スキャンメモリ（図示せず）
へ提供される。逆スキャンプロセッサは、例えば逆量子
化器３６０の一部分であってもよい。逆スキャンプロセ
ッサは、画像の一部分の離散コサイン変換（ＤＣＴ）を
８×８ブロックのＤＣＴ係数へ変換するために使用され
たジグザグスキャン動作を逆転させる。ステップ２４０
４において、マクロブロックＣおよびＤが、逆スキャン
メモリによって逆量子化器３６０へ提供される。逆量子
化器によって提供されるマクロブロックは、ＤＣＴフィ
ルタ３６２へ適用され、そして次にＩＤＣＴプロセッサ
３６４へ適用される。ステップ２４０６で、マクロブロ
ックＢ（画像においてマクロブロックＣの前にある）お
よびマクロブロックＣは、ＶＬＤ３１０、逆量子化器３
６０、ＤＣＴ領域フィルタ３６２、およびＩＤＣＴプロ
セッサ３６４によって処理された。残留画素値を含むこ
れらの復号化マクロブロックは、半画素補間および動き
予測プロセッサ３１４’へ提供される。同時に、ステッ
プ２４０８に示されるように、マクロブロックデコーダ
は、マクロブロックレディ信号をプロセッサ３１４’に
提供する。この信号に応答して、プロセッサ３１４’
は、ステップ２４１０で、マクロブロック読み出し要求
をメモリサブシステムへ送信し、復号化残留画素値につ
いて参照マクロブロックを読み出す。これらの参照マク
ロブロックは、ステップ２４１２で提供される。
【０１３０】参照マクロブロックは、ＶＬＤ３１０によ
って動き補償プロセッサ３１４’へすでに提供された動
きベクトルに応答して予め取り出されたので、ステップ
２４１２に示されるようにレディ状態である。ステップ
２４１２に示されるように、これらの要求に応答して、
参照マクロブロックは、ステップ２４１２でフォーマッ
ト変換器によって提供される十分前に、メモリ２１２か
ら取り出される。ステップ２４１６で、メモリサブシス
テムの例は、動き補償処理を開始し得る動き補償プロセ
ッサ３１４’へ信号を送信する。同時に、ステップ２４
１８で、参照マクロブロックは、入力メモリ３１８によ
って提供される。ステップ２４２０は、プロセッサ３１
４’で半画素補間器によって処理されるような参照マク
ロブロックを示し、ステップ２４２２は、合計回路３６
６および下方サンプリングプロセッサ３６８によって処
理されメモリサブシステム例の出力メモリ３２０へ適用
されるような復号化マクロブロックＢおよびＣを示す。
ステップ２４２４は、出力メモリ３２０からメモリ２１
２へ書き込まれるマクロブロックＡ、Ｂ、およびＣを示
す。最後に、ステップ２４２６および２４２８は、ＶＬ
Ｄ３１０からのマクロブロックＣおよびＤについての動
きベクトルの受信、および復号化マクロブロックＡおよ
びＢを格納する間にマクロブロックＣおよびＤについて
の参照ブロックを取り出すためのメモリサブシステムに
おける処理を示す。
って動き補償プロセッサ３１４’へすでに提供された動
きベクトルに応答して予め取り出されたので、ステップ
２４１２に示されるようにレディ状態である。ステップ
２４１２に示されるように、これらの要求に応答して、
参照マクロブロックは、ステップ２４１２でフォーマッ
ト変換器によって提供される十分前に、メモリ２１２か
ら取り出される。ステップ２４１６で、メモリサブシス
テムの例は、動き補償処理を開始し得る動き補償プロセ
ッサ３１４’へ信号を送信する。同時に、ステップ２４
１８で、参照マクロブロックは、入力メモリ３１８によ
って提供される。ステップ２４２０は、プロセッサ３１
４’で半画素補間器によって処理されるような参照マク
ロブロックを示し、ステップ２４２２は、合計回路３６
６および下方サンプリングプロセッサ３６８によって処
理されメモリサブシステム例の出力メモリ３２０へ適用
されるような復号化マクロブロックＢおよびＣを示す。
ステップ２４２４は、出力メモリ３２０からメモリ２１
２へ書き込まれるマクロブロックＡ、Ｂ、およびＣを示
す。最後に、ステップ２４２６および２４２８は、ＶＬ
Ｄ３１０からのマクロブロックＣおよびＤについての動
きベクトルの受信、および復号化マクロブロックＡおよ
びＢを格納する間にマクロブロックＣおよびＤについて
の参照ブロックを取り出すためのメモリサブシステムに
おける処理を示す。
【０１３１】図２５は、２方向予測符号化画像を復号す
る際のメモリサブシステム例のタイミング特徴を例示す
る。ＡＴＳＣ仕様書に規定されるように、ピクチャは、
タイプＩ（イントラ符号化）、タイプＰ（前方向予測符
号化）、またはタイプＢ（２方向予測符号化）であり得
る。タイプＩおよびＰのピクチャは、他の予測符号化画
像を復号化するためにアンカー画像として使用され得
る。図７および９に示されるようなメモリシステム例
は、３つのフレームバッファ（６フィールドバッファ）
だけを含む。ＩおよびＰタイプのピクチャは、Ｐおよび
Ｂタイプピクチャを予測するために参照画像として使用
されるので、復号化された後、メモリに保持される。普
通の画像復号化において、Ｂピクチャの２つの連続する
フレームが出会い得る。この場合、デコーダは、第２の
Ｂピクチャを格納するために使用されるのと同じ対のフ
ィールドバッファから第１のＢピクチャを表示する。連
続するＢピクチャの処理は、復号化されるピクチャがプ
ログレッシブフォーマットであるが復号化画像がインタ
ーレースフォーマットで表示される場合、問題である。
る際のメモリサブシステム例のタイミング特徴を例示す
る。ＡＴＳＣ仕様書に規定されるように、ピクチャは、
タイプＩ（イントラ符号化）、タイプＰ（前方向予測符
号化）、またはタイプＢ（２方向予測符号化）であり得
る。タイプＩおよびＰのピクチャは、他の予測符号化画
像を復号化するためにアンカー画像として使用され得
る。図７および９に示されるようなメモリシステム例
は、３つのフレームバッファ（６フィールドバッファ）
だけを含む。ＩおよびＰタイプのピクチャは、Ｐおよび
Ｂタイプピクチャを予測するために参照画像として使用
されるので、復号化された後、メモリに保持される。普
通の画像復号化において、Ｂピクチャの２つの連続する
フレームが出会い得る。この場合、デコーダは、第２の
Ｂピクチャを格納するために使用されるのと同じ対のフ
ィールドバッファから第１のＢピクチャを表示する。連
続するＢピクチャの処理は、復号化されるピクチャがプ
ログレッシブフォーマットであるが復号化画像がインタ
ーレースフォーマットで表示される場合、問題である。
【０１３２】図２５は、フィールド０およびフィールド
１における画像を復号化しそして表示するためのタイミ
ング拘束条件を示すタイミング図である。フィールド０
の間に、復号化動作は、画素を表示される前に画像位置
に格納する。しかし、フィールド１の間に、復号化画像
のための画素位置が、表示されている画素位置の後の画
像位置に格納される。これは、画像処理に対する２つの
拘束条件を意味する：第１は、新しいピクチャの復号化
がディスプレイのフィールド１の始まりに整列されるこ
と、および第２は、復号化動作が垂直ブランキング間隔
の後まで開始できないことである。図２５に示されるよ
うに、これらの拘束条件が見られる場合、単一のバッフ
ァが、Ｂタイプの画像を復号および表示の両方を行うた
めに使用され得る。
１における画像を復号化しそして表示するためのタイミ
ング拘束条件を示すタイミング図である。フィールド０
の間に、復号化動作は、画素を表示される前に画像位置
に格納する。しかし、フィールド１の間に、復号化画像
のための画素位置が、表示されている画素位置の後の画
像位置に格納される。これは、画像処理に対する２つの
拘束条件を意味する：第１は、新しいピクチャの復号化
がディスプレイのフィールド１の始まりに整列されるこ
と、および第２は、復号化動作が垂直ブランキング間隔
の後まで開始できないことである。図２５に示されるよ
うに、これらの拘束条件が見られる場合、単一のバッフ
ァが、Ｂタイプの画像を復号および表示の両方を行うた
めに使用され得る。
【０１３３】本発明は、実施態様例の点で説明された
が、添付の請求項の範囲内で変更を伴いつつ上記に概略
されるように実施され得ると考えられる。
が、添付の請求項の範囲内で変更を伴いつつ上記に概略
されるように実施され得ると考えられる。
【０１３４】
【発明の効果】本発明によれば、特に輝度情報およびク
ロミナンス情報を含む多要素画像データについて、ＭＰ
ＥＧデコーダが、メモリ内の処理対象である画像ブロッ
クよりも大きいブロックに含まれる画像データに迅速に
アクセスすることが可能なビデオメモリシステムが提供
される。
ロミナンス情報を含む多要素画像データについて、ＭＰ
ＥＧデコーダが、メモリ内の処理対象である画像ブロッ
クよりも大きいブロックに含まれる画像データに迅速に
アクセスすることが可能なビデオメモリシステムが提供
される。
【図１Ａ】例示的な、デコードされたＭＰＥＧ画像の図
である（従来技術）。
である（従来技術）。
【図１Ｂ】ＭＰＥＧマクロブロックの構造を示した図で
ある（従来技術）。
ある（従来技術）。
【図１Ｃ】デコードされた画像がＭＰＥＧデコーダによ
って提供される順序を示す、データストリーム図である
（従来技術）。
って提供される順序を示す、データストリーム図である
（従来技術）。
【図１Ｄ】画素の、整合するブロックから規定される、
画素の、非整合のブロックの抽出を示すイメージ図であ
る。
画素の、非整合のブロックの抽出を示すイメージ図であ
る。
【図１Ｅ】画素の、整合するピクセルのブロックから規
定される、画素の、補間ブロックの抽出を示すイメージ
図である。
定される、画素の、補間ブロックの抽出を示すイメージ
図である。
【図２Ａ】本発明による多画像メモリおよびメモリサブ
システムを含む、画像処理装置のブロック図である。
システムを含む、画像処理装置のブロック図である。
【図２Ｂ】図２Ａに示される画像処理装置での使用に適
する、例示的なメモリサブシステムのブロック図であ
る。
する、例示的なメモリサブシステムのブロック図であ
る。
【図２Ｃ】図２Ａに示される画像処理装置での使用に適
する、多画像メモリのブロック図である。
する、多画像メモリのブロック図である。
【図３Ａ】本発明の実施態様を含むＭＰＥＧデコーダの
ブロック図である。
ブロック図である。
【図３Ｂ】画像のダウン変換機能を含む別のＭＰＥＧデ
コーダのブロック図である。
コーダのブロック図である。
【図４】図２Ｂに示される出力メモリバッファに対す
る、例示的なメモリ配分スキームを示す、メモリバッフ
ァ図である。
る、例示的なメモリ配分スキームを示す、メモリバッフ
ァ図である。
【図５Ａ】図２Ｂに示される入力メモリバッファに対す
る、例示的なメモリ配分スキームを示す、メモリバッフ
ァ図である。
る、例示的なメモリ配分スキームを示す、メモリバッフ
ァ図である。
【図５Ｂ】図２Ｂに示される入力メモリバッファに対す
る、例示的なメモリ配分スキームを示す、メモリバッフ
ァ図である。
る、例示的なメモリ配分スキームを示す、メモリバッフ
ァ図である。
【図５Ｃ】図２Ｂに示される入力メモリバッファに対す
る、例示的なメモリ配分スキームを示す、メモリバッフ
ァ図である。
る、例示的なメモリ配分スキームを示す、メモリバッフ
ァ図である。
【図６Ａ】図２Ｃに示される多画像メモリから基準半マ
クロブロックを取り出す工程を示すために有用な、メモ
リ図である。
クロブロックを取り出す工程を示すために有用な、メモ
リ図である。
【図６Ｂ】図２Ｃに示される多画像メモリから基準半マ
クロブロックを取り出す工程を示すために有用な、メモ
リレイアウト図である。
クロブロックを取り出す工程を示すために有用な、メモ
リレイアウト図である。
【図６Ｃ】図２Ｃに示される多画像メモリから、基準半
マクロブロックを取り出す工程を示すために、図６Ａお
よび６Ｂと共に有用な、タイミング図である。
マクロブロックを取り出す工程を示すために、図６Ａお
よび６Ｂと共に有用な、タイミング図である。
【図７】図２Ｃに示されるメモリに対する例示的な多画
像メモリ配分スキームを示す、メモリレイアウト図であ
る。
像メモリ配分スキームを示す、メモリレイアウト図であ
る。
【図８】図２Ｃに示されるメモリにおける１つのチャネ
ルの構造を示す、メモリ構造図である。
ルの構造を示す、メモリ構造図である。
【図９】図２Ｃに示されるメモリに対する別の多画像メ
モリ配分スキームを示す、メモリレイアウト図である。
モリ配分スキームを示す、メモリレイアウト図である。
【図１０】画像画素の、デコードされたマクロブロック
が、図２Ｃに示されるメモリ内に記憶される処理を示す
ために有用な、メモリアドレス図である。
が、図２Ｃに示されるメモリ内に記憶される処理を示す
ために有用な、メモリアドレス図である。
【図１１】全画像フレームが、図２Ｃに示されるメモリ
内に記憶される処理を示すために有用な、メモリレイア
ウト図である。
内に記憶される処理を示すために有用な、メモリレイア
ウト図である。
【図１２Ａ】図１１に示される、画像フレームの、図２
Ｃに示されるメモリのメモリ行内へのマッピングを示す
ために有用な、メモリレイアウト図である。
Ｃに示されるメモリのメモリ行内へのマッピングを示す
ために有用な、メモリレイアウト図である。
【図１２Ｂ】図１１に示される、画像フレームの、図２
Ｃに示されるメモリのメモリ行内へのマッピングを示す
ために有用な、メモリレイアウト図である。
Ｃに示されるメモリのメモリ行内へのマッピングを示す
ために有用な、メモリレイアウト図である。
【図１３Ａ】図２Ｃに示されるメモリのチャネルにおけ
る、マクロブロックデータの配分を示すために有用な、
データフロー図である。
る、マクロブロックデータの配分を示すために有用な、
データフロー図である。
【図１３Ｂ】異なるチャネルにおいて配分される、図１
３Ａの画像データを示す、メモリマップ図である。
３Ａの画像データを示す、メモリマップ図である。
【図１４】図３Ｂに示されるダウンサンプリングプロセ
ッサによって実行されるサブサンプリング処理を示すた
めに有用な、マクロブロック変換図である。
ッサによって実行されるサブサンプリング処理を示すた
めに有用な、マクロブロック変換図である。
【図１５】図３Ｂに示されるダウンサンプリングプロセ
ッサによって実行されるサブサンプリング処理を示すた
めに有用な、マクロブロック変換図である。
ッサによって実行されるサブサンプリング処理を示すた
めに有用な、マクロブロック変換図である。
【図１６】図２Ｂに示されるアドレス生成器の動作を示
すために有用な、アドレスマッピング図である。
すために有用な、アドレスマッピング図である。
【図１７】図２Ｂに示されるアドレス生成器の動作を示
すために有用な、アドレスマッピング図である。
すために有用な、アドレスマッピング図である。
【図１８Ａ】メモリ行およびメモリバンク境界にわたっ
て分散される基準マクロブロックを取り出す処理を示す
ために有用な、メモリレイアウト図である。
て分散される基準マクロブロックを取り出す処理を示す
ために有用な、メモリレイアウト図である。
【図１８Ｂ】メモリ行およびメモリバンク境界にわたっ
て分散される基準マクロブロックを取り出す処理を示す
ために有用な、メモリレイアウト図である。
て分散される基準マクロブロックを取り出す処理を示す
ために有用な、メモリレイアウト図である。
【図１９Ａ】図２Ｃに示されるメモリから基準マクロブ
ロックを取り出すための異なる段階を示すために有用
な、メモリ配列図である。
ロックを取り出すための異なる段階を示すために有用
な、メモリ配列図である。
【図１９Ｂ】図２Ｃに示されるメモリから基準マクロブ
ロックを取り出すための異なる段階を示すために有用
な、メモリ配列図である。
ロックを取り出すための異なる段階を示すために有用
な、メモリ配列図である。
【図２０Ａ】図１９Ａおよび１９Ｂに示される６つの段
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
【図２０Ｂ】図１９Ａおよび１９Ｂに示される６つの段
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
【図２０Ｃ】図１９Ａおよび１９Ｂに示される６つの段
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
【図２０Ｄ】図１９Ａおよび１９Ｂに示される６つの段
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
【図２０Ｅ】図１９Ａおよび１９Ｂに示される６つの段
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
【図２０Ｆ】図１９Ａおよび１９Ｂに示される６つの段
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
【図２１Ａ】図１９Ａおよび１９Ｂに示される６つの段
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
【図２１Ｂ】図１９Ａおよび１９Ｂに示される６つの段
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
【図２１Ｃ】図１９Ａおよび１９Ｂに示される６つの段
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
【図２１Ｄ】図１９Ａおよび１９Ｂに示される６つの段
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
【図２１Ｅ】図１９Ａおよび１９Ｂに示される６つの段
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
【図２１Ｆ】図１９Ａおよび１９Ｂに示される６つの段
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
階それぞれに対して所望の基準半マクロブロックを抜き
出すための、多画像メモリから取り出された画像データ
の処理を示すために有用な、メモリバッファ図である。
【図２２】表示目的にデータを取り出すために用いられ
る、図２Ｂに示されるメモリサブシステムの構成要素
の、機能ブロック図である。
る、図２Ｂに示されるメモリサブシステムの構成要素
の、機能ブロック図である。
【図２３】図２２に示される回路の動作を示すために有
用な、タイミング図である。
用な、タイミング図である。
【図２４】画像マクロブロックをデコードする際の、メ
モリおよびメモリサブシステムの動作を示すために有用
な、タイミング図である。
モリおよびメモリサブシステムの動作を示すために有用
な、タイミング図である。
【図２５】連続するビデオ画像をデコードし、表示する
ための、１つのフレームバッファの使用を示すために有
用な、タイミング図である。
ための、１つのフレームバッファの使用を示すために有
用な、タイミング図である。
２１０ マイクロプロセッサ ２１２ 外部ＤＲＡＭ ２１４ メモリサブシステム ２１６ マクロブロックデコーダ ２１８ 画像プロセッサ ２２０ ディスプレイ ２２２，２３２ コントローラ及びデータインタフェー
ス ２２４，２３４ メモリ ２５０ ＲＤＲＡＭコントローラ ２５２ ＲＤＲＡＭマイクロＯＰ ２５４ 出力メモリ読み出し制御 ２５５ ＲＡＣインタフェース ２５６ ＲＤＲＡＭアドレス発生器 ２５８ 入力メモリ書き込み制御 ２６０ 全体コントローラ ２６２ 復号化調整器 ２６４ ＭＢＬＫインターバルタイマ ２６６ マイクロＯＰスケジューラ ２７０ ブロック移動 ３０８ パーサ ３１０ ＶＬＤプロセッサ ３１２ 逆量子化及びＩＤＣＴプロセッサ ３１４ 半画素補間及び動き予測プロセッサ ３１６ 出力インタフェース ３１８ ＲＡＣ入力メモリ ３２０ ＲＡＣ出力メモリ
ス ２２４，２３４ メモリ ２５０ ＲＤＲＡＭコントローラ ２５２ ＲＤＲＡＭマイクロＯＰ ２５４ 出力メモリ読み出し制御 ２５５ ＲＡＣインタフェース ２５６ ＲＤＲＡＭアドレス発生器 ２５８ 入力メモリ書き込み制御 ２６０ 全体コントローラ ２６２ 復号化調整器 ２６４ ＭＢＬＫインターバルタイマ ２６６ マイクロＯＰスケジューラ ２７０ ブロック移動 ３０８ パーサ ３１０ ＶＬＤプロセッサ ３１２ 逆量子化及びＩＤＣＴプロセッサ ３１４ 半画素補間及び動き予測プロセッサ ３１６ 出力インタフェース ３１８ ＲＡＣ入力メモリ ３２０ ＲＡＣ出力メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドワード ブロス アメリカ合衆国 ペンシルバニア 19406, キング オブ プルーシア， ブッシュ ストリート 1167 (72)発明者 ジェレルド ペアーソン アメリカ合衆国 ニュージャージー 08083， ソマーデイル， マクマイケル アベニュー 37 (72)発明者 マイケル イアキント アメリカ合衆国 ペンシルバニア 19044, ホーシャム， ノッティンガム レーン 18
Claims (10)
- 【請求項１】 第１および第２のインターレースフィー
ルドを含むフレームからなるビデオ画像データを格納す
るためのビデオメモリシステムであって、 キャッシュ、第１および第２バンク、各バンクのための
アドレス指定論理を含み、該第１および第２バンクの各
々がそれぞれの第１および第２アドレス値によって同時
にアドレス指定され、第１アドレス値に対応するアドレ
ス指定されたデータが第１間隔の間に該キャッシュへ転
送され、該第１間隔の直後に続いて第２アドレス値に対
応するアドレス指定されたデータが第２間隔の間に該キ
ャッシュへ転送される、メモリデバイスと、 該第１および第２メモリバンクの１つにフレームの第１
フィールドを表すデータを割り当て、そして該第１およ
び第２メモリバンクの他方に該フレームの第２フィール
ドを表すデータを割り当てるための手段を含む、アドレ
ス生成器とを包含するビデオメモリシステム。 - 【請求項２】 前記ビデオ画像データがマクロブロック
単位で提供され、各マクロブロックが別個の輝度および
クロミナンス成分を含み、 該ビデオメモリシステムが、第１メモリデバイスおよび
第２メモリデバイスがそれぞれ異なるメモリチャネルを
規定するように構成される、さらなるメモリデバイスを
さらに含み、 前記アドレス生成器が、 該第１および第２メモリデバイスに対しそれぞれのアド
レス値を生成し、該ビデオシステムに該メモリデバイス
のそれぞれ異なる１つにおいて第１マクロブロックのそ
れぞれの画像成分を表すデータを格納させる手段と、 該第１マクロブロックの画像成分が格納される該メモリ
デバイスに対し、該メモリデバイスを第２マクロブロッ
クのそれぞれの画像成分が格納されるように変更する手
段とを含む、 請求項１に記載のビデオメモリシステム。 - 【請求項３】 第１および第２成分を有するビデオ画像
データのフレームを格納するためのビデオメモリシステ
ムであって、 第１および第２部分を有し、該第１および第２部分の各
々が該第１および第２画像成分を表すインターリーブさ
れたデータを含む、メモリデバイスと、 該第１部分中の該第１メモリ成分をアドレス指定する第
１アドレス値を提供する、第１アドレス生成器と、 該第１アドレス生成器によって該第１アドレス値が提供
されるのと同時に、該第２部分中の該第１メモリ成分を
アドレス指定する第２アドレス値を提供する、第２アド
レス生成器と、 該第１メモリ成分を取り出すために該第１および第２ア
ドレス値を該メモリデバイスへ交互に適用する、メモリ
アクセス論理とを包含するビデオメモリシステム。 - 【請求項４】 前記ビデオ画像データが半マクロブロッ
ク単位で前記メモリデバイスに格納され、各半マクロブ
ロックが輝度成分およびクロミナンス成分を含み、該メ
モリデバイスが複数のメモリ行で区分けされ、 前記第１アドレス生成器が該複数のメモリ行の第１行に
対して前記第１アドレス値を生成し、 前記第２アドレス生成器が該複数のメモリ行の第２行に
対して前記第２アドレス値を生成する、 請求項３に記載のビデオメモリシステム。 - 【請求項５】 前記第１および第２アドレス生成器なら
びに前記メモリアクセス論理に結合されるコントローラ
をさらに含み、該コントローラが第１時間間隔の間に該
第１および第２アドレス生成器を制御し、該第１時間間
隔の間に前記第１および第２部分中の前記ビデオ画像デ
ータのそれぞれの第１成分をアドレス指定し、第２時間
間隔の間に該第１および第２部分中の該ビデオ画像デー
タのそれぞれの第２成分をアドレス指定する、 請求項４に記載のビデオメモリシステム。 - 【請求項６】 前記メモリシステムが第１および第２チ
ャネルを含み、各チャネルが前記複数の部分のそれぞれ
の部分を含み、前記第１および第２成分の対応する成分
が該第１および第２チャネルの対応する部分に格納され
そして該第２チャネルの部分中の該第２成分のアドレス
が該第１チャネルの部分中の該第１成分のアドレスから
所定値だけオフセットされるように、該記第１および第
２成分が各チャネル中で部分の間でインターリーブさ
れ、 前記第１および第２アドレス生成器がそれぞれ第１およ
び第２アドレス値を生成し、該第２アドレス値が該第１
アドレス値から生成され、 前記メモリアクセス論理が、該第１アドレス生成器によ
って生成された該第１アドレス値または該第２アドレス
値、および該第２アドレス生成器によって生成された該
第２アドレス値または該第１アドレス値を選択的に適用
し、前記ビデオデータの該第１および第２成分をアクセ
スする、 請求項５に記載のビデオメモリシステム。 - 【請求項７】 第１表示特性を有する第１ディスプレイ
デバイス上の表示のために、メモリからの画像を表す画
像データを提供するための第１データインターフェース
と、 該第１表示特性と異なる第２表示特性を有する第２ディ
スプレイデバイス上の表示のために、該メモリからの該
画像を表す画像データを提供するための第２データイン
ターフェースと、 該第１データインターフェースに対して該画像のアドレ
ス指定するために該メモリ中のアドレスを提供するよう
に前記第１アドレス生成器の条件設定を行い、該第２デ
ータインターフェースに対して該画像データをアドレス
指定するために該メモリ中のアドレスを同時に提供する
ように該第２アドレス生成器の条件制定を行うための、
前記第１および第２アドレス生成器に結合される、表示
コントローラとをさらに含む、請求項３に記載のビデオ
メモリシステム。 - 【請求項８】 前記ビデオ画像データのフレームが第１
および第２数の画像画素をそれぞれ第１および第２動作
モードにおいて有し、 前記第１および第２データインターフェースそれぞれに
対する画像データを受信するための、第１および第２メ
モリバッファ領域を有する、メモリバッファと、 該第１および第２メモリバッファ領域を単一のメモリバ
ッファ領域へ組み合わせるため、および該ビデオメモリ
システムが前記第１モードから前記第２モードへ切り換
えられる場合に該第２データインターフェースを使用不
可にするための手段とをさらに含む、請求項７に記載の
ビデオメモリシステム。 - 【請求項９】 第１および第２の成分を含むフレームか
らなるビデオ画像データを格納するためのビデオメモリ
システムであって、 １フレームの該ビデオ画像データを格納するための十分
な数のセルを有する、メモリデバイスと、 第１データ速度で該ビデオ画像データを転送するために
該メモリ中の該ビデオ画像データをアドレス指定するア
ドレス値を提供する、アドレス生成器と、 第１、第２、および第３バッファ領域を有し、該アドレ
ス生成器によってアドレス指定された該ビデオ画像デー
タを受信するために該メモリに結合される、バッファメ
モリと、 表示画像データを該第１データ速度で第１、第２、およ
び第３バッファ領域のすべてに格納するため、および該
第１および第２バッファ領域中のすべてのデータがアク
セスされるまで該第１データ速度より大きい第２データ
速度で該第１および第２バッファ領域からデータを取り
だし、次に第１データ速度で該第１、第２、および第３
データ領域の交互に１つからデータを取り出すために、
該バッファメモリおよび該アドレス生成器に結合され
る、表示コントローラとを包含するビデオメモリシステ
ム。 - 【請求項１０】 ランダムアクセスメモリデバイスと、 該ランダムアクセスメモリデバイスに結合される、メモ
リ書き込みバッファと、 該ランダムアクセスメモリデバイスに結合される、メモ
リ読み出しバッファと、 該メモリ書き込みバッファに結合され、符号化画像デー
タポート、復号化画像データポート、およびマイクロプ
ロセッサポートを有し、符号化画像データバッファ、復
号化画像データバッファ、およびマイクロプロセッサバ
ッファを形成するために該メモリ書き込みバッファを区
切る、メモリ書き込みコントローラと、 該メモリ読み出しバッファに結合され、符号化画像デー
タポート、参照画像データポート、表示画像データポー
ト、およびマイクロプロセッサポートを有し、符号化画
像データバッファ、参照画像データバッファ、表示画像
データバッファ、およびマイクロプロセッサバッファを
形成するために該メモリ読み出しバッファを区切る、メ
モリ読み出しコントローラと、 該メモリ書き込みコントローラおよび該メモリ読み出し
コントローラからの要求を受信するために結合され、転
送されるデータについて使用される該メモリ読み出しバ
ッファまたは該メモリ書き込みバッファの区分に対応す
る優先値に応答して、該メモリ読み出しバッファと該ラ
ンダムアクセスメモリとの間、および該メモリ読み出し
バッファと該ランダムアクセスメモリとの間で選択的に
データを転送するための優先手段を含む、総合コントロ
ーラとを含むビデオメモリシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/087,225 US6301299B1 (en) | 1994-10-28 | 1998-05-28 | Memory controller for an ATSC video decoder |
| US09/087.225 | 1998-05-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000115806A true JP2000115806A (ja) | 2000-04-21 |
Family
ID=22203867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11140811A Pending JP2000115806A (ja) | 1998-05-28 | 1999-05-20 | ビデオメモリシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6301299B1 (ja) |
| EP (1) | EP0961500A3 (ja) |
| JP (1) | JP2000115806A (ja) |
| KR (1) | KR100668995B1 (ja) |
| CN (1) | CN1175356C (ja) |
| CA (1) | CA2261434A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008136178A1 (ja) * | 2007-04-26 | 2008-11-13 | Panasonic Corporation | 動き検出装置、動き検出方法、及び動き検出プログラム |
| US8279942B2 (en) | 2006-04-27 | 2012-10-02 | Sony Corporation | Image data processing apparatus, image data processing method, program for image data processing method, and recording medium recording program for image data processing method |
Families Citing this family (65)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765625B1 (en) * | 1998-03-09 | 2004-07-20 | Divio, Inc. | Method and apparatus for bit-shuffling video data |
| US6587158B1 (en) * | 1998-07-23 | 2003-07-01 | Dvdo, Inc. | Method and apparatus for reducing on-chip memory in vertical video processing |
| DE69936280T2 (de) * | 1998-08-20 | 2008-02-07 | Victor Company of Japan, Ltd., Yokohama | Vorrichtung und Verfahren zur Bildkompression |
| US6795438B1 (en) * | 1998-10-28 | 2004-09-21 | Intel Corporation | Method and apparatus for extending point-to-point/asynchronous transfer mode services to client computer systems |
| US6768774B1 (en) | 1998-11-09 | 2004-07-27 | Broadcom Corporation | Video and graphics system with video scaling |
| US6661422B1 (en) * | 1998-11-09 | 2003-12-09 | Broadcom Corporation | Video and graphics system with MPEG specific data transfer commands |
| US6700588B1 (en) | 1998-11-09 | 2004-03-02 | Broadcom Corporation | Apparatus and method for blending graphics and video surfaces |
| US7982740B2 (en) | 1998-11-09 | 2011-07-19 | Broadcom Corporation | Low resolution graphics mode support using window descriptors |
| EP1091590A4 (en) * | 1999-03-23 | 2005-12-07 | Sanyo Electric Co | video encoder |
| US6628838B1 (en) * | 1999-05-13 | 2003-09-30 | Sony Corporation | Picture decoding apparatus, picture decoding method and recording medium for storing the picture decoding method |
| US6313813B1 (en) * | 1999-10-21 | 2001-11-06 | Sony Corporation | Single horizontal scan range CRT monitor |
| US6975324B1 (en) * | 1999-11-09 | 2005-12-13 | Broadcom Corporation | Video and graphics system with a video transport processor |
| US6836273B1 (en) * | 1999-11-11 | 2004-12-28 | Matsushita Electric Industrial Co., Ltd. | Memory management method, image coding method, image decoding method, image display method, memory management apparatus, and memory management program storage medium |
| WO2001082630A1 (en) * | 2000-04-21 | 2001-11-01 | Matsushita Electric Industrial Co., Ltd. | Pixel calculating device |
| CN1168318C (zh) * | 2000-08-16 | 2004-09-22 | 凌阳科技股份有限公司 | 具有高效率存储器存取能力的视讯解压缩*** |
| US7092035B1 (en) * | 2001-07-09 | 2006-08-15 | Lsi Logic Corporation | Block move engine with scaling and/or filtering for video or graphics |
| US7016418B2 (en) * | 2001-08-07 | 2006-03-21 | Ati Technologies, Inc. | Tiled memory configuration for mapping video data and method thereof |
| US6938133B2 (en) * | 2001-09-28 | 2005-08-30 | Hewlett-Packard Development Company, L.P. | Memory latency and bandwidth optimizations |
| US7236177B2 (en) * | 2001-12-04 | 2007-06-26 | Qualcomm Incorporated | Processing digital video data |
| CN1309257C (zh) * | 2001-12-13 | 2007-04-04 | 联发科技股份有限公司 | 视讯解码的存储器存取方法 |
| US6999091B2 (en) * | 2001-12-28 | 2006-02-14 | Intel Corporation | Dual memory channel interleaving for graphics and video |
| US7006572B2 (en) * | 2002-05-09 | 2006-02-28 | Mitsubishi Electric Research Labs, Inc. | Method and apparatus for decoding video bitstreams to reduced spatial resolutions |
| EP1383339A1 (en) * | 2002-07-15 | 2004-01-21 | Matsushita Electric Industrial Co., Ltd. | Memory management method for video sequence motion estimation and compensation |
| US7041058B2 (en) * | 2002-08-29 | 2006-05-09 | Siemens Medical Solutions Usa, Inc. | Medical diagnostic imaging system and method for efficient access of data |
| US7212676B2 (en) | 2002-12-30 | 2007-05-01 | Intel Corporation | Match MSB digital image compression |
| US20040228401A1 (en) * | 2003-05-12 | 2004-11-18 | Chen Sherman (Xuemin) | Method and system for protecting image data in frame buffers of video compression systems |
| US8428349B2 (en) | 2003-05-21 | 2013-04-23 | Broadcom Corporation | Method and apparatus for DRAM 2D video word formatting |
| US20040258160A1 (en) * | 2003-06-20 | 2004-12-23 | Sandeep Bhatia | System, method, and apparatus for decoupling video decoder and display engine |
| US20050036555A1 (en) * | 2003-08-13 | 2005-02-17 | Lakshmanan Ramakrishnan | Automatic direct memory access engine |
| US7526024B2 (en) * | 2003-08-15 | 2009-04-28 | Broadcom Corporation | Storing macroblocks for concatenated frames |
| CN100411436C (zh) * | 2003-08-18 | 2008-08-13 | 联发科技股份有限公司 | 存储已解码宏块运动向量的存储器使用方法 |
| JP4606828B2 (ja) * | 2003-09-25 | 2011-01-05 | 富士フイルム株式会社 | 特定シーンの画像を選別する装置、プログラムおよびプログラムを記録した記録媒体 |
| US8063916B2 (en) | 2003-10-22 | 2011-11-22 | Broadcom Corporation | Graphics layer reduction for video composition |
| US7400683B2 (en) * | 2003-11-18 | 2008-07-15 | Lsi Corporation | Device with virtual tilized image memory |
| KR100668302B1 (ko) | 2004-07-28 | 2007-01-12 | 삼성전자주식회사 | 비디오 디코더/엔코더에서의 메모리 맵핑 장치 및 그 방법 |
| JP4476065B2 (ja) * | 2004-07-29 | 2010-06-09 | 富士通マイクロエレクトロニクス株式会社 | 画像処理システム |
| KR101104828B1 (ko) * | 2004-12-09 | 2012-01-16 | 삼성전자주식회사 | 움직임 벡터 연산 장치 및 그 방법 |
| KR100695141B1 (ko) | 2005-02-15 | 2007-03-14 | 삼성전자주식회사 | 영상처리시스템에 있어서 메모리 억세스장치 및 방법, 데이터 기록장치 및 방법과 데이터 독출장치 및 방법 |
| US7885338B1 (en) * | 2005-04-25 | 2011-02-08 | Apple Inc. | Decoding interdependent frames of a video for display |
| US7512752B2 (en) * | 2005-05-31 | 2009-03-31 | Broadcom Corporation | Systems, methods, and apparatus for pixel fetch request interface |
| KR100779173B1 (ko) * | 2005-07-20 | 2007-11-26 | 한국전자통신연구원 | 폴리페이즈 다운 샘플링기반 리던던트 슬라이스 코딩 방법및 그 방법을 이용하는 코덱 |
| US7868898B2 (en) * | 2005-08-23 | 2011-01-11 | Seiko Epson Corporation | Methods and apparatus for efficiently accessing reduced color-resolution image data |
| WO2008010146A2 (en) * | 2006-07-14 | 2008-01-24 | Nxp B.V. | Dual interface memory arrangement and method |
| US7463267B2 (en) | 2006-10-26 | 2008-12-09 | Lsi Corporation | System for interleaved storage of video data |
| FR2925189A1 (fr) * | 2007-12-14 | 2009-06-19 | Thomson Licensing Sas | Dispositif et procede de gestion de memoire |
| WO2009096959A1 (en) * | 2008-01-30 | 2009-08-06 | Hewlett-Packard Development Company, L.P. | A method for streaming video data |
| US8923385B2 (en) * | 2008-05-01 | 2014-12-30 | Nvidia Corporation | Rewind-enabled hardware encoder |
| US20100053181A1 (en) * | 2008-08-31 | 2010-03-04 | Raza Microelectronics, Inc. | Method and device of processing video |
| WO2010041472A1 (ja) * | 2008-10-10 | 2010-04-15 | パナソニック株式会社 | 画像復号化装置および画像復号化方法 |
| EP2357825A4 (en) * | 2008-12-08 | 2012-06-20 | Panasonic Corp | APPARATUS AND METHOD FOR IMAGE DECODING |
| JP4840440B2 (ja) * | 2008-12-24 | 2011-12-21 | ソニー株式会社 | 画像処理装置およびその方法、並びにプログラム |
| US20110194606A1 (en) * | 2010-02-09 | 2011-08-11 | Cheng-Yu Hsieh | Memory management method and related memory apparatus |
| US9319880B2 (en) * | 2010-09-15 | 2016-04-19 | Intel Corporation | Reformatting data to decrease bandwidth between a video encoder and a buffer |
| CN101996142B (zh) * | 2010-11-17 | 2013-01-02 | 北京炬力北方微电子有限公司 | 一种访问存储器的方法及装置 |
| WO2012092841A1 (en) | 2011-01-03 | 2012-07-12 | Mediatek Inc. | Method of filter-unit based in-loop filtering |
| CN102665080B (zh) * | 2012-05-08 | 2015-05-13 | 开曼群岛威睿电通股份有限公司 | 用于移动补偿的电子装置及移动补偿方法 |
| US10085016B1 (en) | 2013-01-18 | 2018-09-25 | Ovics | Video prediction cache indexing systems and methods |
| CN104754409A (zh) * | 2013-12-27 | 2015-07-01 | 联芯科技有限公司 | 应用于Android平台的多媒体视频播放***及方法 |
| US9749642B2 (en) | 2014-01-08 | 2017-08-29 | Microsoft Technology Licensing, Llc | Selection of motion vector precision |
| US9774881B2 (en) * | 2014-01-08 | 2017-09-26 | Microsoft Technology Licensing, Llc | Representing motion vectors in an encoded bitstream |
| US9805696B2 (en) * | 2015-10-22 | 2017-10-31 | Renesas Electronics America | Synchronized image expansion |
| US10056132B1 (en) * | 2016-02-16 | 2018-08-21 | Seagate Technology Llc | Assignable registers on a preamp chip |
| TWI729658B (zh) * | 2019-12-31 | 2021-06-01 | 致茂電子股份有限公司 | 影像顯示系統與方法 |
| US10884829B1 (en) * | 2020-05-05 | 2021-01-05 | Innovium, Inc. | Shared buffer memory architecture |
| US11522817B1 (en) | 2021-01-04 | 2022-12-06 | Innovium, Inc. | Spatial dispersion buffer |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618785A (ja) * | 1984-06-21 | 1986-01-16 | Fujitsu Ltd | 記憶装置アクセス制御方式 |
| KR910001448A (ko) * | 1989-06-30 | 1991-01-30 | 로레인 제이. 프란시스 | 광개시제로서 이온성 염료 반응성 반대이온 복합체 및 오늄염을 함유하는 양이온적으로 개시되는 조성물 및 이를 사용하는 감광성 물질 |
| US5594813A (en) * | 1992-02-19 | 1997-01-14 | Integrated Information Technology, Inc. | Programmable architecture and methods for motion estimation |
| KR0122741B1 (ko) * | 1992-09-23 | 1997-11-17 | 배순훈 | 병렬 구조를 갖는 기억 장치 |
| JP3381077B2 (ja) * | 1992-12-04 | 2003-02-24 | ソニー株式会社 | 動画像復号装置 |
| WO1995015528A1 (en) | 1993-11-30 | 1995-06-08 | Vlsi Technology, Inc. | A reallocatable memory subsystem enabling transparent transfer of memory function during upgrade |
| TW377935U (en) * | 1994-08-10 | 1999-12-21 | Gen Instrument Corp | Dram mapping for a digital video decompression processor |
| US5442588A (en) * | 1994-08-16 | 1995-08-15 | Cirrus Logic, Inc. | Circuits and methods for refreshing a dual bank memory |
| US5920352A (en) | 1994-10-28 | 1999-07-06 | Matsushita Electric Industrial Co., Ltd. | Image memory storage system and method for a block oriented image processing system |
| JP3489228B2 (ja) * | 1994-12-13 | 2004-01-19 | ソニー株式会社 | 画像記憶装置 |
| US5596376A (en) | 1995-02-16 | 1997-01-21 | C-Cube Microsystems, Inc. | Structure and method for a multistandard video encoder including an addressing scheme supporting two banks of memory |
| KR100237869B1 (ko) * | 1996-12-31 | 2000-01-15 | 이계철 | 비디오 인코더의 프레임 메모리 모듈 |
| DE69836786T2 (de) | 1997-10-03 | 2007-04-26 | Matsushita Electric Industrial Co., Ltd., Kadoma | Speicherschnittstellenvorrichtung und Vorrichtung zur Speicheradressengeneration |
| KR100248085B1 (ko) * | 1998-02-26 | 2000-03-15 | 이계철 | 영상 관련 데이터를 저장하기 위한 메모리 맵 구조를 가지는 에스디램 |
| KR100828238B1 (ko) * | 2006-12-08 | 2008-05-07 | 엘에스전선 주식회사 | 이방 도전성 필름 |
-
1998
- 1998-05-28 US US09/087,225 patent/US6301299B1/en not_active Expired - Fee Related
-
1999
- 1999-02-09 CA CA002261434A patent/CA2261434A1/en not_active Abandoned
- 1999-05-20 JP JP11140811A patent/JP2000115806A/ja active Pending
- 1999-05-20 EP EP99109211A patent/EP0961500A3/en not_active Withdrawn
- 1999-05-27 KR KR1019990019162A patent/KR100668995B1/ko not_active IP Right Cessation
- 1999-05-28 CN CNB991071220A patent/CN1175356C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8279942B2 (en) | 2006-04-27 | 2012-10-02 | Sony Corporation | Image data processing apparatus, image data processing method, program for image data processing method, and recording medium recording program for image data processing method |
| WO2008136178A1 (ja) * | 2007-04-26 | 2008-11-13 | Panasonic Corporation | 動き検出装置、動き検出方法、及び動き検出プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1175356C (zh) | 2004-11-10 |
| CN1253453A (zh) | 2000-05-17 |
| US6301299B1 (en) | 2001-10-09 |
| EP0961500A2 (en) | 1999-12-01 |
| KR20000005720A (ko) | 2000-01-25 |
| KR100668995B1 (ko) | 2007-01-16 |
| CA2261434A1 (en) | 1999-11-28 |
| EP0961500A3 (en) | 2001-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6301299B1 (en) | Memory controller for an ATSC video decoder | |
| US5920352A (en) | Image memory storage system and method for a block oriented image processing system | |
| JP4346114B2 (ja) | 複数の標準的な出力信号を提供するｍｐｅｇデコーダ | |
| JP3623980B2 (ja) | 圧縮されたフレームの復号方法及び装置 | |
| US6996174B2 (en) | MPEG video decoder with integrated scaling and display functions | |
| JP3943129B2 (ja) | ３：２のプルダウンで映像をデコードしそして表示するメモリ利用法 | |
| US5990958A (en) | Apparatus and method for MPEG video decompression | |
| US5623311A (en) | MPEG video decoder having a high bandwidth memory | |
| US5701160A (en) | Image encoding and decoding apparatus | |
| EP0710033A2 (en) | MPEG video decoder having a high bandwidth memory | |
| US6442206B1 (en) | Anti-flicker logic for MPEG video decoder with integrated scaling and display functions | |
| WO1998041012A9 (en) | Mpeg decoder providing multiple standard output signals | |
| JP3141772B2 (ja) | Ｍｐｅｇ復号化器及びその復号化方法 | |
| JPH08280022A (ja) | 符号化ビデオ信号の復号化方法及び装置 | |
| JP3869038B2 (ja) | 復号化方法及び受信装置 | |
| JP2002112259A (ja) | 符号化画像情報処理装置 | |
| JP3685386B2 (ja) | 複数のビデオ・ソースを有し、オンスクリーン表示グラフィックスでピクチャ内ピクチャを実現する統合ビデオ処理システム | |
| JPH10262220A (ja) | 半導体集積回路 | |
| KR100518477B1 (ko) | Hdtv다운변환시스템 | |
| KR100526905B1 (ko) | 다중표준출력신호를제공하는mpeg디코더 | |
| JP2000041246A (ja) | 入力画像の処理方法 | |
| JP2001186524A (ja) | ビデオ信号復号装置 | |
| JPH1127663A (ja) | 符号化画像データの復号・表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050801 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090402 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090729 |