JPH10262220A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10262220A JPH10262220A JP6636097A JP6636097A JPH10262220A JP H10262220 A JPH10262220 A JP H10262220A JP 6636097 A JP6636097 A JP 6636097A JP 6636097 A JP6636097 A JP 6636097A JP H10262220 A JPH10262220 A JP H10262220A
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/85—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using pre-processing or post-processing specially adapted for video compression
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
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- Multimedia (AREA)
- Signal Processing (AREA)
- Controls And Circuits For Display Device (AREA)
- Television Signal Processing For Recording (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 同一の回路で全てのフォーマットに対応可能
なBlock to Raster変換回路を実現す
る。 【解決手段】 水平方向のデータサイズXがmax.条
件である特定フォーマットに準拠して、マクロブロック
データのフレームメモリ13へのマッピングを行う。書
き込み時は、各マクロブロックロウMBRi毎に、その
先頭マクロブロックIMBiの最初のデータのアドレス
を指定し、そのアドレスを基準に、マクロブロックMB
内のデータ配列に従って、規則的にカラムとロウのアド
レスを切り替える。読み出し時は、各マクロブロックロ
ウMBRi毎に、先頭データのアドレスを指定し、この
アドレスを基準に、当該マクロブロックロウMBRi内
の各水平ラインのデータの読出し及びフレームメモリ1
3のカラムアドレスの折り返し部分のデータの読出しの
終了毎に、ロウアドレスを切り替える。カラムアドレス
は、順次に切り替える。
なBlock to Raster変換回路を実現す
る。 【解決手段】 水平方向のデータサイズXがmax.条
件である特定フォーマットに準拠して、マクロブロック
データのフレームメモリ13へのマッピングを行う。書
き込み時は、各マクロブロックロウMBRi毎に、その
先頭マクロブロックIMBiの最初のデータのアドレス
を指定し、そのアドレスを基準に、マクロブロックMB
内のデータ配列に従って、規則的にカラムとロウのアド
レスを切り替える。読み出し時は、各マクロブロックロ
ウMBRi毎に、先頭データのアドレスを指定し、この
アドレスを基準に、当該マクロブロックロウMBRi内
の各水平ラインのデータの読出し及びフレームメモリ1
3のカラムアドレスの折り返し部分のデータの読出しの
終了毎に、ロウアドレスを切り替える。カラムアドレス
は、順次に切り替える。
Description
【0001】
【発明の属する技術分野】本発明は、ブロック単位構成
のデータ(以下、ブロックデータと称す)をラスタデー
タに変換するための半導体集積回路に関するものであ
る。特に、本発明は、いわゆるマルチメディアにおける
次世代ディジタルテレビに好適な技術に関する。勿論、
本発明は、次世代ディジタルテレビ以外の分野にも利用
可能である。
のデータ(以下、ブロックデータと称す)をラスタデー
タに変換するための半導体集積回路に関するものであ
る。特に、本発明は、いわゆるマルチメディアにおける
次世代ディジタルテレビに好適な技術に関する。勿論、
本発明は、次世代ディジタルテレビ以外の分野にも利用
可能である。
【0002】
【従来の技術】ブロック−ラスタ変換/逆変換を小規模
な回路で実現する技術としては、例えば、特開平8−1
71384号公報に開示されたものがある。そこでは、
ブロックバッファに与えるアドレスに対して、前半では
読出し操作を行い、その読出しによって空き領域となっ
た番地に、データの書込み操作を行うこととしている。
これにより、ブロックバッファの数を2つから1つに削
減することができると共に、アクセスアドレスの演算を
簡単な構成とすることを可能にしている。
な回路で実現する技術としては、例えば、特開平8−1
71384号公報に開示されたものがある。そこでは、
ブロックバッファに与えるアドレスに対して、前半では
読出し操作を行い、その読出しによって空き領域となっ
た番地に、データの書込み操作を行うこととしている。
これにより、ブロックバッファの数を2つから1つに削
減することができると共に、アクセスアドレスの演算を
簡単な構成とすることを可能にしている。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
ブロック/ラスタ変換の技術は、特定の一つの映像フォ
ーマットに対応可能であるにすぎない。例えば、上述の
従来技術(特開平8−171384号公報)では、テレ
ビ放送のNTSC規格に対応可能な変換技術にすぎず、
特定のフォーマットにおけるブロック/ラスタ変換回路
の小型化やメモリ容量の小型化を図ろうとするものであ
る。
ブロック/ラスタ変換の技術は、特定の一つの映像フォ
ーマットに対応可能であるにすぎない。例えば、上述の
従来技術(特開平8−171384号公報)では、テレ
ビ放送のNTSC規格に対応可能な変換技術にすぎず、
特定のフォーマットにおけるブロック/ラスタ変換回路
の小型化やメモリ容量の小型化を図ろうとするものであ
る。
【0004】ところが、最近のマルチメディア技術の進
展に伴い、その一翼を担う次世代ディジタルテレビ(ad
vanded TV)においては、MPEG2規格のブロックデ
ータをラスタデータに変換する回路が必要であり、しか
も、扱う映像ソースのフォーマット(即ちマクロブロッ
ク数)は多彩であるため、それら全てのフォーマットに
も対応可能な一つの変換回路の開発が必要である。しか
るに、従来の技術で以てしては、そのような新たな技術
的課題に対応することが不可能である。
展に伴い、その一翼を担う次世代ディジタルテレビ(ad
vanded TV)においては、MPEG2規格のブロックデ
ータをラスタデータに変換する回路が必要であり、しか
も、扱う映像ソースのフォーマット(即ちマクロブロッ
ク数)は多彩であるため、それら全てのフォーマットに
も対応可能な一つの変換回路の開発が必要である。しか
るに、従来の技術で以てしては、そのような新たな技術
的課題に対応することが不可能である。
【0005】この発明は、かかる懸案事項を解決するた
めになされたものである。その第1目的は、複数のフォ
ーマットにも対応可能なブロックデータ/ラスタデータ
変換を同一の装置で以て実現することにある。そのため
の様々な新規なマッピング技術を提供する。
めになされたものである。その第1目的は、複数のフォ
ーマットにも対応可能なブロックデータ/ラスタデータ
変換を同一の装置で以て実現することにある。そのため
の様々な新規なマッピング技術を提供する。
【0006】又、その第2目的は、同一回路で以て出力
フォーマットの異なったラスタデータを容易に出力可能
とすることにある。
フォーマットの異なったラスタデータを容易に出力可能
とすることにある。
【0007】更に、その第3目的は、入出力フォーマッ
トに依存しない、メモリのプリチャージを可能とするこ
とにある。
トに依存しない、メモリのプリチャージを可能とするこ
とにある。
【0008】
【課題を解決するための手段】請求項1の発明は、マク
ロブロックデータをラスタデータに変換するための半導
体集積回路であって、複数のフォーマットの内でその水
平方向のデータサイズが最大となる特定のフォーマット
の場合のマッピングに準拠して、前記複数のフォーマッ
トの内の任意のフォーマットの前記マクロブロックデー
タのマッピングを行うことを特徴とする。
ロブロックデータをラスタデータに変換するための半導
体集積回路であって、複数のフォーマットの内でその水
平方向のデータサイズが最大となる特定のフォーマット
の場合のマッピングに準拠して、前記複数のフォーマッ
トの内の任意のフォーマットの前記マクロブロックデー
タのマッピングを行うことを特徴とする。
【0009】請求項2の発明は、請求項1記載の半導体
集積回路において、前記特定のフォーマットの前記水平
方向及び垂直方向のデータサイズより定まる複数の最大
マクロブロックロウの各々の前記マクロブロックデータ
をマッピングし得る最大マクロブロックロウ領域を順次
にメモリのメモリ領域に設定し、前記任意のフォーマッ
トの前記マクロブロックデータを、前記任意のフォーマ
ットのマクロブロックロウ単位で、対応する前記最大マ
クロブロックロウ領域内に、当該マクロブロックロウに
属する複数のマクロブロックのデータ配列に従ってマッ
ピングすることを特徴とする。
集積回路において、前記特定のフォーマットの前記水平
方向及び垂直方向のデータサイズより定まる複数の最大
マクロブロックロウの各々の前記マクロブロックデータ
をマッピングし得る最大マクロブロックロウ領域を順次
にメモリのメモリ領域に設定し、前記任意のフォーマッ
トの前記マクロブロックデータを、前記任意のフォーマ
ットのマクロブロックロウ単位で、対応する前記最大マ
クロブロックロウ領域内に、当該マクロブロックロウに
属する複数のマクロブロックのデータ配列に従ってマッ
ピングすることを特徴とする。
【0010】請求項3の発明は、請求項2記載の半導体
集積回路において、前記任意のフォーマットの前記マク
ロブロックロウ単位で、当該マクロブロックロウに属す
る先頭のマクロブロックの先頭の前記マクロブロックデ
ータのアドレスを、対応する前記最大マクロブロックロ
ウ領域内の先頭データとして指定し、そのアドレスを基
準に前記データ配列に従ってマッピングすることを特徴
とする。
集積回路において、前記任意のフォーマットの前記マク
ロブロックロウ単位で、当該マクロブロックロウに属す
る先頭のマクロブロックの先頭の前記マクロブロックデ
ータのアドレスを、対応する前記最大マクロブロックロ
ウ領域内の先頭データとして指定し、そのアドレスを基
準に前記データ配列に従ってマッピングすることを特徴
とする。
【0011】請求項4の発明は、請求項2記載の半導体
集積回路において、前記任意のフォーマットの前記マク
ロブロックロウ単位で、当該マクロブロックロウに属す
る末尾の前記マクロブロックデータのアドレスを、対応
する前記最大マクロブロックロウ領域内の末尾データと
して指定し、当該マクロブロックロウに属する先頭のマ
クロブロックの先頭の前記マクロブロックデータのアド
レスを、前記特定のフォーマットの前記水平方向のデー
タサイズと当該任意のフォーマットの前記水平方向のデ
ータサイズとの差分に基づき決定することを特徴とす
る。
集積回路において、前記任意のフォーマットの前記マク
ロブロックロウ単位で、当該マクロブロックロウに属す
る末尾の前記マクロブロックデータのアドレスを、対応
する前記最大マクロブロックロウ領域内の末尾データと
して指定し、当該マクロブロックロウに属する先頭のマ
クロブロックの先頭の前記マクロブロックデータのアド
レスを、前記特定のフォーマットの前記水平方向のデー
タサイズと当該任意のフォーマットの前記水平方向のデ
ータサイズとの差分に基づき決定することを特徴とす
る。
【0012】請求項5の発明は、請求項3又は4に記載
の半導体集積回路において、前記任意のフォーマットの
前記マクロブロックロウ単位で、当該マクロブロックロ
ウに属する前記先頭マクロブロックデータの前記アドレ
スのロウアドレスとカラムアドレスとを指定し、前記先
頭マクロブロックデータの前記アドレスを基準に前記カ
ラムアドレスを順次に切り換えていくと共に、当該マク
ロブロックロウに属する前記水平方向のラインに属する
前記マクロブロックデータが全て読み出されたとき及び
前記最大マクロブロックロウ領域の折返し部分の番地に
書き込まれた前記マクロブロックデータが読み出された
ときに、前記ロウアドレスを切り換えていくことによ
り、前記メモリ領域からデータを読み出すことを特徴と
する。
の半導体集積回路において、前記任意のフォーマットの
前記マクロブロックロウ単位で、当該マクロブロックロ
ウに属する前記先頭マクロブロックデータの前記アドレ
スのロウアドレスとカラムアドレスとを指定し、前記先
頭マクロブロックデータの前記アドレスを基準に前記カ
ラムアドレスを順次に切り換えていくと共に、当該マク
ロブロックロウに属する前記水平方向のラインに属する
前記マクロブロックデータが全て読み出されたとき及び
前記最大マクロブロックロウ領域の折返し部分の番地に
書き込まれた前記マクロブロックデータが読み出された
ときに、前記ロウアドレスを切り換えていくことによ
り、前記メモリ領域からデータを読み出すことを特徴と
する。
【0013】請求項6の発明は、請求項5記載の半導体
集積回路において、前記メモリ領域を第1及び第2メモ
リ領域に分割し、前記第1メモリ領域には前記マクロブ
ロック内の奇数番目の前記水平方向のラインに属する前
記マクロブロックデータをマッピングし、前記第2メモ
リ領域には前記マクロブロック内の偶数番目の前記水平
方向のラインに属する前記マクロブロックデータをマッ
ピングすることを特徴とする。
集積回路において、前記メモリ領域を第1及び第2メモ
リ領域に分割し、前記第1メモリ領域には前記マクロブ
ロック内の奇数番目の前記水平方向のラインに属する前
記マクロブロックデータをマッピングし、前記第2メモ
リ領域には前記マクロブロック内の偶数番目の前記水平
方向のラインに属する前記マクロブロックデータをマッ
ピングすることを特徴とする。
【0014】請求項7の発明は、請求項5記載の半導体
集積回路において、前記メモリ領域をそのビット方向に
対して第1及び第2メモリ領域に2分割し、順次に入力
する前記マクロブロックデータを、(1)前記マクロブ
ロック内の奇数番目の前記水平方向のラインに属する前
記マクロブロックデータから成る奇数ラインデータと、
(2)前記水平方向のラインの次のラインに該当する偶
数番目の前記水平方向のラインに属する前記マクロブロ
ックデータから成る偶数ラインデータとを有するバスデ
ータに前処理した上で、前記奇数ラインデータ及び前記
偶数ラインデータをそれぞれ前記第1及び第2メモリ領
域にマッピングすることを特徴とする。
集積回路において、前記メモリ領域をそのビット方向に
対して第1及び第2メモリ領域に2分割し、順次に入力
する前記マクロブロックデータを、(1)前記マクロブ
ロック内の奇数番目の前記水平方向のラインに属する前
記マクロブロックデータから成る奇数ラインデータと、
(2)前記水平方向のラインの次のラインに該当する偶
数番目の前記水平方向のラインに属する前記マクロブロ
ックデータから成る偶数ラインデータとを有するバスデ
ータに前処理した上で、前記奇数ラインデータ及び前記
偶数ラインデータをそれぞれ前記第1及び第2メモリ領
域にマッピングすることを特徴とする。
【0015】請求項8の発明は、請求項5記載の半導体
集積回路において、前記奇数ラインデータ及び対応する
前記偶数ラインデータを同時に前記バスデータとして読
み出して所定の後処理を行うことにより、所定の出力フ
ォーマットを有する前記ラスタデータを出力することを
特徴とする。
集積回路において、前記奇数ラインデータ及び対応する
前記偶数ラインデータを同時に前記バスデータとして読
み出して所定の後処理を行うことにより、所定の出力フ
ォーマットを有する前記ラスタデータを出力することを
特徴とする。
【0016】請求項9の発明は、請求項5記載の半導体
集積回路において、前記マクロブロックデータの読み出
し時に、前記ロウアドレスの切替タイミングが最小とな
るフォーマットに対応して、前記メモリ領域を定期的に
プリチャージすることを特徴とする。
集積回路において、前記マクロブロックデータの読み出
し時に、前記ロウアドレスの切替タイミングが最小とな
るフォーマットに対応して、前記メモリ領域を定期的に
プリチャージすることを特徴とする。
【0017】請求項10の発明は、半導体集積回路にお
いて、複数のフォーマットの内でその水平方向のデータ
サイズが最大となる特定のフォーマットの場合のマッピ
ングに準拠して、前記複数のフォーマットの内の任意の
フォーマットの前記マクロブロックデータがマッピング
されているメモリを備えることを特徴とする。
いて、複数のフォーマットの内でその水平方向のデータ
サイズが最大となる特定のフォーマットの場合のマッピ
ングに準拠して、前記複数のフォーマットの内の任意の
フォーマットの前記マクロブロックデータがマッピング
されているメモリを備えることを特徴とする。
【0018】請求項11の発明は、半導体集積回路にお
いて、複数のフォーマット中の所定のフォーマットに関
する複数のマクロブロックデータをマクロブロック単位
で入力するマクロブロックデータ信号入力線と、クロッ
クを入力するクロック信号入力線と、データの書込み及
び読み出しのタイミングを制御するメモリコントロール
信号を入力するメモリコントロール信号入力線と、前記
クロック信号入力線と前記メモリコントロール信号入力
線とに接続され、前記クロック及び前記メモリコントロ
ール信号に基づいて、前記複数のフォーマットの内でそ
の水平方向のデータサイズが最大となる特定のフォーマ
ットに関する前記複数のマクロブロックデータのマッピ
ングに準拠した、前記所定のフォーマットに関する前記
マクロブロックデータのマッピングを行うためのアドレ
スを指定するアドレス生成手段と、前記マクロブロック
データ信号入力線と前記クロック信号入力線と前記メモ
リコントロール信号入力線と前記アドレス生成手段の出
力線に接続され、前記メモリコントロール信号及び前記
アドレスに基づいて前記複数のマクロブロックデータを
書込むメモリとを、備えることを特徴とする。
いて、複数のフォーマット中の所定のフォーマットに関
する複数のマクロブロックデータをマクロブロック単位
で入力するマクロブロックデータ信号入力線と、クロッ
クを入力するクロック信号入力線と、データの書込み及
び読み出しのタイミングを制御するメモリコントロール
信号を入力するメモリコントロール信号入力線と、前記
クロック信号入力線と前記メモリコントロール信号入力
線とに接続され、前記クロック及び前記メモリコントロ
ール信号に基づいて、前記複数のフォーマットの内でそ
の水平方向のデータサイズが最大となる特定のフォーマ
ットに関する前記複数のマクロブロックデータのマッピ
ングに準拠した、前記所定のフォーマットに関する前記
マクロブロックデータのマッピングを行うためのアドレ
スを指定するアドレス生成手段と、前記マクロブロック
データ信号入力線と前記クロック信号入力線と前記メモ
リコントロール信号入力線と前記アドレス生成手段の出
力線に接続され、前記メモリコントロール信号及び前記
アドレスに基づいて前記複数のマクロブロックデータを
書込むメモリとを、備えることを特徴とする。
【0019】
(実施の形態1)実施の形態1に係る半導体集積回路
は、2次元(x×y)のマクロブロックデータから構成
される2次元(X×Y)のデータの配列を、ブロックデ
ータからラスタデータに変換する回路に関する。以下、
この変換を、Block to Raster変換(又
はブロック/ラスタ変換)という。
は、2次元(x×y)のマクロブロックデータから構成
される2次元(X×Y)のデータの配列を、ブロックデ
ータからラスタデータに変換する回路に関する。以下、
この変換を、Block to Raster変換(又
はブロック/ラスタ変換)という。
【0020】ここでは、次の点に着眼している。即ち、
扱う映像ソースのフォーマットは様々ではあるが、フォ
ーマットの最大値は、チップの仕様により決まる。そこ
で、本変換回路では、メモリへのデータのマッピング
(マッピングとは、アドレス信号で指定したメモリの番
地ないしセルに、対応するマクロブロックデータを書き
込むことを言う)を、マクロブロックロウ単位で、映像
フォーマットの水平方向のサイズが最大である特定のフ
ォーマットに準拠して行うこと、これにより、マクロ
ブロックロウの先頭データのアドレスをフォーマットい
かんに拘わらず同一とし、そのアドレスを基準にマク
ロブロックデータを順次にマッピングすることとしてい
る。そして、メモリ内の各マクロブロックロウの各ラ
インデータを順次に読出すことにより、ラスタデータの
データ配列を得ることにしている。
扱う映像ソースのフォーマットは様々ではあるが、フォ
ーマットの最大値は、チップの仕様により決まる。そこ
で、本変換回路では、メモリへのデータのマッピング
(マッピングとは、アドレス信号で指定したメモリの番
地ないしセルに、対応するマクロブロックデータを書き
込むことを言う)を、マクロブロックロウ単位で、映像
フォーマットの水平方向のサイズが最大である特定のフ
ォーマットに準拠して行うこと、これにより、マクロ
ブロックロウの先頭データのアドレスをフォーマットい
かんに拘わらず同一とし、そのアドレスを基準にマク
ロブロックデータを順次にマッピングすることとしてい
る。そして、メモリ内の各マクロブロックロウの各ラ
インデータを順次に読出すことにより、ラスタデータの
データ配列を得ることにしている。
【0021】以下、本回路の構成を図面を参照しつつ、
詳述する。
詳述する。
【0022】図1は、次世代テレビジョンに適用可能な
システムの全体構成を示すブロック図である。同図中、
ブロック/ラスタ変換装置(以後、BD−RD変換装置
と略称する)1が、本実施の形態1の核心部であり、そ
の他は周辺の外部回路である。それらの内で、MPEG
デコーダ2は、16×16画素のマクロブロック(M
B)単位毎にDCT(Discrete Cosine Transfer)演算
を施して得られた、MPEG2規格に対応した符号化
(圧縮化)データをデコードする部分であり、8ビット
の復号画像データを、マクロブロックデータBDとし
て、ブロックデータ配列の順序でBD−RD変換装置1
に出力する。尚、上記マクロブロックデータBDをBD
−RD変換装置1に入力する信号線を、「マクロブロッ
クデータ信号入力線BDL」と定義する。
システムの全体構成を示すブロック図である。同図中、
ブロック/ラスタ変換装置(以後、BD−RD変換装置
と略称する)1が、本実施の形態1の核心部であり、そ
の他は周辺の外部回路である。それらの内で、MPEG
デコーダ2は、16×16画素のマクロブロック(M
B)単位毎にDCT(Discrete Cosine Transfer)演算
を施して得られた、MPEG2規格に対応した符号化
(圧縮化)データをデコードする部分であり、8ビット
の復号画像データを、マクロブロックデータBDとし
て、ブロックデータ配列の順序でBD−RD変換装置1
に出力する。尚、上記マクロブロックデータBDをBD
−RD変換装置1に入力する信号線を、「マクロブロッ
クデータ信号入力線BDL」と定義する。
【0023】又、クロック発生器3は、本システムの基
本クロックないしシステムクロック(以下、単にクロッ
クと称す)CLを生成して、当該クロックCLを各部
2,1,4へ出力する。ここでも、クロックCLをBD
−RD変換装置1へ入力する信号線を、「クロック信号
入力線CLL」と称する。
本クロックないしシステムクロック(以下、単にクロッ
クと称す)CLを生成して、当該クロックCLを各部
2,1,4へ出力する。ここでも、クロックCLをBD
−RD変換装置1へ入力する信号線を、「クロック信号
入力線CLL」と称する。
【0024】D/A変換器4は、BD−RD変換装置1
がラスタデータ形式のデータ配列の順序に従って出力す
るラスタデータRDをD/A変換する部分であり、CR
Tディスプレイ等のモニタ5は、D/A変換後の映像デ
ータをモニタする。ここでも、ラスタデータRDをD/
A変換器4に入力する信号線を、「ラスタデータ出力信
号線RDL」と定義する。
がラスタデータ形式のデータ配列の順序に従って出力す
るラスタデータRDをD/A変換する部分であり、CR
Tディスプレイ等のモニタ5は、D/A変換後の映像デ
ータをモニタする。ここでも、ラスタデータRDをD/
A変換器4に入力する信号線を、「ラスタデータ出力信
号線RDL」と定義する。
【0025】BD−RD変換装置1は、(1)マクロブロ
ックロウ信号を内部生成する回路、及び(2)マクロブロ
ックデータBDを順次にメモリにマッピングするための
アドレス信号を生成するアドレス生成回路を、その中核
部分として備えており、マクロブロックのデータサイズ
(X×Y)が異なる複数のフォーマットのデータを扱う
場合でも、フォーマットに依存しないBD−RD変換処
理を可能とする。以下、BD−RD変換装置1の構成に
ついて、詳述する。
ックロウ信号を内部生成する回路、及び(2)マクロブロ
ックデータBDを順次にメモリにマッピングするための
アドレス信号を生成するアドレス生成回路を、その中核
部分として備えており、マクロブロックのデータサイズ
(X×Y)が異なる複数のフォーマットのデータを扱う
場合でも、フォーマットに依存しないBD−RD変換処
理を可能とする。以下、BD−RD変換装置1の構成に
ついて、詳述する。
【0026】図2は、BD−RD変換装置1の構成を示
すブロック図である。同変換装置1は、その中核たるア
ドレス生成部10と、フレームメモリ(ないしメモリ)
13と、メモリコントローラ14とに、大別される。こ
の内、アドレス生成部10は、カウンタ機能を有し、同
期信号生成カウンタ11とメモリアドレス生成回路(カ
ウンタより成る)12とから構成されている。同回路1
2は、カラムアドレスとロウアドレスとより成るアドレ
ス信号(単にアドレスと称す)Add.を生成し、この
アドレスAdd.により、フレームメモリ13は、マク
ロブロックデータBDをマッピングする。尚、アドレス
Add.の出力線をアドレス信号入力(出力)線Ad
d.Lと定義する。
すブロック図である。同変換装置1は、その中核たるア
ドレス生成部10と、フレームメモリ(ないしメモリ)
13と、メモリコントローラ14とに、大別される。こ
の内、アドレス生成部10は、カウンタ機能を有し、同
期信号生成カウンタ11とメモリアドレス生成回路(カ
ウンタより成る)12とから構成されている。同回路1
2は、カラムアドレスとロウアドレスとより成るアドレ
ス信号(単にアドレスと称す)Add.を生成し、この
アドレスAdd.により、フレームメモリ13は、マク
ロブロックデータBDをマッピングする。尚、アドレス
Add.の出力線をアドレス信号入力(出力)線Ad
d.Lと定義する。
【0027】メモリコントローラ14は、クロックCL
に基づき、フレームメモリ13へのマクロブロックデー
タBDの書込み及びフレームメモリ13からのデータの
読出しをコントロールするための信号CNTを生成し、
それをフレームメモリ13とメモリアドレス生成回路1
2とに出力する。これらのコントロール信号CNTの出
力線を、「メモリコントロール信号入力(出力)線」と
定義する。コントロール信号CNTは、リード・ライト
命令信号、ライトイネーブル信号(WE)、コラムアド
レスストローブ信号(CAS),ロウアドレスストロー
ブ信号(RAS),フレーム信号等を総称するものであ
る。
に基づき、フレームメモリ13へのマクロブロックデー
タBDの書込み及びフレームメモリ13からのデータの
読出しをコントロールするための信号CNTを生成し、
それをフレームメモリ13とメモリアドレス生成回路1
2とに出力する。これらのコントロール信号CNTの出
力線を、「メモリコントロール信号入力(出力)線」と
定義する。コントロール信号CNTは、リード・ライト
命令信号、ライトイネーブル信号(WE)、コラムアド
レスストローブ信号(CAS),ロウアドレスストロー
ブ信号(RAS),フレーム信号等を総称するものであ
る。
【0028】信号MBRSYNCとは、マクロブロック
ロウの同期信号であり、フレームメモリ13へのwri
te動作に必要なコントロール信号である。
ロウの同期信号であり、フレームメモリ13へのwri
te動作に必要なコントロール信号である。
【0029】ここで、「マクロブロックロウ」とは、
(X×Y)サイズのマクロブロック中で、同一の列(水
平方向)に配列される全てのマクロブロックを含む領域
を意味し、図3に示す(X×Y)個のマクロブロックM
Bの一例で示せば、図3中の記号MBRないしMBRi
で囲まれた部分に該当する。図3で、DXは水平方向
を、DYは垂直方向を示す。
(X×Y)サイズのマクロブロック中で、同一の列(水
平方向)に配列される全てのマクロブロックを含む領域
を意味し、図3に示す(X×Y)個のマクロブロックM
Bの一例で示せば、図3中の記号MBRないしMBRi
で囲まれた部分に該当する。図3で、DXは水平方向
を、DYは垂直方向を示す。
【0030】又、図2中の信号HSYNCとは、ラスタ
データRDのラインの同期信号である。即ち、図3の例
では、1つのマクロブロックMB中に(x×y)個のデ
ータ(又は画素)が含まれているので、マクロブロック
ロウMBR中にはy本の走査ラインが存在する。この各
走査ラインの始めないしは終了時に、上記同期信号HS
YNCの1パルスが立つ。他方、図2中の信号RSYN
Cとは、同期信号HSYNCの周期の数ライン分の期間
に同期した信号である。これらの同期信号HSYNC,
RSYNCは、フレームメモリ13からのラスタデータ
RDのread動作時のコントロール信号として用いら
れる。
データRDのラインの同期信号である。即ち、図3の例
では、1つのマクロブロックMB中に(x×y)個のデ
ータ(又は画素)が含まれているので、マクロブロック
ロウMBR中にはy本の走査ラインが存在する。この各
走査ラインの始めないしは終了時に、上記同期信号HS
YNCの1パルスが立つ。他方、図2中の信号RSYN
Cとは、同期信号HSYNCの周期の数ライン分の期間
に同期した信号である。これらの同期信号HSYNC,
RSYNCは、フレームメモリ13からのラスタデータ
RDのread動作時のコントロール信号として用いら
れる。
【0031】フレームメモリ13へのマクロブロックデ
ータBDのマッピングは、扱うフォーマットの内でその
サイズ(X×Y)がmax.条件であるフォーマットに
準拠して行われる。この点が、本実施の形態の特徴の中
核をなす。そこで、理解の容易化のために、具体例を挙
げて、この点を説明する。
ータBDのマッピングは、扱うフォーマットの内でその
サイズ(X×Y)がmax.条件であるフォーマットに
準拠して行われる。この点が、本実施の形態の特徴の中
核をなす。そこで、理解の容易化のために、具体例を挙
げて、この点を説明する。
【0032】例えば、テレビ映像では、そのソースがプ
ログレスソースのときには、フォーマットは1280画
素(水平方向(X))×720画素(垂直方向(Y))
であり、又、インターレスソースでは、そのフォーマッ
トは1920画素(X)×1088画素(Y)のデータ
サイズであり、max.条件のフォーマットをなす。
ログレスソースのときには、フォーマットは1280画
素(水平方向(X))×720画素(垂直方向(Y))
であり、又、インターレスソースでは、そのフォーマッ
トは1920画素(X)×1088画素(Y)のデータ
サイズであり、max.条件のフォーマットをなす。
【0033】そこで、今、後者のフォーマットを上記マ
ッピングの準拠すべき基準として採用する。この場合に
は、16画素(x)×16画素(y)から成るマクロブ
ロックMBの個数で以て上記フォーマットを示せば、そ
のデータサイズ(X×Y)は、次の通りである。即ち、
(x×y)=(16×16)、(X×Y)=(120×
68)で、一つのマクロブロックロウMBR(図3)当
りに16本の走査ラインが含まれることとなる。この場
合の任意のマクロブロックMBのフォーマットを図4に
示す。
ッピングの準拠すべき基準として採用する。この場合に
は、16画素(x)×16画素(y)から成るマクロブ
ロックMBの個数で以て上記フォーマットを示せば、そ
のデータサイズ(X×Y)は、次の通りである。即ち、
(x×y)=(16×16)、(X×Y)=(120×
68)で、一つのマクロブロックロウMBR(図3)当
りに16本の走査ラインが含まれることとなる。この場
合の任意のマクロブロックMBのフォーマットを図4に
示す。
【0034】図4に示す通り、マクロブロックMBは、
それぞれが8画素×8画素から成る、4つのDCTブロ
ックDCTBK0〜DCTBK3より成る。図4中に各
画素に付されている数字は、マクロブロックデータBD
が図2のフレームメモリ13に入力する、ないしは転送
されてくる順番(配列)を示しており、各画素は8ビッ
トのデータである。図4中のy方向は、フレームメモリ
13におけるワード線方向にあたる。
それぞれが8画素×8画素から成る、4つのDCTブロ
ックDCTBK0〜DCTBK3より成る。図4中に各
画素に付されている数字は、マクロブロックデータBD
が図2のフレームメモリ13に入力する、ないしは転送
されてくる順番(配列)を示しており、各画素は8ビッ
トのデータである。図4中のy方向は、フレームメモリ
13におけるワード線方向にあたる。
【0035】今、フレームメモリ13のカラムサイズが
512である場合のマクロブロックデータBDのマッピ
ング方法を、図5に示す。1画素が8ビットのデータな
ので、メモリ領域MRは、ビット方向BDに8つの領域
MR0〜MR7を有する。図5の各マクロブロックロウ
MBRは、水平方向のデータサイズXが120(最大)
となる特定フォーマットの各マクロブロック中のマクロ
ブロックデータを全て書込める領域であり、これらの領
域を、ここでは「最大マクロブロックロウ」と呼ぶ。図
中の黒四角は、各マクロブロックロウMBRの先頭位置
のマクロブロックMBを示している。ここで、第1番
目,第2番目,第3番目,…,第i番目,…,第68番
目のマクロブロックロウMBRを、各々、MBR1,M
BR2,MBR3,…,MBRi,…,MBR68とし
て示しており、第i(1≦i≦68)番目のマクロブロ
ックロウMBRiの先頭位置のマクロブロック(先頭マ
クロブロックと称す)IMBをIMBiとして表わし
て、一般化している。
512である場合のマクロブロックデータBDのマッピ
ング方法を、図5に示す。1画素が8ビットのデータな
ので、メモリ領域MRは、ビット方向BDに8つの領域
MR0〜MR7を有する。図5の各マクロブロックロウ
MBRは、水平方向のデータサイズXが120(最大)
となる特定フォーマットの各マクロブロック中のマクロ
ブロックデータを全て書込める領域であり、これらの領
域を、ここでは「最大マクロブロックロウ」と呼ぶ。図
中の黒四角は、各マクロブロックロウMBRの先頭位置
のマクロブロックMBを示している。ここで、第1番
目,第2番目,第3番目,…,第i番目,…,第68番
目のマクロブロックロウMBRを、各々、MBR1,M
BR2,MBR3,…,MBRi,…,MBR68とし
て示しており、第i(1≦i≦68)番目のマクロブロ
ックロウMBRiの先頭位置のマクロブロック(先頭マ
クロブロックと称す)IMBをIMBiとして表わし
て、一般化している。
【0036】図3に示す(X×Y)個のマクロブロック
MBから成るデータを変換処理する場合の同期信号のタ
イミングチャートを、図6に示す。同図中、(A)は書
込み時のタイミングチャートであり、(B)は読出し時
のものである。同図6においては、図2のコントロール
信号CNTのタイミングの図示を省略化している。BD
−RD変換装置1(図2)の動作は、次の通りとなる。
MBから成るデータを変換処理する場合の同期信号のタ
イミングチャートを、図6に示す。同図中、(A)は書
込み時のタイミングチャートであり、(B)は読出し時
のものである。同図6においては、図2のコントロール
信号CNTのタイミングの図示を省略化している。BD
−RD変換装置1(図2)の動作は、次の通りとなる。
【0037】(A) write動作時は、同期信号M
BRSYNCのパルスの立上がりタイミング毎に、図2
のメモリアドレス生成回路12は、各先頭マクロブロッ
クIMBiの最初のデータ(例えば、図5の第1番目の
マクロブロックロウMBR1では、黒印で図示している
先頭マクロブロックIMB1における(コラム,ロウ)
=(0,0)のデータ“0”に当たる)のアドレスを指
定し、同回路12は、そのアドレスを基準に、当該マク
ロブロックIMBi内のマクロブロックデータの配列
(図4参照)に従って、以後のマクロブロックデータ”
1”,”2”,…,”255”のカラムアドレス、ロウ
アドレスを規則的に切り替えていく。
BRSYNCのパルスの立上がりタイミング毎に、図2
のメモリアドレス生成回路12は、各先頭マクロブロッ
クIMBiの最初のデータ(例えば、図5の第1番目の
マクロブロックロウMBR1では、黒印で図示している
先頭マクロブロックIMB1における(コラム,ロウ)
=(0,0)のデータ“0”に当たる)のアドレスを指
定し、同回路12は、そのアドレスを基準に、当該マク
ロブロックIMBi内のマクロブロックデータの配列
(図4参照)に従って、以後のマクロブロックデータ”
1”,”2”,…,”255”のカラムアドレス、ロウ
アドレスを規則的に切り替えていく。
【0038】図7〜図9に、1マクロブロックMBi
(図5)のマッピングのアドレスAdd.(図2)を示
す。この内、図7,図8はロウアドレスのタイミング
を、図9はカラムアドレスのタイミングを示す。両図
7,8中、記号「DCTBK0,1」は、図3に示した
各DCTブロックDCTBK0,DCTBK1内のデー
タのアドレス指定の期間を示している。記号「DCTB
K2,3」の場合も同様である。又、両図7,8中の記
号Address〈0〉〜Address〈3〉は、あ
るマクロブロックロウMBRi(図5)のマッピング時
のロウアドレスを示している。
(図5)のマッピングのアドレスAdd.(図2)を示
す。この内、図7,図8はロウアドレスのタイミング
を、図9はカラムアドレスのタイミングを示す。両図
7,8中、記号「DCTBK0,1」は、図3に示した
各DCTブロックDCTBK0,DCTBK1内のデー
タのアドレス指定の期間を示している。記号「DCTB
K2,3」の場合も同様である。又、両図7,8中の記
号Address〈0〉〜Address〈3〉は、あ
るマクロブロックロウMBRi(図5)のマッピング時
のロウアドレスを示している。
【0039】(B) read動作時は、ラスタデータ
配列とするには、図3に示す水平ライン方向DXに各デ
ータを読出す必要がある。そこで、図6に示すように、
同期信号RSYNCのパルスの立上がりタイミング毎
に、図2の回路12は、各マクロブロックロウMBRi
の先頭データ(例えば、図3,図5に示す第1番目のマ
クロブロックロウMBR1では、図示しているマクロブ
ロックMBO内のデータ“0”に当たる)のアドレスを
指定し、この先頭データのアドレスを基準に、1ライン
の開始時を与える同期信号HSYNCの立上がりタイミ
ング時及びフレームメモリ13のカラムアドレスの折り
返し(図5の例では、第512番目のカラムアドレス)
(又は512画素出力時)時毎に、ロウアドレスを切り
替える。そして、メモリアドレス生成回路12は、同一
ロウアドレスにおいては、カラムアドレスを順次に切り
替えて、同一ロウ中の各データを順次に読出す。これに
より、ラスタデータRD(図2)が出力される。
配列とするには、図3に示す水平ライン方向DXに各デ
ータを読出す必要がある。そこで、図6に示すように、
同期信号RSYNCのパルスの立上がりタイミング毎
に、図2の回路12は、各マクロブロックロウMBRi
の先頭データ(例えば、図3,図5に示す第1番目のマ
クロブロックロウMBR1では、図示しているマクロブ
ロックMBO内のデータ“0”に当たる)のアドレスを
指定し、この先頭データのアドレスを基準に、1ライン
の開始時を与える同期信号HSYNCの立上がりタイミ
ング時及びフレームメモリ13のカラムアドレスの折り
返し(図5の例では、第512番目のカラムアドレス)
(又は512画素出力時)時毎に、ロウアドレスを切り
替える。そして、メモリアドレス生成回路12は、同一
ロウアドレスにおいては、カラムアドレスを順次に切り
替えて、同一ロウ中の各データを順次に読出す。これに
より、ラスタデータRD(図2)が出力される。
【0040】このような動作(A),(B)により、B
D/RD変換が達成される。
D/RD変換が達成される。
【0041】(X×Y)<(120×68)の関係が成
立するデータサイズのフォーマット(任意のフォーマッ
ト)の場合についても、同期信号MBRSYNCの立上
がりタイミング毎に、図2の回路12は、max.条件
である(X×Y)=(120×68)のフォーマットと
同様の先頭マクロブロックIMBi(図5)の最初のデ
ータのアドレスAdd.を指定して、それをフレームメ
モリ13に出力する。従って、Xサイズが120に満た
ない分だけ、各マクロブロックロウMBRi毎に、最大
マクロブロックロウとしてのメモリ領域内に空き領域が
生じるが、careする必要はない。
立するデータサイズのフォーマット(任意のフォーマッ
ト)の場合についても、同期信号MBRSYNCの立上
がりタイミング毎に、図2の回路12は、max.条件
である(X×Y)=(120×68)のフォーマットと
同様の先頭マクロブロックIMBi(図5)の最初のデ
ータのアドレスAdd.を指定して、それをフレームメ
モリ13に出力する。従って、Xサイズが120に満た
ない分だけ、各マクロブロックロウMBRi毎に、最大
マクロブロックロウとしてのメモリ領域内に空き領域が
生じるが、careする必要はない。
【0042】以上のように、フォーマットが変わって
も、水平方向のサイズが最大となる特定のフォーマット
のmax.条件に準拠して決定した、各マクロブロック
ロウMBRiの先頭マクロブロックIMBiの先頭デー
タのアドレスを固定することにより、フォーマットのサ
イズ(X×Y)に依存しない共通の回路でBlockt
o Raster変換を行うことが可能となる。
も、水平方向のサイズが最大となる特定のフォーマット
のmax.条件に準拠して決定した、各マクロブロック
ロウMBRiの先頭マクロブロックIMBiの先頭デー
タのアドレスを固定することにより、フォーマットのサ
イズ(X×Y)に依存しない共通の回路でBlockt
o Raster変換を行うことが可能となる。
【0043】(実施の形態2)本実施の形態は、実施の
形態1の応用例であり、データサイズ(X×Y)が最大
のフォーマットの水平方向のmax.条件に準拠してマ
クロブロックデータのマッピングを行うという点では、
実施の形態1と同様であるが、ここでは、各マクロブロ
ックロウ毎に指定する先頭マクロブロックの最初のデー
タのアドレスの指定方法の点において相違する。即ち、
上記アドレスを、max.条件を有する特定のフォーマ
ットのXサイズと当該フォーマットのXサイズとの差分
に基づいて、フォーマット毎に指定し、当該マクロブロ
ックロウの末尾マクロブロックの最後のデータのアドレ
スを、フォーマットに依存せずに常に一定のものとする
ように、マッピングする。
形態1の応用例であり、データサイズ(X×Y)が最大
のフォーマットの水平方向のmax.条件に準拠してマ
クロブロックデータのマッピングを行うという点では、
実施の形態1と同様であるが、ここでは、各マクロブロ
ックロウ毎に指定する先頭マクロブロックの最初のデー
タのアドレスの指定方法の点において相違する。即ち、
上記アドレスを、max.条件を有する特定のフォーマ
ットのXサイズと当該フォーマットのXサイズとの差分
に基づいて、フォーマット毎に指定し、当該マクロブロ
ックロウの末尾マクロブロックの最後のデータのアドレ
スを、フォーマットに依存せずに常に一定のものとする
ように、マッピングする。
【0044】図10は、本実施の形態2におけるBD−
RD変換装置1のブロック図であり、システム全体の構
成は、図1と同様である。本装置1の同期信号生成回路
11Aは、(max.条件の特定フォーマットのXサイ
ズ)−(当該フォーマットのXサイズ)で与えられる差
分値を与える、ロード信号LOADを出力する。同期信
号RSYNC,HSYNCは、実施の形態1のものと同
一である。例えば、max.条件を与える特定フォーマ
ットをインターレースソースのものとし(X=12
0)、扱うべきフォーマットをプログレスソースの場合
(X=80)とすれば、上記差分値は40である。
RD変換装置1のブロック図であり、システム全体の構
成は、図1と同様である。本装置1の同期信号生成回路
11Aは、(max.条件の特定フォーマットのXサイ
ズ)−(当該フォーマットのXサイズ)で与えられる差
分値を与える、ロード信号LOADを出力する。同期信
号RSYNC,HSYNCは、実施の形態1のものと同
一である。例えば、max.条件を与える特定フォーマ
ットをインターレースソースのものとし(X=12
0)、扱うべきフォーマットをプログレスソースの場合
(X=80)とすれば、上記差分値は40である。
【0045】図11は、上記マッピング方法を示すフレ
ームメモリ13の模式図である。図11中、黒四角の印
は、当該フォーマットのXサイズに応じて各マクロブロ
ックロウMBRi毎に指定する先頭マクロブロックIM
Biの最初のデータ(図4の例では、データ”0”)の
アドレスを示しており、○印は、末尾マクロブロックF
MBiの最後のデータ(図4の例では、データ”25
5”)のアドレスを示す。この場合には、各マクロブロ
ックロウMBRiのマッピング毎に、最大マクロブロッ
クロウの範囲内において、図11に示す差分LARだけ
のメモリ領域が空き領域となる。
ームメモリ13の模式図である。図11中、黒四角の印
は、当該フォーマットのXサイズに応じて各マクロブロ
ックロウMBRi毎に指定する先頭マクロブロックIM
Biの最初のデータ(図4の例では、データ”0”)の
アドレスを示しており、○印は、末尾マクロブロックF
MBiの最後のデータ(図4の例では、データ”25
5”)のアドレスを示す。この場合には、各マクロブロ
ックロウMBRiのマッピング毎に、最大マクロブロッ
クロウの範囲内において、図11に示す差分LARだけ
のメモリ領域が空き領域となる。
【0046】これにより、max.条件の特定フォー
マットのXサイズと処理すべきフォーマットのXサイズ
との差分と、各マクロブロックロウの終点情報(アド
レス)のみで以て、フォーマットに依存しないマッピン
グ及びブロック/ラスタ変換が可能となる。しかも、こ
こでは、実施の形態1では必要であった同期信号MBR
SYNCの生成部が不要となり、その分だけ回路規模の
削減を図れる。
マットのXサイズと処理すべきフォーマットのXサイズ
との差分と、各マクロブロックロウの終点情報(アド
レス)のみで以て、フォーマットに依存しないマッピン
グ及びブロック/ラスタ変換が可能となる。しかも、こ
こでは、実施の形態1では必要であった同期信号MBR
SYNCの生成部が不要となり、その分だけ回路規模の
削減を図れる。
【0047】(実施の形態3)本実施の形態では、様々
な出力フォーマットに対応可能なBD−RD変換装置1
の実現を目的としている。同装置1の内部構成は、図2
と同一である。即ち、本実施の形態のBD−RD変換装
置1においては、oddラインのデータとevenラ
インのデータとを独立に出力可能としたり、あるいは、
ラインリピートして出力するなど、様々な出力フォー
マットのラスタデータRDがread時のロウアドレス
の切り替えにより得られるように、メモリアドレス生成
回路12がアドレスAdd.を生成することを、特徴と
している。ここでは、そのためのマッピング技術が中心
となる。
な出力フォーマットに対応可能なBD−RD変換装置1
の実現を目的としている。同装置1の内部構成は、図2
と同一である。即ち、本実施の形態のBD−RD変換装
置1においては、oddラインのデータとevenラ
インのデータとを独立に出力可能としたり、あるいは、
ラインリピートして出力するなど、様々な出力フォー
マットのラスタデータRDがread時のロウアドレス
の切り替えにより得られるように、メモリアドレス生成
回路12がアドレスAdd.を生成することを、特徴と
している。ここでは、そのためのマッピング技術が中心
となる。
【0048】図12は、フレームメモリ13へのマッピ
ング方法を示す図である。同図12に示すとおり、フレ
ームメモリ13のメモリ領域MR(MR0〜MR7)
を、ロウ方向に、MSB側の領域EDRとLSB側
の領域ODRとに2分し、のodd data領域O
DRに、1つのマクロブロックMBを構成しているod
dラインOL(図4参照)のマクロブロックデータをマ
ッピングし、のeven data領域EDRにev
enラインEL(図4)のマクロブロックデータをマッ
ピングする。図12中、記号OMBは、図4のマクロブ
ロックMB中のoddラインOLの各データで配列され
るoddラインブロックであり(図13)、EMBは、
マクロブロックMB中のevenラインELの各データ
で配列されるevenラインブロックである(図1
4)。
ング方法を示す図である。同図12に示すとおり、フレ
ームメモリ13のメモリ領域MR(MR0〜MR7)
を、ロウ方向に、MSB側の領域EDRとLSB側
の領域ODRとに2分し、のodd data領域O
DRに、1つのマクロブロックMBを構成しているod
dラインOL(図4参照)のマクロブロックデータをマ
ッピングし、のeven data領域EDRにev
enラインEL(図4)のマクロブロックデータをマッ
ピングする。図12中、記号OMBは、図4のマクロブ
ロックMB中のoddラインOLの各データで配列され
るoddラインブロックであり(図13)、EMBは、
マクロブロックMB中のevenラインELの各データ
で配列されるevenラインブロックである(図1
4)。
【0049】本実施の形態でも、マクロブロックデータ
のマッピング方法及びデータの読み出し方法は、実施の
形態1,2で述べたのと変わらない。図12の例は、実
施の形態1で述べた方法の適用例である。ただ、本実施
の形態では、マッピング時に、アドレスAdd.中のロ
ウアドレスを、oddラインOLかevenラインEL
かに応じて交互に切替える必要性が加わるのみである。
この切替えも、odddata領域ODRでのロウアド
レスの最上位ビットは”0”であり、他方、even
data領域EDRでのロウアドレスの最上位ビット
は”1”であるため、ロウアドレスの切替は、最上位ビ
ットの”0”と”1”との切替のみで実現可能である
(例えば、ロウアドレスを3ビットで表わす場合には、
上記領域ODRでは、ロウアドレスは”000”〜”0
11”となり、領域EDRでは、ロウアドレスは”10
0”〜”111”となる)。
のマッピング方法及びデータの読み出し方法は、実施の
形態1,2で述べたのと変わらない。図12の例は、実
施の形態1で述べた方法の適用例である。ただ、本実施
の形態では、マッピング時に、アドレスAdd.中のロ
ウアドレスを、oddラインOLかevenラインEL
かに応じて交互に切替える必要性が加わるのみである。
この切替えも、odddata領域ODRでのロウアド
レスの最上位ビットは”0”であり、他方、even
data領域EDRでのロウアドレスの最上位ビット
は”1”であるため、ロウアドレスの切替は、最上位ビ
ットの”0”と”1”との切替のみで実現可能である
(例えば、ロウアドレスを3ビットで表わす場合には、
上記領域ODRでは、ロウアドレスは”000”〜”0
11”となり、領域EDRでは、ロウアドレスは”10
0”〜”111”となる)。
【0050】図15に、1マクロブロックMBのマッピ
ング時のカラムアドレスのタイミングを、図16,図1
7にロウアドレスのタイミングを、各々示す。図16,
図17中、記号「DCTBK0,1」は、マクロブロッ
クMBのDCTブロックDCTBK0,DCTBK1に
おけるロウアドレスの指定タイミングを示しており、そ
の一方側(DCTBK0)だけを図示してはいるが、実
際には、他方側(DCTBK1)も同様なアドレスのタ
イミングとなる。記号「DCTBK2,3」も同様であ
る。
ング時のカラムアドレスのタイミングを、図16,図1
7にロウアドレスのタイミングを、各々示す。図16,
図17中、記号「DCTBK0,1」は、マクロブロッ
クMBのDCTブロックDCTBK0,DCTBK1に
おけるロウアドレスの指定タイミングを示しており、そ
の一方側(DCTBK0)だけを図示してはいるが、実
際には、他方側(DCTBK1)も同様なアドレスのタ
イミングとなる。記号「DCTBK2,3」も同様であ
る。
【0051】データ読出し時には、(1)odd da
ta領域ODR内の各マクロブロックロウMBRのデー
タに対して、実施の形態1で述べたリードアドレス(A
dd.)の生成を行えば、oddラインOLのラスタデ
ータRDがフレームメモリ13より出力される。これに
対して、(2)even data領域EDR内の各マ
クロブロックロウのデータに対して同様にリードアドレ
ス(Add.)を生成すれば、evenラインELのラ
スタデータRDが出力される。
ta領域ODR内の各マクロブロックロウMBRのデー
タに対して、実施の形態1で述べたリードアドレス(A
dd.)の生成を行えば、oddラインOLのラスタデ
ータRDがフレームメモリ13より出力される。これに
対して、(2)even data領域EDR内の各マ
クロブロックロウのデータに対して同様にリードアドレ
ス(Add.)を生成すれば、evenラインELのラ
スタデータRDが出力される。
【0052】これにより、oddラインデータとeve
nラインデータとを別個独立に出力することができる。
これは、インターレース走査を行うときに好適な出力フ
ォーマットである。
nラインデータとを別個独立に出力することができる。
これは、インターレース走査を行うときに好適な出力フ
ォーマットである。
【0053】又、色差信号ではoddラインデータ,o
ddラインデータ,evenラインデータ、evenラ
インデータ,…というように、ラインリピートする必要
がある。この場合には、図12のodd data領域
ODR中の各データを実施の形態1と同様の方法でアド
レス指定を二度繰り返せば、oddラインデータ、od
dラインデータがラスタデータ型式で繰り返し出力され
る。次に、evendata領域EDRに対して同様の
アドレス指定を行えば、evenラインデータ,eve
nラインデータがラスタデータとして繰り返し出力され
る。
ddラインデータ,evenラインデータ、evenラ
インデータ,…というように、ラインリピートする必要
がある。この場合には、図12のodd data領域
ODR中の各データを実施の形態1と同様の方法でアド
レス指定を二度繰り返せば、oddラインデータ、od
dラインデータがラスタデータ型式で繰り返し出力され
る。次に、evendata領域EDRに対して同様の
アドレス指定を行えば、evenラインデータ,eve
nラインデータがラスタデータとして繰り返し出力され
る。
【0054】このように、フレームメモリ13のメモリ
領域MR(MR0〜MR7)をロウ方向に2分してod
dラインデータとevenラインデータとを交互に対応
する領域(ODR,EDR)中にマッピングすること
で、ラスタデータの出力のフォーマットを容易に異なら
せることが可能となる。
領域MR(MR0〜MR7)をロウ方向に2分してod
dラインデータとevenラインデータとを交互に対応
する領域(ODR,EDR)中にマッピングすること
で、ラスタデータの出力のフォーマットを容易に異なら
せることが可能となる。
【0055】(実施の形態4)図2のフレームメモリ1
3がメモリ領域MRを2つ持ち、カラムアドレス、ロウ
アドレスにより入力するマクロブロックデータを2つの
メモリ領域の選択に応じてマッピングするならば、この
ようなフレームメモリ13を用いて、実施の形態3と同
様な機能を実現することができる。
3がメモリ領域MRを2つ持ち、カラムアドレス、ロウ
アドレスにより入力するマクロブロックデータを2つの
メモリ領域の選択に応じてマッピングするならば、この
ようなフレームメモリ13を用いて、実施の形態3と同
様な機能を実現することができる。
【0056】図18〜図20は、そのようなフレームメ
モリ13のメモリ領域へのマッピング方法を示す。図1
9及び図20中、図12と同一記号のものは同一のもの
を示す。
モリ13のメモリ領域へのマッピング方法を示す。図1
9及び図20中、図12と同一記号のものは同一のもの
を示す。
【0057】図18〜図20に示すマッピングは、次の
とおりに行われる。即ち、図2のメモリアドレス生成回
路12は、図19の第1メモリ領域13M1内に、マク
ロブロックMBを構成しているoddラインのマクロブ
ロックデータを、図20の第2メモリ領域13M2内
に、evenラインのマクロブロックデータを、書き込
み時にメモリコントローラ14より出力される第1,第
2メモリ領域13M1,13M2の指定制御信号(CN
T)を受けて、交互にマッピングする。
とおりに行われる。即ち、図2のメモリアドレス生成回
路12は、図19の第1メモリ領域13M1内に、マク
ロブロックMBを構成しているoddラインのマクロブ
ロックデータを、図20の第2メモリ領域13M2内
に、evenラインのマクロブロックデータを、書き込
み時にメモリコントローラ14より出力される第1,第
2メモリ領域13M1,13M2の指定制御信号(CN
T)を受けて、交互にマッピングする。
【0058】これにより、oddラインデータとev
enラインデータとを独立に出力したり、あるいはデ
ータをラインリピートして出力するなど、様々な出力フ
ォーマットのラスタデータの出力が、フレームメモリ1
3の第1,第2メモリ領域13M1,13M2の切り替
え、及び各メモリ領域13M1,13M2でのロウアド
レスの切り替えにより、容易に実現される。この点は、
実施の形態3の図12の場合と同様である。前者の切り
替えの制御は、図1のメモリコントローラ14が担い、
後者のロウアドレスの切り替えは、メモリアドレスの生
成回路12が担う。
enラインデータとを独立に出力したり、あるいはデ
ータをラインリピートして出力するなど、様々な出力フ
ォーマットのラスタデータの出力が、フレームメモリ1
3の第1,第2メモリ領域13M1,13M2の切り替
え、及び各メモリ領域13M1,13M2でのロウアド
レスの切り替えにより、容易に実現される。この点は、
実施の形態3の図12の場合と同様である。前者の切り
替えの制御は、図1のメモリコントローラ14が担い、
後者のロウアドレスの切り替えは、メモリアドレスの生
成回路12が担う。
【0059】(実施の形態5)図21は、本実施の形態
における、フレームメモリ13のメモリ領域MRへのマ
ッピング方法を示す。図22は、図21に示す、odd
ラインデータより成るマクロブロックOMBのデータ配
列を示している。図21中、図5と同一記号のものは同
一のものを示す。
における、フレームメモリ13のメモリ領域MRへのマ
ッピング方法を示す。図22は、図21に示す、odd
ラインデータより成るマクロブロックOMBのデータ配
列を示している。図21中、図5と同一記号のものは同
一のものを示す。
【0060】本実施の形態は、図21に示すように、カ
ラムアドレス、ロウアドレスに応じてマスクブロックデ
ータをマッピングするフレームメモリ13を用いてBl
ock to Raster変換を行う場合において、
メモリ領域MR(MR0〜MR7)を、ビット方向BD
に、MSB側領域MR0−2,…,MR7−2とLSB
側領域MR0−1,…,MR7−1とに2分している。
従って、各画素は8ビットなので、1ビット分の画素の
データを上記領域MRi−1,MRi−2(0≦i≦
7)のいずれか一方にマッピングすることになる。ビッ
ト方向BDに、フレームメモリ13は、(8×2=)1
6個のメモリ領域MR0−1,MR0−2,…,MR7
−1,MR7−2を有する。そして、本実施の形態は、
片方の領域MRi−2に、マクロブロックMB(図4)
を構成しているoddラインOLのマクロブロックデー
タBDを、他方の領域MRi−1に、evenラインE
LのマクロブロックデータBDを、それぞれマッピング
するための、データの前処理回路20(図23)及びメ
モリアドレス生成回路12(図2)を持つことを特徴と
する。
ラムアドレス、ロウアドレスに応じてマスクブロックデ
ータをマッピングするフレームメモリ13を用いてBl
ock to Raster変換を行う場合において、
メモリ領域MR(MR0〜MR7)を、ビット方向BD
に、MSB側領域MR0−2,…,MR7−2とLSB
側領域MR0−1,…,MR7−1とに2分している。
従って、各画素は8ビットなので、1ビット分の画素の
データを上記領域MRi−1,MRi−2(0≦i≦
7)のいずれか一方にマッピングすることになる。ビッ
ト方向BDに、フレームメモリ13は、(8×2=)1
6個のメモリ領域MR0−1,MR0−2,…,MR7
−1,MR7−2を有する。そして、本実施の形態は、
片方の領域MRi−2に、マクロブロックMB(図4)
を構成しているoddラインOLのマクロブロックデー
タBDを、他方の領域MRi−1に、evenラインE
LのマクロブロックデータBDを、それぞれマッピング
するための、データの前処理回路20(図23)及びメ
モリアドレス生成回路12(図2)を持つことを特徴と
する。
【0061】図23は、本実施の形態におけるBD−R
D変換装置1Bを示しており、上記の前処理回路20、
マスク信号生成回路21、図2のBD−RD変換装置に
あたるBD−RD変換装置1、後処理回路22、及びセ
レクタ信号生成回路23を有する。システム全体は図1
の場合と同じである(図23のBD−RD変換装置1B
が図1の同装置1にあたる)。マスク信号生成回路21
は、クロックCLを分周してマスク信号DQMを生成
し、セレクタ信号生成回路23は、クロックCLに同期
してメモリコントローラ14からコントロール信号CN
Tの一つとして出力されるフレームパルスFPに応じ
て、あるいは同期信号生成カウンタ11から出力される
信号HSYNCに応じて、第1,第2セレクト信号SE
L1,SEL2を生成する。
D変換装置1Bを示しており、上記の前処理回路20、
マスク信号生成回路21、図2のBD−RD変換装置に
あたるBD−RD変換装置1、後処理回路22、及びセ
レクタ信号生成回路23を有する。システム全体は図1
の場合と同じである(図23のBD−RD変換装置1B
が図1の同装置1にあたる)。マスク信号生成回路21
は、クロックCLを分周してマスク信号DQMを生成
し、セレクタ信号生成回路23は、クロックCLに同期
してメモリコントローラ14からコントロール信号CN
Tの一つとして出力されるフレームパルスFPに応じ
て、あるいは同期信号生成カウンタ11から出力される
信号HSYNCに応じて、第1,第2セレクト信号SE
L1,SEL2を生成する。
【0062】図24は、前処理回路20のブロック図で
あり、図25は、同回路20における動作のタイミング
チャートである。両図24,25において、Data
(a)が図23のマクロブロックデータBDにあたり、
Data(c)が図23のデータBD1にあたる。遅延
回路20Aは、マクロブロックデータBDを、当該マク
ロブロックMB内の一ライン分(ここでは、”0”〜”
7”)のデータ量にあたる時間だけ遅延する。データマ
スク処理回路20Bは、マスク信号DQMの活性化レベ
ル(Lレベル)の期間中だけ、入力するデータData
(a),Data(b)をマスクして出力しない。従っ
て、マスク信号DQMのHレベルの期間中だけ、odd
ラインのマスクブロックデータとevenラインのマス
クブロックデータとが同時に、信号Data(c)、即
ち16ビット信号であるデータBD1として出力され
る。
あり、図25は、同回路20における動作のタイミング
チャートである。両図24,25において、Data
(a)が図23のマクロブロックデータBDにあたり、
Data(c)が図23のデータBD1にあたる。遅延
回路20Aは、マクロブロックデータBDを、当該マク
ロブロックMB内の一ライン分(ここでは、”0”〜”
7”)のデータ量にあたる時間だけ遅延する。データマ
スク処理回路20Bは、マスク信号DQMの活性化レベ
ル(Lレベル)の期間中だけ、入力するデータData
(a),Data(b)をマスクして出力しない。従っ
て、マスク信号DQMのHレベルの期間中だけ、odd
ラインのマスクブロックデータとevenラインのマス
クブロックデータとが同時に、信号Data(c)、即
ち16ビット信号であるデータBD1として出力され
る。
【0063】メモリアドレス生成回路12(図2)は、
実施の形態1と同様にして、マクロブロックデータのマ
ッピングを行う。但し、メモリコントローラ14の出力
するコントロール信号CNTに応じて、前処理回路20
により、oddデータ及びevenデータは同時にメモ
リへ書込まれる。従ってビット方向のメモリ領域を切り
替える必要は無い。図21の例では、実施の形態1にお
けるマッピング方法を採用しているが、勿論、実施の形
態2の方法(図11)に基づいても良い。各データの読
出しのアドレス指定の方法も、基本的に実施の形態1,
2と変わるところはない。
実施の形態1と同様にして、マクロブロックデータのマ
ッピングを行う。但し、メモリコントローラ14の出力
するコントロール信号CNTに応じて、前処理回路20
により、oddデータ及びevenデータは同時にメモ
リへ書込まれる。従ってビット方向のメモリ領域を切り
替える必要は無い。図21の例では、実施の形態1にお
けるマッピング方法を採用しているが、勿論、実施の形
態2の方法(図11)に基づいても良い。各データの読
出しのアドレス指定の方法も、基本的に実施の形態1,
2と変わるところはない。
【0064】図26は、後処理回路22の内部構成を示
す図であり、2つのセレクタ24,25から成る。各セ
レクタ24,25の切替えは、ラスタデータRD1,R
Dの出力フォーマットいかんに依存する。
す図であり、2つのセレクタ24,25から成る。各セ
レクタ24,25の切替えは、ラスタデータRD1,R
Dの出力フォーマットいかんに依存する。
【0065】本実施の形態では、前処理回路20によ
り、マクロブロックのoddラインデータとevenラ
インデータとを同じバスデータにし、これらをメモリへ
同時に書き込み、同時に読出すことを特徴としている。
(メモリからのデータの読出時に、ビット方向のメモリ
領域を独立に制御しない。) oddラインデータとevenラインデータとを独
立に出力する場合としては、次の(a),(b)のケー
スがある。即ち、(a)1ライン毎にodd/even
データを交互に出力するときは、信号HSYNCのタイ
ミングに応じて、図23のセレクタ信号生成回路23
は、第1セレクト信号SEL1のレベルを”H”と”
L”とに交互に切替える。このとき、第2セレクト信号
SEL2のレベルは”L”のままとされ、従って、セレ
クタ25はevenラインのデータRDevenを出力
しない。これにより、セレクタ24は、第1セレクト信
号SEL1の立上がり、立下がりのタイミングに応じ
て、oddラインデータRDodd(8ビット)、ev
enラインデータRDeven(8ビット)を順次に独
立に出力する。そのときのタイミングチャートを、図2
7(a)〜(d)に示す。
り、マクロブロックのoddラインデータとevenラ
インデータとを同じバスデータにし、これらをメモリへ
同時に書き込み、同時に読出すことを特徴としている。
(メモリからのデータの読出時に、ビット方向のメモリ
領域を独立に制御しない。) oddラインデータとevenラインデータとを独
立に出力する場合としては、次の(a),(b)のケー
スがある。即ち、(a)1ライン毎にodd/even
データを交互に出力するときは、信号HSYNCのタイ
ミングに応じて、図23のセレクタ信号生成回路23
は、第1セレクト信号SEL1のレベルを”H”と”
L”とに交互に切替える。このとき、第2セレクト信号
SEL2のレベルは”L”のままとされ、従って、セレ
クタ25はevenラインのデータRDevenを出力
しない。これにより、セレクタ24は、第1セレクト信
号SEL1の立上がり、立下がりのタイミングに応じ
て、oddラインデータRDodd(8ビット)、ev
enラインデータRDeven(8ビット)を順次に独
立に出力する。そのときのタイミングチャートを、図2
7(a)〜(d)に示す。
【0066】又、(b)1フィールド毎odd/eve
nデータを交互に出力するときは、同回路23は、デー
タの読出し開始時に出力されるフレームパルスFPのタ
イミングに応じて、第1セレクト信号のレベルを“H”
と“L”とに交互に切替える。このとき、第2セレクト
信号SEL2のレベルは”L”のままとされ、従って、
セレクタ25はevenラインのデータRDevenを
出力しない。これにより、セレクタ24は、第1セレク
ト信号SEL1の立上がり、立下がりのタイミングに応
じて、oddラインデータRDodd(8ビット)、e
venラインデータRDeven(8ビット)を順次に
独立に出力する。そのときのタイミングチャートを、図
28(a)〜(c)に示す。
nデータを交互に出力するときは、同回路23は、デー
タの読出し開始時に出力されるフレームパルスFPのタ
イミングに応じて、第1セレクト信号のレベルを“H”
と“L”とに交互に切替える。このとき、第2セレクト
信号SEL2のレベルは”L”のままとされ、従って、
セレクタ25はevenラインのデータRDevenを
出力しない。これにより、セレクタ24は、第1セレク
ト信号SEL1の立上がり、立下がりのタイミングに応
じて、oddラインデータRDodd(8ビット)、e
venラインデータRDeven(8ビット)を順次に
独立に出力する。そのときのタイミングチャートを、図
28(a)〜(c)に示す。
【0067】 他方、oddラインデータRDodd
とevenラインデータRDevenとを同時に出力す
る場合には、図23のセレクタ信号生成回路23は、第
1,第2セレクト信号SEL1,SEL2を共に“H”
レベルに設定する。このとき、セレクタ24,25は、
同時に、それぞれ、対応するデータRDodd,RDe
venを出力する。この場合のタイミングチャートを図
29(a)〜(c)に示す。
とevenラインデータRDevenとを同時に出力す
る場合には、図23のセレクタ信号生成回路23は、第
1,第2セレクト信号SEL1,SEL2を共に“H”
レベルに設定する。このとき、セレクタ24,25は、
同時に、それぞれ、対応するデータRDodd,RDe
venを出力する。この場合のタイミングチャートを図
29(a)〜(c)に示す。
【0068】 ラインリピートするときには、図23
の上記回路23は、図30の(c),(d)に示すよう
に第1,第2セレクト信号SEL1,SEL2を設定す
ればよい。例えば、evenラインデータRDeven
をリピート出力する場合には、第1,第2セレクト信号
SEL1,SEL2を共に”L”レベルに設定すればよ
い。
の上記回路23は、図30の(c),(d)に示すよう
に第1,第2セレクト信号SEL1,SEL2を設定す
ればよい。例えば、evenラインデータRDeven
をリピート出力する場合には、第1,第2セレクト信号
SEL1,SEL2を共に”L”レベルに設定すればよ
い。
【0069】これにより、oddラインデータとev
enラインデータとを独立に出力する、oddライン
データとevenラインデータとを同時に出力する、あ
るいはラダーデータをラインリピートして出力するな
ど、より多彩な出力フォーマットを、メモリアドレス生
成回路12(図2)によるロウアドレスの切り替えと、
メモリコントローラ14によるビット方向の記憶領域M
Ri−1,MRi−2の切り替えとにより、容易に得る
ことができる。
enラインデータとを独立に出力する、oddライン
データとevenラインデータとを同時に出力する、あ
るいはラダーデータをラインリピートして出力するな
ど、より多彩な出力フォーマットを、メモリアドレス生
成回路12(図2)によるロウアドレスの切り替えと、
メモリコントローラ14によるビット方向の記憶領域M
Ri−1,MRi−2の切り替えとにより、容易に得る
ことができる。
【0070】(実施の形態6)本実施の形態は、各実施
の形態1〜5に共通の技術である。
の形態1〜5に共通の技術である。
【0071】実施の形態1〜5におけるように、カラム
アドレス、ロウアドレスによりマクロブロックデータを
マッピングするフレームメモリを用いてBlock t
oRaster変換を行う場合においては、read時
にロウアドレスを切り替える度に、フレームメモリ中の
各メモリセルに対してプリチャージを行う必要がある。
例えば、図5に示すマッピングを行った場合には、扱う
フォーマットとは関係なく、128個〜512個のデー
タの読み出し後に、ロウアドレスの切り替えを行う必要
性が生じる。
アドレス、ロウアドレスによりマクロブロックデータを
マッピングするフレームメモリを用いてBlock t
oRaster変換を行う場合においては、read時
にロウアドレスを切り替える度に、フレームメモリ中の
各メモリセルに対してプリチャージを行う必要がある。
例えば、図5に示すマッピングを行った場合には、扱う
フォーマットとは関係なく、128個〜512個のデー
タの読み出し後に、ロウアドレスの切り替えを行う必要
性が生じる。
【0072】そこで、本実施の形態では、図28に示す
ように、ロウアドレスの切り替えタイミングが最小であ
るフォーマット中のラスタデータ、即ち、ここでは、1
28個のラスタデータを読み出す毎に、フレームメモリ
のプリチャージを行う。図28の例では、時刻t1〜t
2,t3〜t4のプリチャージ期間Δt中に、メモリコ
ントローラ14(図2)は、データ出力のタイミングに
応じて、コントロール信号CNTの一つとして、プリチ
ャージ信号PREを各メモリセル(例えば図29に示す
各メモリセルMCのプリチャージトランジスタPTr)
に与える(図29中、BL,WLは、ビット線,ワード
線を示す)。
ように、ロウアドレスの切り替えタイミングが最小であ
るフォーマット中のラスタデータ、即ち、ここでは、1
28個のラスタデータを読み出す毎に、フレームメモリ
のプリチャージを行う。図28の例では、時刻t1〜t
2,t3〜t4のプリチャージ期間Δt中に、メモリコ
ントローラ14(図2)は、データ出力のタイミングに
応じて、コントロール信号CNTの一つとして、プリチ
ャージ信号PREを各メモリセル(例えば図29に示す
各メモリセルMCのプリチャージトランジスタPTr)
に与える(図29中、BL,WLは、ビット線,ワード
線を示す)。
【0073】これにより、既述した、フォーマットに依
存しない共通のBD−RD変換装置1において、プリチ
ャージを行うことが可能となる。また、図28に例示し
たように、プリチャージ期間Δtは、データ出力間に均
等に存在するので、プリチャージ期間に生じうるギャッ
プを容易に削除することができる。
存しない共通のBD−RD変換装置1において、プリチ
ャージを行うことが可能となる。また、図28に例示し
たように、プリチャージ期間Δtは、データ出力間に均
等に存在するので、プリチャージ期間に生じうるギャッ
プを容易に削除することができる。
【0074】
【発明の効果】請求項1乃至4,並びに請求項10及び
11に記載の各発明によれば、フォーマットが異なって
いても、同一の回路でマッピングを行うことができるの
で、同一の回路でBlock−to−Raster変換
を行うための前提としてのマッピングを可能としうる。
11に記載の各発明によれば、フォーマットが異なって
いても、同一の回路でマッピングを行うことができるの
で、同一の回路でBlock−to−Raster変換
を行うための前提としてのマッピングを可能としうる。
【0075】特に請求項4記載の発明によれば、回路の
省面積化を図ることが可能である。
省面積化を図ることが可能である。
【0076】請求項5記載の発明によれば、フォーマッ
トに関係なく常にラスタデータを読み出すことができる
ので、様々なフォーマットの各々に対して容易にBlo
ck−to−Raster変換を実行することができ
る。
トに関係なく常にラスタデータを読み出すことができる
ので、様々なフォーマットの各々に対して容易にBlo
ck−to−Raster変換を実行することができ
る。
【0077】請求項6記載の発明によれば、変換すべき
全てのマクロブロックデータをoddラインデータとe
vevnラインデータとに分割してマッピングすること
ができるので、oddラインデータとevevライン
データとを独立に出力したり、oddラインデータと
evevラインデータとの一方を繰返して出力したりす
ることも可能となり、ラスタデータの出力フォーマット
を多彩なものに容易に変えることができる。
全てのマクロブロックデータをoddラインデータとe
vevnラインデータとに分割してマッピングすること
ができるので、oddラインデータとevevライン
データとを独立に出力したり、oddラインデータと
evevラインデータとの一方を繰返して出力したりす
ることも可能となり、ラスタデータの出力フォーマット
を多彩なものに容易に変えることができる。
【0078】請求項7及び8記載の発明によれば、奇
数ラインデータと偶数ラインデータとを独立に出力した
り、奇数ラインデータと偶数ラインデータとを同時に
出力したり、更には奇数ラインデータと偶数ラインデ
ータとの一方を繰返して出力したりすることができ、よ
り多彩な出力フォーマットを容易に実現することができ
る。
数ラインデータと偶数ラインデータとを独立に出力した
り、奇数ラインデータと偶数ラインデータとを同時に
出力したり、更には奇数ラインデータと偶数ラインデ
ータとの一方を繰返して出力したりすることができ、よ
り多彩な出力フォーマットを容易に実現することができ
る。
【0079】請求項9記載の発明によれば、フォーマッ
トに依存しない共通の回路でプリチャージを行うことが
できる。
トに依存しない共通の回路でプリチャージを行うことが
できる。
【図1】 システム全体の構成を示すブロック図であ
る。
る。
【図2】 実施の形態1に係るBD−RD変換装置の構
成を示すブロック図である。
成を示すブロック図である。
【図3】 (X×Y)個のマクロブロックから成るフォ
ーマットを示す図である。
ーマットを示す図である。
【図4】 1つのマクロブロック中のマクロブロックデ
ータの配列を示す図である。
ータの配列を示す図である。
【図5】 実施の形態1のマッピング方法を示す図であ
る。
る。
【図6】 読み出し・書き込み時のタイミングチャート
である。
である。
【図7】 書込み時のロウアドレスを示すタイミングチ
ャートである。
ャートである。
【図8】 書込み時のロウアドレスを示すタイミングチ
ャートである。
ャートである。
【図9】 書込み時のカラムアドレスを示すタイミング
チャートである。
チャートである。
【図10】 実施の形態2に係るBD−RD変換装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図11】 実施の形態2のマッピング方法を示す図で
ある。
ある。
【図12】 実施の形態3のマッピング方法を示す図で
ある。
ある。
【図13】 oddラインマクロブロックにおけるデー
タ配列を示す図である。
タ配列を示す図である。
【図14】 evenラインマクロブロックにおけるデ
ータ配列を示す図である。
ータ配列を示す図である。
【図15】 書込み時のカラムアドレスを示すタイミン
グチャートである。
グチャートである。
【図16】 書込み時のロウアドレスを示すタイミング
チャートである。
チャートである。
【図17】 書込み時のロウアドレスを示すタイミング
チャートである。
チャートである。
【図18】 実施の形態4のフレームメモリのメモリ領
域の構成を示す図である。
域の構成を示す図である。
【図19】 実施の形態4のマッピング方法を示す図で
ある。
ある。
【図20】 実施の形態4のマッピング方法を示す図で
ある。
ある。
【図21】 実施の形態5のマッピング方法を示す図で
ある。
ある。
【図22】 oddラインマクロブロックにおけるデー
タ配列を示す図である。
タ配列を示す図である。
【図23】 実施の形態5に係るBD−RD変換装置を
示すブロック図である。
示すブロック図である。
【図24】 前処理回路の構成を示すブロック図であ
る。
る。
【図25】 前処理回路の動作におけるタイミングチャ
ートである。
ートである。
【図26】 後処理回路の構成例を示すブロック図であ
る。
る。
【図27】 oddラインデータとevenラインデー
タとを交互に出力するときの第1,第2セレクト信号の
タイミングを示す図である。
タとを交互に出力するときの第1,第2セレクト信号の
タイミングを示す図である。
【図28】 oddラインデータとevenラインデー
タとを交互に出力するときの第1,第2セレクト信号の
タイミングを示す図である。
タとを交互に出力するときの第1,第2セレクト信号の
タイミングを示す図である。
【図29】 oddラインデータとevenラインデー
タとを同時出力するときの第1,第2セレクト信号のタ
イミングチャートである。
タとを同時出力するときの第1,第2セレクト信号のタ
イミングチャートである。
【図30】 ラインリピート出力するときの第1,第2
セレクト信号のタイミングチャートである。
セレクト信号のタイミングチャートである。
【図31】 実施の形態6におけるプリチャージ動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図32】 メモリセルの一例を示す図である。
1 BD−RD変換装置、11 同期信号生成カウン
タ、12 メモリアドレス生成回路、13 フレームメ
モリ、14 メモリコントローラ、BD マクロブロッ
クデータ、RD ラスタデータ、Add. アドレス信
号、MB マクロブロック、MR メモリ領域、MBR
マクロブロックロウ。
タ、12 メモリアドレス生成回路、13 フレームメ
モリ、14 メモリコントローラ、BD マクロブロッ
クデータ、RD ラスタデータ、Add. アドレス信
号、MB マクロブロック、MR メモリ領域、MBR
マクロブロックロウ。
Claims (11)
- 【請求項1】 マクロブロックデータをラスタデータに
変換するための半導体集積回路であって、 複数のフォーマットの内でその水平方向のデータサイズ
が最大となる特定のフォーマットの場合のマッピングに
準拠して、前記複数のフォーマットの内の任意のフォー
マットの前記マクロブロックデータのマッピングを行う
ことを特徴とする、半導体集積回路。 - 【請求項2】 請求項1記載の半導体集積回路におい
て、 前記特定のフォーマットの前記水平方向及び垂直方向の
データサイズより定まる複数の最大マクロブロックロウ
の各々の前記マクロブロックデータをマッピングし得る
最大マクロブロックロウ領域を順次にメモリのメモリ領
域に設定し、 前記任意のフォーマットの前記マクロブロックデータ
を、前記任意のフォーマットのマクロブロックロウ単位
で、対応する前記最大マクロブロックロウ領域内に、当
該マクロブロックロウに属する複数のマクロブロックの
データ配列に従ってマッピングすることを特徴とする、
半導体集積回路。 - 【請求項3】 請求項2記載の半導体集積回路におい
て、 前記任意のフォーマットの前記マクロブロックロウ単位
で、 当該マクロブロックロウに属する先頭のマクロブロック
の先頭の前記マクロブロックデータのアドレスを、対応
する前記最大マクロブロックロウ領域内の先頭データと
して指定し、そのアドレスを基準に前記データ配列に従
ってマッピングすることを特徴とする、半導体集積回
路。 - 【請求項4】 請求項2記載の半導体集積回路におい
て、 前記任意のフォーマットの前記マクロブロックロウ単位
で、 当該マクロブロックロウに属する末尾の前記マクロブロ
ックデータのアドレスを、対応する前記最大マクロブロ
ックロウ領域内の末尾データとして指定し、 当該マクロブロックロウに属する先頭のマクロブロック
の先頭の前記マクロブロックデータのアドレスを、前記
特定のフォーマットの前記水平方向のデータサイズと当
該任意のフォーマットの前記水平方向のデータサイズと
の差分に基づき決定することを特徴とする、半導体集積
回路。 - 【請求項5】 請求項3又は4に記載の半導体集積回路
において、 前記任意のフォーマットの前記マクロブロックロウ単位
で、 当該マクロブロックロウに属する前記先頭マクロブロッ
クデータの前記アドレスのロウアドレスとカラムアドレ
スとを指定し、前記先頭マクロブロックデータの前記ア
ドレスを基準に前記カラムアドレスを順次に切り換えて
いくと共に、当該マクロブロックロウに属する前記水平
方向のラインに属する前記マクロブロックデータが全て
読み出されたとき及び前記最大マクロブロックロウ領域
の折返し部分の番地に書き込まれた前記マクロブロック
データが読み出されたときに、前記ロウアドレスを切り
換えていくことにより、前記メモリ領域からデータを読
み出すことを特徴とする、半導体集積回路。 - 【請求項6】 請求項5記載の半導体集積回路におい
て、 前記メモリ領域を第1及び第2メモリ領域に分割し、 前記第1メモリ領域には前記マクロブロック内の奇数番
目の前記水平方向のラインに属する前記マクロブロック
データをマッピングし、 前記第2メモリ領域には前記マクロブロック内の偶数番
目の前記水平方向のラインに属する前記マクロブロック
データをマッピングすることを特徴とする、半導体集積
回路。 - 【請求項7】 請求項5記載の半導体集積回路におい
て、 前記メモリ領域をそのビット方向に対して第1及び第2
メモリ領域に2分割し、 順次に入力する前記マクロブロックデータを、(1)前
記マクロブロック内の奇数番目の前記水平方向のライン
に属する前記マクロブロックデータから成る奇数ライン
データと、(2)前記水平方向のラインの次のラインに
該当する偶数番目の前記水平方向のラインに属する前記
マクロブロックデータから成る偶数ラインデータとを有
するバスデータに前処理した上で、 前記奇数ラインデータ及び前記偶数ラインデータをそれ
ぞれ前記第1及び第2メモリ領域にマッピングすること
を特徴とする、半導体集積回路。 - 【請求項8】 請求項5記載の半導体集積回路におい
て、 前記奇数ラインデータ及び対応する前記偶数ラインデー
タを同時に前記バスデータとして読み出して所定の後処
理を行うことにより、所定の出力フォーマットを有する
前記ラスタデータを出力することを特徴とする、半導体
集積回路。 - 【請求項9】 請求項5記載の半導体集積回路におい
て、 前記マクロブロックデータの読み出し時に、前記ロウア
ドレスの切替タイミングが最小となるフォーマットに対
応して、前記メモリ領域を定期的にプリチャージするこ
とを特徴とする、半導体集積回路。 - 【請求項10】 複数のフォーマットの内でその水平方
向のデータサイズが最大となる特定のフォーマットの場
合のマッピングに準拠して、前記複数のフォーマットの
内の任意のフォーマットの前記マクロブロックデータが
マッピングされているメモリを備える、半導体集積回
路。 - 【請求項11】 複数のフォーマット中の所定のフォー
マットに関する複数のマクロブロックデータをマクロブ
ロック単位で入力するマクロブロックデータ信号入力線
と、 クロックを入力するクロック信号入力線と、 データの書込み及び読み出しのタイミングを制御するメ
モリコントロール信号を入力するメモリコントロール信
号入力線と、 前記クロック信号入力線と前記メモリコントロール信号
入力線とに接続され、前記クロック及び前記メモリコン
トロール信号に基づいて、前記複数のフォーマットの内
でその水平方向のデータサイズが最大となる特定のフォ
ーマットに関する前記複数のマクロブロックデータのマ
ッピングに準拠した、前記所定のフォーマットに関する
前記マクロブロックデータのマッピングを行うためのア
ドレスを指定するアドレス生成手段と、 前記マクロブロックデータ信号入力線と前記クロック信
号入力線と前記メモリコントロール信号入力線と前記ア
ドレス生成手段の出力線に接続され、前記メモリコント
ロール信号及び前記アドレスに基づいて前記複数のマク
ロブロックデータを書込むメモリとを、備えることを特
徴とする、半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6636097A JPH10262220A (ja) | 1997-03-19 | 1997-03-19 | 半導体集積回路 |
US08/914,192 US6359660B1 (en) | 1997-03-19 | 1997-08-19 | Semiconductor integrated circuit for converting macro-block data into raster data which is adaptable to various formats |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6636097A JPH10262220A (ja) | 1997-03-19 | 1997-03-19 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10262220A true JPH10262220A (ja) | 1998-09-29 |
Family
ID=13313619
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6636097A Pending JPH10262220A (ja) | 1997-03-19 | 1997-03-19 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6359660B1 (ja) |
JP (1) | JPH10262220A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011066677A (ja) * | 2009-09-17 | 2011-03-31 | Ntt Electornics Corp | ストリーム制御装置、ストリーム制御方法及びストリーム制御プログラム |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6587158B1 (en) * | 1998-07-23 | 2003-07-01 | Dvdo, Inc. | Method and apparatus for reducing on-chip memory in vertical video processing |
US7589789B2 (en) * | 1999-05-08 | 2009-09-15 | Lg Electronics Inc. | Video converting device and method for digital TV |
US8466928B2 (en) * | 2006-10-06 | 2013-06-18 | Canon Kabushiki Kaisha | Image processing apparatus and method |
US20140219361A1 (en) * | 2013-02-01 | 2014-08-07 | Samplify Systems, Inc. | Image data encoding for access by raster and by macroblock |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5343243A (en) | 1992-01-07 | 1994-08-30 | Ricoh Company, Ltd. | Digital video camera |
KR950006768B1 (ko) | 1992-12-31 | 1995-06-22 | 현대전자산업주식회사 | 라스터 포멧 콘버터 회로 |
US5623311A (en) * | 1994-10-28 | 1997-04-22 | Matsushita Electric Corporation Of America | MPEG video decoder having a high bandwidth memory |
JPH08171384A (ja) | 1994-12-16 | 1996-07-02 | Canon Inc | 走査変換方法及びその装置 |
US6088391A (en) * | 1996-05-28 | 2000-07-11 | Lsi Logic Corporation | Method and apparatus for segmenting memory to reduce the memory required for bidirectionally predictive-coded frames |
US5912676A (en) * | 1996-06-14 | 1999-06-15 | Lsi Logic Corporation | MPEG decoder frame memory interface which is reconfigurable for different frame store architectures |
-
1997
- 1997-03-19 JP JP6636097A patent/JPH10262220A/ja active Pending
- 1997-08-19 US US08/914,192 patent/US6359660B1/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011066677A (ja) * | 2009-09-17 | 2011-03-31 | Ntt Electornics Corp | ストリーム制御装置、ストリーム制御方法及びストリーム制御プログラム |
Also Published As
Publication number | Publication date |
---|---|
US6359660B1 (en) | 2002-03-19 |
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