JPH10262220A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 同一の回路で全てのフォーマットに対応可能
なＢｌｏｃｋ ｔｏ Ｒａｓｔｅｒ変換回路を実現す
る。 【解決手段】 水平方向のデータサイズＸがｍａｘ．条
件である特定フォーマットに準拠して、マクロブロック
データのフレームメモリ１３へのマッピングを行う。書
き込み時は、各マクロブロックロウＭＢＲｉ毎に、その
先頭マクロブロックＩＭＢｉの最初のデータのアドレス
を指定し、そのアドレスを基準に、マクロブロックＭＢ
内のデータ配列に従って、規則的にカラムとロウのアド
レスを切り替える。読み出し時は、各マクロブロックロ
ウＭＢＲｉ毎に、先頭データのアドレスを指定し、この
アドレスを基準に、当該マクロブロックロウＭＢＲｉ内
の各水平ラインのデータの読出し及びフレームメモリ１
３のカラムアドレスの折り返し部分のデータの読出しの
終了毎に、ロウアドレスを切り替える。カラムアドレス
は、順次に切り替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ブロック単位構成
のデータ（以下、ブロックデータと称す）をラスタデー
タに変換するための半導体集積回路に関するものであ
る。特に、本発明は、いわゆるマルチメディアにおける
次世代ディジタルテレビに好適な技術に関する。勿論、
本発明は、次世代ディジタルテレビ以外の分野にも利用
可能である。

【０００２】

【従来の技術】ブロック−ラスタ変換／逆変換を小規模
な回路で実現する技術としては、例えば、特開平８−１
７１３８４号公報に開示されたものがある。そこでは、
ブロックバッファに与えるアドレスに対して、前半では
読出し操作を行い、その読出しによって空き領域となっ
た番地に、データの書込み操作を行うこととしている。
これにより、ブロックバッファの数を２つから１つに削
減することができると共に、アクセスアドレスの演算を
簡単な構成とすることを可能にしている。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
ブロック／ラスタ変換の技術は、特定の一つの映像フォ
ーマットに対応可能であるにすぎない。例えば、上述の
従来技術（特開平８−１７１３８４号公報）では、テレ
ビ放送のＮＴＳＣ規格に対応可能な変換技術にすぎず、
特定のフォーマットにおけるブロック／ラスタ変換回路
の小型化やメモリ容量の小型化を図ろうとするものであ
る。

【０００４】ところが、最近のマルチメディア技術の進
展に伴い、その一翼を担う次世代ディジタルテレビ（ad
vanded TV）においては、ＭＰＥＧ２規格のブロックデ
ータをラスタデータに変換する回路が必要であり、しか
も、扱う映像ソースのフォーマット（即ちマクロブロッ
ク数）は多彩であるため、それら全てのフォーマットに
も対応可能な一つの変換回路の開発が必要である。しか
るに、従来の技術で以てしては、そのような新たな技術
的課題に対応することが不可能である。

【０００５】この発明は、かかる懸案事項を解決するた
めになされたものである。その第１目的は、複数のフォ
ーマットにも対応可能なブロックデータ／ラスタデータ
変換を同一の装置で以て実現することにある。そのため
の様々な新規なマッピング技術を提供する。

【０００６】又、その第２目的は、同一回路で以て出力
フォーマットの異なったラスタデータを容易に出力可能
とすることにある。

【０００７】更に、その第３目的は、入出力フォーマッ
トに依存しない、メモリのプリチャージを可能とするこ
とにある。

【０００８】

【課題を解決するための手段】請求項１の発明は、マク
ロブロックデータをラスタデータに変換するための半導
体集積回路であって、複数のフォーマットの内でその水
平方向のデータサイズが最大となる特定のフォーマット
の場合のマッピングに準拠して、前記複数のフォーマッ
トの内の任意のフォーマットの前記マクロブロックデー
タのマッピングを行うことを特徴とする。

【０００９】請求項２の発明は、請求項１記載の半導体
集積回路において、前記特定のフォーマットの前記水平
方向及び垂直方向のデータサイズより定まる複数の最大
マクロブロックロウの各々の前記マクロブロックデータ
をマッピングし得る最大マクロブロックロウ領域を順次
にメモリのメモリ領域に設定し、前記任意のフォーマッ
トの前記マクロブロックデータを、前記任意のフォーマ
ットのマクロブロックロウ単位で、対応する前記最大マ
クロブロックロウ領域内に、当該マクロブロックロウに
属する複数のマクロブロックのデータ配列に従ってマッ
ピングすることを特徴とする。

【００１０】請求項３の発明は、請求項２記載の半導体
集積回路において、前記任意のフォーマットの前記マク
ロブロックロウ単位で、当該マクロブロックロウに属す
る先頭のマクロブロックの先頭の前記マクロブロックデ
ータのアドレスを、対応する前記最大マクロブロックロ
ウ領域内の先頭データとして指定し、そのアドレスを基
準に前記データ配列に従ってマッピングすることを特徴
とする。

【００１１】請求項４の発明は、請求項２記載の半導体
集積回路において、前記任意のフォーマットの前記マク
ロブロックロウ単位で、当該マクロブロックロウに属す
る末尾の前記マクロブロックデータのアドレスを、対応
する前記最大マクロブロックロウ領域内の末尾データと
して指定し、当該マクロブロックロウに属する先頭のマ
クロブロックの先頭の前記マクロブロックデータのアド
レスを、前記特定のフォーマットの前記水平方向のデー
タサイズと当該任意のフォーマットの前記水平方向のデ
ータサイズとの差分に基づき決定することを特徴とす
る。

【００１２】請求項５の発明は、請求項３又は４に記載
の半導体集積回路において、前記任意のフォーマットの
前記マクロブロックロウ単位で、当該マクロブロックロ
ウに属する前記先頭マクロブロックデータの前記アドレ
スのロウアドレスとカラムアドレスとを指定し、前記先
頭マクロブロックデータの前記アドレスを基準に前記カ
ラムアドレスを順次に切り換えていくと共に、当該マク
ロブロックロウに属する前記水平方向のラインに属する
前記マクロブロックデータが全て読み出されたとき及び
前記最大マクロブロックロウ領域の折返し部分の番地に
書き込まれた前記マクロブロックデータが読み出された
ときに、前記ロウアドレスを切り換えていくことによ
り、前記メモリ領域からデータを読み出すことを特徴と
する。

【００１３】請求項６の発明は、請求項５記載の半導体
集積回路において、前記メモリ領域を第１及び第２メモ
リ領域に分割し、前記第１メモリ領域には前記マクロブ
ロック内の奇数番目の前記水平方向のラインに属する前
記マクロブロックデータをマッピングし、前記第２メモ
リ領域には前記マクロブロック内の偶数番目の前記水平
方向のラインに属する前記マクロブロックデータをマッ
ピングすることを特徴とする。

【００１４】請求項７の発明は、請求項５記載の半導体
集積回路において、前記メモリ領域をそのビット方向に
対して第１及び第２メモリ領域に２分割し、順次に入力
する前記マクロブロックデータを、（１）前記マクロブ
ロック内の奇数番目の前記水平方向のラインに属する前
記マクロブロックデータから成る奇数ラインデータと、
（２）前記水平方向のラインの次のラインに該当する偶
数番目の前記水平方向のラインに属する前記マクロブロ
ックデータから成る偶数ラインデータとを有するバスデ
ータに前処理した上で、前記奇数ラインデータ及び前記
偶数ラインデータをそれぞれ前記第１及び第２メモリ領
域にマッピングすることを特徴とする。

【００１５】請求項８の発明は、請求項５記載の半導体
集積回路において、前記奇数ラインデータ及び対応する
前記偶数ラインデータを同時に前記バスデータとして読
み出して所定の後処理を行うことにより、所定の出力フ
ォーマットを有する前記ラスタデータを出力することを
特徴とする。

【００１６】請求項９の発明は、請求項５記載の半導体
集積回路において、前記マクロブロックデータの読み出
し時に、前記ロウアドレスの切替タイミングが最小とな
るフォーマットに対応して、前記メモリ領域を定期的に
プリチャージすることを特徴とする。

【００１７】請求項１０の発明は、半導体集積回路にお
いて、複数のフォーマットの内でその水平方向のデータ
サイズが最大となる特定のフォーマットの場合のマッピ
ングに準拠して、前記複数のフォーマットの内の任意の
フォーマットの前記マクロブロックデータがマッピング
されているメモリを備えることを特徴とする。

【００１８】請求項１１の発明は、半導体集積回路にお
いて、複数のフォーマット中の所定のフォーマットに関
する複数のマクロブロックデータをマクロブロック単位
で入力するマクロブロックデータ信号入力線と、クロッ
クを入力するクロック信号入力線と、データの書込み及
び読み出しのタイミングを制御するメモリコントロール
信号を入力するメモリコントロール信号入力線と、前記
クロック信号入力線と前記メモリコントロール信号入力
線とに接続され、前記クロック及び前記メモリコントロ
ール信号に基づいて、前記複数のフォーマットの内でそ
の水平方向のデータサイズが最大となる特定のフォーマ
ットに関する前記複数のマクロブロックデータのマッピ
ングに準拠した、前記所定のフォーマットに関する前記
マクロブロックデータのマッピングを行うためのアドレ
スを指定するアドレス生成手段と、前記マクロブロック
データ信号入力線と前記クロック信号入力線と前記メモ
リコントロール信号入力線と前記アドレス生成手段の出
力線に接続され、前記メモリコントロール信号及び前記
アドレスに基づいて前記複数のマクロブロックデータを
書込むメモリとを、備えることを特徴とする。

【００１９】

【発明の実施の形態】

（実施の形態１）実施の形態１に係る半導体集積回路
は、２次元（ｘ×ｙ）のマクロブロックデータから構成
される２次元（Ｘ×Ｙ）のデータの配列を、ブロックデ
ータからラスタデータに変換する回路に関する。以下、
この変換を、Ｂｌｏｃｋ ｔｏ Ｒａｓｔｅｒ変換（又
はブロック／ラスタ変換）という。

【００２０】ここでは、次の点に着眼している。即ち、
扱う映像ソースのフォーマットは様々ではあるが、フォ
ーマットの最大値は、チップの仕様により決まる。そこ
で、本変換回路では、メモリへのデータのマッピング
（マッピングとは、アドレス信号で指定したメモリの番
地ないしセルに、対応するマクロブロックデータを書き
込むことを言う）を、マクロブロックロウ単位で、映像
フォーマットの水平方向のサイズが最大である特定のフ
ォーマットに準拠して行うこと、これにより、マクロ
ブロックロウの先頭データのアドレスをフォーマットい
かんに拘わらず同一とし、そのアドレスを基準にマク
ロブロックデータを順次にマッピングすることとしてい
る。そして、メモリ内の各マクロブロックロウの各ラ
インデータを順次に読出すことにより、ラスタデータの
データ配列を得ることにしている。

【００２１】以下、本回路の構成を図面を参照しつつ、
詳述する。

【００２２】図１は、次世代テレビジョンに適用可能な
システムの全体構成を示すブロック図である。同図中、
ブロック／ラスタ変換装置（以後、ＢＤ−ＲＤ変換装置
と略称する）１が、本実施の形態１の核心部であり、そ
の他は周辺の外部回路である。それらの内で、ＭＰＥＧ
デコーダ２は、１６×１６画素のマクロブロック（Ｍ
Ｂ）単位毎にＤＣＴ（Discrete Cosine Transfer）演算
を施して得られた、ＭＰＥＧ２規格に対応した符号化
（圧縮化）データをデコードする部分であり、８ビット
の復号画像データを、マクロブロックデータＢＤとし
て、ブロックデータ配列の順序でＢＤ−ＲＤ変換装置１
に出力する。尚、上記マクロブロックデータＢＤをＢＤ
−ＲＤ変換装置１に入力する信号線を、「マクロブロッ
クデータ信号入力線ＢＤＬ」と定義する。

【００２３】又、クロック発生器３は、本システムの基
本クロックないしシステムクロック（以下、単にクロッ
クと称す）ＣＬを生成して、当該クロックＣＬを各部
２，１，４へ出力する。ここでも、クロックＣＬをＢＤ
−ＲＤ変換装置１へ入力する信号線を、「クロック信号
入力線ＣＬＬ」と称する。

【００２４】Ｄ／Ａ変換器４は、ＢＤ−ＲＤ変換装置１
がラスタデータ形式のデータ配列の順序に従って出力す
るラスタデータＲＤをＤ／Ａ変換する部分であり、ＣＲ
Ｔディスプレイ等のモニタ５は、Ｄ／Ａ変換後の映像デ
ータをモニタする。ここでも、ラスタデータＲＤをＤ／
Ａ変換器４に入力する信号線を、「ラスタデータ出力信
号線ＲＤＬ」と定義する。

【００２５】ＢＤ−ＲＤ変換装置１は、(1)マクロブロ
ックロウ信号を内部生成する回路、及び(2)マクロブロ
ックデータＢＤを順次にメモリにマッピングするための
アドレス信号を生成するアドレス生成回路を、その中核
部分として備えており、マクロブロックのデータサイズ
（Ｘ×Ｙ）が異なる複数のフォーマットのデータを扱う
場合でも、フォーマットに依存しないＢＤ−ＲＤ変換処
理を可能とする。以下、ＢＤ−ＲＤ変換装置１の構成に
ついて、詳述する。

【００２６】図２は、ＢＤ−ＲＤ変換装置１の構成を示
すブロック図である。同変換装置１は、その中核たるア
ドレス生成部１０と、フレームメモリ（ないしメモリ）
１３と、メモリコントローラ１４とに、大別される。こ
の内、アドレス生成部１０は、カウンタ機能を有し、同
期信号生成カウンタ１１とメモリアドレス生成回路（カ
ウンタより成る）１２とから構成されている。同回路１
２は、カラムアドレスとロウアドレスとより成るアドレ
ス信号（単にアドレスと称す）Ａｄｄ．を生成し、この
アドレスＡｄｄ．により、フレームメモリ１３は、マク
ロブロックデータＢＤをマッピングする。尚、アドレス
Ａｄｄ．の出力線をアドレス信号入力（出力）線Ａｄ
ｄ．Ｌと定義する。

【００２７】メモリコントローラ１４は、クロックＣＬ
に基づき、フレームメモリ１３へのマクロブロックデー
タＢＤの書込み及びフレームメモリ１３からのデータの
読出しをコントロールするための信号ＣＮＴを生成し、
それをフレームメモリ１３とメモリアドレス生成回路１
２とに出力する。これらのコントロール信号ＣＮＴの出
力線を、「メモリコントロール信号入力（出力）線」と
定義する。コントロール信号ＣＮＴは、リード・ライト
命令信号、ライトイネーブル信号（ＷＥ）、コラムアド
レスストローブ信号（ＣＡＳ），ロウアドレスストロー
ブ信号（ＲＡＳ），フレーム信号等を総称するものであ
る。

【００２８】信号ＭＢＲＳＹＮＣとは、マクロブロック
ロウの同期信号であり、フレームメモリ１３へのｗｒｉ
ｔｅ動作に必要なコントロール信号である。

【００２９】ここで、「マクロブロックロウ」とは、
（Ｘ×Ｙ）サイズのマクロブロック中で、同一の列（水
平方向）に配列される全てのマクロブロックを含む領域
を意味し、図３に示す（Ｘ×Ｙ）個のマクロブロックＭ
Ｂの一例で示せば、図３中の記号ＭＢＲないしＭＢＲｉ
で囲まれた部分に該当する。図３で、ＤＸは水平方向
を、ＤＹは垂直方向を示す。

【００３０】又、図２中の信号ＨＳＹＮＣとは、ラスタ
データＲＤのラインの同期信号である。即ち、図３の例
では、１つのマクロブロックＭＢ中に（ｘ×ｙ）個のデ
ータ（又は画素）が含まれているので、マクロブロック
ロウＭＢＲ中にはｙ本の走査ラインが存在する。この各
走査ラインの始めないしは終了時に、上記同期信号ＨＳ
ＹＮＣの１パルスが立つ。他方、図２中の信号ＲＳＹＮ
Ｃとは、同期信号ＨＳＹＮＣの周期の数ライン分の期間
に同期した信号である。これらの同期信号ＨＳＹＮＣ，
ＲＳＹＮＣは、フレームメモリ１３からのラスタデータ
ＲＤのｒｅａｄ動作時のコントロール信号として用いら
れる。

【００３１】フレームメモリ１３へのマクロブロックデ
ータＢＤのマッピングは、扱うフォーマットの内でその
サイズ（Ｘ×Ｙ）がｍａｘ．条件であるフォーマットに
準拠して行われる。この点が、本実施の形態の特徴の中
核をなす。そこで、理解の容易化のために、具体例を挙
げて、この点を説明する。

【００３２】例えば、テレビ映像では、そのソースがプ
ログレスソースのときには、フォーマットは１２８０画
素（水平方向（Ｘ））×７２０画素（垂直方向（Ｙ））
であり、又、インターレスソースでは、そのフォーマッ
トは１９２０画素（Ｘ）×１０８８画素（Ｙ）のデータ
サイズであり、ｍａｘ．条件のフォーマットをなす。

【００３３】そこで、今、後者のフォーマットを上記マ
ッピングの準拠すべき基準として採用する。この場合に
は、１６画素（ｘ）×１６画素（ｙ）から成るマクロブ
ロックＭＢの個数で以て上記フォーマットを示せば、そ
のデータサイズ（Ｘ×Ｙ）は、次の通りである。即ち、
（ｘ×ｙ）＝（１６×１６）、（Ｘ×Ｙ）＝（１２０×
６８）で、一つのマクロブロックロウＭＢＲ（図３）当
りに１６本の走査ラインが含まれることとなる。この場
合の任意のマクロブロックＭＢのフォーマットを図４に
示す。

【００３４】図４に示す通り、マクロブロックＭＢは、
それぞれが８画素×８画素から成る、４つのＤＣＴブロ
ックＤＣＴＢＫ０〜ＤＣＴＢＫ３より成る。図４中に各
画素に付されている数字は、マクロブロックデータＢＤ
が図２のフレームメモリ１３に入力する、ないしは転送
されてくる順番（配列）を示しており、各画素は８ビッ
トのデータである。図４中のｙ方向は、フレームメモリ
１３におけるワード線方向にあたる。

【００３５】今、フレームメモリ１３のカラムサイズが
５１２である場合のマクロブロックデータＢＤのマッピ
ング方法を、図５に示す。１画素が８ビットのデータな
ので、メモリ領域ＭＲは、ビット方向ＢＤに８つの領域
ＭＲ０〜ＭＲ７を有する。図５の各マクロブロックロウ
ＭＢＲは、水平方向のデータサイズＸが１２０（最大）
となる特定フォーマットの各マクロブロック中のマクロ
ブロックデータを全て書込める領域であり、これらの領
域を、ここでは「最大マクロブロックロウ」と呼ぶ。図
中の黒四角は、各マクロブロックロウＭＢＲの先頭位置
のマクロブロックＭＢを示している。ここで、第１番
目，第２番目，第３番目，…，第ｉ番目，…，第６８番
目のマクロブロックロウＭＢＲを、各々、ＭＢＲ１，Ｍ
ＢＲ２，ＭＢＲ３，…，ＭＢＲｉ，…，ＭＢＲ６８とし
て示しており、第ｉ（１≦ｉ≦６８）番目のマクロブロ
ックロウＭＢＲｉの先頭位置のマクロブロック（先頭マ
クロブロックと称す）ＩＭＢをＩＭＢｉとして表わし
て、一般化している。

【００３６】図３に示す（Ｘ×Ｙ）個のマクロブロック
ＭＢから成るデータを変換処理する場合の同期信号のタ
イミングチャートを、図６に示す。同図中、（Ａ）は書
込み時のタイミングチャートであり、（Ｂ）は読出し時
のものである。同図６においては、図２のコントロール
信号ＣＮＴのタイミングの図示を省略化している。ＢＤ
−ＲＤ変換装置１（図２）の動作は、次の通りとなる。

【００３７】（Ａ） ｗｒｉｔｅ動作時は、同期信号Ｍ
ＢＲＳＹＮＣのパルスの立上がりタイミング毎に、図２
のメモリアドレス生成回路１２は、各先頭マクロブロッ
クＩＭＢｉの最初のデータ（例えば、図５の第１番目の
マクロブロックロウＭＢＲ１では、黒印で図示している
先頭マクロブロックＩＭＢ１における（コラム，ロウ）
＝（０，０）のデータ“０”に当たる）のアドレスを指
定し、同回路１２は、そのアドレスを基準に、当該マク
ロブロックＩＭＢｉ内のマクロブロックデータの配列
（図４参照）に従って、以後のマクロブロックデータ”
１”，”２”，…，”２５５”のカラムアドレス、ロウ
アドレスを規則的に切り替えていく。

【００３８】図７〜図９に、１マクロブロックＭＢｉ
（図５）のマッピングのアドレスＡｄｄ．（図２）を示
す。この内、図７，図８はロウアドレスのタイミング
を、図９はカラムアドレスのタイミングを示す。両図
７，８中、記号「ＤＣＴＢＫ０，１」は、図３に示した
各ＤＣＴブロックＤＣＴＢＫ０，ＤＣＴＢＫ１内のデー
タのアドレス指定の期間を示している。記号「ＤＣＴＢ
Ｋ２，３」の場合も同様である。又、両図７，８中の記
号Ａｄｄｒｅｓｓ〈０〉〜Ａｄｄｒｅｓｓ〈３〉は、あ
るマクロブロックロウＭＢＲｉ（図５）のマッピング時
のロウアドレスを示している。

【００３９】（Ｂ） ｒｅａｄ動作時は、ラスタデータ
配列とするには、図３に示す水平ライン方向ＤＸに各デ
ータを読出す必要がある。そこで、図６に示すように、
同期信号ＲＳＹＮＣのパルスの立上がりタイミング毎
に、図２の回路１２は、各マクロブロックロウＭＢＲｉ
の先頭データ（例えば、図３，図５に示す第１番目のマ
クロブロックロウＭＢＲ１では、図示しているマクロブ
ロックＭＢＯ内のデータ“０”に当たる）のアドレスを
指定し、この先頭データのアドレスを基準に、１ライン
の開始時を与える同期信号ＨＳＹＮＣの立上がりタイミ
ング時及びフレームメモリ１３のカラムアドレスの折り
返し（図５の例では、第５１２番目のカラムアドレス）
（又は５１２画素出力時）時毎に、ロウアドレスを切り
替える。そして、メモリアドレス生成回路１２は、同一
ロウアドレスにおいては、カラムアドレスを順次に切り
替えて、同一ロウ中の各データを順次に読出す。これに
より、ラスタデータＲＤ（図２）が出力される。

【００４０】このような動作（Ａ），（Ｂ）により、Ｂ
Ｄ／ＲＤ変換が達成される。

【００４１】（Ｘ×Ｙ）＜（１２０×６８）の関係が成
立するデータサイズのフォーマット（任意のフォーマッ
ト）の場合についても、同期信号ＭＢＲＳＹＮＣの立上
がりタイミング毎に、図２の回路１２は、ｍａｘ．条件
である（Ｘ×Ｙ）＝（１２０×６８）のフォーマットと
同様の先頭マクロブロックＩＭＢｉ（図５）の最初のデ
ータのアドレスＡｄｄ．を指定して、それをフレームメ
モリ１３に出力する。従って、Ｘサイズが１２０に満た
ない分だけ、各マクロブロックロウＭＢＲｉ毎に、最大
マクロブロックロウとしてのメモリ領域内に空き領域が
生じるが、ｃａｒｅする必要はない。

【００４２】以上のように、フォーマットが変わって
も、水平方向のサイズが最大となる特定のフォーマット
のｍａｘ．条件に準拠して決定した、各マクロブロック
ロウＭＢＲｉの先頭マクロブロックＩＭＢｉの先頭デー
タのアドレスを固定することにより、フォーマットのサ
イズ（Ｘ×Ｙ）に依存しない共通の回路でＢｌｏｃｋｔ
ｏ Ｒａｓｔｅｒ変換を行うことが可能となる。

【００４３】（実施の形態２）本実施の形態は、実施の
形態１の応用例であり、データサイズ（Ｘ×Ｙ）が最大
のフォーマットの水平方向のｍａｘ．条件に準拠してマ
クロブロックデータのマッピングを行うという点では、
実施の形態１と同様であるが、ここでは、各マクロブロ
ックロウ毎に指定する先頭マクロブロックの最初のデー
タのアドレスの指定方法の点において相違する。即ち、
上記アドレスを、ｍａｘ．条件を有する特定のフォーマ
ットのＸサイズと当該フォーマットのＸサイズとの差分
に基づいて、フォーマット毎に指定し、当該マクロブロ
ックロウの末尾マクロブロックの最後のデータのアドレ
スを、フォーマットに依存せずに常に一定のものとする
ように、マッピングする。

【００４４】図１０は、本実施の形態２におけるＢＤ−
ＲＤ変換装置１のブロック図であり、システム全体の構
成は、図１と同様である。本装置１の同期信号生成回路
１１Ａは、（ｍａｘ．条件の特定フォーマットのＸサイ
ズ）−（当該フォーマットのＸサイズ）で与えられる差
分値を与える、ロード信号ＬＯＡＤを出力する。同期信
号ＲＳＹＮＣ，ＨＳＹＮＣは、実施の形態１のものと同
一である。例えば、ｍａｘ．条件を与える特定フォーマ
ットをインターレースソースのものとし（Ｘ＝１２
０）、扱うべきフォーマットをプログレスソースの場合
（Ｘ＝８０）とすれば、上記差分値は４０である。

【００４５】図１１は、上記マッピング方法を示すフレ
ームメモリ１３の模式図である。図１１中、黒四角の印
は、当該フォーマットのＸサイズに応じて各マクロブロ
ックロウＭＢＲｉ毎に指定する先頭マクロブロックＩＭ
Ｂｉの最初のデータ（図４の例では、データ”０”）の
アドレスを示しており、○印は、末尾マクロブロックＦ
ＭＢｉの最後のデータ（図４の例では、データ”２５
５”）のアドレスを示す。この場合には、各マクロブロ
ックロウＭＢＲｉのマッピング毎に、最大マクロブロッ
クロウの範囲内において、図１１に示す差分ＬＡＲだけ
のメモリ領域が空き領域となる。

【００４６】これにより、ｍａｘ．条件の特定フォー
マットのＸサイズと処理すべきフォーマットのＸサイズ
との差分と、各マクロブロックロウの終点情報（アド
レス）のみで以て、フォーマットに依存しないマッピン
グ及びブロック／ラスタ変換が可能となる。しかも、こ
こでは、実施の形態１では必要であった同期信号ＭＢＲ
ＳＹＮＣの生成部が不要となり、その分だけ回路規模の
削減を図れる。

【００４７】（実施の形態３）本実施の形態では、様々
な出力フォーマットに対応可能なＢＤ−ＲＤ変換装置１
の実現を目的としている。同装置１の内部構成は、図２
と同一である。即ち、本実施の形態のＢＤ−ＲＤ変換装
置１においては、ｏｄｄラインのデータとｅｖｅｎラ
インのデータとを独立に出力可能としたり、あるいは、
ラインリピートして出力するなど、様々な出力フォー
マットのラスタデータＲＤがｒｅａｄ時のロウアドレス
の切り替えにより得られるように、メモリアドレス生成
回路１２がアドレスＡｄｄ．を生成することを、特徴と
している。ここでは、そのためのマッピング技術が中心
となる。

【００４８】図１２は、フレームメモリ１３へのマッピ
ング方法を示す図である。同図１２に示すとおり、フレ
ームメモリ１３のメモリ領域ＭＲ（ＭＲ０〜ＭＲ７）
を、ロウ方向に、ＭＳＢ側の領域ＥＤＲとＬＳＢ側
の領域ＯＤＲとに２分し、のｏｄｄ ｄａｔａ領域Ｏ
ＤＲに、１つのマクロブロックＭＢを構成しているｏｄ
ｄラインＯＬ（図４参照）のマクロブロックデータをマ
ッピングし、のｅｖｅｎ ｄａｔａ領域ＥＤＲにｅｖ
ｅｎラインＥＬ（図４）のマクロブロックデータをマッ
ピングする。図１２中、記号ＯＭＢは、図４のマクロブ
ロックＭＢ中のｏｄｄラインＯＬの各データで配列され
るｏｄｄラインブロックであり（図１３）、ＥＭＢは、
マクロブロックＭＢ中のｅｖｅｎラインＥＬの各データ
で配列されるｅｖｅｎラインブロックである（図１
４）。

【００４９】本実施の形態でも、マクロブロックデータ
のマッピング方法及びデータの読み出し方法は、実施の
形態１，２で述べたのと変わらない。図１２の例は、実
施の形態１で述べた方法の適用例である。ただ、本実施
の形態では、マッピング時に、アドレスＡｄｄ．中のロ
ウアドレスを、ｏｄｄラインＯＬかｅｖｅｎラインＥＬ
かに応じて交互に切替える必要性が加わるのみである。
この切替えも、ｏｄｄｄａｔａ領域ＯＤＲでのロウアド
レスの最上位ビットは”０”であり、他方、ｅｖｅｎ
ｄａｔａ領域ＥＤＲでのロウアドレスの最上位ビット
は”１”であるため、ロウアドレスの切替は、最上位ビ
ットの”０”と”１”との切替のみで実現可能である
（例えば、ロウアドレスを３ビットで表わす場合には、
上記領域ＯＤＲでは、ロウアドレスは”０００”〜”０
１１”となり、領域ＥＤＲでは、ロウアドレスは”１０
０”〜”１１１”となる）。

【００５０】図１５に、１マクロブロックＭＢのマッピ
ング時のカラムアドレスのタイミングを、図１６，図１
７にロウアドレスのタイミングを、各々示す。図１６，
図１７中、記号「ＤＣＴＢＫ０，１」は、マクロブロッ
クＭＢのＤＣＴブロックＤＣＴＢＫ０，ＤＣＴＢＫ１に
おけるロウアドレスの指定タイミングを示しており、そ
の一方側（ＤＣＴＢＫ０）だけを図示してはいるが、実
際には、他方側（ＤＣＴＢＫ１）も同様なアドレスのタ
イミングとなる。記号「ＤＣＴＢＫ２，３」も同様であ
る。

【００５１】データ読出し時には、（１）ｏｄｄ ｄａ
ｔａ領域ＯＤＲ内の各マクロブロックロウＭＢＲのデー
タに対して、実施の形態１で述べたリードアドレス（Ａ
ｄｄ．）の生成を行えば、ｏｄｄラインＯＬのラスタデ
ータＲＤがフレームメモリ１３より出力される。これに
対して、（２）ｅｖｅｎ ｄａｔａ領域ＥＤＲ内の各マ
クロブロックロウのデータに対して同様にリードアドレ
ス（Ａｄｄ．）を生成すれば、ｅｖｅｎラインＥＬのラ
スタデータＲＤが出力される。

【００５２】これにより、ｏｄｄラインデータとｅｖｅ
ｎラインデータとを別個独立に出力することができる。
これは、インターレース走査を行うときに好適な出力フ
ォーマットである。

【００５３】又、色差信号ではｏｄｄラインデータ，ｏ
ｄｄラインデータ，ｅｖｅｎラインデータ、ｅｖｅｎラ
インデータ，…というように、ラインリピートする必要
がある。この場合には、図１２のｏｄｄ ｄａｔａ領域
ＯＤＲ中の各データを実施の形態１と同様の方法でアド
レス指定を二度繰り返せば、ｏｄｄラインデータ、ｏｄ
ｄラインデータがラスタデータ型式で繰り返し出力され
る。次に、ｅｖｅｎｄａｔａ領域ＥＤＲに対して同様の
アドレス指定を行えば、ｅｖｅｎラインデータ，ｅｖｅ
ｎラインデータがラスタデータとして繰り返し出力され
る。

【００５４】このように、フレームメモリ１３のメモリ
領域ＭＲ（ＭＲ０〜ＭＲ７）をロウ方向に２分してｏｄ
ｄラインデータとｅｖｅｎラインデータとを交互に対応
する領域（ＯＤＲ，ＥＤＲ）中にマッピングすること
で、ラスタデータの出力のフォーマットを容易に異なら
せることが可能となる。

【００５５】（実施の形態４）図２のフレームメモリ１
３がメモリ領域ＭＲを２つ持ち、カラムアドレス、ロウ
アドレスにより入力するマクロブロックデータを２つの
メモリ領域の選択に応じてマッピングするならば、この
ようなフレームメモリ１３を用いて、実施の形態３と同
様な機能を実現することができる。

【００５６】図１８〜図２０は、そのようなフレームメ
モリ１３のメモリ領域へのマッピング方法を示す。図１
９及び図２０中、図１２と同一記号のものは同一のもの
を示す。

【００５７】図１８〜図２０に示すマッピングは、次の
とおりに行われる。即ち、図２のメモリアドレス生成回
路１２は、図１９の第１メモリ領域１３Ｍ１内に、マク
ロブロックＭＢを構成しているｏｄｄラインのマクロブ
ロックデータを、図２０の第２メモリ領域１３Ｍ２内
に、ｅｖｅｎラインのマクロブロックデータを、書き込
み時にメモリコントローラ１４より出力される第１，第
２メモリ領域１３Ｍ１，１３Ｍ２の指定制御信号（ＣＮ
Ｔ）を受けて、交互にマッピングする。

【００５８】これにより、ｏｄｄラインデータとｅｖ
ｅｎラインデータとを独立に出力したり、あるいはデ
ータをラインリピートして出力するなど、様々な出力フ
ォーマットのラスタデータの出力が、フレームメモリ１
３の第１，第２メモリ領域１３Ｍ１，１３Ｍ２の切り替
え、及び各メモリ領域１３Ｍ１，１３Ｍ２でのロウアド
レスの切り替えにより、容易に実現される。この点は、
実施の形態３の図１２の場合と同様である。前者の切り
替えの制御は、図１のメモリコントローラ１４が担い、
後者のロウアドレスの切り替えは、メモリアドレスの生
成回路１２が担う。

【００５９】（実施の形態５）図２１は、本実施の形態
における、フレームメモリ１３のメモリ領域ＭＲへのマ
ッピング方法を示す。図２２は、図２１に示す、ｏｄｄ
ラインデータより成るマクロブロックＯＭＢのデータ配
列を示している。図２１中、図５と同一記号のものは同
一のものを示す。

【００６０】本実施の形態は、図２１に示すように、カ
ラムアドレス、ロウアドレスに応じてマスクブロックデ
ータをマッピングするフレームメモリ１３を用いてＢｌ
ｏｃｋ ｔｏ Ｒａｓｔｅｒ変換を行う場合において、
メモリ領域ＭＲ（ＭＲ０〜ＭＲ７）を、ビット方向ＢＤ
に、ＭＳＢ側領域ＭＲ０−２，…，ＭＲ７−２とＬＳＢ
側領域ＭＲ０−１，…，ＭＲ７−１とに２分している。
従って、各画素は８ビットなので、１ビット分の画素の
データを上記領域ＭＲｉ−１，ＭＲｉ−２（０≦ｉ≦
７）のいずれか一方にマッピングすることになる。ビッ
ト方向ＢＤに、フレームメモリ１３は、（８×２＝）１
６個のメモリ領域ＭＲ０−１，ＭＲ０−２，…，ＭＲ７
−１，ＭＲ７−２を有する。そして、本実施の形態は、
片方の領域ＭＲｉ−２に、マクロブロックＭＢ（図４）
を構成しているｏｄｄラインＯＬのマクロブロックデー
タＢＤを、他方の領域ＭＲｉ−１に、ｅｖｅｎラインＥ
ＬのマクロブロックデータＢＤを、それぞれマッピング
するための、データの前処理回路２０（図２３）及びメ
モリアドレス生成回路１２（図２）を持つことを特徴と
する。

【００６１】図２３は、本実施の形態におけるＢＤ−Ｒ
Ｄ変換装置１Ｂを示しており、上記の前処理回路２０、
マスク信号生成回路２１、図２のＢＤ−ＲＤ変換装置に
あたるＢＤ−ＲＤ変換装置１、後処理回路２２、及びセ
レクタ信号生成回路２３を有する。システム全体は図１
の場合と同じである（図２３のＢＤ−ＲＤ変換装置１Ｂ
が図１の同装置１にあたる）。マスク信号生成回路２１
は、クロックＣＬを分周してマスク信号ＤＱＭを生成
し、セレクタ信号生成回路２３は、クロックＣＬに同期
してメモリコントローラ１４からコントロール信号ＣＮ
Ｔの一つとして出力されるフレームパルスＦＰに応じ
て、あるいは同期信号生成カウンタ１１から出力される
信号ＨＳＹＮＣに応じて、第１，第２セレクト信号ＳＥ
Ｌ１，ＳＥＬ２を生成する。

【００６２】図２４は、前処理回路２０のブロック図で
あり、図２５は、同回路２０における動作のタイミング
チャートである。両図２４，２５において、Ｄａｔａ
（ａ）が図２３のマクロブロックデータＢＤにあたり、
Ｄａｔａ（ｃ）が図２３のデータＢＤ１にあたる。遅延
回路２０Ａは、マクロブロックデータＢＤを、当該マク
ロブロックＭＢ内の一ライン分（ここでは、”０”〜”
７”）のデータ量にあたる時間だけ遅延する。データマ
スク処理回路２０Ｂは、マスク信号ＤＱＭの活性化レベ
ル（Ｌレベル）の期間中だけ、入力するデータＤａｔａ
（ａ），Ｄａｔａ（ｂ）をマスクして出力しない。従っ
て、マスク信号ＤＱＭのＨレベルの期間中だけ、ｏｄｄ
ラインのマスクブロックデータとｅｖｅｎラインのマス
クブロックデータとが同時に、信号Ｄａｔａ（ｃ）、即
ち１６ビット信号であるデータＢＤ１として出力され
る。

【００６３】メモリアドレス生成回路１２（図２）は、
実施の形態１と同様にして、マクロブロックデータのマ
ッピングを行う。但し、メモリコントローラ１４の出力
するコントロール信号ＣＮＴに応じて、前処理回路２０
により、ｏｄｄデータ及びｅｖｅｎデータは同時にメモ
リへ書込まれる。従ってビット方向のメモリ領域を切り
替える必要は無い。図２１の例では、実施の形態１にお
けるマッピング方法を採用しているが、勿論、実施の形
態２の方法（図１１）に基づいても良い。各データの読
出しのアドレス指定の方法も、基本的に実施の形態１，
２と変わるところはない。

【００６４】図２６は、後処理回路２２の内部構成を示
す図であり、２つのセレクタ２４，２５から成る。各セ
レクタ２４，２５の切替えは、ラスタデータＲＤ１，Ｒ
Ｄの出力フォーマットいかんに依存する。

【００６５】本実施の形態では、前処理回路２０によ
り、マクロブロックのｏｄｄラインデータとｅｖｅｎラ
インデータとを同じバスデータにし、これらをメモリへ
同時に書き込み、同時に読出すことを特徴としている。
（メモリからのデータの読出時に、ビット方向のメモリ
領域を独立に制御しない。） ｏｄｄラインデータとｅｖｅｎラインデータとを独
立に出力する場合としては、次の（ａ），（ｂ）のケー
スがある。即ち、（ａ）１ライン毎にｏｄｄ／ｅｖｅｎ
データを交互に出力するときは、信号ＨＳＹＮＣのタイ
ミングに応じて、図２３のセレクタ信号生成回路２３
は、第１セレクト信号ＳＥＬ１のレベルを”Ｈ”と”
Ｌ”とに交互に切替える。このとき、第２セレクト信号
ＳＥＬ２のレベルは”Ｌ”のままとされ、従って、セレ
クタ２５はｅｖｅｎラインのデータＲＤｅｖｅｎを出力
しない。これにより、セレクタ２４は、第１セレクト信
号ＳＥＬ１の立上がり、立下がりのタイミングに応じ
て、ｏｄｄラインデータＲＤｏｄｄ（８ビット）、ｅｖ
ｅｎラインデータＲＤｅｖｅｎ（８ビット）を順次に独
立に出力する。そのときのタイミングチャートを、図２
７（ａ）〜（ｄ）に示す。

【００６６】又、（ｂ）１フィールド毎ｏｄｄ／ｅｖｅ
ｎデータを交互に出力するときは、同回路２３は、デー
タの読出し開始時に出力されるフレームパルスＦＰのタ
イミングに応じて、第１セレクト信号のレベルを“Ｈ”
と“Ｌ”とに交互に切替える。このとき、第２セレクト
信号ＳＥＬ２のレベルは”Ｌ”のままとされ、従って、
セレクタ２５はｅｖｅｎラインのデータＲＤｅｖｅｎを
出力しない。これにより、セレクタ２４は、第１セレク
ト信号ＳＥＬ１の立上がり、立下がりのタイミングに応
じて、ｏｄｄラインデータＲＤｏｄｄ（８ビット）、ｅ
ｖｅｎラインデータＲＤｅｖｅｎ（８ビット）を順次に
独立に出力する。そのときのタイミングチャートを、図
２８（ａ）〜（ｃ）に示す。

【００６７】 他方、ｏｄｄラインデータＲＤｏｄｄ
とｅｖｅｎラインデータＲＤｅｖｅｎとを同時に出力す
る場合には、図２３のセレクタ信号生成回路２３は、第
１，第２セレクト信号ＳＥＬ１，ＳＥＬ２を共に“Ｈ”
レベルに設定する。このとき、セレクタ２４，２５は、
同時に、それぞれ、対応するデータＲＤｏｄｄ，ＲＤｅ
ｖｅｎを出力する。この場合のタイミングチャートを図
２９（ａ）〜（ｃ）に示す。

【００６８】 ラインリピートするときには、図２３
の上記回路２３は、図３０の（ｃ），（ｄ）に示すよう
に第１，第２セレクト信号ＳＥＬ１，ＳＥＬ２を設定す
ればよい。例えば、ｅｖｅｎラインデータＲＤｅｖｅｎ
をリピート出力する場合には、第１，第２セレクト信号
ＳＥＬ１，ＳＥＬ２を共に”Ｌ”レベルに設定すればよ
い。

【００６９】これにより、ｏｄｄラインデータとｅｖ
ｅｎラインデータとを独立に出力する、ｏｄｄライン
データとｅｖｅｎラインデータとを同時に出力する、あ
るいはラダーデータをラインリピートして出力するな
ど、より多彩な出力フォーマットを、メモリアドレス生
成回路１２（図２）によるロウアドレスの切り替えと、
メモリコントローラ１４によるビット方向の記憶領域Ｍ
Ｒｉ−１，ＭＲｉ−２の切り替えとにより、容易に得る
ことができる。

【００７０】（実施の形態６）本実施の形態は、各実施
の形態１〜５に共通の技術である。

【００７１】実施の形態１〜５におけるように、カラム
アドレス、ロウアドレスによりマクロブロックデータを
マッピングするフレームメモリを用いてＢｌｏｃｋ ｔ
ｏＲａｓｔｅｒ変換を行う場合においては、ｒｅａｄ時
にロウアドレスを切り替える度に、フレームメモリ中の
各メモリセルに対してプリチャージを行う必要がある。
例えば、図５に示すマッピングを行った場合には、扱う
フォーマットとは関係なく、１２８個〜５１２個のデー
タの読み出し後に、ロウアドレスの切り替えを行う必要
性が生じる。

【００７２】そこで、本実施の形態では、図２８に示す
ように、ロウアドレスの切り替えタイミングが最小であ
るフォーマット中のラスタデータ、即ち、ここでは、１
２８個のラスタデータを読み出す毎に、フレームメモリ
のプリチャージを行う。図２８の例では、時刻ｔ１〜ｔ
２，ｔ３〜ｔ４のプリチャージ期間Δｔ中に、メモリコ
ントローラ１４（図２）は、データ出力のタイミングに
応じて、コントロール信号ＣＮＴの一つとして、プリチ
ャージ信号ＰＲＥを各メモリセル（例えば図２９に示す
各メモリセルＭＣのプリチャージトランジスタＰＴｒ）
に与える（図２９中、ＢＬ，ＷＬは、ビット線，ワード
線を示す）。

【００７３】これにより、既述した、フォーマットに依
存しない共通のＢＤ−ＲＤ変換装置１において、プリチ
ャージを行うことが可能となる。また、図２８に例示し
たように、プリチャージ期間Δｔは、データ出力間に均
等に存在するので、プリチャージ期間に生じうるギャッ
プを容易に削除することができる。

【００７４】

【発明の効果】請求項１乃至４，並びに請求項１０及び
１１に記載の各発明によれば、フォーマットが異なって
いても、同一の回路でマッピングを行うことができるの
で、同一の回路でＢｌｏｃｋ−ｔｏ−Ｒａｓｔｅｒ変換
を行うための前提としてのマッピングを可能としうる。

【００７５】特に請求項４記載の発明によれば、回路の
省面積化を図ることが可能である。

【００７６】請求項５記載の発明によれば、フォーマッ
トに関係なく常にラスタデータを読み出すことができる
ので、様々なフォーマットの各々に対して容易にＢｌｏ
ｃｋ−ｔｏ−Ｒａｓｔｅｒ変換を実行することができ
る。

【００７７】請求項６記載の発明によれば、変換すべき
全てのマクロブロックデータをｏｄｄラインデータとｅ
ｖｅｖｎラインデータとに分割してマッピングすること
ができるので、ｏｄｄラインデータとｅｖｅｖライン
データとを独立に出力したり、ｏｄｄラインデータと
ｅｖｅｖラインデータとの一方を繰返して出力したりす
ることも可能となり、ラスタデータの出力フォーマット
を多彩なものに容易に変えることができる。

【００７８】請求項７及び８記載の発明によれば、奇
数ラインデータと偶数ラインデータとを独立に出力した
り、奇数ラインデータと偶数ラインデータとを同時に
出力したり、更には奇数ラインデータと偶数ラインデ
ータとの一方を繰返して出力したりすることができ、よ
り多彩な出力フォーマットを容易に実現することができ
る。

【００７９】請求項９記載の発明によれば、フォーマッ
トに依存しない共通の回路でプリチャージを行うことが
できる。

【図面の簡単な説明】

【図１】 システム全体の構成を示すブロック図であ
る。

【図２】 実施の形態１に係るＢＤ−ＲＤ変換装置の構
成を示すブロック図である。

【図３】 （Ｘ×Ｙ）個のマクロブロックから成るフォ
ーマットを示す図である。

【図４】 １つのマクロブロック中のマクロブロックデ
ータの配列を示す図である。

【図５】 実施の形態１のマッピング方法を示す図であ
る。

【図６】 読み出し・書き込み時のタイミングチャート
である。

【図７】 書込み時のロウアドレスを示すタイミングチ
ャートである。

【図８】 書込み時のロウアドレスを示すタイミングチ
ャートである。

【図９】 書込み時のカラムアドレスを示すタイミング
チャートである。

【図１０】 実施の形態２に係るＢＤ−ＲＤ変換装置の
構成を示すブロック図である。

【図１１】 実施の形態２のマッピング方法を示す図で
ある。

【図１２】 実施の形態３のマッピング方法を示す図で
ある。

【図１３】 ｏｄｄラインマクロブロックにおけるデー
タ配列を示す図である。

【図１４】 ｅｖｅｎラインマクロブロックにおけるデ
ータ配列を示す図である。

【図１５】 書込み時のカラムアドレスを示すタイミン
グチャートである。

【図１６】 書込み時のロウアドレスを示すタイミング
チャートである。

【図１７】 書込み時のロウアドレスを示すタイミング
チャートである。

【図１８】 実施の形態４のフレームメモリのメモリ領
域の構成を示す図である。

【図１９】 実施の形態４のマッピング方法を示す図で
ある。

【図２０】 実施の形態４のマッピング方法を示す図で
ある。

【図２１】 実施の形態５のマッピング方法を示す図で
ある。

【図２２】 ｏｄｄラインマクロブロックにおけるデー
タ配列を示す図である。

【図２３】 実施の形態５に係るＢＤ−ＲＤ変換装置を
示すブロック図である。

【図２４】 前処理回路の構成を示すブロック図であ
る。

【図２５】 前処理回路の動作におけるタイミングチャ
ートである。

【図２６】 後処理回路の構成例を示すブロック図であ
る。

【図２７】 ｏｄｄラインデータとｅｖｅｎラインデー
タとを交互に出力するときの第１，第２セレクト信号の
タイミングを示す図である。

【図２８】 ｏｄｄラインデータとｅｖｅｎラインデー
タとを交互に出力するときの第１，第２セレクト信号の
タイミングを示す図である。

【図２９】 ｏｄｄラインデータとｅｖｅｎラインデー
タとを同時出力するときの第１，第２セレクト信号のタ
イミングチャートである。

【図３０】 ラインリピート出力するときの第１，第２
セレクト信号のタイミングチャートである。

【図３１】 実施の形態６におけるプリチャージ動作を
示すタイミングチャートである。

【図３２】 メモリセルの一例を示す図である。

【符号の説明】

１ ＢＤ−ＲＤ変換装置、１１ 同期信号生成カウン
タ、１２ メモリアドレス生成回路、１３ フレームメ
モリ、１４ メモリコントローラ、ＢＤ マクロブロッ
クデータ、ＲＤ ラスタデータ、Ａｄｄ． アドレス信
号、ＭＢ マクロブロック、ＭＲ メモリ領域、ＭＢＲ
マクロブロックロウ。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 マクロブロックデータをラスタデータに
   変換するための半導体集積回路であって、 複数のフォーマットの内でその水平方向のデータサイズ
   が最大となる特定のフォーマットの場合のマッピングに
   準拠して、前記複数のフォーマットの内の任意のフォー
   マットの前記マクロブロックデータのマッピングを行う
   ことを特徴とする、半導体集積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、 前記特定のフォーマットの前記水平方向及び垂直方向の
   データサイズより定まる複数の最大マクロブロックロウ
   の各々の前記マクロブロックデータをマッピングし得る
   最大マクロブロックロウ領域を順次にメモリのメモリ領
   域に設定し、 前記任意のフォーマットの前記マクロブロックデータ
   を、前記任意のフォーマットのマクロブロックロウ単位
   で、対応する前記最大マクロブロックロウ領域内に、当
   該マクロブロックロウに属する複数のマクロブロックの
   データ配列に従ってマッピングすることを特徴とする、
   半導体集積回路。
3. 【請求項３】 請求項２記載の半導体集積回路におい
   て、 前記任意のフォーマットの前記マクロブロックロウ単位
   で、 当該マクロブロックロウに属する先頭のマクロブロック
   の先頭の前記マクロブロックデータのアドレスを、対応
   する前記最大マクロブロックロウ領域内の先頭データと
   して指定し、そのアドレスを基準に前記データ配列に従
   ってマッピングすることを特徴とする、半導体集積回
   路。
4. 【請求項４】 請求項２記載の半導体集積回路におい
   て、 前記任意のフォーマットの前記マクロブロックロウ単位
   で、 当該マクロブロックロウに属する末尾の前記マクロブロ
   ックデータのアドレスを、対応する前記最大マクロブロ
   ックロウ領域内の末尾データとして指定し、 当該マクロブロックロウに属する先頭のマクロブロック
   の先頭の前記マクロブロックデータのアドレスを、前記
   特定のフォーマットの前記水平方向のデータサイズと当
   該任意のフォーマットの前記水平方向のデータサイズと
   の差分に基づき決定することを特徴とする、半導体集積
   回路。
5. 【請求項５】 請求項３又は４に記載の半導体集積回路
   において、 前記任意のフォーマットの前記マクロブロックロウ単位
   で、 当該マクロブロックロウに属する前記先頭マクロブロッ
   クデータの前記アドレスのロウアドレスとカラムアドレ
   スとを指定し、前記先頭マクロブロックデータの前記ア
   ドレスを基準に前記カラムアドレスを順次に切り換えて
   いくと共に、当該マクロブロックロウに属する前記水平
   方向のラインに属する前記マクロブロックデータが全て
   読み出されたとき及び前記最大マクロブロックロウ領域
   の折返し部分の番地に書き込まれた前記マクロブロック
   データが読み出されたときに、前記ロウアドレスを切り
   換えていくことにより、前記メモリ領域からデータを読
   み出すことを特徴とする、半導体集積回路。
6. 【請求項６】 請求項５記載の半導体集積回路におい
   て、 前記メモリ領域を第１及び第２メモリ領域に分割し、 前記第１メモリ領域には前記マクロブロック内の奇数番
   目の前記水平方向のラインに属する前記マクロブロック
   データをマッピングし、 前記第２メモリ領域には前記マクロブロック内の偶数番
   目の前記水平方向のラインに属する前記マクロブロック
   データをマッピングすることを特徴とする、半導体集積
   回路。
7. 【請求項７】 請求項５記載の半導体集積回路におい
   て、 前記メモリ領域をそのビット方向に対して第１及び第２
   メモリ領域に２分割し、 順次に入力する前記マクロブロックデータを、（１）前
   記マクロブロック内の奇数番目の前記水平方向のライン
   に属する前記マクロブロックデータから成る奇数ライン
   データと、（２）前記水平方向のラインの次のラインに
   該当する偶数番目の前記水平方向のラインに属する前記
   マクロブロックデータから成る偶数ラインデータとを有
   するバスデータに前処理した上で、 前記奇数ラインデータ及び前記偶数ラインデータをそれ
   ぞれ前記第１及び第２メモリ領域にマッピングすること
   を特徴とする、半導体集積回路。
8. 【請求項８】 請求項５記載の半導体集積回路におい
   て、 前記奇数ラインデータ及び対応する前記偶数ラインデー
   タを同時に前記バスデータとして読み出して所定の後処
   理を行うことにより、所定の出力フォーマットを有する
   前記ラスタデータを出力することを特徴とする、半導体
   集積回路。
9. 【請求項９】 請求項５記載の半導体集積回路におい
   て、 前記マクロブロックデータの読み出し時に、前記ロウア
   ドレスの切替タイミングが最小となるフォーマットに対
   応して、前記メモリ領域を定期的にプリチャージするこ
   とを特徴とする、半導体集積回路。
10. 【請求項１０】 複数のフォーマットの内でその水平方
    向のデータサイズが最大となる特定のフォーマットの場
    合のマッピングに準拠して、前記複数のフォーマットの
    内の任意のフォーマットの前記マクロブロックデータが
    マッピングされているメモリを備える、半導体集積回
    路。
11. 【請求項１１】 複数のフォーマット中の所定のフォー
    マットに関する複数のマクロブロックデータをマクロブ
    ロック単位で入力するマクロブロックデータ信号入力線
    と、 クロックを入力するクロック信号入力線と、 データの書込み及び読み出しのタイミングを制御するメ
    モリコントロール信号を入力するメモリコントロール信
    号入力線と、 前記クロック信号入力線と前記メモリコントロール信号
    入力線とに接続され、前記クロック及び前記メモリコン
    トロール信号に基づいて、前記複数のフォーマットの内
    でその水平方向のデータサイズが最大となる特定のフォ
    ーマットに関する前記複数のマクロブロックデータのマ
    ッピングに準拠した、前記所定のフォーマットに関する
    前記マクロブロックデータのマッピングを行うためのア
    ドレスを指定するアドレス生成手段と、 前記マクロブロックデータ信号入力線と前記クロック信
    号入力線と前記メモリコントロール信号入力線と前記ア
    ドレス生成手段の出力線に接続され、前記メモリコント
    ロール信号及び前記アドレスに基づいて前記複数のマク
    ロブロックデータを書込むメモリとを、備えることを特
    徴とする、半導体集積回路。