JP2007306003A - 半導体装置の製造方法と半導体装置 - Google Patents
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Abstract
【課題】 プラグ上にキャパシタを形成する際、プラグの破壊を防止できる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、(ア)半導体素子を形成し、ポリシリコンプラグ15表面が露出した下地構造半導体基板上に層間絶縁膜を形成する工程と、(イ)層間絶縁膜中にポリシリコンプラグ15表面に達する接続孔を形成する工程と、(ウ)接続孔に埋め込まれて、ポリシリコンプラグ15に積層するWプラグ17を形成する工程と、(エ)窒化性雰囲気中で半導体基板を加熱し、前記Wプラグの表面のみを窒化する工程と、を含む。
【選択図】図1
【解決手段】 半導体装置の製造方法は、(ア)半導体素子を形成し、ポリシリコンプラグ15表面が露出した下地構造半導体基板上に層間絶縁膜を形成する工程と、(イ)層間絶縁膜中にポリシリコンプラグ15表面に達する接続孔を形成する工程と、(ウ)接続孔に埋め込まれて、ポリシリコンプラグ15に積層するWプラグ17を形成する工程と、(エ)窒化性雰囲気中で半導体基板を加熱し、前記Wプラグの表面のみを窒化する工程と、を含む。
【選択図】図1
Description
本発明は、半導体装置の製造方法と半導体装置に関し、特にキャパシタを有する半導体装置の製造方法とキャパシタを有する半導体装置とに関する。
半導体集積回路装置においては、ますます高集積化が要求されている。キャパシタを用いた半導体メモリ装置においては、メモリセルの微細化と共にキャパシタを立体的な3次元構造で作成することが必要となる。
キャパシタは、下部電極、誘電体膜、上部電極の組み合わせと見ることができる。3次元構造においては、下部電極を3次元構造とし、その表面上に誘電体膜、上部電極を形成する。キャパシタ電極面積を小さくし、十分な容量を確保するためには、キャパシタ誘電体膜を高い誘電率を有する高誘電体、たとえば酸化タンタル(化学量論的組成はTa2O5、TaOと略記する)、で形成することが望まれる。ここで高い誘電率とは、約20以上の比誘電率を指す。
キャパシタ誘電体膜を強誘電体で形成すると、電源を切り離しても記憶状態を保持できる不揮発性メモリを構成できる。強誘電体としては、チタン酸ストロンチュ−ム(SrTiO3、STOと略記する)、チタン酸バリウムストロンチューム(BaxSr1-xTiO3.BSTと略記する)、チタン酸鉛ジルコニューム(Pb1-xZrxTiO3、PZTと略記する)等が用いられる。
これらの誘電体は、酸化物であり、成膜後酸素を含む酸化性雰囲気中で熱処理(アニール)することが望まれる。このため、下部電極は耐酸化性の高い金属、酸化しても導電性を保つ金属またはその酸化物で形成することが望まれる。このような金属としてRu、Ir、Ptのようなレアメタルが検討されている。なお、レアメタルは貴金属を含む概念である。
レアメタルを電極、配線として使用する場合、いくつかの問題がある。レアメタルをシリコン上に直接接触させると、加熱された時シリサイドを形成する。シリサイドの抵抗率はメタルの抵抗率より高く、深さ方向に均一に反応がおこらない(表面凹凸が大きくなる)。シリサイドを形成しないようにするには、レアメタルとシリコンとの間にバリアメタル層を挿入することが望まれる。バリアメタルとしては、TiN、WNxなどの単一金属の窒化物、TiAlN等の2種類以上の金属の窒化物などが研究されている。
また、レアメタルは酸素、水素等を透過させる性質を有する。下層にAl、Cu、W等の一般的な配線材料の金属層が存在する場合、レアメタル層を透過した酸素により下層金属層が酸化されると、抵抗率を上げる、絶縁体となる、体積を膨張させる等の現象が生じる。
層間絶縁膜を貫通する導電性プラグとしてWプラグが用いられる。Wプラグ上に例えばスパッタリングでRu層をある程度堆積し、その後酸素触媒を用いたRuの化学気相堆積(CVD)を行なう。この時Wプラグが酸化されると、体積膨張によりWプラグとその上の構造が破壊されることがある。
キャパシタは、1対の電極とその間に挟まれる誘電体層によって構成される。電極が平面状の場合、電極間に形成される電界はほぼ均一である。しかしながら、電極が3次元構造を有する場合、誘電体膜内に発生する電界は必ずしも均一とはならない。
シリンダ型キャパシタにおいては、下部電極がカップ型形状を有する。下部電極の頂面は、化学機械研磨(CMP)等によって成形され、側面とほぼ直交する。この場合、下部電極の頂面と側面との境界部分において電界集中が発生する。均一な膜厚の誘電体膜を形成した場合、頂面と側面との境界部分の誘電体膜において誘電破壊の生じる可能性が強くなる。誘電破壊が生じないように誘電体膜を厚くすると、平坦な表面の部分においては、不必要に厚い誘電体膜を形成することになる。
レジストマスクを用いてRu層をパターニングすると、表面上にフェンスと呼ばれるエッチング生成物が堆積する。この生成物は一旦形成されると除去が難しい。
一般的にトランジスタは、特性改善のため水素雰囲気中でアニールされる。この時、Ruは触媒作用で水素のラジカルを発生させると考えられている。キャパシタの酸化物誘電体膜が還元され、特性が変化してしまうことがある。
以上、主としてRuを電極材料として用いる場合を説明したが、レアメタルを電極材料として用いると、同様の問題が生じ得る。
以上説明したように、半導体メモリ装置において、構造が微細化されるにつれ、種々の解決すべき問題が生じている。
プラグ上にキャパシタの下部電極を形成する際、プラグが酸化し、破壊される危険性がある。
本発明の第1の目的は、プラグ上にキャパシタを形成する際、プラグの破壊を防止できる半導体装置の製造方法を提供することである。
キャパシタの下部電極の厚さが薄くなると、キャパシタの下部電極と上部電極との間に挟まれる誘電体膜の誘電破壊の問題が深刻化する。電極の厚さが誘電体膜の厚さとコンパラブルになると、誘電破壊の可能性は指数関数的に増大する。
本発明の第2の目的は、微細化されたキャパシタを、誘電破壊の問題を効率的に解決しつつ製造することのできる半導体装置の製造方法を提供することである。
レアメタルの電極を用いてキャパシタを形成すると、電極パターニング時にエッチング生成物が生じ、また水素中アニ−リング時にキャパシタの特性変化の可能性を有する。
本発明の第3の目的は、パターニング、水素中アニーリングにおける問題を低減したキャパシタ構造を有する半導体装置の製造方法を提供することである。
本発明のさらに他の目的は、これらの問題を低減することのできる半導体装置を提供することである。
本発明の1観点によれば、
(ア)半導体素子を形成し、ポリシリコンプラグ表面が露出した下地構造半導体基板上に層間絶縁膜を形成する工程と、
(イ)前記層間絶縁膜中に前記ポリシリコンプラグ表面に達する接続孔を形成する工程と、
(ウ)前記接続孔に埋め込まれて、前記ポリシリコンプラグに積層するWプラグを形成する工程と、
(エ)窒化性雰囲気中で前記半導体基板を加熱し、前記Wプラグの表面のみを窒化する工程と、
を含む半導体装置の製造方法
が提供される。
(ア)半導体素子を形成し、ポリシリコンプラグ表面が露出した下地構造半導体基板上に層間絶縁膜を形成する工程と、
(イ)前記層間絶縁膜中に前記ポリシリコンプラグ表面に達する接続孔を形成する工程と、
(ウ)前記接続孔に埋め込まれて、前記ポリシリコンプラグに積層するWプラグを形成する工程と、
(エ)窒化性雰囲気中で前記半導体基板を加熱し、前記Wプラグの表面のみを窒化する工程と、
を含む半導体装置の製造方法
が提供される。
本発明の他の観点によれば、
半導体素子を形成し、ポリシリコンプラグ表面を露出した下地構造半導体基板と、
前記下地構造半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通する接続孔に埋め込まれた、前記ポリシリコンプラグ表面に達して積層するプラグであって、前記ポリシリコンプラグ上に形成されたWプラグと、前記Wプラグの表面から深さ方向に従って窒素濃度が徐々に減少するWNx層と、を有するプラグと、
を有する半導体装置
が提供される。
半導体素子を形成し、ポリシリコンプラグ表面を露出した下地構造半導体基板と、
前記下地構造半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通する接続孔に埋め込まれた、前記ポリシリコンプラグ表面に達して積層するプラグであって、前記ポリシリコンプラグ上に形成されたWプラグと、前記Wプラグの表面から深さ方向に従って窒素濃度が徐々に減少するWNx層と、を有するプラグと、
を有する半導体装置
が提供される。
以上説明したように、本発明によれば、Wプラグの表面が窒化されるため、酸素が侵入してもWプラグが体積膨張し、装置性能に影響を与えることを低減することができる。
キャパシタの誘電体膜厚を部分的に増大することにより、電界集中による誘電破壊を効率的に防止することができる。
TaOをマスクとして利用することにより、レアメタルパターニングによる悪影響を低減することができるだけでなくH2の侵入を防ぐ効果が期待できる。
キャパシタの誘電体膜厚を部分的に増大することにより、電界集中による誘電破壊を効率的に防止することができる。
TaOをマスクとして利用することにより、レアメタルパターニングによる悪影響を低減することができるだけでなくH2の侵入を防ぐ効果が期待できる。
以下、図面を参照して本発明の実施例を説明する。なお、本実施例は複数の課題を同時に解決することの出来るものであるが、各課題の解決は必ずしも他の課題の解決と組み合わされることを要せず、それぞれ独立した技術思想を構成する。従って、本実施例の一部と従来技術との組み合わせは多様に存在する。
図1(A)に示すように、p型表面領域を有するSi基板11表面にシャロートレンチアイソレーション(STI)によりSiO2の分離領域12を形成する。分離領域12で画定された活性領域表面に絶縁ゲート電極13を形成する。
図1(B)に示すように、絶縁ゲート電極は、Si表面に形成されたSiO2層のゲート絶縁膜21と、その上に形成された多結晶シリコンの下層ゲート電極22と、その上に形成されたタングステンシリサイド(WSiと略記する)等の上層ゲート電極23と、その上に形成されたSiN等のエッチストッパ層24と、ゲート電極側壁を覆う窒化シリコン(SiNx、SiNと略記する)等のサイドウォールエッチストッパ25とを有する。なお、図示の簡略化のため、以降の図面においても絶縁ゲート電極は簡略化した構成13で示す。
絶縁ゲート電極13を作成した後、SiO2等の第1層間絶縁膜14を形成する。第1層間絶縁膜14の所要個所にコンタクト孔を開口し、多結晶シリコンのプラグ15を形成する。なお、プラグの形成は、化学気相堆積(CVD)による堆積と化学機械研磨(CMP)等による不要部除去によって行なう。
その後、基板全面上にSiO2,BPSG等の第2層間絶縁膜16を形成する。なお、第2層間絶縁膜16は、一旦途中のレベルまで絶縁層を堆積し、ビット線BLを形成した後、ビット線BLを埋め込んで残りの部分の絶縁層の堆積を行なう。第2層間絶縁膜16を貫通してプラグ15に達する接続孔を形成する。この接続孔の内部を埋め込むように、Wのブランケット成長を行ない、CMPによって第2層間絶縁膜16上のW層を除去する。このようにして、Wプラグ17が形成される。
第2層間絶縁膜16上には、窒化シリコン(SiN)層を形成する。CVDによりSiN層を形成する場合、ソースガスとしてジクロルシラン等のポリクロルシランやポリシラン、アンモニアの混合ガスを用いる。
SiN層の成長に先立ち、先ずアンモニアガスのみを流し、基板を600℃〜850℃の範囲の温度に加熱する。すると、Wプラグ17表面において、アンモニアNH3とWとの反応が生じ、タングステンWが窒化タングステン(WNと略記する)に変換される。
図2は、アンモニア雰囲気中で加熱されたWの変化をX線回折により求めた結果を示す。純粋なWの場合、W(110)のビークのみが観察される。WがW2Nに変化すると、W2N(111)、W2N(200)のピークが観察されるようになる。
600℃未満の温度においては、窒化反応がほとんど進行しない。850℃を越える温度においては、窒化反応と脱窒素反応とが競合し、実効的な窒化反応が低減する。図から明らかなように、750℃近傍において最も窒化反応が進行し、効率的にWNが形成されている。
このように、窒化雰囲気中でWプラグ17を熱処理することにより、Wプラグの表面から窒化領域17sが形成される。WNは、Wと較べ、著しく酸化されにくい性質を有する。なお、窒化領域17s内においてNの濃度は、表面から深さ方向に進むに従って次第に低減しているものと考えられる。
以上説明したWプラグの窒化に代え、途中までWをCVDで堆積し、その後WNをCVDで堆積してWN/Wのプラグを形成することもできる。また、この組み合わせCVDと窒化処理とを組み合わせることもできる。
図1(C)に示すように、基板温度をSiN成膜温度に設定し、アンモニアガスとジクロルシランとの混合ガスを供給することにより、第2層間絶縁膜16表面上にSiN層31を成膜する。このSiN層31は、その上に形成する酸化膜のエッチングにおいてエッチストッパの機能を有する。
図3(A)に示すように、SiN層31の成膜後、SiO2層32を形成し、さらにSiN層33を形成する。SiN層33はその上に形成する酸化膜等の犠牲膜のエッチングにおいてエッチストッパとして機能する。SiN層31、33は、例えば共に厚さ40nmとし、SiO2層32は厚さ100nmとする。これらの層31、32、33は、後に形成するキャパシタの下部電極に対する支持力を増強するために台座を構成する部分である。
なお、酸化膜エッチングにおけるエッチストッパ層は、酸化膜のエッチレートに対し、選択比が10以上あることが望ましい。SiNの他、TaO、NbO等を用いることができる。TaOやNbOを用いる場合は、10nm以上の膜厚とすることが好ましい。さらに、TiO、アルミナ等を用いることも可能であろう。
上側SiN層33の上に、厚い酸化シリコン層34を形成する。酸化シリコン層34は、台座となる絶縁層31、32、33と共にキャパシタの下部電極を形成する際の型を提供する部材であり、後に除去される犠牲膜である。例えば、約800nmのキャパシタに合わせた厚さを有する。
酸化シリコン層34の上に、レジスト層を塗布し、露光現像することによりレジストパターンPR1を形成する。レジストパターンPR1は、キャパシタを形成する領域に開口を有する。なお、開口の直径は、例えば約130nmである。
レジストパターンPR1をエッチングマスクとし、酸化シリコン層34を反応性イオンエッチング(RIE)により異方的にエッチングする。このエッチングは上側SiN層33でストップする。エッチング条件を切り換えてSiN層33をエッチングした後、さらに下のSiO2層32を酸化シリコンエッチングによりエッチングする。この酸化シリコンのエッチングは、下側SiN層31表面でストップする。
酸化シリコンのエッチングにおいて、SiN層は約1/10以下のエッチレートしか有さず、SiO2層32を完全にエッチングしても、SiN層31は十分量残存する。ここで再びエッチング条件を変更し、SiN層31をエッチングし、プラグ17の表面を露出する。なお、プラグ17の表面層には窒化領域17sが形成されている。WNはWと較べて著しく酸化されにくいが、それでも酸化可能な材料である。
レジストパターンPR1は、酸化シリコン層34のエッチングが終了した後、SiN層31のエッチングを行なうまでの期間にアッシングにより除去することが好ましい。アッシング時にプラグ17の表面をSiN層31で覆うことにより、プラグの酸化をより安全に防止できる。
図3(B)に示すように、このようにして形成されたキャパシタ用開口SN内に、Ru、Pt等のレアメタルを用い、例えば厚さ約30nmの下部電極層36を堆積する。アスペクト比の高い開口内に均一な厚さを有する電極を形成するためにはCVDが適している。しかしながら、レアメタルのCVDにおいては一般的に酸素を触媒として用いる。プラグ17表面には窒化領域17sが形成されているが、直接酸素と接することは好ましくない。
先ず、スパッタリング等酸素を用いない条件において純粋なレアメタル層、例えばRu層36−1を形成し、その後CVDにより残りのレアメタル層、例えばRu層36−2を形成する。CVDは、例えばRu(EtCp)2、又はRu(Cp)2をソースガスとし、酸素を含む触媒ガスを添加し、ソースガスの分解を促進する。それぞれのソースガスをTHF(Tetrahydrofuran(C4H8O))等の溶媒に溶かして供給しても良い。
既に形成されたRu層の上にCVDを行なう場合は、触媒としての酸素の量を減らすことができる。プラグ表面が既にRu層36−1で覆われ、さらに触媒の酸素を減らせるので、プラグ17の酸化を効率的に防止できる。先に酸素を用いない条件でRu層36−1を形成しているが、さらにプラグの酸化を防ぐため、ソースガスであるRu(EtCp)2又はRu(Cp)2を先に流し、表面に十分吸着させた後酸素を流すことがさらに好ましい。
酸化シリコン層34表面上に堆積したRu層36は除去する。この除去のためのCMPにおいて、開口SN内に加工時のゴミが残ったり、ダメージが入るのを防ぐため、開口SNを詰め物SFで充填する。詰め物SFとしては、レジスト、スピンオングラス(SOG)等を用いることができる。
このように開口内を詰め物で埋め戻した後、CMPを行なって酸化シリコン層34表面上の詰め物SF及びRu層36を除去する。
図4(A)は、CMPを終えた基板の構造を示す。Ruの下部電極36は、開口SN内の内壁上にほぼ一定の厚さで堆積され、CMPで形成された頂面は、側面に対しほぼ直角の角度を形成している。
図4(B)に示すように、酸化シリコン層34及び開口SN内の詰め物SFを除去する。詰め物SFがSOGの場合は、酸化シリコン層34と詰め物を同時に除去することができる。詰め物SFがレジストの場合には、酸化シリコン層34を除去した後、開口SN内に残ったレジストをレジスト剥離剤等により除去する。
なお、酸化シリコン層34のエッチングは、希弗酸によるウエットエッチングで行ないSiN層33によってストップされる。このように、SiN層31、SiO2層32、SiN層33が残ることにより、下部電極36はその下部でこれら3層による台座部分により支持され、倒れ等が防止される。
図5(A)、(B)に示すように、下部電極36の表面にTaO等の酸化物誘電体膜37を形成する。この酸化物誘電体膜37は、下部電極36の頂面近傍で厚く、側面下方ではほぼ均一な厚さとなるように形成する。均一な領域での誘電体膜の厚さを8nm〜20nmに選択した場合、上部における誘電体膜の厚さは、より厚く、均一部分の厚さよりも5nm〜20nm厚くすることが好ましい。
すなわち、誘電体膜の厚さを約60%以上厚くすることにより、頂面と側面との交差部が形成する下部電極の角部における電界集中を有効に緩和することができる。
例えば、図5(A)に示すように、基板を反応律速のCVD温度に加熱し、Ta(O(C2H5))5とO2による減圧化学気相成長(LP−CVD)により均一な厚さを有する下側誘電体膜37sを成膜する。反応律速となる温度領域は、例えば550℃より低い温度である。なお、図5(A)に示すように、まず均一な厚さの誘電体膜を先に形成すると、シリンダに対する支持力が増強される効果が得られる。
図5(B)に示すように、一旦均一な厚さの誘電体膜37sを成膜した後、シリンダ形状の下部電極36の上部で膜厚が厚くなる条件で残りの誘電体膜を成膜する。
上部で膜厚が厚くなる成膜は、例えばスパッタリングや蒸着等の物理気相堆積(PVD)、供給律速となる温度範囲における減圧化学気相堆積(LP−CVD)、ソース供給量を制限したことにより供給律速となる化学気相堆積、比較的高い圧力での減圧化学気相堆積等によって行なうことができる。
供給律速となる温度範囲は、Ta(O(C2H5))5とO2によるCVDの場合、500℃以上の温度であり、ソース供給量による供給律速となる流量は、たとえば16mg/min以下であり、比較的圧力の高い領域とは1.0Torr以上である。このようにして、シリンダ状の下部電極36の上部で厚く、下部で薄く、かつほぼ均一な厚さを有する誘電体膜37fが形成される。
なお、均一な厚さの誘電体膜の形成と、上部で厚い誘電体膜の形成とは、そのどちらを先に行なってもよい。
図6(A)、(B)は、上述のように初めに均一な厚さの誘電体膜37−1を形成し、次に上部で厚い誘電体膜37−2を形成して、上部で厚く下部で薄くかつ均一な厚さを有する誘電体膜37fを作成する場合を示す。
図6(C)は、下部電極36の上に先ず上部で厚く下部で薄い誘電体膜37−3を形成する場合を示す。このような誘電体膜37−3の形成は、例えばスパッタリングや蒸着により行なうことができ、酸素を用いない条件で製膜を行なうことによりプラグの酸化を有効に防止できる。
図6(D)に示すように、その後均一な厚さを有する誘電体膜37―4を成長する。下地として誘電体膜37―3が形成されていると、CVDにより均一な厚さの誘電体膜37―4を形成する場合、触媒となる酸素の量を減少させることが可能となる。このように、プロセスに使用する酸素の量を低減することにより、プラグ上面の酸化をより効率的に低減することができる。
キャパシタ誘電体膜として、TaO膜の他、NbO膜、TiO膜、WO膜、アルミナ膜、STO膜、BST膜、PZT膜、それらの組み合わせを用いることもできる。
図7(A)に示すように、誘電体膜37fを作成した後、上部電極であるRu層38を形成する。キャパシタの上部電極は、プレート電極となる電極である。例えば、Ru(EtCp)2とO2を用い、CVDによりRu層38を形成する。
下部電極と同様酸素を用いない成膜と酸素を用いる成膜の2段階に分けて、上部電極を成膜してもよい。この場合、上部電極と誘電体膜の界面付近に酸素を含む層がないため、後工程の熱処理で酸素が上部電極に引き抜かれる現象が生じ得る。すると、誘電体膜の特性が劣化する原因となる。
スパッタリングによるピュアなRu層を形成せず、始めからCVDによりRu層を形成することにより、誘電体膜との界面に酸素濃度の高い層を形成することができる。さらに、始めにO2ガスを流し、十分に誘電体膜表面にOを吸着させた後ソースガスであるRu(EtCp)2を流すことにより、誘電体膜との界面に十分な酸素濃度を有する成膜を行なうことができる。
Ru上部電極成膜後、TiN層の物理堆積を行なう。上部から物理堆積によりTiN層39を形成する。この場合、金属窒化物層を水素を含むガスや水素を含む雰囲気を用いずに形成することができる。なお、物理堆積に代え化学気相堆積を用いても良い。この場合は、均一な厚さのTiN層39が形成される。
次に、TaO層41を上述と同様のCVDにより成膜する。図7(B)に示すように、TaO層41、TiN層39、上部電極層38のパターニングを行なう。このパターニングにおいて、TaO層41の上にレジストパターンを形成し、このレジストパターンをエッチングマスクとしてTaO層41をパターニングする。TaOはエッチング可能であり、別のエッチング工程においてはマスクとしての機能を果たすことができる。レジストマスクはこの段階で除去する。
次にTaO層41をマスクとし、その下のTiN層39、上部電極38をパターニングする。TiN層39、Ru層38のエッチングにおいては、レジストマスクが存在しないため、蒸発したRuとレジストの反応などによる生成物の発生を低減することができる。その後酸化シリコン、BPSG等の層間絶縁膜42を形成して半導体装置を完成させる。
なお、TiN層39は必須の構成要件ではない。Ru層38の上に、直接TaO層41を形成してもよい。この場合にも、TaO層のエッチング終了後レジストマスクを除去することにより、エッチング生成物を低減することができる。なお、TiN層を用いる場合、TiN層はRu層38を覆う遮蔽膜としての役割の他、Ru層とその上に形成される絶縁層との間の接着層としての機能も果たし得る。接着層としての機能は、TiN層に限らず、TaN、NbN、WN等によっても得ることができる。
このTaO膜を残すことで後工程で、施すH2アニールによるキャパシタの劣化を防ぐことが可能となる。
上述の実施例においてはシリンダ型キャパシタを形成し、その表面上にTaO層を形成し、パターニングに利用する場合を説明した。この構成は、シリンダ状キャパシタに制限されず、一般的に利用することができる。
図8(A)は、TaO層をパターニングに利用する製造方法を説明する断面図である。下地基板Sの上に、Ruなどのレアメタル層38が形成されている。このレアメタル層38の上に、TiN等の中間層39、TaO層41を積層する。TaO層41の上にレジストパターンPR2を形成する。
図8(B)に示すように、レジストパターンPR2をマスクとし、TaO層をエッチングし、パターニングされたTaO層41pを作成する。その後レジストパターンPR2は除去する。
図8(C)に示すように、TaO層41pをマスクとし、その下の中間層、レアメタル層をエッチングし、パターニングされた中間層39p、パターニングされたレアメタル層38pを得る。このエッチングにおいて、レアメタル層38からエッチング生成物が発生し得るが、レジストは存在しないため、除去し難い生成物などが発生する可能性が低減する。TaO層41pは、そのまま残し層間絶縁膜の一部としても、パターニング後除去しても良い。
なお、TaO層の上にSiO2層をたとえば厚さ約300nm程度積層してもよい。レアメタル層のエッチングにおいて、レジストマスクで、まずSiO2層とTaO層との積層をエッチングする。次にレジストマスクを除去し、レアメタル層をエッチングする。さらにHF溶液でSiO2層を除去する。レアメタルによるエッチング浅さは除去される。
なお、マスクとして用いる層をTaOに代え、Al2O3やNbOやTiOxで形成することもできる。これらの材料を用いた場合の、マスク層はパターニング後除去しても、そのまま残して層間絶縁膜の一部としても良い。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
本発明の特徴に関し、以下を開示する。
(付記1) (ア)半導体素子を形成した半導体基板上に第1層間絶縁膜を形成する工程と、(イ)前記第1層間絶縁膜中に接続孔を形成する工程と、(ウ)前記接続孔を埋めて、窒化可能な導電体のプラグを形成する工程と、(エ)窒化性雰囲気中で前記半導体基板を加熱し、前記プラグを表面から窒化する工程とを含む半導体装置の製造方法。
(付記2) さらに(オ)前記半導体基板を加熱し、SiNのソースガスを前記半導体基板上に供給して、前記プラグを覆うSiN層を前記第1層間絶縁膜上に化学気相堆積で形成する工程を含む付記1記載の半導体装置の製造方法。
(付記3) 前記工程(エ)における窒化性雰囲気はアンモニアを含む雰囲気であり、前記工程(オ)におけるSiNのソースガスはアンモニアを含むガスである付記2記載の半導体装置の製造方法。
(付記4) 前記導電体がWである付記2または3記載の半導体装置の製造方法。
(付記5) さらに、(カ)前記SiN層の上にさらに絶縁層を積奏して第2層間絶縁膜を形成する工程と、(キ)前記第2層間絶縁膜を貫通して前記プラグ表面に達する開口を形成する工程と、(ク)前記開口中にレアメタル層を、初めは酸素を用いない物理気相堆積で、次に酸素を用いる化学気相堆積で、形成する工程を含む付記2〜4のいずれか1項記載の半導体装置の製造方法。
(付記6) 半導体素子を形成した半導体基板と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜を貫通し、表面から深さ方向に従って窒素濃度が減少するWNxプラグとを有する半導体装置。
(付記7) (ア)半導体素子を形成した半導体基板上に、頂面と側面を有する下部電極を形成する工程と、(イ)前記下部電極表面上に、前記頂面と側面との境界近傍で相対的に厚く、前記側面下方で相対的に薄く、かつほぼ均一な厚さを有する誘電体膜を形成する工程と、(ウ)前記誘電体膜上に上部電極を形成する工程とを含む半導体装置の製造方法。
(付記8) 前記下部電極がシリンダ形状を有し、前記誘電体膜が前記シリンダの内壁の側面上から頂面上を越え、外壁の側面上に延在する付記7記載の半導体装置の製造方法。
(付記9) 前記工程(イ)が、ステップカバレージの良い成膜工程とステップカバレージの悪い成膜工程の組み合わせで行なわれる付記7又は8記載の半導体装置の製造方法。
(付記10) 前記ステップカバレージの悪い成膜工程は、物理気相堆積、供給律速の化学気相堆積、約1Torr以上の圧力での低圧化学気相堆積のいずれかまたはそれらの組み合わせで行なわれる付記9記載の半導体装置の製造方法。
(付記11) 前記下部電極がレアメタルで形成され、前記工程(ア)が酸化可能な材料で形成されたプラグを露出した下地表面上で行なわれ、初めに酸素を用いない条件で成膜を行なう成膜工程と、つづいて酸素を用いる条件で成膜を行なう成膜工程とを含む付記7〜10のいずれか1項記載の半導体装置の製造方法。
(付記12) 前記工程(ウ)が、初めに第1の濃度の酸素を含む条件でレアメタルの上部電極下層を化学気相堆積で成膜する工程と、つづいて第1の濃度より低い酸素濃度を含む条件でレアメタルの上部電極上部を化学気相堆積で成膜する工程を含む付記7〜11のいずれか1項記載の半導体装置の製造方法。
(付記13) 半導体素子を形成した半導体基板と、前記半導体基板表面上に配置され、頂面と側面を有する下部電極と、前記下部電極表面上に形成され、前記頂面と側面との境界近傍で相対的に厚く、前記側面下方では相対的に薄く、かつほぼ均一な厚さを有する誘電体膜と、前記誘電体膜上に形成された上部電極とを有する半導体装置。
(付記14) (ア)半導体素子を形成した半導体基板上にレアメタル層を形成する工程と、(イ)前記レアメタル層上にTaO膜を形成する工程と、(ウ)前記TaO膜をレジストパターンを用いてパターニングする工程と、(エ)前記パターニングされたTaO膜を用いて前記レアメタル層をパターニングする工程とを含む半導体装置の製造方法。
(付記15) さらに、(オ)前記工程(ア)の後、前記工程(イ)の前に、前記レアメタル層上に金属窒化物層を形成する工程を含み、前記工程(ウ)は、前記レアメタル層を露出することなく終了し、前記工程(エ)は、前記パターニングされたTaO膜を用いて前記金属窒化物層と前記レアメタル層とをパターニングする付記14記載の半導体装置の製造方法。
(付記16) 前記工程(オ)は、水素を含まないガスおよび雰囲気を用いて金属窒化物層を形成する付記15記載の半導体装置の製造方法。
(付記17) さらに(カ)前記TaO膜を覆って、前記半導体基板上に層間絶縁膜を形成する工程と、(キ)前記半導体基板を水素を含むガス中でアニールする工程と、を含む付記14〜16のいずれか1項記載の半導体装置の製造方法。
(付記18) 半導体素子を形成した半導体基板と、前記半導体基板上に配置されたレアメタル層と、前記レアメタル層上に配置され、前記レアメタル層と同一平面形状を有するTaO膜とを有する半導体装置。
11 半導体基板
12 シャロートレンチアイソレーション
3 絶縁ゲート電極
14 ソース/ドレイン領域
15 下部多結晶シリコンプラグ
17 Wプラグ
14、16 層間絶縁膜
31、33 SiN層
32 SiO2層
34 酸化シリコン層
SN 開口
36 下部電極
37 キャパシタ誘電体膜
38 上部電極
39 TiN層
41 TaO膜
42 層間絶縁膜
12 シャロートレンチアイソレーション
3 絶縁ゲート電極
14 ソース/ドレイン領域
15 下部多結晶シリコンプラグ
17 Wプラグ
14、16 層間絶縁膜
31、33 SiN層
32 SiO2層
34 酸化シリコン層
SN 開口
36 下部電極
37 キャパシタ誘電体膜
38 上部電極
39 TiN層
41 TaO膜
42 層間絶縁膜
Claims (2)
- (ア)半導体素子を形成し、ポリシリコンプラグ表面が露出した下地構造半導体基板上に層間絶縁膜を形成する工程と、
(イ)前記層間絶縁膜中に前記ポリシリコンプラグ表面に達する接続孔を形成する工程と、
(ウ)前記接続孔に埋め込まれて、前記ポリシリコンプラグに積層するWプラグを形成する工程と、
(エ)窒化性雰囲気中で前記半導体基板を加熱し、前記Wプラグの表面のみを窒化する工程と、
を含む半導体装置の製造方法。 - 半導体素子を形成し、ポリシリコンプラグ表面を露出した下地構造半導体基板と、
前記下地構造半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通する接続孔に埋め込まれた、前記ポリシリコンプラグ表面に達して積層するプラグであって、前記ポリシリコンプラグ上に形成されたWプラグと、前記Wプラグの表面から深さ方向に従って窒素濃度が徐々に減少するWNx層と、を有するプラグと、
を有する半導体装置。
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WO2013057920A1 (ja) * | 2011-10-21 | 2013-04-25 | パナソニック株式会社 | 不揮発性記憶素子及びその製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098253A (ja) * | 1995-04-19 | 1997-01-10 | Nec Corp | 薄膜キャパシタ及びその製造方法 |
JPH09266289A (ja) * | 1996-03-29 | 1997-10-07 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
JPH10107226A (ja) * | 1996-09-25 | 1998-04-24 | Lg Semicon Co Ltd | 半導体メモリ装置及びその製造方法 |
JPH10107218A (ja) * | 1996-09-26 | 1998-04-24 | Toshiba Corp | 電極配線 |
JP2000114474A (ja) * | 1998-08-07 | 2000-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2007
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098253A (ja) * | 1995-04-19 | 1997-01-10 | Nec Corp | 薄膜キャパシタ及びその製造方法 |
JPH09266289A (ja) * | 1996-03-29 | 1997-10-07 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
JPH10107226A (ja) * | 1996-09-25 | 1998-04-24 | Lg Semicon Co Ltd | 半導体メモリ装置及びその製造方法 |
JPH10107218A (ja) * | 1996-09-26 | 1998-04-24 | Toshiba Corp | 電極配線 |
JP2000114474A (ja) * | 1998-08-07 | 2000-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013057920A1 (ja) * | 2011-10-21 | 2013-04-25 | パナソニック株式会社 | 不揮発性記憶素子及びその製造方法 |
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