JP2007306003A - 半導体装置の製造方法と半導体装置 - Google Patents

Abstract

【課題】 プラグ上にキャパシタを形成する際、プラグの破壊を防止できる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、（ア）半導体素子を形成し、ポリシリコンプラグ１５表面が露出した下地構造半導体基板上に層間絶縁膜を形成する工程と、（イ）層間絶縁膜中にポリシリコンプラグ１５表面に達する接続孔を形成する工程と、（ウ）接続孔に埋め込まれて、ポリシリコンプラグ１５に積層するＷプラグ１７を形成する工程と、（エ）窒化性雰囲気中で半導体基板を加熱し、前記Ｗプラグの表面のみを窒化する工程と、を含む。
【選択図】図１

Description

本発明は、半導体装置の製造方法と半導体装置に関し、特にキャパシタを有する半導体装置の製造方法とキャパシタを有する半導体装置とに関する。

半導体集積回路装置においては、ますます高集積化が要求されている。キャパシタを用いた半導体メモリ装置においては、メモリセルの微細化と共にキャパシタを立体的な３次元構造で作成することが必要となる。

キャパシタは、下部電極、誘電体膜、上部電極の組み合わせと見ることができる。３次元構造においては、下部電極を３次元構造とし、その表面上に誘電体膜、上部電極を形成する。キャパシタ電極面積を小さくし、十分な容量を確保するためには、キャパシタ誘電体膜を高い誘電率を有する高誘電体、たとえば酸化タンタル（化学量論的組成はＴａ₂Ｏ₅、ＴａＯと略記する）、で形成することが望まれる。ここで高い誘電率とは、約２０以上の比誘電率を指す。

キャパシタ誘電体膜を強誘電体で形成すると、電源を切り離しても記憶状態を保持できる不揮発性メモリを構成できる。強誘電体としては、チタン酸ストロンチュ−ム（ＳｒＴｉＯ₃、ＳＴＯと略記する）、チタン酸バリウムストロンチューム（Ｂａ_xＳｒ_1-xＴｉＯ₃．ＢＳＴと略記する）、チタン酸鉛ジルコニューム（Ｐｂ_1-xＺｒ_xＴｉＯ₃、ＰＺＴと略記する）等が用いられる。

これらの誘電体は、酸化物であり、成膜後酸素を含む酸化性雰囲気中で熱処理（アニール）することが望まれる。このため、下部電極は耐酸化性の高い金属、酸化しても導電性を保つ金属またはその酸化物で形成することが望まれる。このような金属としてＲｕ、Ｉｒ、Ｐｔのようなレアメタルが検討されている。なお、レアメタルは貴金属を含む概念である。

レアメタルを電極、配線として使用する場合、いくつかの問題がある。レアメタルをシリコン上に直接接触させると、加熱された時シリサイドを形成する。シリサイドの抵抗率はメタルの抵抗率より高く、深さ方向に均一に反応がおこらない（表面凹凸が大きくなる）。シリサイドを形成しないようにするには、レアメタルとシリコンとの間にバリアメタル層を挿入することが望まれる。バリアメタルとしては、ＴｉＮ、ＷＮ_xなどの単一金属の窒化物、ＴｉＡｌＮ等の２種類以上の金属の窒化物などが研究されている。

また、レアメタルは酸素、水素等を透過させる性質を有する。下層にＡｌ、Ｃｕ、Ｗ等の一般的な配線材料の金属層が存在する場合、レアメタル層を透過した酸素により下層金属層が酸化されると、抵抗率を上げる、絶縁体となる、体積を膨張させる等の現象が生じる。

層間絶縁膜を貫通する導電性プラグとしてＷプラグが用いられる。Ｗプラグ上に例えばスパッタリングでＲｕ層をある程度堆積し、その後酸素触媒を用いたＲｕの化学気相堆積（ＣＶＤ）を行なう。この時Ｗプラグが酸化されると、体積膨張によりＷプラグとその上の構造が破壊されることがある。

キャパシタは、１対の電極とその間に挟まれる誘電体層によって構成される。電極が平面状の場合、電極間に形成される電界はほぼ均一である。しかしながら、電極が３次元構造を有する場合、誘電体膜内に発生する電界は必ずしも均一とはならない。

シリンダ型キャパシタにおいては、下部電極がカップ型形状を有する。下部電極の頂面は、化学機械研磨（ＣＭＰ）等によって成形され、側面とほぼ直交する。この場合、下部電極の頂面と側面との境界部分において電界集中が発生する。均一な膜厚の誘電体膜を形成した場合、頂面と側面との境界部分の誘電体膜において誘電破壊の生じる可能性が強くなる。誘電破壊が生じないように誘電体膜を厚くすると、平坦な表面の部分においては、不必要に厚い誘電体膜を形成することになる。

レジストマスクを用いてＲｕ層をパターニングすると、表面上にフェンスと呼ばれるエッチング生成物が堆積する。この生成物は一旦形成されると除去が難しい。

一般的にトランジスタは、特性改善のため水素雰囲気中でアニールされる。この時、Ｒｕは触媒作用で水素のラジカルを発生させると考えられている。キャパシタの酸化物誘電体膜が還元され、特性が変化してしまうことがある。

以上、主としてＲｕを電極材料として用いる場合を説明したが、レアメタルを電極材料として用いると、同様の問題が生じ得る。

以上説明したように、半導体メモリ装置において、構造が微細化されるにつれ、種々の解決すべき問題が生じている。

プラグ上にキャパシタの下部電極を形成する際、プラグが酸化し、破壊される危険性がある。

本発明の第１の目的は、プラグ上にキャパシタを形成する際、プラグの破壊を防止できる半導体装置の製造方法を提供することである。

キャパシタの下部電極の厚さが薄くなると、キャパシタの下部電極と上部電極との間に挟まれる誘電体膜の誘電破壊の問題が深刻化する。電極の厚さが誘電体膜の厚さとコンパラブルになると、誘電破壊の可能性は指数関数的に増大する。

本発明の第２の目的は、微細化されたキャパシタを、誘電破壊の問題を効率的に解決しつつ製造することのできる半導体装置の製造方法を提供することである。

レアメタルの電極を用いてキャパシタを形成すると、電極パターニング時にエッチング生成物が生じ、また水素中アニ−リング時にキャパシタの特性変化の可能性を有する。

本発明の第３の目的は、パターニング、水素中アニーリングにおける問題を低減したキャパシタ構造を有する半導体装置の製造方法を提供することである。

本発明のさらに他の目的は、これらの問題を低減することのできる半導体装置を提供することである。

本発明の１観点によれば、
（ア）半導体素子を形成し、ポリシリコンプラグ表面が露出した下地構造半導体基板上に層間絶縁膜を形成する工程と、
（イ）前記層間絶縁膜中に前記ポリシリコンプラグ表面に達する接続孔を形成する工程と、
（ウ）前記接続孔に埋め込まれて、前記ポリシリコンプラグに積層するＷプラグを形成する工程と、
（エ）窒化性雰囲気中で前記半導体基板を加熱し、前記Ｗプラグの表面のみを窒化する工程と、
を含む半導体装置の製造方法
が提供される。

本発明の他の観点によれば、
半導体素子を形成し、ポリシリコンプラグ表面を露出した下地構造半導体基板と、
前記下地構造半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通する接続孔に埋め込まれた、前記ポリシリコンプラグ表面に達して積層するプラグであって、前記ポリシリコンプラグ上に形成されたＷプラグと、前記Ｗプラグの表面から深さ方向に従って窒素濃度が徐々に減少するＷＮ_x層と、を有するプラグと、
を有する半導体装置
が提供される。

以上説明したように、本発明によれば、Ｗプラグの表面が窒化されるため、酸素が侵入してもＷプラグが体積膨張し、装置性能に影響を与えることを低減することができる。
キャパシタの誘電体膜厚を部分的に増大することにより、電界集中による誘電破壊を効率的に防止することができる。
ＴａＯをマスクとして利用することにより、レアメタルパターニングによる悪影響を低減することができるだけでなくＨ₂の侵入を防ぐ効果が期待できる。

以下、図面を参照して本発明の実施例を説明する。なお、本実施例は複数の課題を同時に解決することの出来るものであるが、各課題の解決は必ずしも他の課題の解決と組み合わされることを要せず、それぞれ独立した技術思想を構成する。従って、本実施例の一部と従来技術との組み合わせは多様に存在する。

図１（Ａ）に示すように、ｐ型表面領域を有するＳｉ基板１１表面にシャロートレンチアイソレーション（ＳＴＩ）によりＳｉＯ₂の分離領域１２を形成する。分離領域１２で画定された活性領域表面に絶縁ゲート電極１３を形成する。

図１（Ｂ）に示すように、絶縁ゲート電極は、Ｓｉ表面に形成されたＳｉＯ₂層のゲート絶縁膜２１と、その上に形成された多結晶シリコンの下層ゲート電極２２と、その上に形成されたタングステンシリサイド（ＷＳｉと略記する）等の上層ゲート電極２３と、その上に形成されたＳｉＮ等のエッチストッパ層２４と、ゲート電極側壁を覆う窒化シリコン（ＳｉＮ_x、ＳｉＮと略記する）等のサイドウォールエッチストッパ２５とを有する。なお、図示の簡略化のため、以降の図面においても絶縁ゲート電極は簡略化した構成１３で示す。

絶縁ゲート電極１３を作成した後、ＳｉＯ₂等の第１層間絶縁膜１４を形成する。第１層間絶縁膜１４の所要個所にコンタクト孔を開口し、多結晶シリコンのプラグ１５を形成する。なお、プラグの形成は、化学気相堆積（ＣＶＤ）による堆積と化学機械研磨（ＣＭＰ）等による不要部除去によって行なう。

その後、基板全面上にＳｉＯ₂，ＢＰＳＧ等の第２層間絶縁膜１６を形成する。なお、第２層間絶縁膜１６は、一旦途中のレベルまで絶縁層を堆積し、ビット線ＢＬを形成した後、ビット線ＢＬを埋め込んで残りの部分の絶縁層の堆積を行なう。第２層間絶縁膜１６を貫通してプラグ１５に達する接続孔を形成する。この接続孔の内部を埋め込むように、Ｗのブランケット成長を行ない、ＣＭＰによって第２層間絶縁膜１６上のＷ層を除去する。このようにして、Ｗプラグ１７が形成される。

第２層間絶縁膜１６上には、窒化シリコン（ＳｉＮ）層を形成する。ＣＶＤによりＳｉＮ層を形成する場合、ソースガスとしてジクロルシラン等のポリクロルシランやポリシラン、アンモニアの混合ガスを用いる。

ＳｉＮ層の成長に先立ち、先ずアンモニアガスのみを流し、基板を６００℃〜８５０℃の範囲の温度に加熱する。すると、Ｗプラグ１７表面において、アンモニアＮＨ₃とＷとの反応が生じ、タングステンＷが窒化タングステン（ＷＮと略記する）に変換される。

図２は、アンモニア雰囲気中で加熱されたＷの変化をＸ線回折により求めた結果を示す。純粋なＷの場合、Ｗ（１１０）のビークのみが観察される。ＷがＷ₂Ｎに変化すると、Ｗ₂Ｎ（１１１）、Ｗ₂Ｎ（２００）のピークが観察されるようになる。

６００℃未満の温度においては、窒化反応がほとんど進行しない。８５０℃を越える温度においては、窒化反応と脱窒素反応とが競合し、実効的な窒化反応が低減する。図から明らかなように、７５０℃近傍において最も窒化反応が進行し、効率的にＷＮが形成されている。

このように、窒化雰囲気中でＷプラグ１７を熱処理することにより、Ｗプラグの表面から窒化領域１７ｓが形成される。ＷＮは、Ｗと較べ、著しく酸化されにくい性質を有する。なお、窒化領域１７ｓ内においてＮの濃度は、表面から深さ方向に進むに従って次第に低減しているものと考えられる。

以上説明したＷプラグの窒化に代え、途中までＷをＣＶＤで堆積し、その後ＷＮをＣＶＤで堆積してＷＮ／Ｗのプラグを形成することもできる。また、この組み合わせＣＶＤと窒化処理とを組み合わせることもできる。

図１（Ｃ）に示すように、基板温度をＳｉＮ成膜温度に設定し、アンモニアガスとジクロルシランとの混合ガスを供給することにより、第２層間絶縁膜１６表面上にＳｉＮ層３１を成膜する。このＳｉＮ層３１は、その上に形成する酸化膜のエッチングにおいてエッチストッパの機能を有する。

図３（Ａ）に示すように、ＳｉＮ層３１の成膜後、ＳｉＯ₂層３２を形成し、さらにＳｉＮ層３３を形成する。ＳｉＮ層３３はその上に形成する酸化膜等の犠牲膜のエッチングにおいてエッチストッパとして機能する。ＳｉＮ層３１、３３は、例えば共に厚さ４０ｎｍとし、ＳｉＯ₂層３２は厚さ１００ｎｍとする。これらの層３１、３２、３３は、後に形成するキャパシタの下部電極に対する支持力を増強するために台座を構成する部分である。

なお、酸化膜エッチングにおけるエッチストッパ層は、酸化膜のエッチレートに対し、選択比が１０以上あることが望ましい。ＳｉＮの他、ＴａＯ、ＮｂＯ等を用いることができる。ＴａＯやＮｂＯを用いる場合は、１０ｎｍ以上の膜厚とすることが好ましい。さらに、ＴｉＯ、アルミナ等を用いることも可能であろう。

上側ＳｉＮ層３３の上に、厚い酸化シリコン層３４を形成する。酸化シリコン層３４は、台座となる絶縁層３１、３２、３３と共にキャパシタの下部電極を形成する際の型を提供する部材であり、後に除去される犠牲膜である。例えば、約８００ｎｍのキャパシタに合わせた厚さを有する。

酸化シリコン層３４の上に、レジスト層を塗布し、露光現像することによりレジストパターンＰＲ１を形成する。レジストパターンＰＲ１は、キャパシタを形成する領域に開口を有する。なお、開口の直径は、例えば約１３０ｎｍである。

レジストパターンＰＲ１をエッチングマスクとし、酸化シリコン層３４を反応性イオンエッチング（ＲＩＥ）により異方的にエッチングする。このエッチングは上側ＳｉＮ層３３でストップする。エッチング条件を切り換えてＳｉＮ層３３をエッチングした後、さらに下のＳｉＯ₂層３２を酸化シリコンエッチングによりエッチングする。この酸化シリコンのエッチングは、下側ＳｉＮ層３１表面でストップする。

酸化シリコンのエッチングにおいて、ＳｉＮ層は約１／１０以下のエッチレートしか有さず、ＳｉＯ₂層３２を完全にエッチングしても、ＳｉＮ層３１は十分量残存する。ここで再びエッチング条件を変更し、ＳｉＮ層３１をエッチングし、プラグ１７の表面を露出する。なお、プラグ１７の表面層には窒化領域１７ｓが形成されている。ＷＮはＷと較べて著しく酸化されにくいが、それでも酸化可能な材料である。

レジストパターンＰＲ１は、酸化シリコン層３４のエッチングが終了した後、ＳｉＮ層３１のエッチングを行なうまでの期間にアッシングにより除去することが好ましい。アッシング時にプラグ１７の表面をＳｉＮ層３１で覆うことにより、プラグの酸化をより安全に防止できる。

図３（Ｂ）に示すように、このようにして形成されたキャパシタ用開口ＳＮ内に、Ｒｕ、Ｐｔ等のレアメタルを用い、例えば厚さ約３０ｎｍの下部電極層３６を堆積する。アスペクト比の高い開口内に均一な厚さを有する電極を形成するためにはＣＶＤが適している。しかしながら、レアメタルのＣＶＤにおいては一般的に酸素を触媒として用いる。プラグ１７表面には窒化領域１７ｓが形成されているが、直接酸素と接することは好ましくない。

先ず、スパッタリング等酸素を用いない条件において純粋なレアメタル層、例えばＲｕ層３６−１を形成し、その後ＣＶＤにより残りのレアメタル層、例えばＲｕ層３６−２を形成する。ＣＶＤは、例えばＲｕ（ＥｔＣｐ）₂、又はＲｕ（Ｃｐ）₂をソースガスとし、酸素を含む触媒ガスを添加し、ソースガスの分解を促進する。それぞれのソースガスをＴＨＦ（Ｔｅｔｒａｈｙｄｒｏｆｕｒａｎ（Ｃ₄Ｈ₈Ｏ））等の溶媒に溶かして供給しても良い。

既に形成されたＲｕ層の上にＣＶＤを行なう場合は、触媒としての酸素の量を減らすことができる。プラグ表面が既にＲｕ層３６−１で覆われ、さらに触媒の酸素を減らせるので、プラグ１７の酸化を効率的に防止できる。先に酸素を用いない条件でＲｕ層３６−１を形成しているが、さらにプラグの酸化を防ぐため、ソースガスであるＲｕ（ＥｔＣｐ）₂又はＲｕ（Ｃｐ）₂を先に流し、表面に十分吸着させた後酸素を流すことがさらに好ましい。

酸化シリコン層３４表面上に堆積したＲｕ層３６は除去する。この除去のためのＣＭＰにおいて、開口ＳＮ内に加工時のゴミが残ったり、ダメージが入るのを防ぐため、開口ＳＮを詰め物ＳＦで充填する。詰め物ＳＦとしては、レジスト、スピンオングラス（ＳＯＧ）等を用いることができる。

このように開口内を詰め物で埋め戻した後、ＣＭＰを行なって酸化シリコン層３４表面上の詰め物ＳＦ及びＲｕ層３６を除去する。

図４（Ａ）は、ＣＭＰを終えた基板の構造を示す。Ｒｕの下部電極３６は、開口ＳＮ内の内壁上にほぼ一定の厚さで堆積され、ＣＭＰで形成された頂面は、側面に対しほぼ直角の角度を形成している。

図４（Ｂ）に示すように、酸化シリコン層３４及び開口ＳＮ内の詰め物ＳＦを除去する。詰め物ＳＦがＳＯＧの場合は、酸化シリコン層３４と詰め物を同時に除去することができる。詰め物ＳＦがレジストの場合には、酸化シリコン層３４を除去した後、開口ＳＮ内に残ったレジストをレジスト剥離剤等により除去する。

なお、酸化シリコン層３４のエッチングは、希弗酸によるウエットエッチングで行ないＳｉＮ層３３によってストップされる。このように、ＳｉＮ層３１、ＳｉＯ₂層３２、ＳｉＮ層３３が残ることにより、下部電極３６はその下部でこれら３層による台座部分により支持され、倒れ等が防止される。

図５（Ａ）、（Ｂ）に示すように、下部電極３６の表面にＴａＯ等の酸化物誘電体膜３７を形成する。この酸化物誘電体膜３７は、下部電極３６の頂面近傍で厚く、側面下方ではほぼ均一な厚さとなるように形成する。均一な領域での誘電体膜の厚さを８ｎｍ〜２０ｎｍに選択した場合、上部における誘電体膜の厚さは、より厚く、均一部分の厚さよりも５ｎｍ〜２０ｎｍ厚くすることが好ましい。

すなわち、誘電体膜の厚さを約６０％以上厚くすることにより、頂面と側面との交差部が形成する下部電極の角部における電界集中を有効に緩和することができる。

例えば、図５（Ａ）に示すように、基板を反応律速のＣＶＤ温度に加熱し、Ｔａ（Ｏ（Ｃ₂Ｈ₅））₅とＯ₂による減圧化学気相成長（ＬＰ−ＣＶＤ）により均一な厚さを有する下側誘電体膜３７ｓを成膜する。反応律速となる温度領域は、例えば５５０℃より低い温度である。なお、図５（Ａ）に示すように、まず均一な厚さの誘電体膜を先に形成すると、シリンダに対する支持力が増強される効果が得られる。

図５（Ｂ）に示すように、一旦均一な厚さの誘電体膜３７ｓを成膜した後、シリンダ形状の下部電極３６の上部で膜厚が厚くなる条件で残りの誘電体膜を成膜する。

上部で膜厚が厚くなる成膜は、例えばスパッタリングや蒸着等の物理気相堆積（ＰＶＤ）、供給律速となる温度範囲における減圧化学気相堆積（ＬＰ−ＣＶＤ）、ソース供給量を制限したことにより供給律速となる化学気相堆積、比較的高い圧力での減圧化学気相堆積等によって行なうことができる。

供給律速となる温度範囲は、Ｔａ（Ｏ（Ｃ₂Ｈ₅））₅とＯ₂によるＣＶＤの場合、５００℃以上の温度であり、ソース供給量による供給律速となる流量は、たとえば１６ｍｇ／ｍｉｎ以下であり、比較的圧力の高い領域とは１．０Ｔｏｒｒ以上である。このようにして、シリンダ状の下部電極３６の上部で厚く、下部で薄く、かつほぼ均一な厚さを有する誘電体膜３７ｆが形成される。

なお、均一な厚さの誘電体膜の形成と、上部で厚い誘電体膜の形成とは、そのどちらを先に行なってもよい。

図６（Ａ）、（Ｂ）は、上述のように初めに均一な厚さの誘電体膜３７−１を形成し、次に上部で厚い誘電体膜３７−２を形成して、上部で厚く下部で薄くかつ均一な厚さを有する誘電体膜３７ｆを作成する場合を示す。

図６（Ｃ）は、下部電極３６の上に先ず上部で厚く下部で薄い誘電体膜３７−３を形成する場合を示す。このような誘電体膜３７−３の形成は、例えばスパッタリングや蒸着により行なうことができ、酸素を用いない条件で製膜を行なうことによりプラグの酸化を有効に防止できる。

図６（Ｄ）に示すように、その後均一な厚さを有する誘電体膜３７―４を成長する。下地として誘電体膜３７―３が形成されていると、ＣＶＤにより均一な厚さの誘電体膜３７―４を形成する場合、触媒となる酸素の量を減少させることが可能となる。このように、プロセスに使用する酸素の量を低減することにより、プラグ上面の酸化をより効率的に低減することができる。

キャパシタ誘電体膜として、ＴａＯ膜の他、ＮｂＯ膜、ＴｉＯ膜、ＷＯ膜、アルミナ膜、ＳＴＯ膜、ＢＳＴ膜、ＰＺＴ膜、それらの組み合わせを用いることもできる。

図７（Ａ）に示すように、誘電体膜３７ｆを作成した後、上部電極であるＲｕ層３８を形成する。キャパシタの上部電極は、プレート電極となる電極である。例えば、Ｒｕ（ＥｔＣｐ）₂とＯ₂を用い、ＣＶＤによりＲｕ層３８を形成する。

下部電極と同様酸素を用いない成膜と酸素を用いる成膜の２段階に分けて、上部電極を成膜してもよい。この場合、上部電極と誘電体膜の界面付近に酸素を含む層がないため、後工程の熱処理で酸素が上部電極に引き抜かれる現象が生じ得る。すると、誘電体膜の特性が劣化する原因となる。

スパッタリングによるピュアなＲｕ層を形成せず、始めからＣＶＤによりＲｕ層を形成することにより、誘電体膜との界面に酸素濃度の高い層を形成することができる。さらに、始めにＯ₂ガスを流し、十分に誘電体膜表面にＯを吸着させた後ソースガスであるＲｕ（ＥｔＣｐ）₂を流すことにより、誘電体膜との界面に十分な酸素濃度を有する成膜を行なうことができる。

Ｒｕ上部電極成膜後、ＴｉＮ層の物理堆積を行なう。上部から物理堆積によりＴｉＮ層３９を形成する。この場合、金属窒化物層を水素を含むガスや水素を含む雰囲気を用いずに形成することができる。なお、物理堆積に代え化学気相堆積を用いても良い。この場合は、均一な厚さのＴｉＮ層３９が形成される。

次に、ＴａＯ層４１を上述と同様のＣＶＤにより成膜する。図７（Ｂ）に示すように、ＴａＯ層４１、ＴｉＮ層３９、上部電極層３８のパターニングを行なう。このパターニングにおいて、ＴａＯ層４１の上にレジストパターンを形成し、このレジストパターンをエッチングマスクとしてＴａＯ層４１をパターニングする。ＴａＯはエッチング可能であり、別のエッチング工程においてはマスクとしての機能を果たすことができる。レジストマスクはこの段階で除去する。

次にＴａＯ層４１をマスクとし、その下のＴｉＮ層３９、上部電極３８をパターニングする。ＴｉＮ層３９、Ｒｕ層３８のエッチングにおいては、レジストマスクが存在しないため、蒸発したＲｕとレジストの反応などによる生成物の発生を低減することができる。その後酸化シリコン、ＢＰＳＧ等の層間絶縁膜４２を形成して半導体装置を完成させる。

なお、ＴｉＮ層３９は必須の構成要件ではない。Ｒｕ層３８の上に、直接ＴａＯ層４１を形成してもよい。この場合にも、ＴａＯ層のエッチング終了後レジストマスクを除去することにより、エッチング生成物を低減することができる。なお、ＴｉＮ層を用いる場合、ＴｉＮ層はＲｕ層３８を覆う遮蔽膜としての役割の他、Ｒｕ層とその上に形成される絶縁層との間の接着層としての機能も果たし得る。接着層としての機能は、ＴｉＮ層に限らず、ＴａＮ、ＮｂＮ、ＷＮ等によっても得ることができる。

このＴａＯ膜を残すことで後工程で、施すＨ₂アニールによるキャパシタの劣化を防ぐことが可能となる。

上述の実施例においてはシリンダ型キャパシタを形成し、その表面上にＴａＯ層を形成し、パターニングに利用する場合を説明した。この構成は、シリンダ状キャパシタに制限されず、一般的に利用することができる。

図８（Ａ）は、ＴａＯ層をパターニングに利用する製造方法を説明する断面図である。下地基板Ｓの上に、Ｒｕなどのレアメタル層３８が形成されている。このレアメタル層３８の上に、ＴｉＮ等の中間層３９、ＴａＯ層４１を積層する。ＴａＯ層４１の上にレジストパターンＰＲ２を形成する。

図８（Ｂ）に示すように、レジストパターンＰＲ２をマスクとし、ＴａＯ層をエッチングし、パターニングされたＴａＯ層４１ｐを作成する。その後レジストパターンＰＲ２は除去する。

図８（Ｃ）に示すように、ＴａＯ層４１ｐをマスクとし、その下の中間層、レアメタル層をエッチングし、パターニングされた中間層３９ｐ、パターニングされたレアメタル層３８ｐを得る。このエッチングにおいて、レアメタル層３８からエッチング生成物が発生し得るが、レジストは存在しないため、除去し難い生成物などが発生する可能性が低減する。ＴａＯ層４１ｐは、そのまま残し層間絶縁膜の一部としても、パターニング後除去しても良い。

なお、ＴａＯ層の上にＳｉＯ₂層をたとえば厚さ約３００ｎｍ程度積層してもよい。レアメタル層のエッチングにおいて、レジストマスクで、まずＳｉＯ₂層とＴａＯ層との積層をエッチングする。次にレジストマスクを除去し、レアメタル層をエッチングする。さらにＨＦ溶液でＳｉＯ₂層を除去する。レアメタルによるエッチング浅さは除去される。

なお、マスクとして用いる層をＴａＯに代え、Ａｌ₂Ｏ₃やＮｂＯやＴｉＯ_ｘで形成することもできる。これらの材料を用いた場合の、マスク層はパターニング後除去しても、そのまま残して層間絶縁膜の一部としても良い。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。

本発明の特徴に関し、以下を開示する。

（付記１） （ア）半導体素子を形成した半導体基板上に第１層間絶縁膜を形成する工程と、（イ）前記第１層間絶縁膜中に接続孔を形成する工程と、（ウ）前記接続孔を埋めて、窒化可能な導電体のプラグを形成する工程と、（エ）窒化性雰囲気中で前記半導体基板を加熱し、前記プラグを表面から窒化する工程とを含む半導体装置の製造方法。

（付記２） さらに（オ）前記半導体基板を加熱し、ＳｉＮのソースガスを前記半導体基板上に供給して、前記プラグを覆うＳｉＮ層を前記第１層間絶縁膜上に化学気相堆積で形成する工程を含む付記１記載の半導体装置の製造方法。

（付記３） 前記工程（エ）における窒化性雰囲気はアンモニアを含む雰囲気であり、前記工程（オ）におけるＳｉＮのソースガスはアンモニアを含むガスである付記２記載の半導体装置の製造方法。

（付記４） 前記導電体がＷである付記２または３記載の半導体装置の製造方法。

（付記５） さらに、（カ）前記ＳｉＮ層の上にさらに絶縁層を積奏して第２層間絶縁膜を形成する工程と、（キ）前記第２層間絶縁膜を貫通して前記プラグ表面に達する開口を形成する工程と、（ク）前記開口中にレアメタル層を、初めは酸素を用いない物理気相堆積で、次に酸素を用いる化学気相堆積で、形成する工程を含む付記２〜４のいずれか１項記載の半導体装置の製造方法。

（付記６） 半導体素子を形成した半導体基板と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜を貫通し、表面から深さ方向に従って窒素濃度が減少するＷＮ_xプラグとを有する半導体装置。

（付記７） （ア）半導体素子を形成した半導体基板上に、頂面と側面を有する下部電極を形成する工程と、（イ）前記下部電極表面上に、前記頂面と側面との境界近傍で相対的に厚く、前記側面下方で相対的に薄く、かつほぼ均一な厚さを有する誘電体膜を形成する工程と、（ウ）前記誘電体膜上に上部電極を形成する工程とを含む半導体装置の製造方法。

（付記８） 前記下部電極がシリンダ形状を有し、前記誘電体膜が前記シリンダの内壁の側面上から頂面上を越え、外壁の側面上に延在する付記７記載の半導体装置の製造方法。

（付記９） 前記工程（イ）が、ステップカバレージの良い成膜工程とステップカバレージの悪い成膜工程の組み合わせで行なわれる付記７又は８記載の半導体装置の製造方法。

（付記１０） 前記ステップカバレージの悪い成膜工程は、物理気相堆積、供給律速の化学気相堆積、約１Ｔｏｒｒ以上の圧力での低圧化学気相堆積のいずれかまたはそれらの組み合わせで行なわれる付記９記載の半導体装置の製造方法。

（付記１１） 前記下部電極がレアメタルで形成され、前記工程（ア）が酸化可能な材料で形成されたプラグを露出した下地表面上で行なわれ、初めに酸素を用いない条件で成膜を行なう成膜工程と、つづいて酸素を用いる条件で成膜を行なう成膜工程とを含む付記７〜１０のいずれか１項記載の半導体装置の製造方法。

（付記１２） 前記工程（ウ）が、初めに第１の濃度の酸素を含む条件でレアメタルの上部電極下層を化学気相堆積で成膜する工程と、つづいて第１の濃度より低い酸素濃度を含む条件でレアメタルの上部電極上部を化学気相堆積で成膜する工程を含む付記７〜１１のいずれか１項記載の半導体装置の製造方法。

（付記１３） 半導体素子を形成した半導体基板と、前記半導体基板表面上に配置され、頂面と側面を有する下部電極と、前記下部電極表面上に形成され、前記頂面と側面との境界近傍で相対的に厚く、前記側面下方では相対的に薄く、かつほぼ均一な厚さを有する誘電体膜と、前記誘電体膜上に形成された上部電極とを有する半導体装置。

（付記１４） （ア）半導体素子を形成した半導体基板上にレアメタル層を形成する工程と、（イ）前記レアメタル層上にＴａＯ膜を形成する工程と、（ウ）前記ＴａＯ膜をレジストパターンを用いてパターニングする工程と、（エ）前記パターニングされたＴａＯ膜を用いて前記レアメタル層をパターニングする工程とを含む半導体装置の製造方法。

（付記１５） さらに、（オ）前記工程（ア）の後、前記工程（イ）の前に、前記レアメタル層上に金属窒化物層を形成する工程を含み、前記工程（ウ）は、前記レアメタル層を露出することなく終了し、前記工程（エ）は、前記パターニングされたＴａＯ膜を用いて前記金属窒化物層と前記レアメタル層とをパターニングする付記１４記載の半導体装置の製造方法。

（付記１６） 前記工程（オ）は、水素を含まないガスおよび雰囲気を用いて金属窒化物層を形成する付記１５記載の半導体装置の製造方法。

（付記１７） さらに（カ）前記ＴａＯ膜を覆って、前記半導体基板上に層間絶縁膜を形成する工程と、（キ）前記半導体基板を水素を含むガス中でアニールする工程と、を含む付記１４〜１６のいずれか１項記載の半導体装置の製造方法。

（付記１８） 半導体素子を形成した半導体基板と、前記半導体基板上に配置されたレアメタル層と、前記レアメタル層上に配置され、前記レアメタル層と同一平面形状を有するＴａＯ膜とを有する半導体装置。

本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 Ｗ表面の窒化現象を説明するグラフである。 本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 ３次元構造を有する電極上に上部で厚く下部で薄い誘電体膜を成膜する方法を説明する断面図である。 本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 レアメタル層上にＴａＯ膜を成膜し、パターニングに用いる半導体装置の製造方法を示す半導体基板の断面図である。

符号の説明

１１ 半導体基板
１２ シャロートレンチアイソレーション
３ 絶縁ゲート電極
１４ ソース／ドレイン領域
１５ 下部多結晶シリコンプラグ
１７ Ｗプラグ
１４、１６ 層間絶縁膜
３１、３３ ＳｉＮ層
３２ ＳｉＯ₂層
３４ 酸化シリコン層
ＳＮ 開口
３６ 下部電極
３７ キャパシタ誘電体膜
３８ 上部電極
３９ ＴｉＮ層
４１ ＴａＯ膜
４２ 層間絶縁膜

Claims (2)

1. （ア）半導体素子を形成し、ポリシリコンプラグ表面が露出した下地構造半導体基板上に層間絶縁膜を形成する工程と、
   （イ）前記層間絶縁膜中に前記ポリシリコンプラグ表面に達する接続孔を形成する工程と、
   （ウ）前記接続孔に埋め込まれて、前記ポリシリコンプラグに積層するＷプラグを形成する工程と、
   （エ）窒化性雰囲気中で前記半導体基板を加熱し、前記Ｗプラグの表面のみを窒化する工程と、
   を含む半導体装置の製造方法。
2. 半導体素子を形成し、ポリシリコンプラグ表面を露出した下地構造半導体基板と、
   前記下地構造半導体基板上に形成された層間絶縁膜と、
   前記層間絶縁膜を貫通する接続孔に埋め込まれた、前記ポリシリコンプラグ表面に達して積層するプラグであって、前記ポリシリコンプラグ上に形成されたＷプラグと、前記Ｗプラグの表面から深さ方向に従って窒素濃度が徐々に減少するＷＮ_x層と、を有するプラグと、
   を有する半導体装置。

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