JPS63204837A - 同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、入力信号に位相と周波数か同期した信号を発
生させる同期装置に関するものである。

［従来技術］ たとえば、デジタルデータをシリアル伝送する場合、伝
送レートが高速の場合には、一般にＤＭＩ変調のように
、データのなかに同期クロックが含まれる形に変調、す
なわちデジタル変調を行って、伝送する。第２図はＤＭ
Ｉ変調された信号の例である。

そして受信する側においては、このデジタル変調された
信号を、生のデータ、すなわちＮ　Ｋ　Ｚ　（Ｎｏ　Ｋ
ｅｔｕｒｎ　ｔｏ　２ｅｒｏ　）の形に復調するのであ
るが、この復調を行なう再に変調信号から同期クロック
を再生するために一般にＰＬＬ回路が用いられる。

ＰＬＬ回路は２種類に分類される。１つはＡＰＬＬ　（
アナログＰＬＬ）であり、１つはＤＰＬＬ　１デジタル
ＰＬＬ）である。

第３図に、ＡＰＬＬ回路の代表的なブロック図を示す。

′動作を簡単に説明する。

入力信号と、分周器の出力であるところの回生クロック
は位相比較器ｌに入力され、位相比較器１はその２つの
入力の位相差に応じた差信号電圧を出力する。前述のデ
ータ通信に、当ＰＬＬ回路を使用する場合入力信号とは
受信信号から得られた第４図示の如くの同期パルス等で
ある。

出力された差信号電圧は、ローパスフィルタ２、増幅器
３により電圧制御発振器（ＶＣＯ）４の発振制御電圧と
なり、ＶＣＯ４の出力は分周器５によって分周されて、
再生クロックとなる。

このように、ＡＰＬＬはＶＣＯ４の発振周波数を制御す
ることにより入力信号と再生クロックの位相を合わせる
のであるが、この位相合わせの部分をカウンタやシフト
レジスタ等を用いて完全にデジタル化したものか、ＤＰ
ＬＬである。

さて、データ通信を行う際に、データが、パケット通信
の場合のようにバースト的に到来して、無信号区間かデ
ータの前後に存在する第５図示の如くの場合、ＰＬＬ回
路を使用すると、受信開始から、再生クロックが受信信
号に同期するまで、すなわち第３図の位相比較器ｌの２
つの入力の位相か合致するまでの時間（ロックタイム）
が問題となる。

パケット通信を行う場合は、データの前部に、受信側で
同期を取るためのパターン、いわゆるプリアンプルパタ
ーンを第５図の如く付加するが、受信側のＰＬＬ回路の
ロックタイムが長い場合には、長いプリアンプルパター
ンか必要となり、伝送効率が悪くなる。

そこで比較的伝送レートが低い場合は、ロックタイムの
短いＤＰＬＬ回路が使用されるか、ＤＰＬＬ回路は、伝
送レートの数倍〜１０数倍程度のクロックで動作し、回
路の規模も大きくなるので伝送レートの高い信号に使用
すると高速のＩＣが大量に必要となり高価なものとなる
。

よって、コスト的に、ＡＰＬＬを使わざるを得ない場合
かあるが、一般に従来のＡＰＬＬ回路はロックタイムか
長くなり、長いプリアンプルパターンか必要となり、伝
送効率が悪くなっていた。

［目的］ 本発明は以上の点に鑑みてなされたもので、従来のＡＰ
ＬＬ回路に改良を加えることにより低廉でかつロックタ
イムの短いＰＬＬ回路を構成できるようになった。

［実施例］ 以下本発明について詳細に説明する。

第１図か、本発明によるＰＬＬ回路のブロック図の一例
である。第３図の従来のＡＰＬＬ回路に対し、水晶発振
器６、セレクタ７、キャリア検出回路９等か付加されて
いる。

まず、本発明の原理について説明する。

従来のＡＰＬＬ回路のロックタイムか長い原因の１つは
、無信号時にはｖＣＯの発振制御電圧か不安定であるの
で、再生クロックの周波数か、受信信号の伝送レートか
らかなりはずれることであった。そのため受信か開始さ
れてからｖＣＯかコントロニルされ、再生クロックの周
波数が伝送レートと同等になるまでに時間かかかり、ロ
ックタイムが長くなっていた。

そこで、本発明においては、伝送レートと向し発振周波
数を持つ水晶発振器を用いて、無信号時にも再生クロッ
ク１１の周波数を伝送レートに合わせておき、受信開始
時に、迅速にロックがかかるようにした。

第６図の動作を説明する。

まず、無信号時であるが、キャリア検出回路９により、
無信号であることが検出される。するとキャリア検出回
路はセレクタ７をコントロールし、位相比較器ｌに水晶
発振器６の出力を入力する。水晶発振器６の発振周波数
は伝送レートに合わせであるので、再生クロックは、伝
送レートとほぼ同じ周波数で安定する。

次に、受信信号１０か到来すると、キャリア検出回路９
か受信開始を検出し、セレクタ７をコントロールして、
位相比較器１に、同期パルス抽出回路８が受信信号から
得た同期用パルスを入力するようにする。このときキャ
リア検出回路９は、受信信号か安定するまで、セレクタ
７の切換を若干おくらせる。

このセレクタ７の切換か行われると、ＰＬＬのロック動
作が始まるわけであるが切換が行われた時点で再生クロ
ックは伝送レートにほぼ等しくなっているので、再生ク
ロックの位相を迅速に受信信号の位相に合わせることか
てきる。

［効果コ 以上説明したように、従来のＡＰＬＬ回路に、水晶発振
器、入力信号検出器、セレクタという簡単な回路を付加
するのみで、ロックタイムを短くすることかできるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明によるＰＬＬ回路のブロック図、第２図
は、ＤＭＩ変調波形を示す図、第３図は従来のＡＰＬＬ
回路のブロック図、第４図は、ＤＭＩ変調波形から得ら
れる同期パルスを示す図、第５図は、パケット通信にお
けるデータの流れ分を示す図、第６図は、パケット通信
における伝送信号の先頭部の１例を示す図である。 １は位相比較器、２はローパスフィルタ、３は増幅器、
４は電圧制御発振器（ＶＣＯ）、５は分周期、６は水晶
発振器、７はセレクタ、８は同期パルス抽出回路、９は
入力信号検出回路、ｌＯは受信信号、１１は再生クロッ
クを示す。 同其８パＩ弘 第５図

Claims (1)

【特許請求の範囲】
1. 位相比較器と電圧制御発振器とを備え、該位相比較器よ
   り得られる位相差に応じた差信号電圧により該電圧制御
   発振器を制御し、入力信号に対して位相と周波数が同期
   した信号を発生する同期回路であって、入力信号検出器
   と水晶発振器とセレクタを備え、該セレクタには該入力
   信号と、該水晶発振器の発振出力が入力され、該セレク
   タの選択出力は該位相比較器に入力され、該入力信号検
   出器は、該セレクタの出力を選択し、該選択においては
   、該入力信号が存在しない場合は、該水晶発振器の発振
   出力を選択し、該入力信号が存在する場合は、該入力信
   号を選択することを特徴とする同期装置。