JP2000100828A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 半導体装置およびその製造方法に於いて、半
導体基板と電極膜間に良好なコンタクトをもつ電極を形
成する。 【解決手段】 化合物半導体基板のＡｌＧａＡｓ１上に
ｐ型の不純物領域で形成されたＡｌＧａＡｓ２の第２の
半導体層と、この上に第２の半導体層より狭いバンドギ
ャップを持つ低抵抗のＧａＡｓ３及びＡｌＧａＡｓの第
３の半導体層とを形成し、更にこの第３の半導体層上に
電極膜４を形成する。 【効果】 第２の半導体層上に第３の半導体層を形成し
たので、良好なオーミック特性が得られ、またＨＦＥＴ
に適用するとゲート抵抗を小さくでき、高周波特性を改
善できる。
導体基板と電極膜間に良好なコンタクトをもつ電極を形
成する。 【解決手段】 化合物半導体基板のＡｌＧａＡｓ１上に
ｐ型の不純物領域で形成されたＡｌＧａＡｓ２の第２の
半導体層と、この上に第２の半導体層より狭いバンドギ
ャップを持つ低抵抗のＧａＡｓ３及びＡｌＧａＡｓの第
３の半導体層とを形成し、更にこの第３の半導体層上に
電極膜４を形成する。 【効果】 第２の半導体層上に第３の半導体層を形成し
たので、良好なオーミック特性が得られ、またＨＦＥＴ
に適用するとゲート抵抗を小さくでき、高周波特性を改
善できる。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物の半導体装
置及びその製造方法に関し、更に詳しくは、化合物半導
体の電極構造や、ＦＥＴ、ＨＥＭＴなどの半導体装置及
びその製造方法に関する。
置及びその製造方法に関し、更に詳しくは、化合物半導
体の電極構造や、ＦＥＴ、ＨＥＭＴなどの半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】近年、携帯電話などの移動体通信システ
ムにおいて端末の小型化及び低消費電力化が強く求めら
れている。勿論、その中で使用される高周波用トランジ
スター等のデバイスについても上述した小型化と低消費
電力化を実現出来るような性能が要求されている。例え
ば、現在の移動体通信の柱ともいえるデジタルセルラー
用の２ＧＨｚ帯の高周波用パワーアンプについては、単
一正電源での動作が可能であり、より低電圧で駆動が可
能で、より高効率動作が可能なデバイスが要求されてい
る。
ムにおいて端末の小型化及び低消費電力化が強く求めら
れている。勿論、その中で使用される高周波用トランジ
スター等のデバイスについても上述した小型化と低消費
電力化を実現出来るような性能が要求されている。例え
ば、現在の移動体通信の柱ともいえるデジタルセルラー
用の２ＧＨｚ帯の高周波用パワーアンプについては、単
一正電源での動作が可能であり、より低電圧で駆動が可
能で、より高効率動作が可能なデバイスが要求されてい
る。
【０００３】現在、マイクロ波帯の高周波用パワーアン
プ用として実用化されているデバイスの１つにヘテロ接
合型電界効果トランジスター（ＨＦＥＴ：Hetero Junct
ionField Effect Transistor ）があり、これは、ヘテ
ロ接合を利用して電流変調を行うものである。図５にＨ
ＦＥＴの一構成例を示す。このＨＦＥＴは、半絶縁性単
結晶ＧａＡｓで構成されたバッファー層３２を介して、
ＡｌＧａＡｓ混晶の第１の障壁層３３とＩｎＧａＡｓ混
晶よりなるチャンネル層３４とＡｌＧａＡｓ混晶の第２
の障壁層３５とが順次積層されており、第２の障壁層３
５の上部には、ゲート電極４０が形成されている。
プ用として実用化されているデバイスの１つにヘテロ接
合型電界効果トランジスター（ＨＦＥＴ：Hetero Junct
ionField Effect Transistor ）があり、これは、ヘテ
ロ接合を利用して電流変調を行うものである。図５にＨ
ＦＥＴの一構成例を示す。このＨＦＥＴは、半絶縁性単
結晶ＧａＡｓで構成されたバッファー層３２を介して、
ＡｌＧａＡｓ混晶の第１の障壁層３３とＩｎＧａＡｓ混
晶よりなるチャンネル層３４とＡｌＧａＡｓ混晶の第２
の障壁層３５とが順次積層されており、第２の障壁層３
５の上部には、ゲート電極４０が形成されている。
【０００４】第１と第２の各障壁層（３３，３５）は、
ｎ型不純物を含むキャリア供給領域３３ａ、３５ａを、
高抵抗領域３３ｂ、３５ｂの中にそれぞれ有しており、
ゲート電極４０に電圧を印加すると、この印加電圧の変
化に応じてソース電極３８とドレイン電極３９との間を
流れるドレイン電流が変調される。またＨＦＥＴでは、
一般には図５に示すように、第２の障壁層３５の厚さを
ゲート電極４０付近で薄くするリセス構造とすることが
多く、その直下のチャンネル層の領域にはキャリアが空
乏化、あるいは他のチャンネル領域に比べてキャリアが
少ない領域が形成される。
ｎ型不純物を含むキャリア供給領域３３ａ、３５ａを、
高抵抗領域３３ｂ、３５ｂの中にそれぞれ有しており、
ゲート電極４０に電圧を印加すると、この印加電圧の変
化に応じてソース電極３８とドレイン電極３９との間を
流れるドレイン電流が変調される。またＨＦＥＴでは、
一般には図５に示すように、第２の障壁層３５の厚さを
ゲート電極４０付近で薄くするリセス構造とすることが
多く、その直下のチャンネル層の領域にはキャリアが空
乏化、あるいは他のチャンネル領域に比べてキャリアが
少ない領域が形成される。
【０００５】このような構造を有するＨＦＥＴでは、ゲ
ート電極４０に正電極を印加することでチャンネル層３
４にキャリアが蓄積されるので、原理的に他のデバイ
ス、例えば、接合型電界効果トランジスター（ＪＦＥ
Ｔ：Junction FET ）やショットキー接合型電界効果ト
ランジスター（ＭＥＳ−ＦＥＴ：Metal Semiconductor
FET ）に比べてゲート・ソース間容量Ｃｇｓおよび相互
コンダクタンスＧｍのゲート電圧Ｖｇに対する線形性に
優れるという特徴を有している。これは、パワーアンプ
の高効率化を目指す上で大きなアドバンテージとなって
いる。
ート電極４０に正電極を印加することでチャンネル層３
４にキャリアが蓄積されるので、原理的に他のデバイ
ス、例えば、接合型電界効果トランジスター（ＪＦＥ
Ｔ：Junction FET ）やショットキー接合型電界効果ト
ランジスター（ＭＥＳ−ＦＥＴ：Metal Semiconductor
FET ）に比べてゲート・ソース間容量Ｃｇｓおよび相互
コンダクタンスＧｍのゲート電圧Ｖｇに対する線形性に
優れるという特徴を有している。これは、パワーアンプ
の高効率化を目指す上で大きなアドバンテージとなって
いる。
【０００６】更に最近では、図６のような構造のＨＦＥ
Ｔも提案されている。これは、ゲート電極（６０）直下
の部分、図５に図示してあるリセス構造部分にあたる第
２の障壁層５５の一部分に選択的にＰ型不純物を拡散
し、Ｐ型低抵抗領域５５Ｃ（不純物濃度１×１０19以
上）を形成したもので、そのＰ型低抵抗領域５５Ｃは、
ゲート電極６０に接し、第２の障壁層５５に埋め込まれ
た形となっている。
Ｔも提案されている。これは、ゲート電極（６０）直下
の部分、図５に図示してあるリセス構造部分にあたる第
２の障壁層５５の一部分に選択的にＰ型不純物を拡散
し、Ｐ型低抵抗領域５５Ｃ（不純物濃度１×１０19以
上）を形成したもので、そのＰ型低抵抗領域５５Ｃは、
ゲート電極６０に接し、第２の障壁層５５に埋め込まれ
た形となっている。
【０００７】このような構造にすると、図５の構造のよ
うにゲート電極４０にショットキー接合を用いる場合に
比べて、ＰＮ接合を用いているためにビルトイン電圧が
大きくなり、ゲート電極６０に大きな正電圧を印加する
ことができる。したがってＨＦＥＴの持つ相互コンダク
タンスＧｍ、ゲート・ソース間容量Ｃｇｓの線形性とい
う優位点をそのままに単一正電源動作が容易となる。
うにゲート電極４０にショットキー接合を用いる場合に
比べて、ＰＮ接合を用いているためにビルトイン電圧が
大きくなり、ゲート電極６０に大きな正電圧を印加する
ことができる。したがってＨＦＥＴの持つ相互コンダク
タンスＧｍ、ゲート・ソース間容量Ｃｇｓの線形性とい
う優位点をそのままに単一正電源動作が容易となる。
【０００８】しかしながら、図６のようなＨＦＥＴ構造
の場合、ゲート電極６０は、第２の障壁層５５の中に形
成されたＰ型低抵抗領域５５Ｃと接合することになる
が、一般的にバンドギャップの大きい半導体（ここでは
例えばＡｌＧａＡｓ）では、通常用いられているゲート
電極（６０）材料（例えば、接合面からＴｉ／Ｐｔ／Ａ
ｕの多層構造）では、ＧａＡｓの場合と比べて良好なオ
ーミック接合を得ることが難しい。その結果、ゲート抵
抗が大きくなってしまい高周波特性の劣化をまねきやす
い。
の場合、ゲート電極６０は、第２の障壁層５５の中に形
成されたＰ型低抵抗領域５５Ｃと接合することになる
が、一般的にバンドギャップの大きい半導体（ここでは
例えばＡｌＧａＡｓ）では、通常用いられているゲート
電極（６０）材料（例えば、接合面からＴｉ／Ｐｔ／Ａ
ｕの多層構造）では、ＧａＡｓの場合と比べて良好なオ
ーミック接合を得ることが難しい。その結果、ゲート抵
抗が大きくなってしまい高周波特性の劣化をまねきやす
い。
【０００９】
【発明が解決しようとする課題】本発明は、かかる問題
を回避するべく考案されたもので、その目的は単一正電
源で容易に動作でき、相互コンダクタンスＧｍ及びソー
ス・ゲート間容量Ｃｇｓのゲート電圧Ｖｇに対する線形
性に優れた半導体装置を提供することである。また、Ｊ
ＦＥＴやＨＥＭＴ等の高周波用化合物半導体装置におい
て、ゲート電極とＰ型低抵抗領域の接合を良好なオーミ
ック接合とすることで高周波特性の劣化を避ける半導体
装置及びその半導体装置の製造方法を提供することであ
る。
を回避するべく考案されたもので、その目的は単一正電
源で容易に動作でき、相互コンダクタンスＧｍ及びソー
ス・ゲート間容量Ｃｇｓのゲート電圧Ｖｇに対する線形
性に優れた半導体装置を提供することである。また、Ｊ
ＦＥＴやＨＥＭＴ等の高周波用化合物半導体装置におい
て、ゲート電極とＰ型低抵抗領域の接合を良好なオーミ
ック接合とすることで高周波特性の劣化を避ける半導体
装置及びその半導体装置の製造方法を提供することであ
る。
【００１０】
【課題を解決するための手段】本願の第１の発明は、第
１の半導体層と、第１の半導体層内に構成された第１の
導電型の第２の半導体層と、第２の半導体層上に構成さ
れた第１の導電型の第３の半導体層と、第３の半導体層
上に構成された電極膜とを備えた半導体装置である。
１の半導体層と、第１の半導体層内に構成された第１の
導電型の第２の半導体層と、第２の半導体層上に構成さ
れた第１の導電型の第３の半導体層と、第３の半導体層
上に構成された電極膜とを備えた半導体装置である。
【００１１】また第２の本発明は、半導体基板と、半導
体基板上に構成されたバッファー層と、バッファー層上
に構成された第１の障壁層と、第１の障壁層上に構成さ
れたチャンネル層と、チャンネル層上に構成された第２
の障壁層と、第２の障壁層内の第１の半導体層に構成さ
れた第２の半導体層と、第２の半導体層上に構成された
第３の半導体層と、第３の半導体層上に構成された電極
膜とを備えた半導体装置である。
体基板上に構成されたバッファー層と、バッファー層上
に構成された第１の障壁層と、第１の障壁層上に構成さ
れたチャンネル層と、チャンネル層上に構成された第２
の障壁層と、第２の障壁層内の第１の半導体層に構成さ
れた第２の半導体層と、第２の半導体層上に構成された
第３の半導体層と、第３の半導体層上に構成された電極
膜とを備えた半導体装置である。
【００１２】また第３の本発明は、半導体装置の製造方
法に於いて、半導体基板上にバッファー層を形成する工
程と、バッファー層上に第１の障壁層を形成する工程
と、第１の障壁層上にチャンネル層を形成する工程と、
チャンネル層上に第２の障壁層を形成する工程と、第２
の障壁層上に構成された第１の半導体層を形成する工程
と、第１の半導体層上に絶縁膜を形成する工程と、絶縁
膜を開口し開口部を形成する工程と、開口部の第２の障
壁層内の第２の半導体層に第３の半導体層を形成する工
程と、第３の半導体層上に第４の半導体層を形成する工
程と、第１の半導体層上と第４の半導体層上に電極膜を
形成する工程とを備えた電界効果トランジスタの半導体
装置の製造方法である。
法に於いて、半導体基板上にバッファー層を形成する工
程と、バッファー層上に第１の障壁層を形成する工程
と、第１の障壁層上にチャンネル層を形成する工程と、
チャンネル層上に第２の障壁層を形成する工程と、第２
の障壁層上に構成された第１の半導体層を形成する工程
と、第１の半導体層上に絶縁膜を形成する工程と、絶縁
膜を開口し開口部を形成する工程と、開口部の第２の障
壁層内の第２の半導体層に第３の半導体層を形成する工
程と、第３の半導体層上に第４の半導体層を形成する工
程と、第１の半導体層上と第４の半導体層上に電極膜を
形成する工程とを備えた電界効果トランジスタの半導体
装置の製造方法である。
【００１３】したがって、本発明の半導体装置及びその
製造方法は、半導体層に第１の低抵抗領域を形成し、こ
の第１の低抵抗領域内に第２の低抵抗領域を形成し、第
２の低抵抗領域のバンドギャップを第１の低抵抗領域よ
り小さく設定し、さらに電極膜を堆積することにより良
好なオーミック接合を形成することができる。また、こ
のようなオーミック接合をＪＦＥＴやＨＥＭＴ等に用い
ることによりゲート抵抗を大幅に減少させることができ
る。
製造方法は、半導体層に第１の低抵抗領域を形成し、こ
の第１の低抵抗領域内に第２の低抵抗領域を形成し、第
２の低抵抗領域のバンドギャップを第１の低抵抗領域よ
り小さく設定し、さらに電極膜を堆積することにより良
好なオーミック接合を形成することができる。また、こ
のようなオーミック接合をＪＦＥＴやＨＥＭＴ等に用い
ることによりゲート抵抗を大幅に減少させることができ
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態例につ
いて図面を参照しながら説明する。 実施の形態例１ 本発明は、図１に示すように、不純物を含まない第１の
半導体層のＡｌＧａＡｓ１と、この第１の半導体層内に
構成された第１の導電型の第２の半導体層、例えば亜鉛
Ｚｎのｐ型不純物を含むＡｌＧａＡｓ２と、この第２の
半導体層上に構成された第１の導電型の第３の半導体
層、例えば亜鉛Ｚｎを含んだ低抵抗のｐ型ＧａＡｓ３層
またはｐ型ＡｌＧａＡｓ（３）層と、この第３の半導体
層上に構成された電極膜４とを備えた電極を構成する半
導体装置である。
いて図面を参照しながら説明する。 実施の形態例１ 本発明は、図１に示すように、不純物を含まない第１の
半導体層のＡｌＧａＡｓ１と、この第１の半導体層内に
構成された第１の導電型の第２の半導体層、例えば亜鉛
Ｚｎのｐ型不純物を含むＡｌＧａＡｓ２と、この第２の
半導体層上に構成された第１の導電型の第３の半導体
層、例えば亜鉛Ｚｎを含んだ低抵抗のｐ型ＧａＡｓ３層
またはｐ型ＡｌＧａＡｓ（３）層と、この第３の半導体
層上に構成された電極膜４とを備えた電極を構成する半
導体装置である。
【００１５】さらに、上述した第３の半導体層（３）の
バンドギャップを第２の半導体層（２）より小さく設定
することにより、第３の半導体層（３）と電極膜４との
接合を良好なオーミック特性にすることができる。また
第１の半導体層あるいはこれより下部の半導体層を第２
と第３の半導体層と異なる導電型にすることにより、線
形性が良く高周波における抵抗成分が小さい良好なＰＮ
接合を構成することができる。
バンドギャップを第２の半導体層（２）より小さく設定
することにより、第３の半導体層（３）と電極膜４との
接合を良好なオーミック特性にすることができる。また
第１の半導体層あるいはこれより下部の半導体層を第２
と第３の半導体層と異なる導電型にすることにより、線
形性が良く高周波における抵抗成分が小さい良好なＰＮ
接合を構成することができる。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。 実施例１ 本発明の実施例１について図面を参照しながら詳細に説
明する。図２は、本発明の実施例に係る半導体装置の構
造を示したものである。この半導体装置は、例えば半絶
縁性の単結晶ＧａＡｓよりなる半導体基板１１の上に不
純物が添加されていないundoped-ＧａＡＳよりなるバッ
ファー層１２を介してIII−Ｖ族化合物半導体よりなる
第１の障壁層１３、チャンネル層１４及び第２の障壁層
１５が順次積層されている。
ながら説明する。 実施例１ 本発明の実施例１について図面を参照しながら詳細に説
明する。図２は、本発明の実施例に係る半導体装置の構
造を示したものである。この半導体装置は、例えば半絶
縁性の単結晶ＧａＡｓよりなる半導体基板１１の上に不
純物が添加されていないundoped-ＧａＡＳよりなるバッ
ファー層１２を介してIII−Ｖ族化合物半導体よりなる
第１の障壁層１３、チャンネル層１４及び第２の障壁層
１５が順次積層されている。
【００１７】第２の障壁層１５の上には、ゲート長とチ
ャンネル長を考慮した適当な間隔を開けて２つのキャッ
プ層１６が積層されている。このキャップ層１６及び第
２の障壁層１５の上には絶縁膜１７が厚さ３００ｎｍ程
度堆積されている。この絶縁膜１７には、パターニング
された２つのキャップ層１６のそれぞれに対応して開口
１７ａ、１７ｂが設けられ、この開口（部）を介してキ
ャップ層１６の上にソース電極１８とドレイン電極１９
とが形成されている。またｐ型低抵抗領域１５ｃ上に形
成されたｐ型低抵抗領域１１１に接するようにゲート電
極２０が形成されている。
ャンネル長を考慮した適当な間隔を開けて２つのキャッ
プ層１６が積層されている。このキャップ層１６及び第
２の障壁層１５の上には絶縁膜１７が厚さ３００ｎｍ程
度堆積されている。この絶縁膜１７には、パターニング
された２つのキャップ層１６のそれぞれに対応して開口
１７ａ、１７ｂが設けられ、この開口（部）を介してキ
ャップ層１６の上にソース電極１８とドレイン電極１９
とが形成されている。またｐ型低抵抗領域１５ｃ上に形
成されたｐ型低抵抗領域１１１に接するようにゲート電
極２０が形成されている。
【００１８】ここで第１の障壁層１３は、チャンネル層
１４を構成する半導体よりも広いバンドギャップを有す
る半導体により構成されている。例えばＡｌＧａＡｓ混
晶が好ましく、通常アルミニウムＡｌの組成比（Ｘ）
は、X＝０.２〜０.３である。またこの第１の障壁層１
３は、高濃度のｎ型不純物を含むキャリア供給領域１３
ａと不純物を含まない高抵抗領域１３ｂとを有してい
る。ここで第１の障壁層１３は、厚さ２００ｎｍ程度の
不純物を含まない高抵抗領域１３ｂと、厚さが４ｎｍで
ありｎ型不純物としてシリコンを１．０×１０12〜２.
０×１０12／ｃｍ2程度添加したキャリア供給層１３ａ
と、厚さが２ｎｍの不純物を添加していない高抵抗領域
１３ｂとが半導体基板１１側から順次積層された構造を
有している。
１４を構成する半導体よりも広いバンドギャップを有す
る半導体により構成されている。例えばＡｌＧａＡｓ混
晶が好ましく、通常アルミニウムＡｌの組成比（Ｘ）
は、X＝０.２〜０.３である。またこの第１の障壁層１
３は、高濃度のｎ型不純物を含むキャリア供給領域１３
ａと不純物を含まない高抵抗領域１３ｂとを有してい
る。ここで第１の障壁層１３は、厚さ２００ｎｍ程度の
不純物を含まない高抵抗領域１３ｂと、厚さが４ｎｍで
ありｎ型不純物としてシリコンを１．０×１０12〜２.
０×１０12／ｃｍ2程度添加したキャリア供給層１３ａ
と、厚さが２ｎｍの不純物を添加していない高抵抗領域
１３ｂとが半導体基板１１側から順次積層された構造を
有している。
【００１９】チャネル層１４は、ソース電極１８とドレ
イン電極１９との間で電流経路であり第１と第２の障壁
層１３，１５を構成する半導体よりも狭いバンドギャッ
プを有する半導体により構成されている。例えば、Ｉｎ
ＧａＡｓ混晶が好ましく、通常インジウムＩｎの組成比
（Ｘ）がX＝０.１〜０.２の不純物を添加していないund
oped − ＩｎＧａＡｓ混晶により構成される。これによ
り、チャンネル層１４には、第１の障壁層１３のキャリ
ア供給領域１３ａ及び後述する第２の障壁層１５のキャ
リア供給領域１５ａから供給されたキャリアが蓄積され
るようになっている。
イン電極１９との間で電流経路であり第１と第２の障壁
層１３，１５を構成する半導体よりも狭いバンドギャッ
プを有する半導体により構成されている。例えば、Ｉｎ
ＧａＡｓ混晶が好ましく、通常インジウムＩｎの組成比
（Ｘ）がX＝０.１〜０.２の不純物を添加していないund
oped − ＩｎＧａＡｓ混晶により構成される。これによ
り、チャンネル層１４には、第１の障壁層１３のキャリ
ア供給領域１３ａ及び後述する第２の障壁層１５のキャ
リア供給領域１５ａから供給されたキャリアが蓄積され
るようになっている。
【００２０】第２の障壁層１５は、チャンネル層１４を
構成する半導体よりも広いバンドギャップを有する半導
体により構成されている。例えばＡｌＧａＡｓ混晶が好
ましく、アルミニウムＡｌ組成比（Ｘ）がX＝０.２〜
０.３である。またこの第２の障壁層１５は、高濃度の
ｎ型不純物を含むキャリア供給領域１５ａと不純物を含
まない高抵抗領域１５ｂと高濃度のｐ型不純物を含みゲ
ート電極２０に対応して設けられたｐ型低抵抗領域１５
ｃとを有している。
構成する半導体よりも広いバンドギャップを有する半導
体により構成されている。例えばＡｌＧａＡｓ混晶が好
ましく、アルミニウムＡｌ組成比（Ｘ）がX＝０.２〜
０.３である。またこの第２の障壁層１５は、高濃度の
ｎ型不純物を含むキャリア供給領域１５ａと不純物を含
まない高抵抗領域１５ｂと高濃度のｐ型不純物を含みゲ
ート電極２０に対応して設けられたｐ型低抵抗領域１５
ｃとを有している。
【００２１】ここで第２の障壁層１５は、厚さ２ｎｍの
不純物を添加していない高抵抗領域１５ｂと、厚さ４ｎ
ｍでありｎ型不純物としてシリコンを1.０×１０12〜2.
0×１０12／ｃｍ2程度添加したキャリア供給領域１５ａ
と、厚さが７５ｎｍの不純物を添加していない高抵抗領
域１５ｂとがチャンネル層１４側から順次積層されると
共に、ｐ型不純物濃度が１０19ｃｍ-3程度のｐ型低抵抗
領域１５ｃが、高抵抗領域１５ｂに埋め込まれる形で形
成される構造を有している。
不純物を添加していない高抵抗領域１５ｂと、厚さ４ｎ
ｍでありｎ型不純物としてシリコンを1.０×１０12〜2.
0×１０12／ｃｍ2程度添加したキャリア供給領域１５ａ
と、厚さが７５ｎｍの不純物を添加していない高抵抗領
域１５ｂとがチャンネル層１４側から順次積層されると
共に、ｐ型不純物濃度が１０19ｃｍ-3程度のｐ型低抵抗
領域１５ｃが、高抵抗領域１５ｂに埋め込まれる形で形
成される構造を有している。
【００２２】このｐ型低抵抗領域１５ｃは、ｐ型不純
物、例えば亜鉛Ｚｎが高抵抗領域１５ｂの一部に拡散す
ることにより形成されたものである。更にｐ型低抵抗領
域１５ｃの上には、ｐ型低抵抗領域１１１が積層されて
おり、絶縁膜１７に設けられた開口１７ｃの中に埋め込
まれる形でゲート電極２０と接している。厚さは５０〜
３００ｎｍ程度に設定されている。
物、例えば亜鉛Ｚｎが高抵抗領域１５ｂの一部に拡散す
ることにより形成されたものである。更にｐ型低抵抗領
域１５ｃの上には、ｐ型低抵抗領域１１１が積層されて
おり、絶縁膜１７に設けられた開口１７ｃの中に埋め込
まれる形でゲート電極２０と接している。厚さは５０〜
３００ｎｍ程度に設定されている。
【００２３】またこのｐ型低抵抗領域１１１は、ｐ型低
抵抗領域１５ｃを構成する半導体よりも小さいバンドギ
ャップを有する半導体で、かつより低抵抗化できる半導
体により構成されており、例えばＧａＡｓが好ましく、
ｐ型不純物濃度は2.0×１０19ｃｍ-3程度である。この
ｐ型低抵抗領域１１１は、ｐ型不純物を添加しながら選
択的に開口１７ｃにエピタキシャル成長させることで形
成される。このようにｐ型低抵抗領域１１１をｐ型低抵
抗領域１５ｃの上に積層し、ｐ型低抵抗領域１１１にゲ
ート電極２０を接合させる構造をとることにより、直接
ｐ型低抵抗領域１５ｃにゲート電極２０を接合させるよ
りも良好なオーミック接合を得ることができゲート抵抗
を大幅に減少させることができる。
抵抗領域１５ｃを構成する半導体よりも小さいバンドギ
ャップを有する半導体で、かつより低抵抗化できる半導
体により構成されており、例えばＧａＡｓが好ましく、
ｐ型不純物濃度は2.0×１０19ｃｍ-3程度である。この
ｐ型低抵抗領域１１１は、ｐ型不純物を添加しながら選
択的に開口１７ｃにエピタキシャル成長させることで形
成される。このようにｐ型低抵抗領域１１１をｐ型低抵
抗領域１５ｃの上に積層し、ｐ型低抵抗領域１１１にゲ
ート電極２０を接合させる構造をとることにより、直接
ｐ型低抵抗領域１５ｃにゲート電極２０を接合させるよ
りも良好なオーミック接合を得ることができゲート抵抗
を大幅に減少させることができる。
【００２４】キャップ層１６は、例えば、厚さ５０〜１
００ｎｍであり、ｎ型不純物としてシリコンを４×１０
18ｃｍ-3程度添加したＧａＡｓにより構成されている。
絶縁膜１７は、例えば３００ｎｍの窒化ケイ素Ｓｉ3Ｎ4
により構成されている。ソース電極１８及びドレイン電
極１９は、基板側から金ゲルマニウム、ニッケルＮｉ及
び金Ａｕを順次積層して合金化したものにより構成され
ており、キャップ層１６とオーミック接続している。ゲ
ート電極２０は、基板側からチタンＴｉ、白金Ｐｔ及び
金Ａｕを順次積層した構成となっている。
００ｎｍであり、ｎ型不純物としてシリコンを４×１０
18ｃｍ-3程度添加したＧａＡｓにより構成されている。
絶縁膜１７は、例えば３００ｎｍの窒化ケイ素Ｓｉ3Ｎ4
により構成されている。ソース電極１８及びドレイン電
極１９は、基板側から金ゲルマニウム、ニッケルＮｉ及
び金Ａｕを順次積層して合金化したものにより構成され
ており、キャップ層１６とオーミック接続している。ゲ
ート電極２０は、基板側からチタンＴｉ、白金Ｐｔ及び
金Ａｕを順次積層した構成となっている。
【００２５】この半導体装置によれば、チャンネル層１
４とゲート電極２０との間にチャンネル層１４を構成す
る半導体よりも広いバンドギャップを有する半導体より
なる第２の障壁層１５を備えるようにしたので、チャン
ネル層１４に効率的にキャリアを蓄えることができ、相
互コンダクタンスＧｍおよびゲート・ソース間容量Ｃｇ
ｓのゲート電圧Ｖｇに対する依存性が少なく、電力付加
効率を高くすることができる。また第２の障壁層１５に
ｐ型低抵抗領域１５ｃが設けられているため、ショット
キー障壁を用いる場合に比べてビルトイン電圧が大きく
なり、ゲート電極２０に大きな正電圧を印加することが
できるようになっている。
４とゲート電極２０との間にチャンネル層１４を構成す
る半導体よりも広いバンドギャップを有する半導体より
なる第２の障壁層１５を備えるようにしたので、チャン
ネル層１４に効率的にキャリアを蓄えることができ、相
互コンダクタンスＧｍおよびゲート・ソース間容量Ｃｇ
ｓのゲート電圧Ｖｇに対する依存性が少なく、電力付加
効率を高くすることができる。また第２の障壁層１５に
ｐ型低抵抗領域１５ｃが設けられているため、ショット
キー障壁を用いる場合に比べてビルトイン電圧が大きく
なり、ゲート電極２０に大きな正電圧を印加することが
できるようになっている。
【００２６】更にゲート電極２０に正電圧を印加した場
合に、チャンネル層１４において寄生抵抗成分が残るこ
となく、チャンネル層１４のオン抵抗Ｒｏｎを低くする
ことができ、高い電力付加効率を得ることができる。そ
の結果、単一正電源により動作を容易とすることができ
る。また、ゲート電極２０と障壁層内のｐ型低抵抗領域
１５ｃの間に第２の障壁層１５を構成する半導体よりも
狭いバンドギャップを有する半導体で、かつより低抵抗
化できるｐ型低抵抗領域１１１を備えるようにしたの
で、ゲート電極２０と良好なオーミック接合を得ること
が出来、大幅にゲート抵抗を下げることが出来、高周波
特性を向上させることができる。
合に、チャンネル層１４において寄生抵抗成分が残るこ
となく、チャンネル層１４のオン抵抗Ｒｏｎを低くする
ことができ、高い電力付加効率を得ることができる。そ
の結果、単一正電源により動作を容易とすることができ
る。また、ゲート電極２０と障壁層内のｐ型低抵抗領域
１５ｃの間に第２の障壁層１５を構成する半導体よりも
狭いバンドギャップを有する半導体で、かつより低抵抗
化できるｐ型低抵抗領域１１１を備えるようにしたの
で、ゲート電極２０と良好なオーミック接合を得ること
が出来、大幅にゲート抵抗を下げることが出来、高周波
特性を向上させることができる。
【００２７】実施例２ 次に、本発明の実施例２である半導体装置の製造方法に
ついて図を参照しながら詳細に説明する。まず、図３
（ａ）に示すように、例えば、ＧａＡｓよりなる半導体
基板１１の上に、例えば不純物を添加しないundoped -
ＧａＡｓ層をエピタキシャル成長させてバッファー層１
２を形成した後、その上に、例えば不純物を添加しない
undoped−ＡｌＧａＡｓ層、ｎ型不純物としてシリコン
を添加したｎ型ＡｌＧａＡｓおよび不純物を添加しない
undoped−ＡｌＧａＡｓ層を順次エピタキシャル成長さ
せて高抵抗領域１３ｂ、キャリア供給領域１３ａおよび
高抵抗領域１３ｂを積層した第１の障壁層１３を形成す
る。
ついて図を参照しながら詳細に説明する。まず、図３
（ａ）に示すように、例えば、ＧａＡｓよりなる半導体
基板１１の上に、例えば不純物を添加しないundoped -
ＧａＡｓ層をエピタキシャル成長させてバッファー層１
２を形成した後、その上に、例えば不純物を添加しない
undoped−ＡｌＧａＡｓ層、ｎ型不純物としてシリコン
を添加したｎ型ＡｌＧａＡｓおよび不純物を添加しない
undoped−ＡｌＧａＡｓ層を順次エピタキシャル成長さ
せて高抵抗領域１３ｂ、キャリア供給領域１３ａおよび
高抵抗領域１３ｂを積層した第１の障壁層１３を形成す
る。
【００２８】不純物を添加しないＧａＡｓをエピタキシ
ャル成長させるための原料は、トリメチルガリウム（Ｔ
ＭＧａ）と、アルシン（ＡｓＨ3）を用い、一方不純物
を添加するＧａＡｓの原料は例えば、トリメチルガリウ
ム（ＴＭＧａ）と、Ｈ2で１０％希釈したアルシン（Ａ
ｓＨ3）と、Ｈ2で１００ｐｐｍに希釈したシラン（Ｓｉ
Ｈ4）である。
ャル成長させるための原料は、トリメチルガリウム（Ｔ
ＭＧａ）と、アルシン（ＡｓＨ3）を用い、一方不純物
を添加するＧａＡｓの原料は例えば、トリメチルガリウ
ム（ＴＭＧａ）と、Ｈ2で１０％希釈したアルシン（Ａ
ｓＨ3）と、Ｈ2で１００ｐｐｍに希釈したシラン（Ｓｉ
Ｈ4）である。
【００２９】次に、第１の障壁層１３の上に、例えば不
純物を添加しないundoped−ＩｎＧａＡｓ層をエピタキ
シャル成長させてチャンネル層１４を形成した後、その
上に、例えば不純物を添加しないundoped−ＡｌＧａＡ
ｓ層、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧ
ａＡｓ層および不純物を添加しないundoped−ＡｌＧａ
Ａｓ層を順次エピタキシャル成長させて第２の障壁層１
５の高抵抗領域１５ｂ、キャリヤ供給領域１５ａ及び高
抵抗領域１５ｂを形成する。
純物を添加しないundoped−ＩｎＧａＡｓ層をエピタキ
シャル成長させてチャンネル層１４を形成した後、その
上に、例えば不純物を添加しないundoped−ＡｌＧａＡ
ｓ層、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧ
ａＡｓ層および不純物を添加しないundoped−ＡｌＧａ
Ａｓ層を順次エピタキシャル成長させて第２の障壁層１
５の高抵抗領域１５ｂ、キャリヤ供給領域１５ａ及び高
抵抗領域１５ｂを形成する。
【００３０】ＩｎＧａＡｓ成長のIII族原料として、ト
リメチルインジウム（ＴＭＩｎ）、トリエチルガリウム
（ＴＥＧ）の組み合わせの他、トリエチルインジウム
（ＴＥＩｎ）とＴＥＧ、ＴＭＩｎとトリメチルガリウム
（ＴＭＧａ）、ＴＥＩｎとＴＭＧａといった組み合わせ
もある。Ｖ族の原料としてアルシン（ＡｓＨ3）があ
る。
リメチルインジウム（ＴＭＩｎ）、トリエチルガリウム
（ＴＥＧ）の組み合わせの他、トリエチルインジウム
（ＴＥＩｎ）とＴＥＧ、ＴＭＩｎとトリメチルガリウム
（ＴＭＧａ）、ＴＥＩｎとＴＭＧａといった組み合わせ
もある。Ｖ族の原料としてアルシン（ＡｓＨ3）があ
る。
【００３１】アルミニウムガリウム砒素（ＡｌＧａＡ
ｓ）の成長原料として、ガリウム原料はトリメチルガリ
ウム（ＴＭＧａ）またはトリエチルガリウム（ＴＥ
Ｇ）、砒素原料はアルシン（ＡｓＨ3）を用いる。さら
にアルミニウム原料はトリエチルアルミニウム（ＴＥＡ
ｌ）があり、この他にもトリメチルアルミニウム（ＴＭ
Ａｌ）、ジメチルアルミニウムハイドライド、トリイソ
ブチルアルミニウム、ジイソブチルアルミニウム、トリ
メチルアミンアランなどがあり、ＭＢＥ法、ＧＳＭＢＥ
法、ＭＯＭＢＥ法等を用いて各化合物層を形成する。
ｓ）の成長原料として、ガリウム原料はトリメチルガリ
ウム（ＴＭＧａ）またはトリエチルガリウム（ＴＥ
Ｇ）、砒素原料はアルシン（ＡｓＨ3）を用いる。さら
にアルミニウム原料はトリエチルアルミニウム（ＴＥＡ
ｌ）があり、この他にもトリメチルアルミニウム（ＴＭ
Ａｌ）、ジメチルアルミニウムハイドライド、トリイソ
ブチルアルミニウム、ジイソブチルアルミニウム、トリ
メチルアミンアランなどがあり、ＭＢＥ法、ＧＳＭＢＥ
法、ＭＯＭＢＥ法等を用いて各化合物層を形成する。
【００３２】続いて、高抵抗領域１５ｂの上に例えばｎ
型不純物としてシリコンを添加したキャップ層１６とな
るｎ型ＧａＡｓ層１１２をエピタキシャル成長させる。
このエピタキシャル成長の際、使用原料は例えばトリメ
チルガリウム（ＴＭＧａ）、アルシン（ＡｓＨ3）とＨ2
で希釈したシラン（ＳｉＨ4）とである。そののち、メ
サエッチングによりＦＥＴ以外のエピタキシャル層を除
去することによって素子間分離を行う。
型不純物としてシリコンを添加したキャップ層１６とな
るｎ型ＧａＡｓ層１１２をエピタキシャル成長させる。
このエピタキシャル成長の際、使用原料は例えばトリメ
チルガリウム（ＴＭＧａ）、アルシン（ＡｓＨ3）とＨ2
で希釈したシラン（ＳｉＨ4）とである。そののち、メ
サエッチングによりＦＥＴ以外のエピタキシャル層を除
去することによって素子間分離を行う。
【００３３】次に、図３（ｂ）に示すように、ｎ型Ｇａ
Ａｓ層１１２をエッチングにより選択的に除去してキャ
ップ層１６を形成し、ゲート電極形成領域において第２
の障壁層１５の高抵抗領域１５ｂを露出させる。ここ
で、ＧａＡｓのエッチング液として、例えばクエン酸：
過酸化水素水：アンモニア水：水、の混合液を用いるこ
とが出来る。
Ａｓ層１１２をエッチングにより選択的に除去してキャ
ップ層１６を形成し、ゲート電極形成領域において第２
の障壁層１５の高抵抗領域１５ｂを露出させる。ここ
で、ＧａＡｓのエッチング液として、例えばクエン酸：
過酸化水素水：アンモニア水：水、の混合液を用いるこ
とが出来る。
【００３４】続いて、図４（ｃ）に示すように、キャッ
プ層１６および第２の障壁層１５の高抵抗領域１５ｂの
上に、例えばＣＶＤ（Chemical vapor deposition）法
により窒化ケイ素膜を堆積し絶縁膜１７を形成する。そ
の後、絶縁膜１７をエッチングにより選択的に除去して
ゲート電極形成領域に開口１７Ｃを開け、この開口１７
Ｃを介して、例えば６００℃程度の温度でｐ型不純物で
ある亜鉛Ｚｎを第２の障壁層１５の高抵抗領域１５ｂに
拡散させてｐ型低抵抗領域１５ｃを形成する。
プ層１６および第２の障壁層１５の高抵抗領域１５ｂの
上に、例えばＣＶＤ（Chemical vapor deposition）法
により窒化ケイ素膜を堆積し絶縁膜１７を形成する。そ
の後、絶縁膜１７をエッチングにより選択的に除去して
ゲート電極形成領域に開口１７Ｃを開け、この開口１７
Ｃを介して、例えば６００℃程度の温度でｐ型不純物で
ある亜鉛Ｚｎを第２の障壁層１５の高抵抗領域１５ｂに
拡散させてｐ型低抵抗領域１５ｃを形成する。
【００３５】ここで行われている拡散方法は、気相拡散
法で、例えばウエハーをセットした炉心管内に水素をキ
ャリアガスとしてアルシンＡｓＨ3とジエチルジンクＤ
ＥＺを導入することで行われる。ここで、アルシンＡｓ
Ｈ3は、高抵抗領域１５ｂの表面から蒸気圧の高い砒素
Ａｓが抜けるのを防ぐためで、ジエチルジンクＤＥＺ
は、ｐ型不純物となる亜鉛Ｚｎの有機化合物であり、キ
ャリアガスのバブリングによって炉心管に導入されるも
ので、化合物半導体の気相拡散における拡散源として
は、一般的なものである。
法で、例えばウエハーをセットした炉心管内に水素をキ
ャリアガスとしてアルシンＡｓＨ3とジエチルジンクＤ
ＥＺを導入することで行われる。ここで、アルシンＡｓ
Ｈ3は、高抵抗領域１５ｂの表面から蒸気圧の高い砒素
Ａｓが抜けるのを防ぐためで、ジエチルジンクＤＥＺ
は、ｐ型不純物となる亜鉛Ｚｎの有機化合物であり、キ
ャリアガスのバブリングによって炉心管に導入されるも
ので、化合物半導体の気相拡散における拡散源として
は、一般的なものである。
【００３６】ｐ型低抵抗領域１５ｃを形成した後、図４
（ｄ）に示すように、絶縁膜１７に形成された開口１７
ｃにｐ型低抵抗領域１１１を選択的にエピタキシャル成
長させる。この場合、ｐ型低抵抗領域１５ｃを、ｐ型不
純物となる亜鉛Ｚｎを拡散して形成した後、引き続きそ
の炉心管内でｐ型低抵抗領域１１１をエピタキシャル成
長させることができる。これは、拡散時に導入したガス
系であるアルシンＡｓＨ3、ジエチルジンクＤＥＺ、水
素に加えて、ガリウムＧａの原料となるトリメチルガリ
ウムＴＭＧａを炉心管に導入すれば、ｐ型低抵抗のＧａ
Ａｓを成長させることができる。ここで用いられるトリ
メチルガリウムＴＭＧａは、化合物半導体のエピタキシ
ャル成長においてガリウムの原料としては一般的なもの
である。
（ｄ）に示すように、絶縁膜１７に形成された開口１７
ｃにｐ型低抵抗領域１１１を選択的にエピタキシャル成
長させる。この場合、ｐ型低抵抗領域１５ｃを、ｐ型不
純物となる亜鉛Ｚｎを拡散して形成した後、引き続きそ
の炉心管内でｐ型低抵抗領域１１１をエピタキシャル成
長させることができる。これは、拡散時に導入したガス
系であるアルシンＡｓＨ3、ジエチルジンクＤＥＺ、水
素に加えて、ガリウムＧａの原料となるトリメチルガリ
ウムＴＭＧａを炉心管に導入すれば、ｐ型低抵抗のＧａ
Ａｓを成長させることができる。ここで用いられるトリ
メチルガリウムＴＭＧａは、化合物半導体のエピタキシ
ャル成長においてガリウムの原料としては一般的なもの
である。
【００３７】ｐ型低抵抗領域１１１を形成したのち、そ
の上に、例えばチタンＴｉ、白金Ｐｔおよび金Ａｕを順
次蒸着してパターン形成を行いゲート電極２０を形成す
る。次に、絶縁膜１７をエッチングにより選択的に除去
してソース電極形成領域およびドレイン電極形成領域に
開口１７ａ、１７ｂをそれぞれ開け、その上に、例えば
金ゲルマニウム合金ＡｕＧｅおよびニッケルＮｉを順次
蒸着してパターン形成を行う。続いて、例えば４００℃
程度の熱処理により合金化させソース電極１８およびド
レイン電極１９を形成し、図２に示した半導体装置を完
成させる。
の上に、例えばチタンＴｉ、白金Ｐｔおよび金Ａｕを順
次蒸着してパターン形成を行いゲート電極２０を形成す
る。次に、絶縁膜１７をエッチングにより選択的に除去
してソース電極形成領域およびドレイン電極形成領域に
開口１７ａ、１７ｂをそれぞれ開け、その上に、例えば
金ゲルマニウム合金ＡｕＧｅおよびニッケルＮｉを順次
蒸着してパターン形成を行う。続いて、例えば４００℃
程度の熱処理により合金化させソース電極１８およびド
レイン電極１９を形成し、図２に示した半導体装置を完
成させる。
【００３８】このように、チャンネル層とゲート電極と
の間にチャンネルを構成する半導体よりも広いバンドギ
ャップを有するｐ型低抵抗領域を有する障壁層を備える
ようにしたので、チャンネル層に効率的にキャリアを蓄
えることができ、相互コンダクタンスおよびゲート・ソ
ース間容量のゲート電圧に対する線形性を向上させるこ
とができる。ゲートにショットキー接合ではなくｐｎ接
合を用いているため、ビルトイン電圧を高くすることが
でき、かつゲート電極に正電圧を印加する場合でも寄生
抵抗成分が残ることがなく、いわゆるソース抵抗を低く
することができる。
の間にチャンネルを構成する半導体よりも広いバンドギ
ャップを有するｐ型低抵抗領域を有する障壁層を備える
ようにしたので、チャンネル層に効率的にキャリアを蓄
えることができ、相互コンダクタンスおよびゲート・ソ
ース間容量のゲート電圧に対する線形性を向上させるこ
とができる。ゲートにショットキー接合ではなくｐｎ接
合を用いているため、ビルトイン電圧を高くすることが
でき、かつゲート電極に正電圧を印加する場合でも寄生
抵抗成分が残ることがなく、いわゆるソース抵抗を低く
することができる。
【００３９】
【発明の効果】チャンネル層とゲート電極との間にチャ
ンネル層を構成する半導体よりも広いバンドギャップを
有するｐ型低抵抗領域を有する障壁層を備えるようにし
たので、チャンネル層に効率的にキャリアを蓄えること
ができ、相互コンダクタンスおよびゲート・ソース間容
量のゲート電圧に対する線形性を向上させることができ
る。またゲート電極のコンタクト抵抗が小さくなった
為、最大発振周波数ｆｍａｘが大きくなり、外因性雑音
の原因の一つであるゲート抵抗が減り雑音指数Ｆｍｉｎ
が小さくなる利点がある。さらに、ゲートにショットキ
ー接合ではなくｐｎ接合を用いているため、ビルトイン
電圧を高くすることができ、かつゲート電極に正電圧を
印加する場合でも寄生抵抗成分が残ることがなく、いわ
ゆるソース抵抗を低くすることができる。従って、電力
付加効率を高めることが出来るとともに、単一正電源動
作が容易にできるという効果を奏する。
ンネル層を構成する半導体よりも広いバンドギャップを
有するｐ型低抵抗領域を有する障壁層を備えるようにし
たので、チャンネル層に効率的にキャリアを蓄えること
ができ、相互コンダクタンスおよびゲート・ソース間容
量のゲート電圧に対する線形性を向上させることができ
る。またゲート電極のコンタクト抵抗が小さくなった
為、最大発振周波数ｆｍａｘが大きくなり、外因性雑音
の原因の一つであるゲート抵抗が減り雑音指数Ｆｍｉｎ
が小さくなる利点がある。さらに、ゲートにショットキ
ー接合ではなくｐｎ接合を用いているため、ビルトイン
電圧を高くすることができ、かつゲート電極に正電圧を
印加する場合でも寄生抵抗成分が残ることがなく、いわ
ゆるソース抵抗を低くすることができる。従って、電力
付加効率を高めることが出来るとともに、単一正電源動
作が容易にできるという効果を奏する。
【図１】本発明の実施の形態例１に係る半導体装置の概
略断面構造図である。
略断面構造図である。
【図２】本発明の実施例１の半導体装置に係る概略断面
構造図である。
構造図である。
【図３】本発明の実施例２に係る半導体装置の製造方法
に係るプロセス概略断面構造図である。
に係るプロセス概略断面構造図である。
【図４】本発明の実施例２に係る半導体装置の製造方法
に係るプロセス概略断面構造図である。
に係るプロセス概略断面構造図である。
【図５】従来例の半導体装置の概略断面構造図である。
【図６】従来例の半導体装置の概略断面構造図である。
１…ＡｌＧａＡｓ、２…ｐ型ＡｌＧａＡｓ、３…ｐ型Ｇ
ａＡｓ、４…電極膜、５，１７，３７，５７…絶縁膜、
１１，３１，５１…（化合物）半導体基板、１２，３
２，５２…バッファー層、１３，３３，５３…第１の障
壁層、１３ａ，１５ａ，３３ａ，３５ａ，５３ａ，５５
ａ…キャリア供給領域（層）、１３ｂ，１５ｂ，３３
ｂ，３５ｂ，５３ｂ，５５ｂ…高抵抗領域、１５，３
５，５５…第２の障壁層、１５ｃ，５５ｃ，１１１…ｐ
型低抵抗領域、１６，３６，５６…キャップ層、１７
ａ，１７ｂ，１７ｃ…開口、１８，３８，５８…ソース
電極、１９，３９，５９…ドレイン電極、２０，４０，
６０…ゲート電極、１１２…ｎ型ＧａＡｓ層
ａＡｓ、４…電極膜、５，１７，３７，５７…絶縁膜、
１１，３１，５１…（化合物）半導体基板、１２，３
２，５２…バッファー層、１３，３３，５３…第１の障
壁層、１３ａ，１５ａ，３３ａ，３５ａ，５３ａ，５５
ａ…キャリア供給領域（層）、１３ｂ，１５ｂ，３３
ｂ，３５ｂ，５３ｂ，５５ｂ…高抵抗領域、１５，３
５，５５…第２の障壁層、１５ｃ，５５ｃ，１１１…ｐ
型低抵抗領域、１６，３６，５６…キャップ層、１７
ａ，１７ｂ，１７ｃ…開口、１８，３８，５８…ソース
電極、１９，３９，５９…ドレイン電極、２０，４０，
６０…ゲート電極、１１２…ｎ型ＧａＡｓ層
Claims (18)
- 【請求項１】 第１の半導体層と、 前記第１の半導体層内に構成された第１の導電型の第２
の半導体層と、 前記第２の半導体層上に構成された第１の導電型の第３
の半導体層と、 前記第３の半導体層上に構成された電極膜とを備えたこ
とを特徴とする半導体装置。 - 【請求項２】 前記第１の半導体層が化合物半導体で構
成されたことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第３の半導体層のバンドギャップが
前記第２の半導体層より小さく設定されたことを特徴と
する請求項１記載の半導体装置。 - 【請求項４】 前記第１の導電型の前記第３の半導体層
がｐ型のＧａＡｓで構成されたことを特徴とする請求項
１記載の半導体装置。 - 【請求項５】 半導体基板と、 前記半導体基板上に構成されたバッファー層と、 前記バッファー層上に構成された第１の障壁層と、 前記第１の障壁層上に構成されたチャンネル層と、 前記チャンネル層上に構成された第２の障壁層と、 前記第２の障壁層内の第１の半導体層に構成された第２
の半導体層と、 前記第２の半導体層上に構成された第３の半導体層と、 前記第３の半導体層上に構成された電極膜とを備えたこ
とを特徴とする半導体装置。 - 【請求項６】 前記第２の半導体層が化合物半導体で構
成されたことを特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記第１の半導体層が高抵抗で構成され
たことを特徴とする請求項５記載の半導体装置。 - 【請求項８】 前記第２の半導体層が低抵抗で構成され
たことを特徴とする請求項５記載の半導体装置。 - 【請求項９】 前記第３の半導体層が前記第２の半導体
層と同じ導電型で構成されたことを特徴とする請求項５
記載の半導体装置。 - 【請求項１０】 前記第３の半導体層のバンドギャップ
が前記第２の半導体層より小さく設定されたことを特徴
とする請求項５記載の半導体装置。 - 【請求項１１】 前記電極膜と前記第３の半導体層がオ
ーミックコンタクトで構成されたことを特徴とする請求
項５記載の半導体装置。 - 【請求項１２】 前記チャンネル層がＩｎＧａＡｓで構
成されたことを特徴とする請求項５記載の半導体装置。 - 【請求項１３】 半導体装置の製造方法に於いて、 半導体基板上にバッファー層を形成する工程と、 前記バッファー層上に第１の障壁層を形成する工程と、 前記第１の障壁層上にチャンネル層を形成する工程と、 前記チャンネル層上に第２の障壁層を形成する工程と、 前記第２の障壁層上に第１の半導体層を形成する工程
と、 前記第１の半導体層上に絶縁膜を形成する工程と、 前記絶縁膜を開口し開口部を形成する工程と、 前記開口部の前記第２の障壁層内の第２の半導体層に第
３の半導体層を形成する工程と、 前記第３の半導体層上に第４の半導体層を形成する工程
と、 前記第１の半導体層上と前記第４の半導体層上に電極膜
を形成する工程と を備えたことを特徴とする電界効果トランジスタの半導
体装置の製造方法。 - 【請求項１４】 前記第２の半導体層が化合物半導体で
形成されたことを特徴とする請求項１３記載の電界効果
トランジスタの半導体装置の製造方法。 - 【請求項１５】 前記第３と第４の半導体層が低抵抗で
形成されたことを特徴とする請求項１３記載の電界効果
トランジスタの半導体装置の製造方法。 - 【請求項１６】 前記第３の半導体層を気相拡散法で形
成したことを特徴とする請求項１３記載の電界効果トラ
ンジスタの半導体装置の製造方法。 - 【請求項１７】 前記第４の半導体層をエピタキシャル
成長で形成したことを特徴とする請求項１３記載の電界
効果トランジスタの半導体装置の製造方法。 - 【請求項１８】 前記第４の半導体層が、前記第３の半
導体層が拡散法で形成された同一炉を用いてエピタキシ
ャル成長させて形成されたことを特徴とする請求項１３
記載の電界効果トランジスタの半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26486298A JP4507285B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体装置及びその製造方法 |
| US09/397,070 US6281528B1 (en) | 1998-09-18 | 1999-09-16 | Ohmic contact improvement between layer of a semiconductor device |
| KR1019990039976A KR100707324B1 (ko) | 1998-09-18 | 1999-09-17 | 반도체 장치 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26486298A JP4507285B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000100828A true JP2000100828A (ja) | 2000-04-07 |
| JP4507285B2 JP4507285B2 (ja) | 2010-07-21 |
Family
ID=17409257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26486298A Expired - Fee Related JP4507285B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6281528B1 (ja) |
| JP (1) | JP4507285B2 (ja) |
| KR (1) | KR100707324B1 (ja) |
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| WO2013122176A1 (ja) * | 2012-02-16 | 2013-08-22 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2017201699A (ja) * | 2013-05-08 | 2017-11-09 | ソニー株式会社 | 半導体装置、アンテナスイッチ回路、および無線通信装置 |
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| DE102005059231B4 (de) * | 2005-12-12 | 2011-01-13 | Infineon Technologies Ag | Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur |
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| JP5595685B2 (ja) * | 2009-07-28 | 2014-09-24 | パナソニック株式会社 | 半導体装置 |
| US8728884B1 (en) * | 2009-07-28 | 2014-05-20 | Hrl Laboratories, Llc | Enhancement mode normally-off gallium nitride heterostructure field effect transistor |
| US8936976B2 (en) * | 2009-12-23 | 2015-01-20 | Intel Corporation | Conductivity improvements for III-V semiconductor devices |
| KR102065115B1 (ko) * | 2010-11-05 | 2020-01-13 | 삼성전자주식회사 | Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법 |
| JP5762049B2 (ja) * | 2011-02-28 | 2015-08-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9379195B2 (en) | 2012-05-23 | 2016-06-28 | Hrl Laboratories, Llc | HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same |
| US10700201B2 (en) | 2012-05-23 | 2020-06-30 | Hrl Laboratories, Llc | HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same |
| JP2014072427A (ja) * | 2012-09-28 | 2014-04-21 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| WO2014147706A1 (ja) * | 2013-03-18 | 2014-09-25 | 富士通株式会社 | 半導体装置 |
| CN107078062B (zh) * | 2014-11-04 | 2020-09-18 | 索尼公司 | 半导体器件、天线开关电路和无线通信装置 |
| JP2022074323A (ja) * | 2020-11-04 | 2022-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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|---|---|---|---|---|
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| JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3036600B2 (ja) * | 1990-04-10 | 2000-04-24 | 工業技術院長 | Ｊ―ｆｅｔ型トランジスタ装置 |
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| JPH10261652A (ja) * | 1997-03-19 | 1998-09-29 | Fujitsu Ltd | 半導体装置 |
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