JP4714959B2 - 半導体装置とその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば単体半導体装置、半導体集積回路等の半導体装置とその製造方法に係わる。
【0002】
【従来の技術】
近年、携帯電話などの移動体通信システムにおいて端末の小型化および低消費電力化が強く求められている。そのため、これを構成するトランジスタ等の半導体装置においても同様な要求がなされている。例えば現在の移動体通信の柱ともいえるデジタルセルラー用パワーアンプについては、単一正電源の動作が可能で、かつ低電圧高効率駆動のものが求められている。
【0003】
現在、パワーアンプ用として実用化されているデバイスの1つにヘテロ接合型電界効果トランジスタ(以下HFETという) がある。このHFETは、ヘテロ接合を利用して電流変調を行うものであり、図6は、従来のHFETの概略構成図を示すものである。
このHFETは、半絶縁性単結晶GaAsよりなる基体11上に、GaAsによるバッファ層12、AlGaAsによる第2の障壁層13と、InGaAsよりなるチャネル層14と、AlGaAsよりなる第1の障壁層15とが順次積層されて成る。
各障壁層13および15は、それぞれn型不純物を含むキャリア供給層13aおよび15aが、それぞれ高抵抗層13bと13cとの間、15bと15cとの間に有して成る。
【0004】
第1の障壁層15上には、ゲート電極20が配置され、このゲート電極20を挟んでその両側に、それぞれキャップ層16を介して、ソース電極18とドレイン電極19とがオーミックに被着されて成る。
この構成によって、ゲート電極20への印加電圧によってソース電極18およびドレイン電極19間の電流を変調するようになされる。
【0005】
また、HFETでは、一般に図6で示したように、第1の障壁層15の厚さをゲート電極20下とその近傍において薄くするリセス構造とすることが多く、その直下のチャネル層の領域にはキャリアが空乏化、あるいは他のチャネル領域に比べてキャリアが少ない領域が形成される。
【0006】
このような構造を有するHFETでは、ゲート電極に正電圧を印加することでチャネル層にキャリアが蓄積されてチャネルが形成される。
この構造によるHFETは、原理的に他の例えば接合型電界効果トランジスタ(以下JFETという)や、ショットキー接合型電界効果トランジスタ(以下MESFETという)に比して、ゲート・ソース間容量Cgsおよび相互コンダクタンスGmのゲート電圧Vgに対する線型性に優れているという特徴を有している。これは、パワーアンプの高効率化を目指す上で、大きな利点となっている。
【0007】
【発明が解決しようとする課題】
上述の構造によるHFETは、ドレイン電極19に注入された電流は、ドレイン電流直下のキャップ層16および第1の障壁層15を横切り、チャネル層14に達し、そのままソース電極18下に流れ、第1の障壁層15およびソース電極18下のキャップ層16を横切ってソース電極18に達する。
ここで、一般的にドレイン電極19およびソース電極18直下の高濃度ドーピングされたキャップ層16は、電極金属と第1の障壁層15の高抵抗層15cとの接触抵抗を下げるための役割を果たしている。
【0008】
本発明は、上述したキャップ層の形成を回避することができるようにして、これに伴って、ゲート電極形成のためのキャップ層に対するエッチング工程の省略、すなわち製造工程数の低減を図る。
【0009】
【課題を解決するための手段】
本発明による半導体装置は、基体上にチャネル層と、このチャネル層よりバンドギャップが大きくかつこのチャネル層にキャリアを供給するための第1のキャリア供給層と、この第1のキャリア供給層上に形成された半導体層であって、上記第1のキャリア供給層と同材料で構成されたアンドープの半導体層とを少なくとも有し、この半導体層にソース電極および/あるいはドレイン電極とゲート電極とが形成されて成る。そして、そのソース電極および/あるいはドレイン電極は、半導体層上部に電極金属層を形成し、熱処理による合金化処理により半導体層と直接オーミック接触された構成とされ、この半導体層のゲート電極の形成部には、キャリア供給層のキャリアと逆導電型の不純物が導入されている不純物導入領域が形成された構成とする。
【0010】
また、本発明による半導体装置は、上述の構成において、ソース電極およびドレイン電極のオーミック接触を、合金化処理によるオーミック接触とし、その合金化層が、チャネル層の近傍にまで達する構成とする。
【0011】
また、本発明による半導体装置は、半絶縁性の基体と、この基体上にこれと同材料から成るバッファ層と、このバッファ層上に形成されたチャネル層と、このチャネル層上に形成され、このチャネル層よりバンドギャップが大きくかつこのチャネル層にキャリアを供給するための第1のキャリア供給層と、この第1のキャリア供給層上に形成された半導体層であって、上記第1のキャリア供給層と同材料で構成されたアンドープの半導体層とを少なくとも有し、この半導体層にソース電極および/あるいはドレイン電極とゲート電極とが形成されて成る。そして、そのソース電極および/あるいはドレイン電極は、半導体層上部に電極金属層を形成し、熱処理による合金化処理により半導体層と直接オーミック接触された構成とされ、この半導体層の上記ゲート電極の形成部には、キャリア供給層のキャリアと逆導電型の不純物が導入されている不純物導入領域が形成された構成とする。
【0012】
また、本発明による半導体装置の製造方法は、基体上にチャネル層を形成する工程と、このチャネル層上に、このチャネル層よりバンドギャップが大きく、かつこのチャネル層にキャリアを供給するための第1のキャリア供給層を形成する工程と、このキャリア供給層上に、上記第1のキャリア供給層と同材料で構成されたアンドープの半導体層を形成する工程と、この半導体層上に絶縁膜を形成する工程と、この絶縁膜に開口を設け、上記半導体層に上記キャリアと逆導電型の不純物を導入する工程と、この不純物が導入された領域上にゲート電極を形成する工程と、上記絶縁膜に第2の開口を設け、この開口に電極金属層を形成し熱処理による合金化処理を行うことにより、上記半導体層とオーミック接触されたソース電極およびドレイン電極を形成する工程とを有する。
【0013】
本発明において、前述した従来におけるキャップ層を設けることなく電極形成を行うことから、構造の簡潔化および製造の簡略化を図ることができる。
また、上述したように、ソース電極およびドレイン電極をチャネル近傍にまで合金化反応させ、不純物ドーピングを促すことにより、キャップ層を設けることなく電極の低接触抵抗化を実現する。
【0014】
【発明の実施の形態】
本発明による半導体装置は、図1にその一実施形態の一例の概略構成を示すように、基体31上に、少なくとも、チャネル層34と、このチャネル層34よりバンドギャップが大きくかつこのチャネル層34にキャリアを供給するための第1のキャリア供給層35aと、この第1のキャリア供給層35a上に形成された、表面側の、通常のいわゆるキャップ層に比して高抵抗の半導体層35cとを有する半導体基板61が構成される。
そして、この第1のキャリア供給層35a上に形成された表面側の半導体層35cに、ソース電極38および/あるいはドレイン電極39、図1においてはソース電極38およびドレイン電極39の双方の電極と、更に、ゲート電極40とが設けられる。
この場合、ソース電極38およびドレイン電極39は、半導体層35cに直接的にオーミックコンタクトさせ、ゲート電極40に関しては、半導体層35cに形成したキャリア供給層35aのキャリアとは異なる導電型の不純物が高濃度に導入された不純物導入領域41上にオーミックにコンタクトする。
【0015】
ソース電極38およびドレイン電極39のコンタクトは、合金化処理によって行うことによって、その合金化層が図示しないが、チャネル層34の近傍にまで達する深さとする。
【0016】
ソース電極38およびドレイン電極39を構成する電極金属層は、少なくともAu、Ge、Niを含む、例えばAuGe層とNi層とを積層して形成し、AuGe層の厚さが、最表面からチャネル深さ以上で3000Å以下に構成する。
【0017】
また、この半導体装置において、図1に示すように、チャネル層34と基体31との間にチャネル層34よりバンドギャップが大きくかつこのチャネル層34にキャリアを供給するための第1のキャリア供給層33aを設けることができる。
【0018】
本発明による半導体装置の一実施形態の一例を、図1を参照して詳細に説明する。
この例ではIII-V族化合物半導体、例えばAlx Ga1-x As(0≦x<1)系高抵抗半導体層を有する単一のHFETが半導体基板61に形成された場合であるが、本発明装置は、この例に限定されるものではない。
この例では、例えば半絶縁性GaAs単結晶による基体31上に、例えばこの基体31と同材料で、不純物が添加されていない、すなわちアンドープのGaAsより成るバッファ層32がエピタキシャル成長され、更にこの上に、順次、それぞれIII-V族化合物半導体より成る第2の障壁層33、チャネル層34、第1の障壁層35がエピタキシャル成長された半導体基板61が構成される。
【0019】
第2の障壁層33は、下層の高抵抗層33b、第2のキャリア供給層33a、上層の高抵抗層33cのエピタキシャル成長層より成り、第1の障壁層35は、高抵抗層35b、第1のキャリア供給層35a、高抵抗層の表面側の半導体層35cがエピタキシャル成長されて成る。
【0020】
そして、この第1の障壁層35の表面側の半導体層35c上に、例えばSiNによる絶縁膜36が、例えば厚さ300nm程度に堆積される。
この絶縁膜36のゲート電極40の形成部、ソース電極およびドレイン電極の形成部にそれぞれ開口36Wg、36Wsおよび36Wdが形成される。
開口36Wg下には、ゲート部を構成する前述の不純物が高濃度に導入された不純物導入領域41を形成し、これにゲート電極40をオーミックに被着する。
また、開口37Wsおよび37Wdには、高抵抗の半導体層35cに直接ソース電極38およびドレイン電極39を合金化処理によってオーミックに被着する。
【0021】
第2の障壁層33は、チャネル層34を構成する半導体のバンドギャップより大きいバンドギャップを有する半導体、例えばAlX Ga1-X As混晶によって構成されることが好ましく、そのAlの組成比xは、0.2≦x≦0.3とされる。
そして、この第2の障壁層33は、バッファ層32上に、順次厚さ例えば200nm程度のアンドープの高抵抗層33b、厚さ例えば4nmの第1導電型のn型の不純物例えばSiが高濃度例えば1.0×1018/cm3 〜5.0×1018/cm3 程度添加されたキャリア供給層33a、高抵抗層33bと同様の組成による高抵抗層33cとが積層された構造を有する。
【0022】
チャネル層34は、ソース電極38とドレイン電極39との間の電流経路を構成するものであり、第1および第2の障壁層35および33を構成する半導体よりバンドギャップが小さいアンドープ半導体によって構成される。
このチャネル層34としては、例えばIny Ga1-y As混晶によって構成されることが好ましく、そのInの組成比yは、0.1≦y≦0.2とされる。
【0023】
また、第1の障壁層35は、チャネル層34を構成する半導体よりも広いバンドギャップを有する半導体により構成されている。例えばAlX Ga1-X Asによって構成されることが好ましく、この場合のAl組成比xは、0.2≦x≦0.3とされる。
また、この第1の障壁層35は、チャネル層34側から、厚さ例えば2nm程度のアンドープの高抵抗層35b、厚さ例えば4nmのn型の不純物例えばSiを高濃度例えば1.0×1018/cm3 〜5.0×1018/cm3 程度添加したキャリア供給層35a、厚さが例えば100nmのアンドープの同様の高抵抗層35cとが順次積層された構造を有する。
【0024】
そして、この上層の高抵抗層による半導体層35c上に、絶縁膜36が形成され、ゲート形成部に開口36Wgが形成され、この開口36Wgを通じて、第2導電型のp型の不純物例えばZnを拡散して高濃度の不純物導入領域41を形成する。また、図示しないが、この上層の高抵抗層35cのゲート形成部に所要の深さのリセスを形成することもできる。
【0025】
また、この開口36Wgを通じて、表面側の半導体層35cの不純物導入領域41に、順次、例えばTi、PtおよびAuを積層して成るゲート電極40がオーミックに被着形成される。
また、このゲート電極40を挟んでその両側において、絶縁膜36に、それぞれソース電極およびドレイン電極のコンタクト窓となる開口36Wsおよび36Wdが形成され、これら開口36Wsおよび36Wdを通じてソース電極38およびドレイン電極39が、半導体層35cに直接的に、それぞれ順次下層から例えばAuGe、NiおよびAuが被着され、熱処理により合金化することによって形成される。
【0026】
この構成によってチャネル層34には、第2の障壁層33のキャリア供給層33aおよび第1の障壁層35のキャリア供給層35aから供給されたキャリアが蓄積されるようになされる。
【0027】
次に、上述の図1に示した本発明による半導体装置の製造方法の一例を説明する。
【0028】
先ず、図2にその概略断面図を示す基板61を構成する。この基板61の作製は、先ず、例えば半絶縁性GaAs単結晶より成る基体31を用意する。
この基体31上に、バッファ層32を成膜し、続いて第2の障壁層33、チャネル層34、第1の障壁層35を順次例えばMOCVD(Metalorganic Chemical Vapor Deposition: 有機金属気相成長)法、MBE(Molecular Beam Epitaxy: 分子線エピタキシー)法によってエピタキシャル成長する。
【0029】
すなわち、基体31上に、この基板31と同一材料のGaAsよりなり、アンドープのバッファ層32をエピタキシャル成長する。続いて、この上に、第2の障壁層33を構成する、例えば不純物がドープされない、すなわちアンドープの例えばAlGaAsによる高抵抗層33bと、第1導電型例えばn型の不純物のSiを添加したn型のキャリア供給層33aと、更にアンドープの例えばAlGaAsによる高抵抗層33cとを順次連続エピタキシャル成長する。
続いて、アンドープのInGaAs層によるチャンネル層34をエピタキシャル成長し、この上に、第1の障壁層35を構成する、アンドープの例えばAlGaAsによる高抵抗層35bと、第1導電型例えばn型の不純物のSiを添加したn型のキャリア供給層35aと、更に同様の高抵抗層すなわち表面側の半導体層35cとを順次連続エピタキシャル成長して基板61を構成する。
【0030】
その後、図3に示すように、基板61の表面側の半導体層35c上に、全面的に例えば窒化珪素SiNによる絶縁層36をCVD(Chemical Vapor Deposition) 法等によって被着形成する。
そして、図4に示すように、この絶縁膜36に対し、フォトリソグラフィによるパターンエッチング、すなわちフォトレジスト層の塗布、パターン露光、現像を行って、パターン化し、これをエッチングマスクとして絶縁膜36に対するパターンエッチングを行って、ゲート形成部に開口36Wgを開口する。
この開口36Wgを通じてZnを拡散して、高濃度の不純物導入領域41を形成する。また、図示しないが、このゲート形成部に所要の深さのリセスを形成することもできる。
【0031】
そして、図1に示すように、この開口36Wgを通じて、ゲート電極40を形成する。このゲート電極40の形成は、例えばTi、PtおよびAuを順次一旦全面的に蒸着し、この積層金属層に対してフォトリソグラフィによるパターンエッチングによって形成することができる。
その後、フォトリソグラフィによるパターンエッチングによって絶縁膜36のソース電極およびドレイン電極の形成部にそれぞれ開口36Wsおよび36Wdを形成する。
【0032】
各開口36Wsおよび36Wdを通じて、それぞれソース電極38およびドレイン電極39を形成する。これら電極38および39は、例えば先ず全面的に一旦、AuGe合金とNiとを順次蒸着し、フォトリソグラフィよるパターンエッチングを行って、それぞれ所要のパターンを有するソース電極38およびドレイン電極39を形成する。その後例えば400℃程度の熱処理による合金化処理を行って、第1の障壁層35のキャリア供給層35aに対してオーミックコンタクトされたソース電極38およびドレイン電極39を形成する。
このようにして、半導体基板61に少なくともHFETによる半導体素子が形成された半導体装置を構成する。
【0033】
本発明においては、AlGaAs系半導体に対してAu、Ge、Niを含む電極、特にこの電極として、AuGe層が3000Å以下、Ni層が600Å以下の電極構成とすることによって、オーミック性にすぐれた電極を構成することができた。
図5は、その接触抵抗の、AuGeの膜厚依存性の測定結果を示したもので、この場合、Ni層の厚さを400Åとし、その障壁層35の組成と厚さを変更した。図5において、□印および○印は、それぞれAl0.23GaAsで厚さ72nmおよび82とした場合、△印はAl0.22GaAsで102nmとした場合、●印は、厚さ5nmのAl0.5 GaAsと厚さ80nmのAl0.23GaAsとによった場合である。
図5によれば、コンタクト抵抗Rcを、0.4Ωmm以下にするためには、チャネル近傍まで合金化させ、不純物ドーピングさせる必要がある。そのために、AuGe層の膜厚は、AlGaAs最表面からチャネル層深さ以上が必要となる。また、AuとInの過剰な反応生成物によるコンタクト抵抗の増加を抑制するためにも、AuGe層の膜厚は3000Å以下が望ましいものである。
【0034】
また、上述したように、本発明装置は、AlGaAs系、すなわちAlGaAsあるいはGaAsの高抵抗の表面側の半導体層に対して直接的に、電極、すなわち上述した例では、ソース電極およびドレイン電極を、オーミックコンタクトする構成とするので、図6で示したようなキャップ層を設ける構成に比し、構造の簡潔化、製造の簡潔化がはかられる。
そして、この場合ソース電極およびドレイン電極は、合金化処理によるコンタクト構成としてその合金化層がチャネル層近傍にまで位置させることにより、キャップ層を省略したことによる抵抗の増加は回避できるものである。
【0035】
また、本発明製造方法によれば、AlGaAs系、すなわちAlGaAsあるいはGaAsの高抵抗半導体層に対するオーミック電極の形成、例えばHFETにおけるソースおよびドレイン電極の形成において、従来におけるような何らキャップ層を設けることなく、電極を直接的に形成する方法を採ることから、製造工程数の減少を図ることができるのみならず、これに伴う不良品の発生率の低減化、量産性の向上を図ることができる。
【0036】
尚、上述した例では、GaAs基体31を用いた場合であるが、例えばInP系基体を用いることができ、この場合においては、InAs系の各半導体層を成長させて本発明装置を構成することができる。
【0037】
また、図示の例では、第1導電型がn型で、第2導電型がp型とした場合であるが、これらが相互に逆の導電型とされた構成とすることもできる。
【0038】
また、図示の例では、基板61上にHFETが単一に形成された場合であるが、このHFETを1つの回路構成とする半導体装置を適用することもできるなど上述した例に限られるものではなく、種々の構成による半導体装置に適用するこっとができる。
【0039】
【発明の効果】
上述したように、本発明装置は、AlGaAs系、すなわちAlGaAsあるいはGaAsの高抵抗の表面側の半導体層に対するソース電極および/あるいはドレイン電極を、キャップ層を設けることなく、直接的にコンタクトした構成としたことにより、構造の簡潔化がはかられる。
【0040】
また、本発明製造方法によれば、AlGaAs系、すなわちAlGaAsあるいはGaAsの高抵抗半導体層に対するオーミック電極の形成、例えばHFETにおけるソースおよびドレイン電極の形成において、従来におけるような何らキャップ層を設けることなく、電極を直接的に形成する方法を採ることから、製造工程数の減少を図ることができ、これに伴う不良品の発生率の低減化、量産性の向上を図ることができる。
更に、オーミック性を補償するためのイオン注入、もしくはキャップ層のエッチングの工程を回避できることから、より製造の簡略化が図られる。
【図面の簡単な説明】
【図1】本発明による半導体装置の一例の概略構成図である。
【図2】本発明による半導体装置の製造方法の一例の一工程における断面図である。
【図3】本発明による半導体装置の製造方法の一例の一工程における断面図である。
【図4】本発明による半導体装置の製造方法の一例の一工程における断面図である。
【図5】接触抵抗の電極膜厚依存性を示す曲線図である。
【図6】従来のHFETの概略構成図である。
【符号の説明】
11,31・・・基体、12,32・・・バッファ層、13,33・・・第2の障壁層、15,35・・・第1の障壁層、13a,33a,15a,35a・・・キャリア供給層、13b,13c,15b,15c・・・高抵抗層、16・・・キャップ層、18,38・・・ソース電極、19,39・・・ドレイン電極、20,40・・・ゲート電極、33b・・・下層の高抵抗層、33c・・・上層の高抵抗層、35b・・・高抵抗層、35c・・・(表面側の)半導体層(高抵抗層)、36・・・絶縁膜、36Ws,36Wd,36Wg・・・開口、41・・・高不純物濃度導入領域、61・・・基板
Claims (18)
- 基体と、
該基体上に、チャネル層と、
該チャネル層よりバンドギャップが大きくかつ該チャネル層にキャリアを供給するための第1のキャリア供給層と、
該第1のキャリア供給層上に形成された半導体層であって、上記第1のキャリア供給層と同材料で構成されたアンドープの半導体層とを少なくとも有し、
該半導体層にソース電極および/あるいはドレイン電極とゲート電極とが形成され、
該ソース電極および/あるいはドレイン電極は、上記半導体層上部に電極金属層を形成し、熱処理による合金化処理により上記半導体層と直接オーミック接触された構成とされ、上記半導体層の上記ゲート電極の形成部には、上記キャリアと逆導電型の不純物が導入された不純物導入領域が形成されて成る
ことを特徴とする半導体装置。 - 請求項1の半導体装置において、上記基体と上記チャネル層との間に、該チャネル層よりバンドギャップが大きく、かつ上記チャネル層にキャリアを供給するための第2のキャリア供給層を有することを特徴とする半導体装置。
- 請求項1の半導体装置において、上記ソース電極およびドレイン電極の上記合金化処理により、上記チャネル層の近傍まで上記ソース電極およびドレイン電極の合金化層が達していることを特徴とする半導体装置。
- 請求項1の半導体装置において、上記チャネル層はInGaAsであり、上記第1のキャリア供給層はAlGaAsであることを特徴とする半導体装置。
- 請求項1の半導体装置において、上記第1のキャリア供給層と上記チャネル層との間に、上記ソース電極および/あるいはドレイン電極が形成された上記半導体層と同材料から成る半導体層を有することを特徴とする半導体装置。
- 請求項2の半導体装置において、上記チャネル層はInGaAsであり、上記第2のキャリア供給層はAlGaAsであることを特徴とする半導体装置。
- 請求項2の半導体装置において、上記第2のキャリア供給層と上記チャネル層との間に、上記ソース電極および/あるいはドレイン電極が形成された半導体層と同材料から成る半導体層を有することを特徴とする半導体装置。
- 請求項2の半導体装置において、上記第1のキャリア供給層と上記チャネル層との間に、上記ソース電極および/あるいはドレイン電極が形成された半導体層と同材料から成る半導体層を有し、上記第2のキャリア供給層と上記チャネル層との間に、上記ソース電極および/あるいはドレイン電極が形成された上記半導体層と同材料から成る半導体層を有することを特徴とする半導体装置。
- 半絶縁性の基体と、
該基体上に、該基体と同材料から成るバッファ層と、
チャネル層と、
該チャネル層上に形成され、該チャネル層よりバンドギャップが大きくかつ該チャネル層にキャリアを供給するための第1のキャリア供給層と、
該第1のキャリア供給層上に形成された半導体層であって、上記第1のキャリア供給層と同材料で構成されたアンドープの半導体層とを少なくとも有し、
該半導体層にソース電極および/あるいはドレイン電極とゲート電極とが形成され、
該ソース電極および/あるいはドレイン電極は、上記半導体層上部に電極金属層を形成し、熱処理による合金化処理により上記半導体層と直接オーミック接触された構成とされ、上記半導体層の上記ゲート電極の形成部には、上記キャリアと逆導電型の不純物が導入されている不純物導入領域が形成されて成る
ことを特徴とする半導体装置。 - 請求項9の半導体装置において、上記基体と上記チャネル層との間に、該チャネル層よりバンドギャップが大きく、かつ上記チャネル層にキャリアを供給するための第2のキャリア供給層を有することを特徴とする半導体装置。
- 請求項9の半導体装置において、上記ソース電極およびドレイン電極の上記合金化処理により、上記チャネル層の近傍まで上記ソース電極およびドレイン電極の合金化層が達していることを特徴とする半導体装置。
- 請求項9の半導体装置において、上記チャネル層はInGaAsであり、上記第1のキャリア供給層はAlGaAsであることを特徴とする半導体装置。
- 請求項9の半導体装置において、上記第1のキャリア供給層と上記チャネル層との間に、上記ソース電極および/あるいはドレイン電極が形成された上記半導体層と同材料から成る半導体層を有することを特徴とする半導体装置。
- 請求項10の半導体装置において、上記チャネル層はInGaAsであり、上記第2のキャリア供給層はAlGaAsであることを特徴とする半導体装置。
- 請求項10の半導体装置において、上記第2のキャリア供給層と上記チャネル層との間に、上記ソース電極および/あるいはドレイン電極が形成された上記半導体層と同材料から成る半導体層を有することを特徴とする半導体装置。
- 請求項10の半導体装置において、上記第1のキャリア供給層と上記チャネル層との間に、上記ソース電極および/あるいはドレイン電極が形成された上記半導体層と同材料から成る半導体層を有し、上記第2のキャリア供給層と上記チャネル層との間に、上記ソース電極および/あるいはドレイン電極が形成された上記半導体層と同材料から成る半導体層を有することを特徴とする半導体装置。
- 基体上にチャネル層を形成する工程と、
該チャネル層上に、該チャネル層よりバンドギャップが大きく、かつ該チャネル層にキャリアを供給するための第1のキャリア供給層を形成する工程と、
該第1のキャリア供給層上に上記第1のキャリア供給層と同材料で構成されたアンドープの半導体層を形成する工程と、
該半導体層上に絶縁膜を形成する工程と、
該絶縁膜に開口を設け、上記半導体層に上記キャリアと逆導電型の不純物を導入する工程と、
該不純物が導入された領域上にゲート電極を形成する工程と、
上記絶縁膜に第2の開口を設け、該開口に電極金属層を形成し熱処理による合金化処理を行うことにより、上記半導体層とオーミック接触されたソース電極およびドレイン電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項17の半導体装置の製造方法において、上記合金化処理では、上記チャネル層近傍まで上記ソース電極および上記ドレイン電極の合金化層を形成する工程を有することを特徴とする半導体装置の製造方法。
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