WO2014147706A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2014147706A1
WO2014147706A1 PCT/JP2013/057658 JP2013057658W WO2014147706A1 WO 2014147706 A1 WO2014147706 A1 WO 2014147706A1 JP 2013057658 W JP2013057658 W JP 2013057658W WO 2014147706 A1 WO2014147706 A1 WO 2014147706A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
doped
semiconductor device
inalas
electron supply
Prior art date
Application number
PCT/JP2013/057658
Other languages
English (en)
French (fr)
Inventor
遠藤　聡
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通株式会社 filed Critical 富士通株式会社
Priority to PCT/JP2013/057658 priority Critical patent/WO2014147706A1/ja
Priority to JP2015506391A priority patent/JP6222220B2/ja
Priority to EP13878857.5A priority patent/EP2978013A4/en
Publication of WO2014147706A1 publication Critical patent/WO2014147706A1/ja
Priority to US14/828,995 priority patent/US9786743B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7784—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with delta or planar doped donor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a semiconductor device.
  • a semiconductor device having a semiconductor stacked structure including an electron transit layer and an electron supply layer above a substrate.
  • the electron supply layer that also functions as a barrier layer is doped with an n-type impurity, the energy of the conduction band decreases in the portion doped with the n-type impurity, and electrons are also generated in the electron supply layer.
  • a conducting channel may be formed. That is, so-called parallel conduction in which electrons are conducted in the electron supply layer other than the electron transit layer may occur.
  • the channel through which electrons are conducted in the electron supply layer has a lower electron mobility and electron velocity than the electron transit layer. Therefore, when a channel through which electrons are conducted is formed in the electron supply layer, that is, parallel conduction occurs. If it happens, it will cause deterioration of the characteristics. Therefore, for example, in the AlGaN barrier layer, the energy of the conduction band in the region doped with n-type impurities is increased by making the Al composition in the region doped with n-type impurities higher than the Al composition in the non-doped region. There is a technique that compensates for a decrease in energy of the conduction band caused by doping and doping with n-type impurities. This is called the first technology.
  • the overall Al composition in the region doped with the n-type impurity is increased, The energy of the conduction band of the whole area is raised.
  • the n-type impurity diffuses from the region doped with the n-type impurity to the non-doped region, and the energy of the conduction band at the boundary between the n-type impurity doped region and the non-doped region decreases, and this boundary portion There is a possibility that a channel through which electrons are conducted is formed and parallel conduction occurs to deteriorate the characteristics.
  • the semiconductor device includes a semiconductor laminated structure including at least an electron transit layer and an electron supply layer above a substrate, the electron supply layer having a first portion and a second portion sandwiching the first portion, The part has a higher conduction band energy than the second part, and has a doped part doped with an n-type impurity and an undoped part that is not doped with an impurity with the doped part interposed therebetween.
  • FIGS. 4A to 4C are schematic cross-sectional views for explaining a method for manufacturing a semiconductor device (InAlAs / InGaAs-based HEMT; InP-based HEMT) according to the present embodiment.
  • FIGS. 4A to 4C are schematic cross-sectional views for explaining a method for manufacturing a semiconductor device (InAlAs / InGaAs-based HEMT; InP-based HEMT) according to the present embodiment.
  • FIGS. 4A to 4C are schematic cross-sectional views for explaining a method for manufacturing a semiconductor device (InAlAs / InGaAs-based HEMT; InP-based HEMT) according to the present embodiment.
  • FIGS. 4A to 4C are schematic cross-sectional views for explaining a method for manufacturing a semiconductor device (InAlAs / InGaAs-based HEMT; InP-based HEMT) according to the present embodiment. It is a typical sectional view showing the composition of the semiconductor device (InAlAs / InGaAs type HEMT; InP type HEMT) of the 1st modification of this embodiment.
  • the semiconductor device according to the present embodiment includes, for example, an InP-based high electron mobility transistor (HEMT) which is one of ultra-high speed transistors used for communication. That is, the semiconductor device includes, for example, an InP-based HEMT having a semiconductor stacked structure using an InAlAs / InGaAs-based compound semiconductor on an InP substrate.
  • This InP-based HEMT is a transistor that can operate in a millimeter wave (about 30 to about 300 GHz) or submillimeter wave (about 300 GHz to about 3 THz) region, for example.
  • the InP-based HEMT includes a substrate 10, a semiconductor stacked structure 22 provided on the substrate 10, a gate electrode 33, a source electrode 31, and a drain electrode 32 provided on the semiconductor stacked structure 22.
  • the substrate 10 is a semi-insulating InP substrate (semiconductor substrate).
  • a GaAs substrate or Si substrate can also be used.
  • the semiconductor multilayer structure 22 is a semiconductor multilayer structure including an electron transit layer (channel layer) 13 and an electron supply layer (barrier layer) 23.
  • the semiconductor multilayer structure 22 has a structure in which the buffer layer 11, the lower barrier layer 12, the electron transit layer 13, the electron supply layer 23, the etching stop layer 19, and the cap layer 20 are sequentially laminated.
  • the buffer layer 11 has a thickness of about 1000 nm, for example. The material used for the buffer layer 11 varies depending on the substrate 10.
  • the lower barrier layer 12 is an InAlAs layer. Here, it is an undoped InAlAs layer. For example, an i-In 0.52 Al 0.48 As layer having a thickness of about 200 nm.
  • the electron transit layer 13 is an InGaAs layer. That is, the electron transit layer 13 includes InGaAs. Here, it is an undoped InGaAs layer. For example, an i-In 0.53 Ga 0.47 As layer has a thickness of about 10 nm. Note that the electron transit layer 13 may not be an In 0.53 Ga 0.47 As layer lattice-matched to InP, but may have an InAs composition of 0, such as an In 0.7 Ga 0.3 As layer to which compressive strain is applied. It may be higher than .53.
  • the electron supply layer 23 has a structure in which an InAlAs spacer layer 14, an InAlAs layer 15, an Si- ⁇ doping layer 16, an InAlAs layer 17, and an InAlAs barrier layer 18 are stacked in this order.
  • the electron supply layer 23 includes an undoped InAlAs spacer layer 14, an undoped InAlAs layer 15, a Si- ⁇ doped layer 16 doped with Si as an n-type impurity, an undoped InAlAs layer 17, and an undoped InAlAs barrier. It has a structure in which the layers 18 are sequentially laminated.
  • the electron supply layer 23 includes an i-In 0.52 Al 0.48 As spacer layer 14 having a thickness of about 2 nm, an i-In 0.4 Al 0.6 As layer 15 having a thickness of about 1 nm, and a ⁇ of Si.
  • Si- ⁇ doping layer 16 having a doping amount of about 1 ⁇ 10 13 cm ⁇ 2
  • i-In 0.4 Al 0.6 As layer 17 having a thickness of about 1 nm
  • i-In 0. 52 Al 0.48 As barrier layer 18 is laminated in order.
  • the InAlAs layers 15 and 17 sandwiching the Si- ⁇ doping layer 16, that is, the InAlAs layer to which ⁇ doping is applied are i-In 0.4 Al 0.6 As layers, but the present invention is not limited to this. Instead, it may be an i-In x Al 1-x As (x ⁇ 0.52) layer. In other words, the InAlAs layers 15 and 17 may have a higher Al composition (AlAs composition) than the InAlAs spacer layer 14 and the InAlAs barrier layer 18 sandwiching them.
  • the Si- ⁇ doping layer 16 is an ultrathin film in which an element (here, Si) that becomes an n-type impurity is not more than one atomic layer without supplying a group III element or a group V element during the crystal growth of InAlAs. Is formed.
  • the Si- ⁇ doping layer 16 and the entire InAlAs layers 15 and 17 sandwiching the Si- ⁇ doping layer 16 may be regarded as being doped with an element (here, Si) that becomes an n-type impurity between the InAlAs layers. it can.
  • the Si- ⁇ doping layer 16 is also referred to as an n-type impurity doping layer, an n-type impurity planar doping layer, an n-type impurity layer, or an n-type impurity atomic layer.
  • the n-type impurity is not uniformly doped in the region where the Al composition of the InAlAs constituting the electron supply layer 23 is increased and the energy of the conduction band is increased.
  • the n-type impurity is partially doped in a region where the Al composition of InAlAs is increased to increase the energy of the conduction band.
  • the electron supply layer between the gate electrode and the electron transit layer It is effective to make the film as thin as possible.
  • the InAlAs layer 15, the Si- ⁇ doping layer 16, and the InAlAs layer 17 are also referred to as a first portion.
  • the InAlAs spacer layer 14 and the InAlAs barrier layer 18 are also referred to as a second portion.
  • the electron supply layer 23 has a first portion and a second portion sandwiching the first portion, and the first portion and the second portion include InAlAs, that is, the first portion and the second portion are made of Al.
  • the first portion has a higher Al composition than the second portion. For this reason, the energy of the conduction band is higher in the first portion than in the second portion.
  • the first portion and the second portion constituting the electron supply layer 23 include the same semiconductor material and have different compositions.
  • the Si- ⁇ doping layer 16 is a portion where Si is ⁇ -doped as an n-type impurity, both the doped portion doped with the n-type impurity or the doped portion doped with the n-type impurity in a planar shape.
  • the InAlAs layers 15 and 17 sandwiching the Si- ⁇ doping layer 16, that is, the InAlAs layer subjected to ⁇ doping is an undoped InAlAs layer, and is also referred to as an undoped portion where impurities are not doped.
  • the first portion has a doped portion doped with an n-type impurity and an undoped portion sandwiched between the doped portion and not doped with an impurity. Further, since the InAlAs spacer layer 14 and the InAlAs barrier layer 18 are undoped InAlAs layers, the second portion is not doped with impurities.
  • InAlAs is used for the electron supply layer 23, the composition of Al in the intermediate portion (inner portion) sandwiched between the upper portion and the lower portion (outer portion) is increased, and the intermediate portion The energy of the conduction band is increased. That is, the portion where the Al composition is increased and the conduction band energy is increased is sandwiched between the portions where the Al composition is lower and the conduction band energy is lower than this portion. Then, planar doping ( ⁇ -doping) of n-type impurities is performed at the center position in the thickness direction of the intermediate portion having high energy in the conduction band.
  • the portion doped with n-type impurities in a planar shape is sandwiched between portions where the conduction band energy is high and impurities are not doped.
  • a region having a high conduction band energy is partially provided in the electron supply layer 23, and an n-type impurity is partially doped into the high energy region of the conduction band, thereby obtaining an n-type impurity.
  • the portion doped with a high energy in the conduction band is sandwiched between the portions not doped with impurities, and the portion with a high conduction band energy and not doped with impurities has a conduction band higher than this portion. The energy is low, so that it is sandwiched between portions where impurities are not doped.
  • InAlAs is used as a semiconductor material constituting each layer of the electron supply layer 23, but is not limited thereto, and for example, InAlAsSb may be used.
  • the etching stop layer 19 is an InP layer and is an etching stop layer for the cap layer 20. Here, it is an undoped InP layer, that is, an i-InP layer, and the thickness thereof is about 3 nm.
  • the etching stop layer 19 also has a function as a protective layer that prevents oxidation of the InAlAs electron supply layer.
  • the cap layer 20 is an InGaAs layer.
  • it is an n-InGaAs layer doped with Si to give n-type conductivity.
  • the n-In 0.53 Ga 0.47 As layer has a thickness of about 20 nm and an Si doping amount of about 2 ⁇ 10 19 cm ⁇ 3 .
  • an n-In 0.70 Ga 0.30 As layer may be stacked on the n-In 0.53 Ga 0.47 As layer to form a cap layer having a two-layer structure.
  • an n-type InGaAs layer and an n-type InAlAs layer may be stacked to form a cap layer having a two-layer structure.
  • the conduction band structure of the semiconductor multilayer structure 22 configured as described above is as shown in FIG. In FIG. 2, the thin dotted line indicates the Fermi level E f , and the thick dotted line indicates that this portion is Si- ⁇ doped, and the waveform in the InGaAs channel layer shows the electron distribution. Show.
  • the semiconductor multilayer structure 22 only needs to include at least the electron transit layer 13 and the electron supply layer 23 above the substrate 10, and may have another multilayer structure.
  • the semiconductor stacked structure 22 is also referred to as a heterostructure semiconductor layer.
  • a gate electrode 33, a source electrode 31, and a drain electrode 32 are provided on the semiconductor multilayer structure 22 configured as described above, and the surface of the semiconductor multilayer structure 22 is covered with an SiO 2 film (insulating film) 21. ing.
  • a source electrode 31 and a drain electrode 32 made of, for example, Ti / Pt / Au are provided on the n-InGaAs cap layer 20.
  • a gate electrode 33 made of, for example, Ti / Pt / Au is provided on the i-InP layer 19.
  • the reason why the electron supply layer 23 is configured as described above is as follows.
  • the electron supply layer 23 is made of an i-In 0.52 Al 0.48 As spacer layer 14, a Si- ⁇ doping layer 16, and an i-In 0.52 Al 0.48 As barrier layer 18. Shall be laminated in order.
  • This is referred to as a first comparative example.
  • the thickness of the i-In 0.52 Al 0.48 As spacer layer 14 is about 3 nm
  • the thickness of the i-In 0.52 Al 0.48 As barrier layer 18 is about 6 nm
  • the electron The thickness of the entire supply layer is the same as that of the above-described embodiment.
  • the band discontinuity ⁇ E C in the conduction band E C between the electron supply layer 23 and the electron transit layer 13 is not so large, and as a barrier layer Since the functioning electron supply layer 23 is provided with the Si- ⁇ doping layer 16 doped with n-type impurities, the energy of the conduction band in this portion is lowered, and a channel for conducting electrons is also formed in the electron supply layer 23.
  • the ⁇ -doping portion in the electron supply layer 23 that is, the i-In 0.52 Al 0.48 As spacer layer 14 and the i-In 0.52 Al 0.48 As barrier layer constituting the electron supply layer 23.
  • the channel energy of the conduction band E C of [delta] doped portion is below the Fermi energy E f, the portion is also electrons are conducted
  • so-called parallel conduction in which electrons are conducted in the electron supply layer 23 other than the electron transit layer 13 may occur.
  • the thin dotted line indicates the Fermi level E f
  • the thick dotted line indicates that this portion is Si- ⁇ doped
  • the waveform indicates the electron distribution.
  • the channel in which electrons in the electron supply layer 23 conduct that is, the ⁇ -doping portion has lower electron mobility and electron velocity than the electron transit layer 13.
  • the ⁇ -doped portion is an InAlAs layer with a heavy effective electron mass, and that ionized impurity scattering is large.
  • the characteristics deteriorate.
  • the total delay time becomes a large value due to the influence of not only the electron transit layer 13 but also electrons in the ⁇ -doping portion, which causes deterioration of characteristics such as the cutoff frequency. Therefore, it is desirable to suppress parallel conduction in the electron supply layer 23 functioning as a barrier layer as much as possible without affecting other delay times.
  • the Al composition of InAlAs constituting the electron supply layer 23 is generally increased to increase the energy of the conduction band E C of the entire electron supply layer, that is, It is conceivable to increase the band discontinuity of the conduction band E C of the electron supply layer 23 and the electron transit layer 13.
  • the electron supply layer 23 is made of an i-In x Al 1-x As (x ⁇ 0.52) spacer layer 14X (for example, i-In 0.4 Al 0.6 As spacer layer),
  • the Si- ⁇ doping layer 16 and the i-In x Al 1-x As (x ⁇ 0.52) barrier layer 18X (for example, i-In 0.4 Al 0.6 As barrier layer) are sequentially stacked.
  • FIG. 6 a conduction band structure as shown in FIG.
  • i-In x Al 1-x As (x ⁇ 0.52) spacer layer 14X eg, i-In 0.4 Al 0.6 As spacer layer
  • the thickness of the barrier layer 18X eg, i-In 0.4 Al 0.6 As barrier layer
  • the thin dotted line indicates the Fermi level E f
  • the thick dotted line indicates that this portion is Si- ⁇ doped
  • the waveform in the InGaAs channel layer shows the electron distribution. Show.
  • the tunnel current and the thermal current decrease, and the contact resistance (ohmic contact resistance; contact resistance) of the source electrode 31 and the drain electrode 32 is reduced. Increases, and the delay time due to the parasitic resistance increases, thereby deteriorating the characteristics. For example, when the ohmic contact resistance increases and the delay time due to parasitic resistance increases, the high-frequency characteristic values (for example, the cut-off frequency f T , the maximum oscillation frequency f max, and the like) are lowered.
  • the tunnel current is a current generated when electrons pass through the electron supply layer 23 by the quantum mechanical tunnel effect.
  • the thermal current is a current generated by electrons exceeding a high barrier due to thermal energy.
  • the Al composition of InAlAs constituting the electron supply layer 23 is partially increased only in the vicinity of the ⁇ -doping portion, and the energy of the conduction band E C of the electron supply layer 23 is increased. Only the vicinity of the ⁇ -doping portion is raised partially (see FIG. 2).
  • the electron supply layer 23 includes an i-In 0.52 Al 0.48 As spacer layer 14, an i-In x Al 1-x As (x ⁇ 0.52) layer 15 (for example, i-In 0.4 Al 0.6 As layer), Si- ⁇ doping layer 16, i-In x Al 1-x As (x ⁇ 0.52) layer 17 (eg, i-In 0.4 Al 0.6 As layer), i -In 0.52 Al 0.48 As As barrier layer 18 is sequentially stacked.
  • the energy of the conduction band E C does not decrease in the ⁇ -doping portion and the vicinity thereof as in the first comparative example (see FIG. 4).
  • the first comparative example see FIG.
  • the energy of the conduction band E C of the electron supply layer 23 is only partially increased, it is possible to sufficiently suppress deterioration of characteristics due to an increase in delay time due to an increase in ohmic contact resistance.
  • the entire region doped with the n-type impurity is compensated for in order to compensate for a decrease in energy of the conduction band E C caused by doping the n-type impurity. Since the composition of Al in this region is increased to increase the energy of the conduction band E C in the entire region, it is sufficient to suppress the deterioration of characteristics due to the increase in the delay time due to the increase in the ohmic contact resistance described above. Not.
  • the configuration of the present embodiment reduces the energy of the conduction band in the vicinity of the n-type impurity doped portion and the vicinity thereof. Further, it is possible to sufficiently suppress the deterioration of characteristics due to the increase in delay time due to the increase in ohmic contact resistance. For example, by configuring as in the present embodiment, the ohmic contact resistance is reduced and the delay time due to the parasitic resistance is reduced as compared with the conventional technique (the first technique described above), and a high-frequency characteristic value (for example, cutoff) Frequency f T , maximum oscillation frequency f max, etc.) are increased.
  • a high-frequency characteristic value for example, cutoff
  • the n-type impurity is only partially doped in the portion where the energy of the conduction band E C of the electron supply layer 23 is increased.
  • the upper and lower portions sandwiching the ⁇ -doped portion that is, the portions other than the ⁇ -doped portion where the energy of the conduction band E C is increased are not doped with impurities. For this reason, it is possible to suppress the diffusion of n-type impurities from the ⁇ -doping portion into the upper and lower portions (spacer layer 14 and barrier layer 18) sandwiching the portion where the energy of the conduction band E C is increased.
  • the n-type impurity diffuses from the region doped with the n-type impurity to the non-doped region, and the energy of the conduction band E C of the non-doped region is increased.
  • the energy of the conduction band E C at the boundary portion between the n-type impurity doped region and the non-doped region is lowered, and a channel for conducting electrons is formed at this boundary portion, resulting in parallel conduction and deterioration in characteristics. There is a risk of it.
  • the structure in which impurities are uniformly doped can be distinguished by, for example, secondary ion mass spectrometry (SIMS).
  • a method for manufacturing the semiconductor device (InP-based HEMT; InAlAs / InGaAs-based HEMT) according to the present embodiment will be described with reference to FIGS.
  • a buffer layer 11, i-In 0.52 Al 0.48 As is formed on a semi-insulating InP substrate 10 by, for example, molecular beam epitaxy (MBE).
  • MBE molecular beam epitaxy
  • the 47 As cap layer 20 is laminated in order to form the semiconductor laminated structure 22.
  • the crystal growth method is not limited to the MBE method, and for example, a metal organic chemical vapor deposition (MOCVD) method can also be used.
  • the buffer layer 11 has a thickness of about 1000 nm.
  • the i-In 0.52 Al 0.48 As layer 12 has a thickness of about 200 nm.
  • the i-InGaAs electron transit layer 13 has a thickness of about 10 nm.
  • the i-In 0.52 Al 0.48 As spacer layer 14 has a thickness of about 2 nm.
  • the i-In 0.4 Al 0.6 As layer 15 has a thickness of about 1 nm.
  • the Si- ⁇ doping layer 16 has a Si ⁇ doping amount of about 1 ⁇ 10 13 cm ⁇ 2 .
  • the i-In 0.4 Al 0.6 As layer 17 has a thickness of about 1 nm.
  • the i-In 0.52 Al 0.48 As barrier layer 18 has a thickness of about 5 nm.
  • the i-InP etching stop layer 19 has a thickness of about 3 nm.
  • the n-In 0.53 Ga 0.47 As cap layer 20 has a thickness of about 20 nm and an Si doping amount of about 2 ⁇ 10 19 cm ⁇ 3 .
  • a source electrode 31 and a drain electrode 32 having a three-layer structure of Ti / Pt / Au are formed.
  • the source electrode 31 and the drain electrode 32 are formed on the n-In 0.53 Ga 0.47 As cap layer 20.
  • FIG. 7C on the n-In 0.53 Ga 0.47 As cap layer 20 between the source electrode 31 and the drain electrode 32, for example, by a plasma CVD (Chemical Vapor Deposition) method.
  • the SiO 2 film 21 is formed.
  • the thickness of the SiO 2 film 21 is about 20 nm.
  • a T-type gate electrode 33 is formed. That is, first, as shown in FIG. 8A, three-layer resist films 41 to 43 are formed. Here, a ZEP resist (manufactured by Nippon Zeon), a PMGI (Poly-dimethylglutarimide) resist, and a ZEP resist are sequentially applied, and a ZEP resist film 41, a PMGI resist film 42, and a ZEP resist film 43 are sequentially laminated. A resist film is formed.
  • a ZEP resist manufactured by Nippon Zeon
  • PMGI Poly-dimethylglutarimide
  • an area for forming the head portion of the T-type gate electrode 33 is exposed by electron beam exposure to form openings in the ZEP resist film 43 and the PMGI resist film 42.
  • a region for forming the foot portion of the T-type gate electrode 33 is exposed by electron beam exposure, and the lowermost ZEP resist film 41 is adjusted to a desired gate length. An opening is formed.
  • a T-type gate electrode 33 having, for example, a three-layer structure of Ti / Pt / Au.
  • the T-type gate electrode 33 is formed on the i-InP etching stop layer 19. Therefore, according to the semiconductor device of this embodiment, there is an advantage that parallel conduction can be suppressed while sufficiently suppressing deterioration of characteristics due to increase in delay time due to increase in ohmic contact resistance.
  • Such a gradient composition InAlAs layer is obtained by gradually increasing the Al composition from In 0.52 Al 0.48 As lattice-matched to the In 0.53 Al 0.47 As electron transit layer 13, for example . 4 Al 0.6 As, this composition is maintained, ⁇ -doping is performed, and after this composition is further maintained, the Al composition is gradually lowered to form In 0.52 Al 0.48 As. be able to. In this case, as shown in FIG.
  • the conduction band structure is as shown in FIG. In FIG.
  • the thin dotted line indicates the Fermi level E f
  • the thick dotted line indicates that this portion is Si- ⁇ doped
  • the waveform in the InGaAs channel layer shows the electron distribution. Show.
  • the ⁇ -doping portion and the vicinity thereof have a conduction band E C in the first comparative example (see FIG. 4). It is possible to suppress parallel conduction in which energy does not decrease and the ⁇ -doped portion becomes a channel that conducts electrons. For this reason, the deterioration of the characteristic by parallel conduction can be suppressed.
  • ohmic contact resistance becomes higher than the thing of the above-mentioned embodiment, it does not become high as the thing of the above-mentioned 2nd comparative example (refer FIG. 6). For this reason, it is possible to suppress deterioration of characteristics due to an increase in delay time due to an increase in ohmic contact resistance. Further, as in the case of the above-described embodiment (see FIG. 2), since the energy of the conduction band E C of the electron supply layer 23 is only partially increased, the delay time is increased due to an increase in ohmic contact resistance. It is possible to sufficiently suppress the deterioration of the characteristics due to the diffusion, and it is possible to suppress the deterioration of the characteristics due to the parallel conduction caused by the diffusion of the n-type impurity in the ⁇ -doping portion.
  • the electron supply layer 23 has a structure in which the InAlAs spacer layer 14, the InAlAs layer 15, the Si- ⁇ doping layer 16, the InAlAs layer 17, and the InAlAs barrier layer 18 are sequentially stacked.
  • the electron supply layer 23 includes an InP spacer layer 14Z (second portion), an InAlAs layer 15 (first portion; undoped portion), and an Si- ⁇ doping layer 16 (first portion; doping). Part), an InAlAs layer 17 (first part; undoped part), and an InP barrier layer 18Z (second part) may be stacked in this order.
  • the Al composition is increased (for example, an i-In 0.4 Al 0.6 As layer), and the energy (potential) of the ⁇ -doped portion and the conduction band in the vicinity thereof is increased. It can be high. Therefore, the InAlAs layers 15 and 17 (that is, the InAlAs layers 15 and 17 subjected to ⁇ doping) sandwiching the Si- ⁇ doping layer 16 are i-In x Al 1-x As (x ⁇ 0.52) layers. It ’s fine. When configured in this way, the conduction band structure is as shown in FIG. In FIG.
  • the thin dotted line indicates the Fermi level E f
  • the thick dotted line indicates that this portion is Si- ⁇ doped
  • the waveform in the InGaAs channel layer shows the electron distribution. Show.
  • Other details are the same as those in the above-described embodiment. This is referred to as a second modification. Even in the second modified example configured as described above, the same effects as those of the above-described embodiment can be obtained.
  • an InP-based HEMT (InAlAs / InGaAs-based HEMT) is described as an example, but the material system is not limited to this.
  • the present invention can also be applied to an AlGaAs / GaAs HEMT.
  • a semiconductor laminated structure 22A in which a buffer layer 11A, an AlGaAs lower barrier layer 12A, a GaAs electron transit layer 13A, an AlGaAs electron supply layer 23A, and a GaAs cap layer 20A are sequentially laminated on a GaAs substrate 10A is provided. It should be.
  • the buffer layer 11A For example, on the GaAs substrate 10A, the buffer layer 11A, the i-Al x Ga 1-x As lower barrier layer 12A, the i-GaAs electron transit layer 13A, the i-AlGaAs electron supply layer 23A, and the n-GaAs cap layer 20A are sequentially arranged. What is necessary is just to provide the laminated semiconductor laminated structure 22A.
  • the Al composition of the AlGaAs constituting the electron supply layer 23A is partially increased only in the vicinity of the ⁇ -doping portion, and the conduction band E C of the electron supply layer 23A is increased.
  • the energy may be increased partially only in the vicinity of the ⁇ -doping portion.
  • the conduction band structure is as shown in FIG. In FIG. 15, the thin dotted line indicates the Fermi level E f , and the thick dotted line indicates that this portion is Si- ⁇ doped, and the waveform in the GaAs channel layer shows the electron distribution. Show.
  • the electron transit layer 13 may be an InGaAs layer such as In 0.15 Ga 0.85 As, for example, by adding some InAs.
  • the cap layer 20A includes a GaAs layer (n-type GaAs layer), an InGaAs layer (n-type InGaAs layer), or a laminate of an InGaAs layer and a GaAs layer (an n-type InGaAs layer and an n-type GaAs layer). It may be a laminated layer). This is called an AlGaAs / InGaAs HEMT. This is called a third modification. Even in the third modified example configured as described above, the same effects as those of the above-described embodiment can be obtained.
  • a gradient composition AlGaAs layer may be used for the barrier layer 18A and the spacer layer 14A constituting the electron supply layer 23A of the third modification, as in the first modification described above.
  • 1st part and 2nd part contain Al similarly to the case of the above-mentioned embodiment.
  • the first portion has a higher Al composition than the second portion, and has a higher energy in the conduction band E C than the second portion. That is, the first portion and the second portion include the same semiconductor material and have different compositions.
  • the first portion includes a doped portion doped with an n-type impurity and an undoped portion sandwiched between the doped portion and not doped with an impurity.
  • the doping portion is a portion in which an n-type impurity is doped in a planar shape, and the n-type impurity is Si.
  • the second portion is not doped with impurities.
  • An AlGaAs / GaAs compound semiconductor or an AlGaAs / InGaAs compound semiconductor is referred to as a III-V group compound semiconductor.
  • the present invention can be applied to an AlGaN / GaN-based HEMT.
  • a semiconductor multilayer structure 22B in which a buffer layer 11B, a GaN electron transit layer 13B, and an AlGaN electron supply layer 23B are sequentially laminated on the SiC substrate 10B may be provided.
  • a semiconductor multilayer structure 22B in which a buffer layer 11B, an i-GaN electron transit layer 13B, and an i-AlGaN electron supply layer 23B are sequentially laminated on the SiC substrate 10B may be provided.
  • the Al composition (AlN composition) of AlGaN constituting the electron supply layer 23B is partially increased only in the vicinity of the ⁇ -doping portion, so that the conduction band of the electron supply layer is increased.
  • the energy of E C may be partially increased only in the vicinity of the ⁇ doping portion.
  • the conduction band structure is as shown in FIG. In FIG. 17, the thin dotted line indicates the Fermi level E f , and the thick dotted line indicates that this portion is Si- ⁇ doped, and the waveform in the GaN channel layer shows the electron distribution. Show.
  • AlGaN is used as a semiconductor material constituting each layer of the electron supply layer 23B
  • the present invention is not limited to this, and an InAlN layer, for example, may be used. This is called an InAlN / GaN-based HEMT.
  • an InAlN / GaN-based HEMT By providing a lower, for example, i-Al z Ga 1-z N lower barrier layer of the electron transit layer 13B, it is possible to improve the confinement of electrons. In this case, z may be about 0.05 to about 0.10. Further, an n-type GaN cap layer may be provided on the electron supply layer 23B.
  • the Si- ⁇ doping layer 16B in the AlGaN / GaN-based HEMT or the InAlN / GaN-based HEMT the ohmic resistance can be lowered.
  • This is called a fourth modification.
  • a gradient composition AlGaN layer may be used for the barrier layer 18B and the spacer layer 14B constituting the electron supply layer 23B of the fourth modification, as in the first modification described above.
  • 1st part and 2nd part contain Al similarly to the case of the above-mentioned embodiment.
  • the first portion has a higher Al composition than the second portion, and the conduction band energy is higher than that of the second portion. That is, the first portion and the second portion include the same semiconductor material and have different compositions.
  • the first portion includes a doped portion doped with an n-type impurity and an undoped portion sandwiched between the doped portion and not doped with an impurity.
  • the doping portion is a portion in which an n-type impurity is doped in a planar shape, and the n-type impurity is Si.
  • the second portion is not doped with impurities.
  • An AlGaN / GaN compound semiconductor or an InAlN / GaN compound semiconductor is referred to as a III-V group compound semiconductor.
  • As the substrate 10B used for these nitride semiconductors a sapphire substrate or a Si (111) substrate can also be used.
  • Substrate (InP substrate) 10A substrate (GaAs substrate) 10B substrate (SiC substrate) 11, 11A, 11B Buffer layer 12 InAlAs lower barrier layer 12A AlGaAs lower barrier layer 13 InGaAs electron transit layer 13A GaAs electron transit layer 13B GaN electron transit layer 14 In 0.52 Al 0.48 As spacer layer 14A Al x Ga 1- x As spacer layer 14B Al x Ga 1-x N spacer layer 14X In x Al 1-x As (x ⁇ 0.52) spacer layer 14Y In x Al 1-x As (x 0.52 ⁇ 0.4) Spacer layer 14Z InP spacer layer 15 In x Al 1-x As (x ⁇ 0.52) layer 15A Al y Ga 1-y As (x ⁇ y) layer 15B Al y Ga 1-y N (x ⁇ y) layer 16,16A, 16B Si- ⁇ -doping layer 17 In x Al 1-x As (x ⁇ 0.52) layer 17A Al y G 1-y As (x ⁇ y ⁇

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

　半導体装置を、基板（１０）の上方に少なくとも電子走行層（１３）及び電子供給層（２３）を含む半導体積層構造（２２）を備え、電子供給層が、第１部分（１５～１７）と、第１部分を挟む第２部分（１４、１８）とを有し、第１部分が、第２部分よりも伝導帯のエネルギーが高く、かつ、ｎ型不純物がドーピングされたドーピング部（１６）と、ドーピング部を挟み、不純物がドーピングされていないアンドーピング部（１５、１７）とを有するものとする。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、基板の上方に電子走行層及び電子供給層を含む半導体積層構造を備える半導体装置がある。
　このような半導体装置では、バリア層としても機能する電子供給層にｎ型不純物をドーピングするため、このｎ型不純物がドーピングされた部分で伝導帯のエネルギーが下がり、電子供給層内にも電子が伝導するチャネルが形成されてしまう場合がある。つまり、電子走行層以外の電子供給層内でも電子が伝導してしまう、いわゆるパラレルコンダクションが起こる場合がある。
　この電子供給層内の電子が伝導するチャネルは、電子移動度や電子速度が電子走行層よりも低いため、電子供給層内に電子が伝導するチャネルが形成されると、即ち、パラレルコンダクションが起こると、特性の劣化を引き起こすことになる。
　このため、例えば、ＡｌＧａＮバリア層において、ｎ型不純物をドーピングする領域のＡｌの組成を、ノンドーピング領域のＡｌの組成よりも高くすることで、ｎ型不純物をドーピングする領域の伝導帯のエネルギーを上昇させ、ｎ型不純物がドーピングされることによって生じる伝導帯のエネルギーの低下を補償する技術がある。これを第１の技術という。
　なお、全体にｎ型不純物をドーピングしたＩｎＡｌＡｓ電子供給層を挟んで両側にＡｌの組成が高いＩｎＡｌＡｓ層を設けたものもある。
特開２００５－３０２８６１号公報 特開２００１－１７７０８９号公報
　ところで、上述のパラレルコンダクションを抑制するために、例えば、電子供給層全体の伝導帯のエネルギーを上昇させることが考えられる。しかしながら、電子供給層全体の伝導帯のエネルギーを上昇させると、電子のトンネル電流、熱電流が減少し、ソース電極及びドレイン電極の接触抵抗（オーミック接触抵抗）が増大し、寄生抵抗による遅延時間が大きくなってしまい、これにより、特性が劣化してしまうことになる。
　また、上述の第１の技術では、ｎ型不純物がドーピングされることによって生じる伝導帯のエネルギーの低下を補償するために、ｎ型不純物をドーピングする領域の全体のＡｌの組成を高くして、その領域全体の伝導帯のエネルギーを上昇させている。しかしながら、上述のオーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を抑制するには十分でない。また、ｎ型不純物がドーピングされた領域からノンドーピング領域にｎ型不純物が拡散してしまい、ｎ型不純物ドーピング領域とノンドーピング領域との境界部分の伝導帯のエネルギーが下がって、この境界部分に電子が伝導するチャネルが形成されてしまい、パラレルコンダクションが起こって特性が劣化してしまうおそれがある。
　そこで、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を十分に抑制しながら、パラレルコンダクションを抑制し、これによる特性の劣化を抑制したい。
　本半導体装置は、基板の上方に少なくとも電子走行層及び電子供給層を含む半導体積層構造を備え、電子供給層は、第１部分と、第１部分を挟む第２部分とを有し、第１部分は、第２部分よりも伝導帯のエネルギーが高く、かつ、ｎ型不純物がドーピングされたドーピング部と、ドーピング部を挟み、不純物がドーピングされていないアンドーピング部とを有することを要件とする。
　したがって、本半導体装置によれば、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を十分に抑制しながら、パラレルコンダクションを抑制し、これによる特性の劣化を抑制できるという利点がある。
本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 第１比較例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 第１比較例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 第２比較例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 第２比較例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 （Ａ）～（Ｃ）は、本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 （Ａ）～（Ｃ）は、本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 （Ａ）～（Ｃ）は、本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 本実施形態の第１変形例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の第１変形例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 本実施形態の第２変形例の半導体装置（ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の第２変形例の半導体装置（ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 本実施形態の第３変形例の半導体装置（ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の第３変形例の半導体装置（ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 本実施形態の第４変形例の半導体装置（ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の第４変形例の半導体装置（ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。
　以下、図面により、本発明の実施の形態にかかる半導体装置について、図１～図９を参照しながら説明する。
　本実施形態にかかる半導体装置は、例えば通信に用いられる超高速トランジスタの一つであるＩｎＰ系高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）を備える。つまり、本半導体装置は、例えば、ＩｎＰ基板上に、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系の化合物半導体を用いた半導体積層構造を有するＩｎＰ系ＨＥＭＴを備える。このＩｎＰ系ＨＥＭＴは、例えば、ミリ波（約３０～約３００ＧＨｚ）やサブミリ波（約３００ＧＨｚ～約３ＴＨｚ）の領域で動作可能なトランジスタである。なお、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系化合物半導体を、ＩＩＩ－Ｖ族化合物半導体ともいう。また、ＩｎＰ系ＨＥＭＴを、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴともいう。
　本ＩｎＰ系ＨＥＭＴは、図１に示すように、基板１０と、基板１０上に設けられた半導体積層構造２２と、半導体積層構造２２上に設けられたゲート電極３３、ソース電極３１及びドレイン電極３２とを備える。
　本実施形態では、基板１０は、半絶縁性ＩｎＰ基板（半導体基板）である。なお、基板１０としては、ＧａＡｓ基板やＳｉ基板を用いることもできる。
　半導体積層構造２２は、電子走行層（チャネル層）１３及び電子供給層（バリア層）２３を含む半導体積層構造である。ここでは、半導体積層構造２２は、バッファ層１１、下部バリア層１２、電子走行層１３、電子供給層２３、エッチング停止層１９、キャップ層２０を順に積層した構造になっている。
　本実施形態では、バッファ層１１は、例えば、厚さが約１０００ｎｍである。なお、バッファ層１１に用いる材料は、基板１０に応じて異なる。
　下部バリア層１２は、ＩｎＡｌＡｓ層である。ここでは、アンドープのＩｎＡｌＡｓ層である。例えば、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓ層であり、その厚さは約２００ｎｍである。
　電子走行層１３は、ＩｎＧａＡｓ層である。つまり、電子走行層１３は、ＩｎＧａＡｓを含む。ここでは、アンドープのＩｎＧａＡｓ層である。例えば、ｉ－Ｉｎ０．５３Ｇａ０．４７Ａｓ層であり、その厚さは約１０ｎｍである。なお、電子走行層１３としては、ＩｎＰに格子整合するＩｎ０．５３Ｇａ０．４７Ａｓ層でなくても良く、圧縮歪みの加わるＩｎ０．７Ｇａ０．３Ａｓ層等、ＩｎＡｓ組成を０．５３よりも高くしても良い。
　電子供給層２３は、ＩｎＡｌＡｓスペーサ層１４、ＩｎＡｌＡｓ層１５、Ｓｉ－δドーピング層１６、ＩｎＡｌＡｓ層１７、ＩｎＡｌＡｓバリア層１８を順に積層させた構造を有する。ここでは、電子供給層２３は、アンドープのＩｎＡｌＡｓスペーサ層１４、アンドープのＩｎＡｌＡｓ層１５、ｎ型不純物としてのＳｉがδドーピングされたＳｉ－δドーピング層１６、アンドープのＩｎＡｌＡｓ層１７、アンドープのＩｎＡｌＡｓバリア層１８を順に積層させた構造を有する。例えば、電子供給層２３は、厚さ約２ｎｍのｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４、厚さ約１ｎｍのｉ－Ｉｎ０．４Ａｌ０．６Ａｓ層１５、Ｓｉのδドーピング量を約１×１０１３ｃｍ－２程度としたＳｉ－δドーピング層１６、厚さ約１ｎｍのｉ－Ｉｎ０．４Ａｌ０．６Ａｓ層１７、厚さ約５ｎｍのｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８を順に積層させた構造を有する。
　なお、ここでは、Ｓｉ－δドーピング層１６を挟むＩｎＡｌＡｓ層１５、１７、即ち、δドーピングを施すＩｎＡｌＡｓ層を、ｉ－Ｉｎ０．４Ａｌ０．６Ａｓ層としているが、これに限られるものではなく、ｉ－ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）層であれば良い。つまり、ＩｎＡｌＡｓ層１５、１７は、これらを挟むＩｎＡｌＡｓスペーサ層１４及びＩｎＡｌＡｓバリア層１８よりもＡｌの組成（ＡｌＡｓ組成）が高いものであれば良い。
　また、Ｓｉ－δドーピング層１６は、ＩｎＡｌＡｓの結晶成長の際に、ＩＩＩ族元素、Ｖ族元素を供給せずに、ｎ型不純物となる元素（ここではＳｉ）を１原子層以下の極薄膜として形成したものである。このＳｉ－δドーピング層１６、及び、これを挟むＩｎＡｌＡｓ層１５、１７の全体を、ＩｎＡｌＡｓ層の間に面状にｎ型不純物となる元素（ここではＳｉ）がドーピングされたものと見ることもできる。このＳｉ－δドーピング層１６を、ｎ型不純物ドーピング層、ｎ型不純物プレーナドーピング層、ｎ型不純物層又はｎ型不純物原子層ともいう。このように、電子供給層２３を構成するＩｎＡｌＡｓのＡｌ組成を高くして伝導帯のエネルギーを高くした領域にｎ型不純物を均一にドーピングするのではなく、δドーピングを施すことで、即ち、面状にドーピングすることで、ＩｎＡｌＡｓのＡｌ組成を高くして伝導帯のエネルギーを高くした領域に部分的にｎ型不純物をドーピングするようにしている。これは、ＨＥＭＴの高速化を図るべくゲート長Ｌｇを微細化する際に、スケーリングの観点から、ゲート長Ｌｇの微細化に合わせて、ゲート電極と電子走行層の間の電子供給層をできるだけ薄膜化するのに有効である。
　また、ＩｎＡｌＡｓ層１５、Ｓｉ－δドーピング層１６、ＩｎＡｌＡｓ層１７を、第１部分ともいう。また、ＩｎＡｌＡｓスペーサ層１４及びＩｎＡｌＡｓバリア層１８を、第２部分ともいう。この場合、電子供給層２３は、第１部分と、第１部分を挟む第２部分とを有し、第１部分及び第２部分はＩｎＡｌＡｓを含み、即ち、第１部分及び第２部分はＡｌを含み、第１部分は、第２部分よりもＡｌの組成が高くなる。このため、第１部分は、第２部分よりも伝導帯のエネルギーが高くなる。このように、電子供給層２３を構成する第１部分と第２部分とは、同一の半導体材料を含み、組成が異なるものとなる。また、Ｓｉ－δドーピング層１６は、ｎ型不純物としてＳｉがδドーピングされた部分であるため、ｎ型不純物がドーピングされたドーピング部、又は、ｎ型不純物が面状にドーピングされたドーピング部ともいう。また、Ｓｉ－δドーピング層１６を挟むＩｎＡｌＡｓ層１５、１７、即ち、δドーピングを施すＩｎＡｌＡｓ層は、アンドープのＩｎＡｌＡｓ層であるため、不純物がドーピングされていないアンドーピング部ともいう。この場合、第１部分は、ｎ型不純物がドーピングされたドーピング部と、ドーピング部を挟み、不純物がドーピングされていないアンドーピング部とを有するものとなる。また、ＩｎＡｌＡｓスペーサ層１４及びＩｎＡｌＡｓバリア層１８は、アンドープのＩｎＡｌＡｓ層であるため、第２部分は、不純物がドーピングされていないものとなる。
　このように、本実施形態では、電子供給層２３にＩｎＡｌＡｓを用い、上側部分及び下側部分（外側部分）で挟まれる中間部分（内側部分）のＡｌの組成を高くして、この中間部分の伝導帯のエネルギーを高くしている。つまり、Ａｌの組成を高くして、伝導帯のエネルギーを高くした部分が、この部分よりもＡｌの組成が低く、伝導帯のエネルギーが低い部分で挟まれるようにしている。そして、この伝導帯のエネルギーの高い中間部分の厚さ方向中央位置にｎ型不純物の面状ドーピング（δドーピング）を施すようにしている。つまり、ｎ型不純物が面状にドーピングされた部分を、伝導帯のエネルギーの高く、不純物がドーピングされていない部分で挟み込むようにしている。このように、電子供給層２３の中に部分的に伝導帯のエネルギーが高い領域を設け、この伝導帯のエネルギーの高い領域の中に部分的にｎ型不純物をドーピングすることで、ｎ型不純物をドーピングされた部分が、伝導帯のエネルギーが高く、不純物がドーピングされていない部分で挟まれ、さらに、伝導帯のエネルギーが高く、不純物がドーピングされていない部分が、この部分よりも伝導帯のエネルギーが低く、不純物がドーピングされていない部分で挟まれるようにしている。
　なお、ここでは、電子供給層２３の各層を構成する半導体材料としてＩｎＡｌＡｓを用いているが、これに限られるものではなく、例えばＩｎＡｌＡｓＳｂを用いても良い。
　エッチング停止層１９は、ＩｎＰ層であり、キャップ層２０に対するエッチング停止層である。ここでは、アンドープのＩｎＰ層、即ち、ｉ－ＩｎＰ層であり、その厚さは、約３ｎｍである。なお、このエッチング停止層１９は、ＩｎＡｌＡｓ電子供給層の酸化を防ぐ保護層としての機能も有する。
　キャップ層２０は、ＩｎＧａＡｓ層である。ここでは、Ｓｉをドープしてｎ型導電性を付与したｎ－ＩｎＧａＡｓ層である。例えば、ｎ－Ｉｎ０．５３Ｇａ０．４７Ａｓ層であり、その厚さは約２０ｎｍであり、Ｓｉドーピング量は約２×１０１９ｃｍ－３程度である。なお、ｎ－Ｉｎ０．５３Ｇａ０．４７Ａｓ層に、ｎ－Ｉｎ０．７０Ｇａ０．３０Ａｓ層を積層して、２層構造のキャップ層にしても良い。また、ｎ型ＩｎＧａＡｓ層とｎ型ＩｎＡｌＡｓ層を積層して、２層構造のキャップ層にしても良い。
　このように構成された半導体積層構造２２の伝導帯バンド構造は、図２に示すようになる。なお、図２中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ－δドーピングが施されていることを示しており、ＩｎＧａＡｓチャネル層中の波形は電子分布を示している。
　なお、半導体積層構造２２は、基板１０の上方に少なくとも電子走行層１３及び電子供給層２３を含むものであれば良く、他の積層構造になっていても良い。また、半導体積層構造２２を、ヘテロ構造半導体層ともいう。
　そして、このように構成される半導体積層構造２２上に、ゲート電極３３、ソース電極３１及びドレイン電極３２が設けられており、半導体積層構造２２の表面はＳｉＯ２膜（絶縁膜）２１によって覆われている。
　ここでは、ｎ－ＩｎＧａＡｓキャップ層２０上に、例えばＴｉ／Ｐｔ／Ａｕからなるソース電極３１及びドレイン電極３２が設けられている。また、ｉ－ＩｎＰ層１９上に、例えばＴｉ／Ｐｔ／Ａｕからなるゲート電極３３が設けられている。
　ところで、本実施形態において、電子供給層２３を、上述のように構成しているのは、以下の理由による。
　例えば図３に示すように、電子供給層２３を、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４、Ｓｉ－δドーピング層１６、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８を順に積層させた構造を有するものとする。これを第１比較例という。なお、この場合、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４の厚さを約３ｎｍとし、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８の厚さを約６ｎｍとし、電子供給層全体の厚さを上述の実施形態のものと同じにしている。
　この場合、例えば図４の伝導帯バンド構造に示すように、電子供給層２３と電子走行層１３の間の伝導帯ＥＣにおけるバンド不連続量ΔＥＣがそれほど大きくならず、また、バリア層として機能する電子供給層２３にｎ型不純物をドーピングしたＳｉ－δドーピング層１６を設けるため、この部分の伝導帯のエネルギーが下がり、電子供給層２３内にも電子が伝導するチャネルが形成されてしまう場合がある。つまり、電子供給層２３の中のδドーピング部分、即ち、電子供給層２３を構成するｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４とｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８とに挟まれたＳｉ－δドーピング層１６の伝導帯ＥＣのエネルギーが鋭く下がり、δドーピング部分の伝導帯ＥＣのエネルギーがフェルミエネルギーＥｆ以下になり、この部分も電子が伝導するチャネルとなり、電子走行層１３以外の電子供給層２３内でも電子が伝導してしまう、いわゆるパラレルコンダクションが起こる場合がある。なお、図４中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ－δドーピングが施されていることを示しており、波形は電子分布を示している。
　この電子供給層２３内の電子が伝導するチャネル、即ち、δドーピング部分は、電子移動度や電子速度が電子走行層１３よりも低い。これは、δドーピング部分は、電子の有効質量が重いＩｎＡｌＡｓ層であること、イオン化不純物散乱が大きいことなどによる。このため、電子供給層２３内に電子が伝導するチャネルが形成されると、即ち、パラレルコンダクションが起こると、特性の劣化を引き起こすことになる。例えば、パラレルコンダクションが起こると、全遅延時間は、電子走行層１３だけでなくδドーピング部分の電子の影響も受けて、大きな値となり、遮断周波数等の特性の劣化を引き起こすことになる。したがって、バリア層として機能する電子供給層２３におけるパラレルコンダクションを、他の遅延時間等に対して影響を与えることなく、できるだけ抑制したい。
　このようなパラレルコンダクションを抑制するために、電子供給層２３を構成するＩｎＡｌＡｓのＡｌの組成を全体的に高くして、電子供給層全体の伝導帯ＥＣのエネルギーを上昇させること、即ち、電子供給層２３と電子走行層１３の伝導帯ＥＣのバンド不連続量を大きくすることが考えられる。例えば図５に示すように、電子供給層２３を、ｉ－ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）スペーサ層１４Ｘ（例えばｉ－Ｉｎ０．４Ａｌ０．６Ａｓスペーサ層）、Ｓｉ－δドーピング層１６、ｉ－ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）バリア層１８Ｘ（例えばｉ－Ｉｎ０．４Ａｌ０．６Ａｓバリア層）を順に積層させた構造を有するものとすることで、図６に示すような伝導帯バンド構造とすることで、パラレルコンダクションを抑制することが考えられる。これを第２比較例という。なお、ｉ－ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）スペーサ層１４Ｘ（例えばｉ－Ｉｎ０．４Ａｌ０．６Ａｓスペーサ層）、ｉ－ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）バリア層１８Ｘ（例えばｉ－Ｉｎ０．４Ａｌ０．６Ａｓバリア層）の厚さは、上述の第１比較例の場合と同じである。なお、図６中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ－δドーピングが施されていることを示しており、ＩｎＧａＡｓチャネル層中の波形は電子分布を示している。
　しかしながら、このように電子供給層２３の伝導帯ＥＣのエネルギーの全体を上昇させると、トンネル電流、熱電流が減少し、ソース電極３１及びドレイン電極３２の接触抵抗（オーミック接触抵抗；コンタクト抵抗）が増大し、寄生抵抗による遅延時間が大きくなってしまい、これにより、特性が劣化してしまうことになる。例えば、オーミック接触抵抗が増大し、寄生抵抗による遅延時間が大きくなると、高周波特性値（例えば遮断周波数ｆＴ、最大発振周波数ｆｍａｘなど）が低くなってしまうことになる。なお、トンネル電流は、電子供給層２３の中を量子力学的なトンネル効果によって電子が通過することによって生じる電流である。また、熱電流は、熱エネルギーによって電子が高いバリアを超えることによって生じる電流である。
　そこで、本実施形態では、上述のように、電子供給層２３を構成するＩｎＡｌＡｓのＡｌの組成をδドーピング部分の近傍のみ部分的に高くして、電子供給層２３の伝導帯ＥＣのエネルギーをδドーピング部分の近傍のみ部分的に上昇させるようにしている（図２参照）。ここでは、電子供給層２３を構成するＩｎ０．５２Ａｌ０．４８Ａｓ層中のδドーピング部分の上下にＩｎｘＡｌ１－ｘＡｓ層（ｘ＜０．５２；例えばｘ＝０．４程度）を設けて、電子供給層２３中のＡｌ組成（ＡｌＡｓ組成）をδドーピング部分近傍のみ階段状に高くするようにしている。この場合、電子供給層２３は、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４、ｉ－ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）層１５（例えばｉ－Ｉｎ０．４Ａｌ０．６Ａｓ層）、Ｓｉ－δドーピング層１６、ｉ－ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）層１７（例えばｉ－Ｉｎ０．４Ａｌ０．６Ａｓ層）、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８を順に積層させた構造を有するものとなる。
　これにより、図２の伝導帯バンド構造に示すように、δドーピング部分及びその近傍は、上述の第１比較例（図４参照）のものほど伝導帯ＥＣのエネルギーが下がらず、δドーピング部分が電子を伝導するチャネルとなるパラレルコンダクションを抑制することができる。つまり、δドーピング部分及びその近傍の伝導帯のエネルギーがフェルミエネルギーＥｆ以下に下がることがなく、δドーピング部分が電子が伝導するチャネルとなるパラレルコンダクションを抑制することができる。このため、パラレルコンダクションによる特性の劣化を抑制することができる。例えば、電子分布としては、上述の第１比較例のもの（図４参照）では電子供給層２３に約１０％程度の電子が存在しうるのに対し、本実施形態のものではほぼ０％にすることができる。また、電子供給層全体の伝導帯ＥＣのエネルギーも、上述の第２比較例（図６参照）のものほど高くならないため、ソース電極３１及びドレイン電極３２のオーミック接触抵抗が増大してしまうのを抑制することができる。これにより、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を抑制することができる。
　さらに、電子供給層２３の伝導帯ＥＣのエネルギーを部分的に高くするだけであるため、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を十分に抑制することができる。これに対し、従来の技術（上述の第１の技術）では、ｎ型不純物がドーピングされることによって生じる伝導帯ＥＣのエネルギーの低下を補償するために、ｎ型不純物をドーピングする領域の全体のＡｌの組成を高くして、その領域全体の伝導帯ＥＣのエネルギーを上昇させているため、上述のオーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を抑制するには十分でない。このように、従来の技術（上述の第１の技術）と比較して、本実施形態のように構成することで、ｎ型不純物がドーピングされた部分及びその近傍の伝導帯のエネルギーが下がるため、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を十分に抑制することができる。例えば、本実施形態のように構成することで、従来の技術（上述の第１の技術）と比較して、オーミック接触抵抗が下がり、寄生抵抗による遅延時間が減少し、高周波特性値（例えば遮断周波数ｆＴ、最大発振周波数ｆｍａｘなど）が高くなる。
　また、電子供給層２３の伝導帯ＥＣのエネルギーを高くした部分に部分的にｎ型不純物をドーピングするだけである。つまり、δドーピング部分を挟む上下の部分、即ち、伝導帯ＥＣのエネルギーを高くした部分のδドーピング部分以外の部分は、不純物がドーピングされていない。このため、この伝導帯ＥＣのエネルギーを高くした部分を挟む上下の部分（スペーサ層１４及びバリア層１８）にδドーピング部分からｎ型不純物が拡散してしまうのを抑制することができる。このため、伝導帯ＥＣのエネルギーを高くした部分を挟む上下の部分（スペーサ層１４及びバリア層１８）の伝導帯ＥＣのエネルギーが下がり、伝導帯ＥＣのエネルギーを高くした部分とこの部分を挟む上下の部分（スペーサ層１４及びバリア層１８）との境界部分の伝導帯ＥＣのエネルギーが下がって、この境界部分に電子が伝導するチャネルが形成されてしまい、パラレルコンダクションが起こって特性が劣化してしまうのを抑制することができる。これに対し、従来の技術（上述の第１の技術）では、ｎ型不純物がドーピングされた領域からノンドーピング領域にｎ型不純物が拡散してしまい、ノンドーピング領域の伝導帯ＥＣのエネルギーが下がり、ｎ型不純物ドーピング領域とノンドーピング領域との境界部分の伝導帯ＥＣのエネルギーが下がって、この境界部分に電子が伝導するチャネルが形成されてしまい、パラレルコンダクションが起こって特性が劣化してしまうおそれがある。なお、本実施形態の１原子層以下のδドーピング部分をアンドーピング部分で挟み込んだ構造と、従来の技術（上述の第１の技術のＡｌ組成の高い約１ｎｍの厚さの層全体にｎ型不純物を均一にドーピングした構造とは、例えば二次イオン質量分析（ＳＩＭＳ；Secondary Ion Mass Spectrometry）によって区別することが可能である。
　次に、本実施形態にかかる半導体装置（ＩｎＰ系ＨＥＭＴ；ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ）の製造方法について、図７～図９を参照しながら説明する。
　まず、図７（Ａ）に示すように、半絶縁性ＩｎＰ基板１０上に、例えば分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法によって、バッファ層１１、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓ層１２、ｉ－ＩｎＧａＡｓ電子走行層１３、電子供給層２３を構成するｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４、ｉ－Ｉｎ０．４Ａｌ０．６Ａｓ層１５、Ｓｉ－δドーピング層１６、ｉ－Ｉｎ０．４Ａｌ０．６Ａｓ層１７、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８、ｉ－ＩｎＰエッチング停止層１９、ｎ－Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０を順に積層させて、半導体積層構造２２を形成する。なお、結晶成長法は、ＭＢＥ法に限られるものではなく、例えば、有機金属化学堆積（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法を用いることも可能である。
　ここでは、バッファ層１１は、厚さを約１０００ｎｍとする。ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓ層１２は、厚さを約２００ｎｍとする。また、ｉ－ＩｎＧａＡｓ電子走行層１３は、厚さを約１０ｎｍとする。また、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４は、厚さを約２ｎｍとする。また、ｉ－Ｉｎ０．４Ａｌ０．６Ａｓ層１５は、厚さを約１ｎｍとする。また、Ｓｉ－δドーピング層１６は、Ｓｉのδドーピング量を約１×１０１３ｃｍ－２程度とする。また、ｉ－Ｉｎ０．４Ａｌ０．６Ａｓ層１７は、厚さを約１ｎｍとする。また、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８は、厚さを約５ｎｍとする。また、ｉ－ＩｎＰエッチング停止層１９は、厚さを約３ｎｍとする。また、ｎ－Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０は、厚さを約２０ｎｍとし、Ｓｉドーピング量を約２×１０１９ｃｍ－３程度とする。
　次に、素子分離後、図７（Ｂ）に示すように、例えばＴｉ／Ｐｔ／Ａｕの３層構造のソース電極３１、ドレイン電極３２を形成する。これにより、ｎ－Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０上にソース電極３１及びドレイン電極３２が形成される。
　次に、図７（Ｃ）に示すように、ソース電極３１とドレイン電極３２の間のｎ－Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によって、ＳｉＯ２膜２１を形成する。ここでは、ＳｉＯ２膜２１は、厚さを約２０ｎｍ程度とする。
　次に、図８（Ａ）～図９（Ｃ）に示すように、Ｔ型ゲート電極３３を形成する。
　つまり、まず、図８（Ａ）に示すように、３層構造のレジスト膜４１～４３を形成する。ここでは、ＺＥＰレジスト（日本ゼオン製）、ＰＭＧＩ（Poly-dimethylglutarimide）レジスト、ＺＥＰレジストを順に塗布して、ＺＥＰレジスト膜４１、ＰＭＧＩレジスト膜４２、ＺＥＰレジスト膜４３を順に積層させた３層構造のレジスト膜を形成する。
　次に、例えば電子ビーム露光法によって、図８（Ｂ）に示すように、Ｔ型ゲート電極３３のヘッド部分を形成する領域を露光し、ＺＥＰレジスト膜４３及びＰＭＧＩレジスト膜４２に開口部を形成する。また、例えば電子ビーム露光法によって、図８（Ｃ）に示すように、Ｔ型ゲート電極３３のフット部分を形成する領域を露光し、最下層のＺＥＰレジスト膜４１に所望のゲート長に合わせて開口部を形成する。
　次に、ゲート長に合わせて形成された開口部を有する最下層のＺＥＰレジスト膜４１をマスクとして、例えばエッチングガスとしてＣＦ４を用いた反応性イオンエッチングによって、図９（Ａ）に示すように、ＳｉＯ２膜２１に開口部を形成する。
　そして、ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０を電気的に分離するために、例えばエッチング液としてクエン酸（Ｃ６Ｈ８Ｏ７）と過酸化水素水（Ｈ２Ｏ２）の混合溶液を用いてウェットエッチングを行なって、図９（Ｂ）に示すように、リセスを形成する。
　最後に、図９（Ｃ）に示すように、例えばＴｉ、Ｐｔ、Ａｕを蒸着させた後、リフトオフを行なって、例えばＴｉ／Ｐｔ／Ａｕの３層構造のＴ型ゲート電極３３を形成する。これにより、ｉ－ＩｎＰエッチング停止層１９上にＴ型ゲート電極３３が形成される。
　したがって、本実施形態にかかる半導体装置によれば、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を十分に抑制しながら、パラレルコンダクションを抑制できるという利点がある。
　なお、上述の実施形態では、電子供給層２３中のＡｌ組成をδドーピング部分の近傍（周囲）のみ階段状に高くするようにしているが、これに限られるものではない。例えば、δドーピング部分の近傍のＡｌ組成を高くした部分の上下に、一定組成のＩｎＡｌＡｓ層（ここではＩｎ０．５２Ａｌ０．４８Ａｓ層）を設けるのに代えて、傾斜組成のＩｎＡｌＡｓ層を設けて、δドーピング部分の近傍のＡｌ組成を高くした部分へ向けてＡｌ組成が徐々に高くするようにしても良い。なお、その他の詳細は、上述の実施形態の場合と同じである。これを第１変形例という。このような傾斜組成ＩｎＡｌＡｓ層は、例えば、Ｉｎ０．５３Ａｌ０．４７Ａｓ電子走行層１３に格子整合するＩｎ０．５２Ａｌ０．４８Ａｓから、徐々にＡｌ組成を高くしてＩｎ０．４Ａｌ０．６Ａｓとし、この組成を維持し、δドーピングを施し、さらにこの組成を維持した後、徐々にＡｌ組成を低くしてＩｎ０．５２Ａｌ０．４８Ａｓとすることで形成することができる。この場合、図１０に示すように、電子供給層２３は、ｉ－ＩｎＺＡｌ１－ＺＡｓ（ｚ＝０．５２→０．４；下から上へ向けて小さくなる）スペーサ層１４Ｙ、ｉ－ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）層１５（例えばｉ－Ｉｎ０．４Ａｌ０．６Ａｓ層）、Ｓｉ－δドーピング層１６、ｉ－ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）層１７（例えばｉ－Ｉｎ０．４Ａｌ０．６Ａｓ層）、ｉ－ＩｎｙＡｌ１－ｙＡｓ（ｙ＝０．４→０．５２；下から上へ向けて大きくなる）バリア層１８Ｙを順に積層させた構造を有するものとなる。そして、伝導帯バンド構造は、図１１に示すようになる。なお、図１１中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ－δドーピングが施されていることを示しており、ＩｎＧａＡｓチャネル層中の波形は電子分布を示している。このような構造のものでは、上述の実施形態の場合（図２参照）と同様に、δドーピング部分及びその近傍は、上述の第１比較例（図４参照）のものほど伝導帯ＥＣのエネルギーが下がらず、δドーピング部分が電子を伝導するチャネルとなるパラレルコンダクションを抑制することができる。このため、パラレルコンダクションによる特性の劣化を抑制することができる。また、上述の実施形態のものよりもオーミック接触抵抗は高くなるが、上述の第２比較例（図６参照）のものほど高くなることはない。このため、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を抑制することができる。さらに、上述の実施形態の場合（図２参照）と同様に、電子供給層２３の伝導帯ＥＣのエネルギーを部分的に高くするだけであるため、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を十分に抑制することができ、また、δドーピング部分のｎ型不純物が拡散してしまうことによってパラレルコンダクションが起こって特性が劣化してしまうのを抑制することができる。
　また、上述の実施形態では、電子供給層２３を、ＩｎＡｌＡｓスペーサ層１４、ＩｎＡｌＡｓ層１５、Ｓｉ－δドーピング層１６、ＩｎＡｌＡｓ層１７、ＩｎＡｌＡｓバリア層１８を順に積層させた構造を有するものとしているが、これに限られるものではない。
　例えば、図１２に示すように、電子供給層２３を、ＩｎＰスペーサ層１４Ｚ（第２部分）、ＩｎＡｌＡｓ層１５（第１部分；アンドーピング部）、Ｓｉ－δドーピング層１６（第１部分；ドーピング部）、ＩｎＡｌＡｓ層１７（第１部分；アンドーピング部）、ＩｎＰバリア層１８Ｚ（第２部分）を順に積層させた構造を有するものとしても良い。なお、この場合、ＩｎＰバリア層１８Ｚがエッチング停止層も兼ねることになる。また、この場合、第１部分と第２部分とは異なる半導体材料を含むことになる。例えば、電子供給層２３を、ｉ－ＩｎＰスペーサ層１４Ｚ、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓ層１５、Ｓｉ－δドーピング層１６、ｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓ層１７、ｉ－ＩｎＰバリア層１８Ｚを順に積層させた構造を有するものとすれば良い。なお、ここでは、Ｓｉ－δドーピング層１６を挟むＩｎＡｌＡｓ層１５、１７（即ち、δドーピングを施すＩｎＡｌＡｓ層１５、１７）を、ＩｎＰに格子整合するｉ－Ｉｎ０．５２Ａｌ０．４８Ａｓ層としているが、これに限られるものではなく、Ａｌ組成を多くし（例えばｉ－Ｉｎ０．４Ａｌ０．６Ａｓ層とし）、さらにδドーピング部分及びその近傍の伝導帯のエネルギー（ポテンシャル）を高くしても良い。このため、Ｓｉ－δドーピング層１６を挟むＩｎＡｌＡｓ層１５、１７（即ち、δドーピングを施すＩｎＡｌＡｓ層１５、１７）は、ｉ－ＩｎｘＡｌ１－ｘＡｓ（ｘ≦０．５２）層であれば良い。このように構成する場合、伝導帯バンド構造は、図１３に示すようになる。なお、図１３中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ－δドーピングが施されていることを示しており、ＩｎＧａＡｓチャネル層中の波形は電子分布を示している。なお、その他の詳細は、上述の実施形態の場合と同じである。これを第２変形例という。このように構成される第２変形例のものでも、上述の実施形態のものと同様の効果が得られる。
　また、上述の実施形態では、ＩｎＰ系ＨＥＭＴ（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ）を例に挙げて説明しているが、材料系はこれに限られるものではない。
　例えば、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴに本発明を適用することもできる。例えば図１４に示すように、ＧａＡｓ基板１０Ａ上に、バッファ層１１Ａ、ＡｌＧａＡｓ下部バリア層１２Ａ、ＧａＡｓ電子走行層１３Ａ、ＡｌＧａＡｓ電子供給層２３Ａ、ＧａＡｓキャップ層２０Ａを順に積層した半導体積層構造２２Ａを備えるものとすれば良い。例えば、ＧａＡｓ基板１０Ａ上に、バッファ層１１Ａ、ｉ－ＡｌｘＧａ１－ｘＡｓ下部バリア層１２Ａ、ｉ－ＧａＡｓ電子走行層１３Ａ、ｉ－ＡｌＧａＡｓ電子供給層２３Ａ、ｎ－ＧａＡｓキャップ層２０Ａを順に積層した半導体積層構造２２Ａを備えるものとすれば良い。そして、ｉ－ＡｌＧａＡｓ電子供給層２３Ａを、ｉ－ＡｌｘＧａ１－ｘＡｓスペーサ層１４Ａ（第２部分）、ｉ－ＡｌｙＧａ１－ｙＡｓ（ｘ＜ｙ）層１５Ａ（第１部分；アンドーピング部）、Ｓｉ－δドーピング層１６Ａ（第１部分；ドーピング部）、ｉ－ＡｌｙＧａ１－ｙＡｓ（ｘ＜ｙ）層１７Ａ（第１部分；アンドーピング部）、ｉ－ＡｌｘＧａ１－ｘＡｓバリア層１８Ａ（第２部分）を順に積層させた構造を有するものとすれば良い。ここで、ｘとｙの差は約０．１程度必要であり、例えば、ｘ＝０．３、ｙ＝０．４などとすれば良い。このように、上述の実施形態の場合と同様に、電子供給層２３Ａを構成するＡｌＧａＡｓのＡｌの組成をδドーピング部分の近傍のみ部分的に高くして、電子供給層２３Ａの伝導帯ＥＣのエネルギーをδドーピング部分の近傍のみ部分的に上昇させるようにすれば良い。このように構成する場合、伝導帯バンド構造は、図１５に示すようになる。なお、図１５中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ－δドーピングが施されていることを示しており、ＧａＡｓチャネル層中の波形は電子分布を示している。なお、電子走行層１３は、多少のＩｎＡｓを添加して、例えばＩｎ０．１５Ｇａ０．８５ＡｓのようなＩｎＧａＡｓ層としても良い。この場合、キャップ層２０Ａは、ＧａＡｓ層（ｎ型ＧａＡｓ層）、ＩｎＧａＡｓ層（ｎ型ＩｎＧａＡｓ層）、又は、ＩｎＧａＡｓ層とＧａＡｓ層とを積層したもの（ｎ型ＩｎＧａＡｓ層とｎ型ＧａＡｓ層とを積層したもの）とすれば良い。これをＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴという。これを第３変形例という。このように構成される第３変形例のものでも、上述の実施形態のものと同様の効果が得られる。なお、この第３変形例の電子供給層２３Ａを構成するバリア層１８Ａやスペーサ層１４Ａに、上述の第１変形例のように、傾斜組成ＡｌＧａＡｓ層を用いても良い。また、このように構成する場合も、上述の実施形態の場合と同様に、第１部分及び第２部分は、Ａｌを含む。また、第１部分は、第２部分よりもＡｌの組成が高く、第２部分よりも伝導帯ＥＣのエネルギーが高い。つまり、第１部分と第２部分とは、同一の半導体材料を含み、組成が異なる。また、第１部分は、ｎ型不純物がドーピングされたドーピング部と、ドーピング部を挟み、不純物がドーピングされていないアンドーピング部とを有する。また、ドーピング部は、ｎ型不純物が面状にドーピングされた部分であり、ｎ型不純物は、Ｓｉである。また、第２部分は、不純物がドーピングされていない。なお、ＡｌＧａＡｓ／ＧａＡｓ系化合物半導体又はＡｌＧａＡｓ／ＩｎＧａＡｓ系化合物半導体をＩＩＩ－Ｖ族化合物半導体という。
　また、例えば、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴに本発明を適用することもできる。例えば図１６に示すように、ＳｉＣ基板１０Ｂ上に、バッファ層１１Ｂ、ＧａＮ電子走行層１３Ｂ、ＡｌＧａＮ電子供給層２３Ｂを順に積層した半導体積層構造２２Ｂを備えるものとすれば良い。例えば、ＳｉＣ基板１０Ｂ上に、バッファ層１１Ｂ、ｉ－ＧａＮ電子走行層１３Ｂ、ｉ－ＡｌＧａＮ電子供給層２３Ｂを順に積層した半導体積層構造２２Ｂを備えるものとすれば良い。そして、ｉ－ＡｌＧａＮ電子供給層２３Ｂを、ｉ－ＡｌｘＧａ１－ｘＮスペーサ層１４Ｂ（第２部分）、ｉ－ＡｌｙＧａ１－ｙＮ（ｘ＜ｙ）層１５Ｂ（第１部分；アンドーピング部）、Ｓｉ－δドーピング層１６Ｂ（第１部分；ドーピング部）、ｉ－ＡｌｙＧａ１－ｙＮ（ｘ＜ｙ）層１７Ｂ（第１部分；アンドーピング部）、ｉ－ＡｌｘＧａ１－ｘＮバリア層１８Ｂ（第２部分）を順に積層させた構造を有するものとすれば良い。ここで、ｘとｙの差は約０．０５程度であれば良く、例えば、ｘ＝０．２５、ｙ＝０．３０などとすれば良い。このように、上述の実施形態の場合と同様に、電子供給層２３Ｂを構成するＡｌＧａＮのＡｌの組成（ＡｌＮ組成）をδドーピング部分の近傍のみ部分的に高くして、電子供給層の伝導帯ＥＣのエネルギーをδドーピング部分の近傍のみ部分的に上昇させるようにすれば良い。このように構成する場合、伝導帯バンド構造は、図１７に示すようになる。なお、図１７中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ－δドーピングが施されていることを示しており、ＧａＮチャネル層中の波形は電子分布を示している。なお、電子供給層２３Ｂの各層を構成する半導体材料としてＡｌＧａＮを用いているが、これに限られるものではなく、例えばＩｎＡｌＮ層を用いても良い。これをＩｎＡｌＮ／ＧａＮ系ＨＥＭＴという。また、電子走行層１３Ｂの下側に例えばｉ－ＡｌｚＧａ１－ｚＮ下部バリア層を設けて、電子の閉じ込めを改善することも可能である。この場合、ｚは約０．０５～約０．１０程度とすれば良い。また、電子供給層２３Ｂ上にｎ型ＧａＮキャップ層を設けても良い。なお、このように、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ又はＩｎＡｌＮ／ＧａＮ系ＨＥＭＴにおいてＳｉ－δドーピング層１６Ｂを設けることで、オーミック抵抗を下げることが可能である。これを第４変形例という。このように構成される第４変形例のものでも、上述の実施形態のものと同様の効果が得られる。なお、この第４変形例の電子供給層２３Ｂを構成するバリア層１８Ｂやスペーサ層１４Ｂに、上述の第１変形例のように、傾斜組成ＡｌＧａＮ層を用いても良い。また、このように構成する場合も、上述の実施形態の場合と同様に、第１部分及び第２部分は、Ａｌを含む。また、第１部分は、第２部分よりもＡｌの組成が高く、第２部分よりも伝導帯のエネルギーが高い。つまり、第１部分と第２部分とは、同一の半導体材料を含み、組成が異なる。また、第１部分は、ｎ型不純物がドーピングされたドーピング部と、ドーピング部を挟み、不純物がドーピングされていないアンドーピング部とを有する。また、ドーピング部は、ｎ型不純物が面状にドーピングされた部分であり、ｎ型不純物は、Ｓｉである。また、第２部分は、不純物がドーピングされていない。なお、ＡｌＧａＮ／ＧａＮ系化合物半導体又はＩｎＡｌＮ／ＧａＮ系化合物半導体をＩＩＩ－Ｖ族化合物半導体という。なお、これらの窒化物半導体に用いる基板１０Ｂとしては、サファイア基板やＳｉ（１１１）基板を用いることもできる。
　１０　基板（ＩｎＰ基板）
　１０Ａ　基板（ＧａＡｓ基板）
　１０Ｂ　基板（ＳｉＣ基板）
　１１、１１Ａ、１１Ｂ　バッファ層
　１２　ＩｎＡｌＡｓ下部バリア層
　１２Ａ　ＡｌＧａＡｓ下部バリア層
　１３　ＩｎＧａＡｓ電子走行層
　１３Ａ　ＧａＡｓ電子走行層
　１３Ｂ　ＧａＮ電子走行層
　１４　Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層
　１４Ａ　ＡｌｘＧａ１－ｘＡｓスペーサ層
　１４Ｂ　ＡｌｘＧａ１－ｘＮスペーサ層
　１４Ｘ　ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）スペーサ層
　１４Ｙ　ＩｎｘＡｌ１－ｘＡｓ（ｘ＝０．５２→０．４）スペーサ層
　１４Ｚ　ＩｎＰスペーサ層
　１５　ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）層
　１５Ａ　ＡｌｙＧａ１－ｙＡｓ（ｘ＜ｙ）層
　１５Ｂ　ＡｌｙＧａ１－ｙＮ（ｘ＜ｙ）層
　１６、１６Ａ、１６Ｂ　Ｓｉ―δドーピング層
　１７　ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）層
　１７Ａ　ＡｌｙＧａ１－ｙＡｓ（ｘ＜ｙ）層
　１７Ｂ　ＡｌｙＧａ１－ｙＮ（ｘ＜ｙ）層
　１８　Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層
　１８Ａ　ＡｌｘＧａ１－ｘＡｓバリア層
　１８Ｂ　ＡｌｘＧａ１－ｘＮバリア層
　１８Ｘ　ＩｎｘＡｌ１－ｘＡｓ（ｘ＜０．５２）バリア層
　１８Ｙ　ＩｎｘＡｌ１－ｘＡｓ（ｘ＝０．４→０．５２）バリア層
　１８Ｚ　ＩｎＰバリア層
　１９　ＩｎＰエッチング停止層
　２０　ＩｎＧａＡｓキャップ層
　２０Ａ　ＧａＡｓキャップ層
　２１　ＳｉＯ２膜
　２２、２２Ａ、２２Ｂ　半導体積層構造
　２３、２３Ａ、２３Ｂ　電子供給層
　３１　ソース電極
　３２　ドレイン電極
　３３　ゲート電極
　４１　レジスト膜（ＺＥＰ）
　４２　レジスト膜（ＰＭＧＩ）
　４３　レジスト膜（ＺＥＰ）

Claims (11)

  1. 　基板の上方に少なくとも電子走行層及び電子供給層を含む半導体積層構造を備え、
    　前記電子供給層は、第１部分と、前記第１部分を挟む第２部分とを有し、
    　前記第１部分は、前記第２部分よりも伝導帯のエネルギーが高く、かつ、ｎ型不純物がドーピングされたドーピング部と、前記ドーピング部を挟み、不純物がドーピングされていないアンドーピング部とを有することを特徴とする半導体装置。
  2. 　前記第１部分と前記第２部分とは、同一の半導体材料を含み、組成が異なることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記第１部分及び前記第２部分は、Ａｌを含み、
    　前記第１部分は、前記第２部分よりもＡｌの組成が高いことを特徴とする、請求項２に記載の半導体装置。
  4. 　前記第１部分と前記第２部分とは、異なる半導体材料を含むことを特徴とする、請求項１に記載の半導体装置。
  5. 　前記第２部分は、不純物がドーピングされていないことを特徴とする、請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記ドーピング部は、ｎ型不純物が面状にドーピングされた部分であることを特徴とする、請求項１～５のいずれか１項に記載の半導体装置。
  7. 　前記ｎ型不純物は、Ｓｉであることを特徴とする、請求項１～６のいずれか１項に記載の半導体装置。
  8. 　前記電子走行層は、ＩｎＧａＡｓを含み、
    　前記第１部分及び前記第２部分は、ＩｎＡｌＡｓを含み、
    　前記第１部分は、前記第２部分よりもＡｌの組成が高いことを特徴とする、請求項１～３、５～７のいずれか１項に記載の半導体装置。
  9. 　前記電子走行層は、ＩｎＧａＡｓを含み、
    　前記第１部分は、ＩｎＡｌＡｓを含み、
    　前記第２部分は、ＩｎＰを含むことを特徴とする、請求項１、４、５～７のいずれか１項に記載の半導体装置。
  10. 　前記電子走行層は、ＧａＡｓ又はＩｎＧａＡｓを含み、
    　前記第１部分及び前記第２部分は、ＡｌＧａＡｓを含み、
    　前記第１部分は、前記第２部分よりもＡｌの組成が高いことを特徴とする、請求項１～３、５～７のいずれか１項に記載の半導体装置。
  11. 　前記電子走行層は、ＧａＮを含み、
    　前記第１部分及び前記第２部分は、ＡｌＧａＮ又はＩｎＡｌＮを含み、
    　前記第１部分は、前記第２部分よりもＡｌの組成が高いことを特徴とする、請求項１～３、５～７のいずれか１項に記載の半導体装置。
PCT/JP2013/057658 2013-03-18 2013-03-18 半導体装置 WO2014147706A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
PCT/JP2013/057658 WO2014147706A1 (ja) 2013-03-18 2013-03-18 半導体装置
JP2015506391A JP6222220B2 (ja) 2013-03-18 2013-03-18 半導体装置
EP13878857.5A EP2978013A4 (en) 2013-03-18 2013-03-18 SEMICONDUCTOR COMPONENT
US14/828,995 US9786743B2 (en) 2013-03-18 2015-08-18 Semiconductor device with electron supply layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/057658 WO2014147706A1 (ja) 2013-03-18 2013-03-18 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/828,995 Continuation US9786743B2 (en) 2013-03-18 2015-08-18 Semiconductor device with electron supply layer

Publications (1)

Publication Number Publication Date
WO2014147706A1 true WO2014147706A1 (ja) 2014-09-25

Family

ID=51579443

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/057658 WO2014147706A1 (ja) 2013-03-18 2013-03-18 半導体装置

Country Status (4)

Country Link
US (1) US9786743B2 (ja)
EP (1) EP2978013A4 (ja)
JP (1) JP6222220B2 (ja)
WO (1) WO2014147706A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016225578A (ja) * 2015-06-03 2016-12-28 富士通株式会社 化合物半導体装置及びその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941398B2 (en) * 2016-03-17 2018-04-10 Taiwan Semiconductor Manufacturing Company Ltd. High-electron-mobility transistor (HEMT) capable of protecting a III-V compound layer
JP6720775B2 (ja) * 2016-08-25 2020-07-08 富士通株式会社 化合物半導体装置、及び化合物半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001177089A (ja) 1999-12-20 2001-06-29 Nec Corp 電界効果トランジスタ
JP2003324110A (ja) * 2002-04-26 2003-11-14 Nippon Telegr & Teleph Corp <Ntt> デルタドープトランジスタ構造
JP2004221101A (ja) * 2003-01-09 2004-08-05 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造型電界効果トランジスタ
JP2005302861A (ja) 2004-04-08 2005-10-27 Matsushita Electric Ind Co Ltd Ｉｉｉ−ｖ族窒化物半導体を用いた半導体装置
JP2007048933A (ja) * 2005-08-10 2007-02-22 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造電界効果トランジスタ用エピタキシャルウェハ、ヘテロ構造電界効果トランジスタおよびヘテロ構造電界効果トランジスタ作製法
JP2011199051A (ja) * 2010-03-19 2011-10-06 Fujitsu Ltd 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0214047B1 (en) * 1985-08-20 1993-12-22 Fujitsu Limited Field effect transistor
US5061970A (en) * 1990-06-04 1991-10-29 Motorola, Inc. Energy band leveling modulation doped quantum well
JP2924239B2 (ja) * 1991-03-26 1999-07-26 三菱電機株式会社 電界効果トランジスタ
US5313093A (en) * 1991-10-29 1994-05-17 Rohm Co., Ltd. Compound semiconductor device
WO1997017731A1 (fr) * 1995-11-09 1997-05-15 Matsushita Electronics Corporation Transistor a effet de champ
JP3340308B2 (ja) * 1996-03-15 2002-11-05 株式会社東芝 半導体装置及び共鳴トンネルダイオード
US6160274A (en) * 1996-04-18 2000-12-12 The United States Of America As Represented By The Secretary Of The Army Reduced 1/f low frequency noise high electron mobility transistor
JP3058262B2 (ja) * 1996-11-28 2000-07-04 日本電気株式会社 ヘテロ接合型電界効果トランジスタ
JP4507285B2 (ja) * 1998-09-18 2010-07-21 ソニー株式会社 半導体装置及びその製造方法
JP3442668B2 (ja) * 1998-10-23 2003-09-02 カナレ電気株式会社 量子波干渉層を有した電界効果トランジスタ
TWI288435B (en) * 2000-11-21 2007-10-11 Matsushita Electric Ind Co Ltd Semiconductor device and equipment for communication system
JP4799966B2 (ja) * 2005-09-06 2011-10-26 日本電信電話株式会社 電界効果トランジスタ
EP1983563A4 (en) * 2006-02-10 2009-07-29 Nec Corp SEMICONDUCTOR COMPONENT
US20080023726A1 (en) * 2006-05-24 2008-01-31 Ilesanmi Adesida Schottky gate metallization for semiconductor devices
US20100270591A1 (en) * 2009-04-27 2010-10-28 University Of Seoul Industry Cooperation Foundation High-electron mobility transistor
JP5953706B2 (ja) * 2011-11-02 2016-07-20 富士通株式会社 化合物半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001177089A (ja) 1999-12-20 2001-06-29 Nec Corp 電界効果トランジスタ
JP2003324110A (ja) * 2002-04-26 2003-11-14 Nippon Telegr & Teleph Corp <Ntt> デルタドープトランジスタ構造
JP2004221101A (ja) * 2003-01-09 2004-08-05 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造型電界効果トランジスタ
JP2005302861A (ja) 2004-04-08 2005-10-27 Matsushita Electric Ind Co Ltd Ｉｉｉ−ｖ族窒化物半導体を用いた半導体装置
JP2007048933A (ja) * 2005-08-10 2007-02-22 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造電界効果トランジスタ用エピタキシャルウェハ、ヘテロ構造電界効果トランジスタおよびヘテロ構造電界効果トランジスタ作製法
JP2011199051A (ja) * 2010-03-19 2011-10-06 Fujitsu Ltd 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2978013A4

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016225578A (ja) * 2015-06-03 2016-12-28 富士通株式会社 化合物半導体装置及びその製造方法
US10600901B2 (en) 2015-06-03 2020-03-24 Fujitsu Limited Compound semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JPWO2014147706A1 (ja) 2017-02-16
US20150357420A1 (en) 2015-12-10
JP6222220B2 (ja) 2017-11-01
EP2978013A1 (en) 2016-01-27
US9786743B2 (en) 2017-10-10
EP2978013A4 (en) 2016-11-09

Similar Documents

Publication Publication Date Title
US7859020B2 (en) Nitride semiconductor device, Doherty amplifier and drain voltage controlled amplifier
US8164117B2 (en) Nitride semiconductor device
US8546848B2 (en) Nitride semiconductor device
WO2010064362A1 (ja) 電界効果トランジスタ
JP2011238805A (ja) 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置
CN111213244A (zh) 具有厚度沿晶体管宽度变化的半导体层的高电子迁移率晶体管
JP2009224605A (ja) 半導体装置およびその製造方法
US11929407B2 (en) Method of fabricating high electron mobility transistor
US9379205B2 (en) Semiconductor device
TW201926718A (zh) 半導體裝置
US9129891B2 (en) Semiconductor device
JP6222220B2 (ja) 半導体装置
US10622469B2 (en) Compound semiconductor device and method for manufacturing the same
JP5451750B2 (ja) 半導体デバイス
JP2011254058A (ja) 化合物半導体エピタキシャルウエハ及び高周波半導体装置
JP6269315B2 (ja) 半導体装置
JPWO2004040638A1 (ja) ヘテロ電界効果トランジスタ、およびその製造方法、ならびにそれを備えた送受信装置
US12034071B2 (en) High electron mobility transistor
JP2008218598A (ja) 化合物半導体装置
US20220293779A1 (en) High electron mobility transistor and fabrication method thereof
WO2023276972A1 (ja) 窒化物半導体装置
JP4243593B2 (ja) ヘテロ電界効果トランジスタ、およびその製造方法、ならびにそれを備えた送受信装置
JPH06120259A (ja) 電界効果トランジスタ
JP2006165182A (ja) 電界効果トランジスタ
JP2016225556A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13878857

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015506391

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2013878857

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE