JP2000082777A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 容量素子の容量密度が小さくなる。 【解決手段】 層間絶縁膜５に形成された開口６を通し
て、前記層間絶縁膜６下の下部電極３上に誘電体膜７、
上部電極９Ａの夫々が形成された容量素子Ｃを有する半
導体集積回路装置であって、前記開口６の底縁部分６Ａ
において、前記下部電極３と誘電体膜７との間に絶縁膜
４が形成されている。前記絶縁膜４は、前記開口６の底
縁部分６Ａに沿って形成されている。また、前記絶縁膜
４は、前記開口６の内外に亘って形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、容量素子を有する半導体集積回路装置
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置として、アナログＩ
Ｃ(Ｉntegrated Ｃircuit)がある。このアナログＩＣに
おいては、例えば発振止めを目的とする容量素子が塔載
されている。この種の容量素子は、例えば数百［ｐＦ］
の大容量で構成され、アナログＩＣにおいて占有する面
積がかなり大きい。

【０００３】前記容量素子は、層間絶縁膜に形成された
開口を通して、前記層間絶縁膜下の下部電極上に誘電体
膜、上部電極の夫々を順次積層した積層構造で構成さ
れ、半導体基体の主面(回路形成面)の非活性領域に形成
された素子分離用絶縁膜上に配置されている。上部電
極、下部電極の夫々は、例えば、抵抗値を低減する不純
物が導入された多結晶珪素膜で形成されている。誘電体
膜は、例えば、窒化珪素膜又は酸化珪素膜からなる単層
膜、若しくは窒化珪素膜及び酸化珪素膜からなる多層膜
で形成されている。

【０００４】なお、前記容量素子を有するアナログＩＣ
については、例えば特開平４−１２７１２０号公報に記
載されている。

【０００５】

【発明が解決しようとする課題】前記容量素子は、素子
間分離用絶縁膜上に下部電極を形成し、その後、前記下
部電極を覆うようにして層間絶縁膜を形成し、その後、
前記下部電極の活性領域(容量素子として動作する領域)
と対向する前記層間絶縁膜の領域を選択的に除去して開
口を形成し、その後、前記開口を通して前記下部電極の
活性領域上に誘電体膜(例えば窒化珪素膜)をＣＶＤ(Ｃh
emical Ｖapor Ｄeposition)で形成し、その後、前記層
間絶縁膜上において不要な誘電体膜を選択的に除去し、
その後、前記誘電体膜上に上部電極を形成することによ
って形成されるが、誘電体膜をＣＶＤ法で形成する際、
開口の底縁部分(下部電極の活性領域の周縁部分)におけ
る膜の被着性が開口の底中央部分(下部電極の活性領域
の中央部分)における膜の被着性よりも悪いので、開口
の底縁部分における誘電体膜の膜厚が開口の底中央部分
における誘電体膜の膜厚よりも薄くなる。このため、開
口の底縁部分における誘電体膜の絶縁破壊耐量で全体の
印加可能電圧が決まってしまい、膜の本来の物性で決ま
る限界よりも厚い膜厚で誘電体膜を成膜しないと絶縁破
壊に至るので、物性で決まる限界よりも厚い膜厚で誘電
体膜を成膜しなければならず、結果的に容量素子の容量
密度が低くなる。

【０００６】また、物性で決まる限界よりも厚い膜厚で
誘電体膜を成膜した場合、物性で決まる限界の膜厚で誘
電体膜を成膜した場合に比べて容量値が小さくなるの
で、これを補うためには容量素子の占有面積を増加しな
ければならず、アナログＩＣの平面サイズが大型化す
る。

【０００７】本発明の目的は、容量素子を有する半導体
集積回路装置において、前記容量素子の容量密度を高め
ることが可能な技術を提供することにある。また、本発
明の他の目的は、容量素子を有する半導体集積回路装置
の平面サイズの小型化を図ることが可能な技術を提供す
ることにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１０】層間絶縁膜に形成された開口を通して、前
記層間絶縁膜下の下部電極上に誘電体膜、上部電極の夫
々が形成された容量素子を有する半導体集積回路装置で
あって、前記開口の底縁部分において、前記下部電極と
誘電体膜との間に絶縁膜が形成されている。前記絶縁膜
は、前記開口の底縁部分に沿って形成されている。ま
た、前記絶縁膜は、前記開口の内外に亘って形成されて
いる。

【００１１】上述した手段によれば、開口の底縁部分に
おいて、下部電極と誘電体膜との間に絶縁膜が形成され
ていることから、開口の底縁部分（下部電極の活性領域
の周縁部分）における誘電体膜の膜厚が開口の底中央部
分（下部電極の活性領域の中央部分）における誘電体膜
の膜厚より薄くなっても、開口の底縁部分における絶縁
耐量が他の部分における絶縁耐量より低くならないよう
にすることができる。この結果、物性で決まる限界の膜
厚で誘電体膜を成膜することができるので、容量素子の
容量密度を高めることができる。

【００１２】また、物性で決まる限界の膜厚で誘電体膜
を成膜した場合、物性で決まる限界よりも厚い膜厚で誘
電体膜を形成した場合に比べて容量値が大きくなるの
で、容量素子の占有面積を縮小でき、半導体集積回路装
置の平面サイズの小型化を図ることができる。

【００１３】

【発明の実施の形態】以下、本発明の構成について、ア
ナログＩＣ（半導体集積回路装置）に本発明を適用した
実施の形態とともに説明する。なお、実施の形態を説明
するための図面において、同一機能を有するものは同一
符号を付け、その繰り返しの説明は省略する。

【００１４】（実施形態１）図１は、本発明の実施形態
１であるアナログＩＣに塔載されたボルテージフォロワ
回路の等価回路図であり、図２は、前記アナログＩＣの
要部平面図であり、図３は、図２に示すＡ−Ａ線の位置
で切った断面図である。なお、図２及び図３において、
図面を見易くするため、後述する上部電極９Ａの上層は
図示を省略している。

【００１５】図１に示すように、本実施形態のアナログ
ＩＣは、動作増幅回路１０とエミッタフォロワ回路１１
との二段構成からなるボルテージフォロワ回路を塔載し
ている。

【００１６】前記エミッタフォロワ回路１１は、ｎｐｎ
型のバイポーラトランジスタ素子Ｔｒ４及びｎｐｎ型の
バイポーラトランジスタ素子Ｔｒ５で構成されている。

【００１７】前記作動増幅回路１０は、抵抗素子Ｒ、ｐ
ｎｐ型のバイポーラトランジスタ素子Ｔｒ１、ｎｐｎ型
のバイポーラトランジスタ素子Ｔｒ２、ｎｐｎ型のバイ
ポーラトランジスタ素子Ｔｒ３、電流源１２及び容量素
子Ｃで構成されている。容量素子Ｃは、発振止めを目的
として、バイポーラトランジスタ素子Ｔｒ２のコレクタ
領域とバイポーラトランジスタ素子Ｔｒ３のコレクタ領
域との結線経路に挿入されている。本実施形態のアナロ
グＩＣは、これに限定されないが、例えば自動車用音響
機器に組み込まれるので、抵抗素子Ｒ、バイポーラトラ
ンジスタ素子Ｔｒ１のエミッタ領域及びバイポーラトラ
ンジスタ素子Ｔｒ５のコレクタ領域には例えば１２
［Ｖ］電位が供給される。なお、図示していないが、入
力端子１３には前段制御回路部が接続され、出力端子１
４には電力増幅回路部が接続される。

【００１８】前記アナログＩＣは、図３に示すように、
例えば単結晶珪素からなる半導体基体１を主体に構成さ
れている。この半導体基体１の主面(回路形成面)の非活
性領域には、例えば周知の選択酸化法で形成した素子間
分離用絶縁膜２が形成されている。

【００１９】前記素子間分離用絶縁膜２で周囲を規定さ
れた半導体基体１の主面の活性領域には、図示していな
いが、前述のバイポーラトランジスタ素子Ｔｒ１、Ｔｒ
２、Ｔｒ３、Ｔｒ４、Ｔｒ５の夫々が構成されている。

【００２０】前記素子分離用絶縁膜２上には前述の容量
素子Ｃが配置されている。容量素子Ｃは、層間絶縁膜５
に形成された開口６を通して、層間絶縁膜５下の下部電
極３上に誘電体膜７、上部電極９Ａの夫々を順次積層し
た積層構造で構成されている。この容量素子Ｃは数百
［ｐＦ］の大容量で構成されている。下部電極３、上部
電極９Ａの夫々は、例えば抵抗値を低減する不純物とし
て砒素（Ａｓ）が導入された多結晶珪素膜で形成されて
いる。誘電体膜７は、例えば窒化珪素膜からなる単層膜
で形成されている。層間絶縁膜５は、例えば酸化珪素膜
又はＰＳＧ（Ｐhospho Ｓilicate Ｇlass)膜等の絶縁膜
で形成されている。

【００２１】前記下部電極３の引き出し部分３Ａには、
層間絶縁膜５に形成された開口８を通して電極９Ｂが電
気的に接続されている。電極９Ｂは、上部電極９Ａと同
じ層に形成されている。上部電極９Ａには前述のバイポ
ーラトランジスタＴｒ２のコレクタ領域が電気的に接続
され、電極９Ｂには前述のバイポーラトランジスタＴｒ
３のコレクタ領域が電気的に接続されている。

【００２２】前記容量素子Ｃは、後で詳細に説明する
が、下部電極３の活性領域（容量素子として動作する領
域）と対向する層間絶縁膜５の領域を選択的に除去して
開口６を形成し、この開口６を通して下部電極３の活性
領域上に誘電体膜７を形成するので、開口６の開口寸法
で容量値が決定される。

【００２３】前記開口６の底縁部分(下部電極３の活性
領域の周縁部分)６Ａにおいて、下部電極３と誘電体膜
７との間に絶縁膜４が形成されている。絶縁膜４は、図
２及び図３に示すように、開口６の底縁部分６Ａに沿っ
て形成され、更に開口６の内外に亘って形成されてい
る。即ち、絶縁膜４は、一部分が下部電極３と誘電体膜
７との間に介在され、他部分が下部電極３と層間絶縁膜
５との間に介在されている。本実施形態において、絶縁
膜４は、これに限定されないが、誘電体膜７と同一の材
料及び同一の膜厚で形成され、リング状の平面形状で形
成されている。

【００２４】次に、前記容量素子Ｃの製造方法につい
て、図４乃至図６（製造方法を説明するための断面図）
を用いて説明する。なお、バイポーラトランジスタ素子
及び抵抗素子についての説明は省略する。

【００２５】まず、単結晶珪素からなる半導体基体１を
用意し、その後、半導体基体１の主面の非活性領域に周
知の選択酸化法で素子間分離用絶縁膜２を形成する。

【００２６】次に、半導体基体１の主面上の全面に多結
晶珪素膜をＣＶＤ法で形成し、その後、前記多結晶珪素
膜にパターンニングを施して、素子間分離用絶縁膜２上
に下部電極３を形成する。多結晶珪素膜には、その堆積
中又は堆積後に抵抗値を低減する不純物として例えば砒
素が導入される。この下部電極３の形成において、例え
ばバイポーラトランジスタ素子のエミッタ電極やＭＯＳ
(Ｍetal Ｏxide Ｓemiconductor)型トランジスタ素子の
ゲート電極等と共有することが従来から行なわれている
が、本実施形態においても、そのようにすることは何ら
問題は無い。

【００２７】次に、下部電極３上を含む半導体基体１上
の全面に、例えば１０〜１００［ｎｍ］程度の膜厚の窒
化珪素膜からなる絶縁膜４をＣＶＤ法で形成する。ここ
までの工程を図４(ａ)図に示す。

【００２８】次に、絶縁膜４にパターンニングを施し
て、下部電極４の活性領域の周縁部分を絶縁膜４で覆
い、下部電極の活性領域の周縁部分を除く他の部分を露
出する。本実施形態において、絶縁膜４のパターンニン
グは、残存する絶縁膜４の平面形場がリング形状となる
ように行う。また、絶縁膜４のパターンニングは、下部
電極３をほとんどエッチングしない条件で行う。例えば
ＣＨＦ₃ ガスを用いたＲＩＥ(Ｒeactive Ｉon Ｅtchin
g）法で行う。ここまでの工程を図４(ｂ)に示す。

【００２９】次に、下部電極３を覆うようにして半導体
基体１上の全面に、例えば１００〜１０００［ｎｍ］程
度の膜厚の酸化珪素膜又はＰＳＧ膜からなる層間絶縁膜
５を形成する。ここまでの工程を図４(ｃ)に示す。

【００３０】次に、下部電極３の活性領域と対向する層
間絶縁膜５の領域を選択的に除去して開口６を形成す
る。開口６の形成は、絶縁膜４をほとんどエッチングし
ない条件で行う。本実施形態の場合、絶縁膜４は窒化珪
素膜で形成されているので、例えば弗酸と弗化アンモニ
ウムとの混合液を用いたウエットエッチング法で行う。
この工程において、開口６の底縁部分６Ａであって、下
部電極３の活性領域の周縁部分は絶縁膜４によって覆わ
れる。ここまでの工程を図５(ｄ)に示す。

【００３１】次に、開口６内を含む半導体基体１上の全
面に例えば窒化珪素膜からなる誘電体膜７を低圧ＣＶＤ
法で形成する。誘電体膜７の膜厚は、印加電圧に応じて
決める必要があるが、例えば印加電圧が２〜２０［Ｖ］
であれば、１０〜１００［ｎｍ］程度とすることができ
る。この工程において、開口６の底縁部分６Ａ(下部電
極３の活性領域の周縁部分)における誘電体膜７の膜厚
は開口６の底中央部分（下部電極３の活性領域の中央部
分）における誘電体膜７の膜厚よりも薄くなるが、開口
６の底縁部分６Ａには予め絶縁膜４が形成されているの
で、開口６の底縁部分６Ａにおける誘電体膜７の膜厚が
開口６の底中央部分における誘電体膜６の膜厚より薄く
なっても、開口６の底縁部分における絶縁耐量が他の部
分における絶縁耐量より低くならないようにすることが
できる。従って、物性で決まる限界の膜厚で誘電体膜７
を成膜することができる。ここまでの工程を図５(ｅ)に
示す。

【００３２】次に、層間絶縁膜５上において不要な誘電
体膜７を選択的に除去する。誘電体膜７の不要部分の除
去は、層間絶縁膜５をほとんどエッチングしない条件で
行う。本実施形態の場合、例えばＣＦ₄ ガスを用いたプ
ラズマエッチング法で行う。ここまでの工程を図６(ｆ)
に示す。

【００３３】次に、下部電極３の引き出し部分３Ａと対
向する層間絶縁膜５の領域を選択的に除去して開口８を
形成する。ここまでの工程を図６(ｇ)に示す。

【００３４】次に、誘電体膜７上を含む半導体基体１上
の全面に多結晶珪素膜をＣＶＤ法で形成する。多結晶珪
素膜には、その堆積中又は堆積後に抵抗値を低減する不
純物として例えば砒素が導入される。

【００３５】次に、前記多結晶珪素膜にパターンニング
を施して、誘電体膜７上に上部電極９Ａを形成すると共
に、下部電極３の引き出部分３Ａに電気的に接続される
電極９Ｂを形成することにより、図２及び図３に示す容
量素子Ｃがほぼ完成する。

【００３６】このように、開口６の底縁部分(下部電極
３の活性領域の周縁部分)６Ａにおいて、下部電極３と
誘電体膜７との間に絶縁膜４が形成されていることか
ら、開口６の底縁部分６Ａにおける誘電体膜７の膜厚が
開口の底中央部分（下部電極３の活性領域の中央部分）
における誘電体膜７の膜厚より薄くなっても、開口６の
底縁部分６Ａにおける絶縁耐量が他の部分における絶縁
耐量より低くならないようにすることができる。この結
果、物性で決まる限界の膜厚で誘電体膜７を成膜するこ
とができるので、信頼性を確保しながら容量素子Ｃの容
量密度を高めることができる。

【００３７】また、物性で決まる限界の膜厚で誘電体膜
７を成膜した場合、物性で決まる限界よりも厚い膜厚で
誘電体膜７を形成した場合に比べて容量値が大きくなる
ので、容量素子Ｃの占有面積を縮小でき、アナログＩＣ
(半導体集積回路装置)の平面サイズの小型化を図ること
ができる。

【００３８】なお、絶縁膜４は、上下電極間に印加され
る電圧すベてを単独でささえる必要が無いので、層間絶
縁膜５より薄くすることができるため、絶縁膜４の端に
おける誘電体膜７はほとんど薄くならないようにするこ
とができる。

【００３９】また、本実施形態では、絶縁膜４の膜厚を
誘電体膜７の膜厚と同一にした例について説明したが、
絶縁膜４の端において誘電体膜７が薄くならないような
膜厚で絶縁膜４を形成すればよい。例えば平坦部分にお
ける誘電体膜７の膜厚より薄い膜膜で絶縁膜４を形成す
ることが有効である。

【００４０】また、本実施形態では、誘電体膜５を窒化
珪素膜からなる単層膜で形成した例について説明した
が、誘電体膜５は、酸化珪素膜からなる単層膜、若しく
は窒化珪素膜及び酸化珪素膜からなる多層膜で形成して
もよい。

【００４１】また、本実施形態では、絶縁膜４を窒化珪
素膜で形成した例について説明したが、絶縁膜４は酸化
珪素膜で形成してもよい。

【００４２】（実施形態２）図７は本発明の実施形態２
であるアナログＩＣに塔載された容量素子の概略構成を
示す断面図である。

【００４３】図７に示すように、本実施形態の容量素子
Ｃは、前述の実施形態１と基本的に同様の構成になって
おり、以下の構成が異なっている。

【００４４】即ち、下部電極３の活性領域の中央部分を
除いた他の部分を覆うようにして絶縁膜４が形成されて
いる。以下、本実施形態の容量素子Ｃの製造方法につい
て、図８及び図９（断面図）を用いて説明する。

【００４５】まず、単結晶珪素からなる半導体基体１を
用意し、その後、半導体基体１の主面の非活性領域に周
知の選択酸化法で素子間分離用絶縁膜２を形成する。

【００４６】次に、半導体基体１の主面上の全面に多結
晶珪素膜をＣＶＤ法で形成し、その後、前記多結晶珪素
膜にパターンニングを施して、素子間分離用絶縁膜２上
に下部電極３を形成する。多結晶珪素膜には、その堆積
中又は堆積後に抵抗値を低減する不純物として例えば砒
素が導入される。

【００４７】次に、下部電極３上を含む半導体基体１上
の全面に、例えば１０〜１００［ｎｍ］程度の膜厚の窒
化珪素膜からなる絶縁膜４をＣＶＤ法で形成する。

【００４８】次に、下部電極３を覆うようにして半導体
基体１上の全面に、例えば１００〜１０００［ｎｍ］程
度の膜厚の酸化珪素膜又はＰＳＧ膜からなる層間絶縁膜
５を形成する。

【００４９】次に、下部電極３の活性領域の中央部分と
対向する絶縁膜４の領域及び層間絶縁膜５の領域を選択
的に除去して開口６を形成すると共に、下部電極３の引
き出し部分３Ａと対向する絶縁膜４の領域及び層間絶縁
膜５の領域を選択的に除去して開口８を形成する。この
開口６及び開口８の形成は下部電極３をほとんどエッチ
ングしない条件で行う。例えばＣＨＦ₃ ガスを用いたＲ
ＩＥ法で行う。ここまでの工程を図８(ａ)に示す。

【００５０】次に、絶縁膜４をほとんどエッチングしな
い条件で層間絶縁膜５の端部を後退させて開口６の開口
幅を広げる。層間絶縁膜５の端部の後退は、例えば弗酸
と弗化アンモニウムとの混合液を用いた等方性エッチン
グ法で行う。この工程において、開口８の開口幅も広が
る。また、この工程において、開口６の底縁部に絶縁膜
４が露出される。ここまでの工程を図８(ｂ)に示す。

【００５１】次に、開口６内を含む半導体基体１上の全
面に例えば窒化珪素膜からなる誘電体膜７を低圧ＣＶＤ
法で形成する。誘電体膜７の膜厚は、印加電圧に応じて
決める必要があるが、例えば印加電圧が２〜２０［Ｖ］
であれば、１０〜１００［ｎｍ］程度とすることができ
る。この工程において、開口６の底縁部分６Ａ(下部電
極３の活性領域の周縁部分)における誘電体膜７の膜厚
は開口６の底中央部分（下部電極３の活性領域の中央部
分）における誘電体膜７の膜厚よりも薄くなるが、開口
６の底縁部分６Ａには予め絶縁膜４が形成されているの
で、開口６の底縁部分６Ａにおける誘電体膜７の膜厚が
開口６の底中央部分における誘電体膜６の膜厚より薄く
なっても、開口６の底縁部分における絶縁耐量が他の部
分における絶縁耐量より低くならないようにすることが
できる。従って、物性で決まる限界の膜厚で誘電体膜７
を成膜することができる。また、この工程において、開
口８内にも誘電体膜７が形成される。ここまでの工程を
図９(ｃ)に示す。

【００５２】次に、層間絶縁膜５上及び開口８内におい
て不要な誘電体膜７を選択的に除去すると共に、開口８
内における絶縁膜４を選択的に除去して下部電極３の引
き出し部分３Ａを露出する。誘電体膜７の不要部分の除
去及び開口８内における絶縁膜４の除去は、層間絶縁膜
５をほとんどエッチングしない条件で行う。本実施形態
の場合、例えばＣＦ₄ ガスを用いたプラズマエッチング
法で行う。なお、この工程において、開口８の壁面に若
干誘電体膜７が残存する。また、層間絶縁膜５の表面か
ら下部電極３の引き出し部分に到達する開口８Ａが形成
される。ここまでの工程を図９(ｄ)に示す。

【００５３】次に、誘電体膜７上を含む半導体基体１上
の全面に多結晶珪素膜をＣＶＤ法で形成する。多結晶珪
素膜には、その堆積中又は堆積後に抵抗値を低減する不
純物として例えば砒素が導入される。

【００５４】次に、前記多結晶珪素膜にパターンニング
を施して、誘電体膜７上に上部電極９Ａを形成すると共
に、下部電極３の引き出し部分３Ａに電気的に接続され
る電極９Ｂを形成することにより、図７に示す容量素子
Ｃがほぼ完成する。

【００５５】このように、本実施形態によれば、実施形
態１と同様の効果が得られる。また、本実施形態の製造
方法を用いれば、実施形態１に比べて少ない工程で容量
密度が高い容量素子Ｃを形成することができる。

【００５６】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００５７】例えば、本発明は、フィルタ回路又は他の
回路に容量素子を多用するアナログＩＣに適用できる。
特に、比較的高い電圧が印加され、低周波であるために
必要とされる容量素子が大きくなる傾向がある、音声処
理を含むアナログＩＣ。また、本発明は、容量素子を有
するデジタルＩＣに適用できる。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。容量素子を有する半導体集積回路装
置において、前記容量素子の容量密度を高めることがで
きる。また、容量素子を有する半導体集積回路装置の小
型化を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態１であるアナログＩＣ(半導
体集積回路装置)に塔載されたボルテージフォロワ回路
の等価回路図である。

【図２】前記アナログＩＣに塔載された容量素子の概略
構成を示す平面図である。

【図３】図２に示すＡ−Ａ線の位置で切った断面図であ
る。

【図４】前記容量素子の製造方法を説明するための断面
図である。

【図５】前記容量素子の製造方法を説明するための断面
図である。

【図６】前記容量素子の製造方法を説明するための断面
図である。

【図７】本発明の実施形態２であるアナログＩＣに塔載
された容量素子の概略構成を示す断面図である。

【図８】前記容量素子の製造方法を説明するための断面
図である。

【図９】前記容量素子の製造方法を説明するための断面
図である。

【符号の説明】

１…半導体基体、２…素子間分離用絶縁膜、３…下部電
極、４…絶縁膜、５…層間絶縁膜、６…開口、６Ａ…底
縁部分、７…誘電体膜、８，８Ａ…開口、９Ａ…上部電
極、９Ｂ…電極、１０…作動増幅回路、１１…エミッタ
フォロワ回路、Ｔｒ１…ｐｎｐ型バイポーラトランジス
タ素子、Ｔｒ２〜Ｔｒ５…ｎｐｎ型バイポーラトランジ
スタ素子、Ｒ…抵抗素子、Ｃ…容量素子。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 層間絶縁膜に形成された開口を通して、
   前記層間絶縁膜下の下部電極上に誘電体膜、上部電極の
   夫々が形成された容量素子を有する半導体集積回路装置
   であって、 前記開口の底縁部分において、前記下部電極と前記誘電
   体膜との間に絶縁膜が形成されていることを特徴とする
   半導体集積回路装置。
2. 【請求項２】 前記絶縁膜は、前記開口の底縁部分に沿
   って形成されていることを特徴とする請求項１に記載の
   半導体集積回路装置。
3. 【請求項３】 前記絶縁膜は、前記開口の内外に亘って
   形成されていることを特徴とする請求項１又は請求項２
   に記載の半導体集積回路装置。
4. 【請求項４】 前記絶縁膜は、前記誘電体膜と同じ材質
   の膜で形成されていることを特徴とする請求項１乃至請
   求項３のうち何れか一項に記載の半導体集積回路装置。
5. 【請求項５】 層間絶縁膜に形成された開口を通して、
   前記層間絶縁膜下の下部電極上に誘電体膜、上部電極の
   夫々が形成された容量素子を有する半導体集積回路装置
   の製造方法であって、 前記下部電極の活性領域の周縁部分を予め絶縁膜で覆っ
   た後、前記下部電極を覆うようにして層間絶縁膜を形成
   し、その後、前記下部電極の活性領域と対向する前記層
   間絶縁膜の領域を選択的に除去して開口を形成し、その
   後、前記開口を通して前記下部電極の活性領域上に誘電
   体膜をＣＶＤ法で形成することを特徴とする半導体集積
   回路装置の製造方法。