JP2000082777A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JP2000082777A JP2000082777A JP10250190A JP25019098A JP2000082777A JP 2000082777 A JP2000082777 A JP 2000082777A JP 10250190 A JP10250190 A JP 10250190A JP 25019098 A JP25019098 A JP 25019098A JP 2000082777 A JP2000082777 A JP 2000082777A
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Abstract
(57)【要約】
【課題】 容量素子の容量密度が小さくなる。
【解決手段】 層間絶縁膜5に形成された開口6を通し
て、前記層間絶縁膜6下の下部電極3上に誘電体膜7、
上部電極9Aの夫々が形成された容量素子Cを有する半
導体集積回路装置であって、前記開口6の底縁部分6A
において、前記下部電極3と誘電体膜7との間に絶縁膜
4が形成されている。前記絶縁膜4は、前記開口6の底
縁部分6Aに沿って形成されている。また、前記絶縁膜
4は、前記開口6の内外に亘って形成されている。
て、前記層間絶縁膜6下の下部電極3上に誘電体膜7、
上部電極9Aの夫々が形成された容量素子Cを有する半
導体集積回路装置であって、前記開口6の底縁部分6A
において、前記下部電極3と誘電体膜7との間に絶縁膜
4が形成されている。前記絶縁膜4は、前記開口6の底
縁部分6Aに沿って形成されている。また、前記絶縁膜
4は、前記開口6の内外に亘って形成されている。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、容量素子を有する半導体集積回路装置
に適用して有効な技術に関するものである。
置に関し、特に、容量素子を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【0002】
【従来の技術】半導体集積回路装置として、アナログI
C(Integrated Circuit)がある。このアナログICに
おいては、例えば発振止めを目的とする容量素子が塔載
されている。この種の容量素子は、例えば数百[pF]
の大容量で構成され、アナログICにおいて占有する面
積がかなり大きい。
C(Integrated Circuit)がある。このアナログICに
おいては、例えば発振止めを目的とする容量素子が塔載
されている。この種の容量素子は、例えば数百[pF]
の大容量で構成され、アナログICにおいて占有する面
積がかなり大きい。
【0003】前記容量素子は、層間絶縁膜に形成された
開口を通して、前記層間絶縁膜下の下部電極上に誘電体
膜、上部電極の夫々を順次積層した積層構造で構成さ
れ、半導体基体の主面(回路形成面)の非活性領域に形成
された素子分離用絶縁膜上に配置されている。上部電
極、下部電極の夫々は、例えば、抵抗値を低減する不純
物が導入された多結晶珪素膜で形成されている。誘電体
膜は、例えば、窒化珪素膜又は酸化珪素膜からなる単層
膜、若しくは窒化珪素膜及び酸化珪素膜からなる多層膜
で形成されている。
開口を通して、前記層間絶縁膜下の下部電極上に誘電体
膜、上部電極の夫々を順次積層した積層構造で構成さ
れ、半導体基体の主面(回路形成面)の非活性領域に形成
された素子分離用絶縁膜上に配置されている。上部電
極、下部電極の夫々は、例えば、抵抗値を低減する不純
物が導入された多結晶珪素膜で形成されている。誘電体
膜は、例えば、窒化珪素膜又は酸化珪素膜からなる単層
膜、若しくは窒化珪素膜及び酸化珪素膜からなる多層膜
で形成されている。
【0004】なお、前記容量素子を有するアナログIC
については、例えば特開平4−127120号公報に記
載されている。
については、例えば特開平4−127120号公報に記
載されている。
【0005】
【発明が解決しようとする課題】前記容量素子は、素子
間分離用絶縁膜上に下部電極を形成し、その後、前記下
部電極を覆うようにして層間絶縁膜を形成し、その後、
前記下部電極の活性領域(容量素子として動作する領域)
と対向する前記層間絶縁膜の領域を選択的に除去して開
口を形成し、その後、前記開口を通して前記下部電極の
活性領域上に誘電体膜(例えば窒化珪素膜)をCVD(Ch
emical Vapor Deposition)で形成し、その後、前記層
間絶縁膜上において不要な誘電体膜を選択的に除去し、
その後、前記誘電体膜上に上部電極を形成することによ
って形成されるが、誘電体膜をCVD法で形成する際、
開口の底縁部分(下部電極の活性領域の周縁部分)におけ
る膜の被着性が開口の底中央部分(下部電極の活性領域
の中央部分)における膜の被着性よりも悪いので、開口
の底縁部分における誘電体膜の膜厚が開口の底中央部分
における誘電体膜の膜厚よりも薄くなる。このため、開
口の底縁部分における誘電体膜の絶縁破壊耐量で全体の
印加可能電圧が決まってしまい、膜の本来の物性で決ま
る限界よりも厚い膜厚で誘電体膜を成膜しないと絶縁破
壊に至るので、物性で決まる限界よりも厚い膜厚で誘電
体膜を成膜しなければならず、結果的に容量素子の容量
密度が低くなる。
間分離用絶縁膜上に下部電極を形成し、その後、前記下
部電極を覆うようにして層間絶縁膜を形成し、その後、
前記下部電極の活性領域(容量素子として動作する領域)
と対向する前記層間絶縁膜の領域を選択的に除去して開
口を形成し、その後、前記開口を通して前記下部電極の
活性領域上に誘電体膜(例えば窒化珪素膜)をCVD(Ch
emical Vapor Deposition)で形成し、その後、前記層
間絶縁膜上において不要な誘電体膜を選択的に除去し、
その後、前記誘電体膜上に上部電極を形成することによ
って形成されるが、誘電体膜をCVD法で形成する際、
開口の底縁部分(下部電極の活性領域の周縁部分)におけ
る膜の被着性が開口の底中央部分(下部電極の活性領域
の中央部分)における膜の被着性よりも悪いので、開口
の底縁部分における誘電体膜の膜厚が開口の底中央部分
における誘電体膜の膜厚よりも薄くなる。このため、開
口の底縁部分における誘電体膜の絶縁破壊耐量で全体の
印加可能電圧が決まってしまい、膜の本来の物性で決ま
る限界よりも厚い膜厚で誘電体膜を成膜しないと絶縁破
壊に至るので、物性で決まる限界よりも厚い膜厚で誘電
体膜を成膜しなければならず、結果的に容量素子の容量
密度が低くなる。
【0006】また、物性で決まる限界よりも厚い膜厚で
誘電体膜を成膜した場合、物性で決まる限界の膜厚で誘
電体膜を成膜した場合に比べて容量値が小さくなるの
で、これを補うためには容量素子の占有面積を増加しな
ければならず、アナログICの平面サイズが大型化す
る。
誘電体膜を成膜した場合、物性で決まる限界の膜厚で誘
電体膜を成膜した場合に比べて容量値が小さくなるの
で、これを補うためには容量素子の占有面積を増加しな
ければならず、アナログICの平面サイズが大型化す
る。
【0007】本発明の目的は、容量素子を有する半導体
集積回路装置において、前記容量素子の容量密度を高め
ることが可能な技術を提供することにある。また、本発
明の他の目的は、容量素子を有する半導体集積回路装置
の平面サイズの小型化を図ることが可能な技術を提供す
ることにある。
集積回路装置において、前記容量素子の容量密度を高め
ることが可能な技術を提供することにある。また、本発
明の他の目的は、容量素子を有する半導体集積回路装置
の平面サイズの小型化を図ることが可能な技術を提供す
ることにある。
【0008】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0010】層間絶縁膜に形成された開口を通して、前
記層間絶縁膜下の下部電極上に誘電体膜、上部電極の夫
々が形成された容量素子を有する半導体集積回路装置で
あって、前記開口の底縁部分において、前記下部電極と
誘電体膜との間に絶縁膜が形成されている。前記絶縁膜
は、前記開口の底縁部分に沿って形成されている。ま
た、前記絶縁膜は、前記開口の内外に亘って形成されて
いる。
記層間絶縁膜下の下部電極上に誘電体膜、上部電極の夫
々が形成された容量素子を有する半導体集積回路装置で
あって、前記開口の底縁部分において、前記下部電極と
誘電体膜との間に絶縁膜が形成されている。前記絶縁膜
は、前記開口の底縁部分に沿って形成されている。ま
た、前記絶縁膜は、前記開口の内外に亘って形成されて
いる。
【0011】上述した手段によれば、開口の底縁部分に
おいて、下部電極と誘電体膜との間に絶縁膜が形成され
ていることから、開口の底縁部分(下部電極の活性領域
の周縁部分)における誘電体膜の膜厚が開口の底中央部
分(下部電極の活性領域の中央部分)における誘電体膜
の膜厚より薄くなっても、開口の底縁部分における絶縁
耐量が他の部分における絶縁耐量より低くならないよう
にすることができる。この結果、物性で決まる限界の膜
厚で誘電体膜を成膜することができるので、容量素子の
容量密度を高めることができる。
おいて、下部電極と誘電体膜との間に絶縁膜が形成され
ていることから、開口の底縁部分(下部電極の活性領域
の周縁部分)における誘電体膜の膜厚が開口の底中央部
分(下部電極の活性領域の中央部分)における誘電体膜
の膜厚より薄くなっても、開口の底縁部分における絶縁
耐量が他の部分における絶縁耐量より低くならないよう
にすることができる。この結果、物性で決まる限界の膜
厚で誘電体膜を成膜することができるので、容量素子の
容量密度を高めることができる。
【0012】また、物性で決まる限界の膜厚で誘電体膜
を成膜した場合、物性で決まる限界よりも厚い膜厚で誘
電体膜を形成した場合に比べて容量値が大きくなるの
で、容量素子の占有面積を縮小でき、半導体集積回路装
置の平面サイズの小型化を図ることができる。
を成膜した場合、物性で決まる限界よりも厚い膜厚で誘
電体膜を形成した場合に比べて容量値が大きくなるの
で、容量素子の占有面積を縮小でき、半導体集積回路装
置の平面サイズの小型化を図ることができる。
【0013】
【発明の実施の形態】以下、本発明の構成について、ア
ナログIC(半導体集積回路装置)に本発明を適用した
実施の形態とともに説明する。なお、実施の形態を説明
するための図面において、同一機能を有するものは同一
符号を付け、その繰り返しの説明は省略する。
ナログIC(半導体集積回路装置)に本発明を適用した
実施の形態とともに説明する。なお、実施の形態を説明
するための図面において、同一機能を有するものは同一
符号を付け、その繰り返しの説明は省略する。
【0014】(実施形態1)図1は、本発明の実施形態
1であるアナログICに塔載されたボルテージフォロワ
回路の等価回路図であり、図2は、前記アナログICの
要部平面図であり、図3は、図2に示すA−A線の位置
で切った断面図である。なお、図2及び図3において、
図面を見易くするため、後述する上部電極9Aの上層は
図示を省略している。
1であるアナログICに塔載されたボルテージフォロワ
回路の等価回路図であり、図2は、前記アナログICの
要部平面図であり、図3は、図2に示すA−A線の位置
で切った断面図である。なお、図2及び図3において、
図面を見易くするため、後述する上部電極9Aの上層は
図示を省略している。
【0015】図1に示すように、本実施形態のアナログ
ICは、動作増幅回路10とエミッタフォロワ回路11
との二段構成からなるボルテージフォロワ回路を塔載し
ている。
ICは、動作増幅回路10とエミッタフォロワ回路11
との二段構成からなるボルテージフォロワ回路を塔載し
ている。
【0016】前記エミッタフォロワ回路11は、npn
型のバイポーラトランジスタ素子Tr4及びnpn型の
バイポーラトランジスタ素子Tr5で構成されている。
型のバイポーラトランジスタ素子Tr4及びnpn型の
バイポーラトランジスタ素子Tr5で構成されている。
【0017】前記作動増幅回路10は、抵抗素子R、p
np型のバイポーラトランジスタ素子Tr1、npn型
のバイポーラトランジスタ素子Tr2、npn型のバイ
ポーラトランジスタ素子Tr3、電流源12及び容量素
子Cで構成されている。容量素子Cは、発振止めを目的
として、バイポーラトランジスタ素子Tr2のコレクタ
領域とバイポーラトランジスタ素子Tr3のコレクタ領
域との結線経路に挿入されている。本実施形態のアナロ
グICは、これに限定されないが、例えば自動車用音響
機器に組み込まれるので、抵抗素子R、バイポーラトラ
ンジスタ素子Tr1のエミッタ領域及びバイポーラトラ
ンジスタ素子Tr5のコレクタ領域には例えば12
[V]電位が供給される。なお、図示していないが、入
力端子13には前段制御回路部が接続され、出力端子1
4には電力増幅回路部が接続される。
np型のバイポーラトランジスタ素子Tr1、npn型
のバイポーラトランジスタ素子Tr2、npn型のバイ
ポーラトランジスタ素子Tr3、電流源12及び容量素
子Cで構成されている。容量素子Cは、発振止めを目的
として、バイポーラトランジスタ素子Tr2のコレクタ
領域とバイポーラトランジスタ素子Tr3のコレクタ領
域との結線経路に挿入されている。本実施形態のアナロ
グICは、これに限定されないが、例えば自動車用音響
機器に組み込まれるので、抵抗素子R、バイポーラトラ
ンジスタ素子Tr1のエミッタ領域及びバイポーラトラ
ンジスタ素子Tr5のコレクタ領域には例えば12
[V]電位が供給される。なお、図示していないが、入
力端子13には前段制御回路部が接続され、出力端子1
4には電力増幅回路部が接続される。
【0018】前記アナログICは、図3に示すように、
例えば単結晶珪素からなる半導体基体1を主体に構成さ
れている。この半導体基体1の主面(回路形成面)の非活
性領域には、例えば周知の選択酸化法で形成した素子間
分離用絶縁膜2が形成されている。
例えば単結晶珪素からなる半導体基体1を主体に構成さ
れている。この半導体基体1の主面(回路形成面)の非活
性領域には、例えば周知の選択酸化法で形成した素子間
分離用絶縁膜2が形成されている。
【0019】前記素子間分離用絶縁膜2で周囲を規定さ
れた半導体基体1の主面の活性領域には、図示していな
いが、前述のバイポーラトランジスタ素子Tr1、Tr
2、Tr3、Tr4、Tr5の夫々が構成されている。
れた半導体基体1の主面の活性領域には、図示していな
いが、前述のバイポーラトランジスタ素子Tr1、Tr
2、Tr3、Tr4、Tr5の夫々が構成されている。
【0020】前記素子分離用絶縁膜2上には前述の容量
素子Cが配置されている。容量素子Cは、層間絶縁膜5
に形成された開口6を通して、層間絶縁膜5下の下部電
極3上に誘電体膜7、上部電極9Aの夫々を順次積層し
た積層構造で構成されている。この容量素子Cは数百
[pF]の大容量で構成されている。下部電極3、上部
電極9Aの夫々は、例えば抵抗値を低減する不純物とし
て砒素(As)が導入された多結晶珪素膜で形成されて
いる。誘電体膜7は、例えば窒化珪素膜からなる単層膜
で形成されている。層間絶縁膜5は、例えば酸化珪素膜
又はPSG(Phospho Silicate Glass)膜等の絶縁膜
で形成されている。
素子Cが配置されている。容量素子Cは、層間絶縁膜5
に形成された開口6を通して、層間絶縁膜5下の下部電
極3上に誘電体膜7、上部電極9Aの夫々を順次積層し
た積層構造で構成されている。この容量素子Cは数百
[pF]の大容量で構成されている。下部電極3、上部
電極9Aの夫々は、例えば抵抗値を低減する不純物とし
て砒素(As)が導入された多結晶珪素膜で形成されて
いる。誘電体膜7は、例えば窒化珪素膜からなる単層膜
で形成されている。層間絶縁膜5は、例えば酸化珪素膜
又はPSG(Phospho Silicate Glass)膜等の絶縁膜
で形成されている。
【0021】前記下部電極3の引き出し部分3Aには、
層間絶縁膜5に形成された開口8を通して電極9Bが電
気的に接続されている。電極9Bは、上部電極9Aと同
じ層に形成されている。上部電極9Aには前述のバイポ
ーラトランジスタTr2のコレクタ領域が電気的に接続
され、電極9Bには前述のバイポーラトランジスタTr
3のコレクタ領域が電気的に接続されている。
層間絶縁膜5に形成された開口8を通して電極9Bが電
気的に接続されている。電極9Bは、上部電極9Aと同
じ層に形成されている。上部電極9Aには前述のバイポ
ーラトランジスタTr2のコレクタ領域が電気的に接続
され、電極9Bには前述のバイポーラトランジスタTr
3のコレクタ領域が電気的に接続されている。
【0022】前記容量素子Cは、後で詳細に説明する
が、下部電極3の活性領域(容量素子として動作する領
域)と対向する層間絶縁膜5の領域を選択的に除去して
開口6を形成し、この開口6を通して下部電極3の活性
領域上に誘電体膜7を形成するので、開口6の開口寸法
で容量値が決定される。
が、下部電極3の活性領域(容量素子として動作する領
域)と対向する層間絶縁膜5の領域を選択的に除去して
開口6を形成し、この開口6を通して下部電極3の活性
領域上に誘電体膜7を形成するので、開口6の開口寸法
で容量値が決定される。
【0023】前記開口6の底縁部分(下部電極3の活性
領域の周縁部分)6Aにおいて、下部電極3と誘電体膜
7との間に絶縁膜4が形成されている。絶縁膜4は、図
2及び図3に示すように、開口6の底縁部分6Aに沿っ
て形成され、更に開口6の内外に亘って形成されてい
る。即ち、絶縁膜4は、一部分が下部電極3と誘電体膜
7との間に介在され、他部分が下部電極3と層間絶縁膜
5との間に介在されている。本実施形態において、絶縁
膜4は、これに限定されないが、誘電体膜7と同一の材
料及び同一の膜厚で形成され、リング状の平面形状で形
成されている。
領域の周縁部分)6Aにおいて、下部電極3と誘電体膜
7との間に絶縁膜4が形成されている。絶縁膜4は、図
2及び図3に示すように、開口6の底縁部分6Aに沿っ
て形成され、更に開口6の内外に亘って形成されてい
る。即ち、絶縁膜4は、一部分が下部電極3と誘電体膜
7との間に介在され、他部分が下部電極3と層間絶縁膜
5との間に介在されている。本実施形態において、絶縁
膜4は、これに限定されないが、誘電体膜7と同一の材
料及び同一の膜厚で形成され、リング状の平面形状で形
成されている。
【0024】次に、前記容量素子Cの製造方法につい
て、図4乃至図6(製造方法を説明するための断面図)
を用いて説明する。なお、バイポーラトランジスタ素子
及び抵抗素子についての説明は省略する。
て、図4乃至図6(製造方法を説明するための断面図)
を用いて説明する。なお、バイポーラトランジスタ素子
及び抵抗素子についての説明は省略する。
【0025】まず、単結晶珪素からなる半導体基体1を
用意し、その後、半導体基体1の主面の非活性領域に周
知の選択酸化法で素子間分離用絶縁膜2を形成する。
用意し、その後、半導体基体1の主面の非活性領域に周
知の選択酸化法で素子間分離用絶縁膜2を形成する。
【0026】次に、半導体基体1の主面上の全面に多結
晶珪素膜をCVD法で形成し、その後、前記多結晶珪素
膜にパターンニングを施して、素子間分離用絶縁膜2上
に下部電極3を形成する。多結晶珪素膜には、その堆積
中又は堆積後に抵抗値を低減する不純物として例えば砒
素が導入される。この下部電極3の形成において、例え
ばバイポーラトランジスタ素子のエミッタ電極やMOS
(Metal Oxide Semiconductor)型トランジスタ素子の
ゲート電極等と共有することが従来から行なわれている
が、本実施形態においても、そのようにすることは何ら
問題は無い。
晶珪素膜をCVD法で形成し、その後、前記多結晶珪素
膜にパターンニングを施して、素子間分離用絶縁膜2上
に下部電極3を形成する。多結晶珪素膜には、その堆積
中又は堆積後に抵抗値を低減する不純物として例えば砒
素が導入される。この下部電極3の形成において、例え
ばバイポーラトランジスタ素子のエミッタ電極やMOS
(Metal Oxide Semiconductor)型トランジスタ素子の
ゲート電極等と共有することが従来から行なわれている
が、本実施形態においても、そのようにすることは何ら
問題は無い。
【0027】次に、下部電極3上を含む半導体基体1上
の全面に、例えば10〜100[nm]程度の膜厚の窒
化珪素膜からなる絶縁膜4をCVD法で形成する。ここ
までの工程を図4(a)図に示す。
の全面に、例えば10〜100[nm]程度の膜厚の窒
化珪素膜からなる絶縁膜4をCVD法で形成する。ここ
までの工程を図4(a)図に示す。
【0028】次に、絶縁膜4にパターンニングを施し
て、下部電極4の活性領域の周縁部分を絶縁膜4で覆
い、下部電極の活性領域の周縁部分を除く他の部分を露
出する。本実施形態において、絶縁膜4のパターンニン
グは、残存する絶縁膜4の平面形場がリング形状となる
ように行う。また、絶縁膜4のパターンニングは、下部
電極3をほとんどエッチングしない条件で行う。例えば
CHF3 ガスを用いたRIE(Reactive Ion Etchin
g)法で行う。ここまでの工程を図4(b)に示す。
て、下部電極4の活性領域の周縁部分を絶縁膜4で覆
い、下部電極の活性領域の周縁部分を除く他の部分を露
出する。本実施形態において、絶縁膜4のパターンニン
グは、残存する絶縁膜4の平面形場がリング形状となる
ように行う。また、絶縁膜4のパターンニングは、下部
電極3をほとんどエッチングしない条件で行う。例えば
CHF3 ガスを用いたRIE(Reactive Ion Etchin
g)法で行う。ここまでの工程を図4(b)に示す。
【0029】次に、下部電極3を覆うようにして半導体
基体1上の全面に、例えば100〜1000[nm]程
度の膜厚の酸化珪素膜又はPSG膜からなる層間絶縁膜
5を形成する。ここまでの工程を図4(c)に示す。
基体1上の全面に、例えば100〜1000[nm]程
度の膜厚の酸化珪素膜又はPSG膜からなる層間絶縁膜
5を形成する。ここまでの工程を図4(c)に示す。
【0030】次に、下部電極3の活性領域と対向する層
間絶縁膜5の領域を選択的に除去して開口6を形成す
る。開口6の形成は、絶縁膜4をほとんどエッチングし
ない条件で行う。本実施形態の場合、絶縁膜4は窒化珪
素膜で形成されているので、例えば弗酸と弗化アンモニ
ウムとの混合液を用いたウエットエッチング法で行う。
この工程において、開口6の底縁部分6Aであって、下
部電極3の活性領域の周縁部分は絶縁膜4によって覆わ
れる。ここまでの工程を図5(d)に示す。
間絶縁膜5の領域を選択的に除去して開口6を形成す
る。開口6の形成は、絶縁膜4をほとんどエッチングし
ない条件で行う。本実施形態の場合、絶縁膜4は窒化珪
素膜で形成されているので、例えば弗酸と弗化アンモニ
ウムとの混合液を用いたウエットエッチング法で行う。
この工程において、開口6の底縁部分6Aであって、下
部電極3の活性領域の周縁部分は絶縁膜4によって覆わ
れる。ここまでの工程を図5(d)に示す。
【0031】次に、開口6内を含む半導体基体1上の全
面に例えば窒化珪素膜からなる誘電体膜7を低圧CVD
法で形成する。誘電体膜7の膜厚は、印加電圧に応じて
決める必要があるが、例えば印加電圧が2〜20[V]
であれば、10〜100[nm]程度とすることができ
る。この工程において、開口6の底縁部分6A(下部電
極3の活性領域の周縁部分)における誘電体膜7の膜厚
は開口6の底中央部分(下部電極3の活性領域の中央部
分)における誘電体膜7の膜厚よりも薄くなるが、開口
6の底縁部分6Aには予め絶縁膜4が形成されているの
で、開口6の底縁部分6Aにおける誘電体膜7の膜厚が
開口6の底中央部分における誘電体膜6の膜厚より薄く
なっても、開口6の底縁部分における絶縁耐量が他の部
分における絶縁耐量より低くならないようにすることが
できる。従って、物性で決まる限界の膜厚で誘電体膜7
を成膜することができる。ここまでの工程を図5(e)に
示す。
面に例えば窒化珪素膜からなる誘電体膜7を低圧CVD
法で形成する。誘電体膜7の膜厚は、印加電圧に応じて
決める必要があるが、例えば印加電圧が2〜20[V]
であれば、10〜100[nm]程度とすることができ
る。この工程において、開口6の底縁部分6A(下部電
極3の活性領域の周縁部分)における誘電体膜7の膜厚
は開口6の底中央部分(下部電極3の活性領域の中央部
分)における誘電体膜7の膜厚よりも薄くなるが、開口
6の底縁部分6Aには予め絶縁膜4が形成されているの
で、開口6の底縁部分6Aにおける誘電体膜7の膜厚が
開口6の底中央部分における誘電体膜6の膜厚より薄く
なっても、開口6の底縁部分における絶縁耐量が他の部
分における絶縁耐量より低くならないようにすることが
できる。従って、物性で決まる限界の膜厚で誘電体膜7
を成膜することができる。ここまでの工程を図5(e)に
示す。
【0032】次に、層間絶縁膜5上において不要な誘電
体膜7を選択的に除去する。誘電体膜7の不要部分の除
去は、層間絶縁膜5をほとんどエッチングしない条件で
行う。本実施形態の場合、例えばCF4 ガスを用いたプ
ラズマエッチング法で行う。ここまでの工程を図6(f)
に示す。
体膜7を選択的に除去する。誘電体膜7の不要部分の除
去は、層間絶縁膜5をほとんどエッチングしない条件で
行う。本実施形態の場合、例えばCF4 ガスを用いたプ
ラズマエッチング法で行う。ここまでの工程を図6(f)
に示す。
【0033】次に、下部電極3の引き出し部分3Aと対
向する層間絶縁膜5の領域を選択的に除去して開口8を
形成する。ここまでの工程を図6(g)に示す。
向する層間絶縁膜5の領域を選択的に除去して開口8を
形成する。ここまでの工程を図6(g)に示す。
【0034】次に、誘電体膜7上を含む半導体基体1上
の全面に多結晶珪素膜をCVD法で形成する。多結晶珪
素膜には、その堆積中又は堆積後に抵抗値を低減する不
純物として例えば砒素が導入される。
の全面に多結晶珪素膜をCVD法で形成する。多結晶珪
素膜には、その堆積中又は堆積後に抵抗値を低減する不
純物として例えば砒素が導入される。
【0035】次に、前記多結晶珪素膜にパターンニング
を施して、誘電体膜7上に上部電極9Aを形成すると共
に、下部電極3の引き出部分3Aに電気的に接続される
電極9Bを形成することにより、図2及び図3に示す容
量素子Cがほぼ完成する。
を施して、誘電体膜7上に上部電極9Aを形成すると共
に、下部電極3の引き出部分3Aに電気的に接続される
電極9Bを形成することにより、図2及び図3に示す容
量素子Cがほぼ完成する。
【0036】このように、開口6の底縁部分(下部電極
3の活性領域の周縁部分)6Aにおいて、下部電極3と
誘電体膜7との間に絶縁膜4が形成されていることか
ら、開口6の底縁部分6Aにおける誘電体膜7の膜厚が
開口の底中央部分(下部電極3の活性領域の中央部分)
における誘電体膜7の膜厚より薄くなっても、開口6の
底縁部分6Aにおける絶縁耐量が他の部分における絶縁
耐量より低くならないようにすることができる。この結
果、物性で決まる限界の膜厚で誘電体膜7を成膜するこ
とができるので、信頼性を確保しながら容量素子Cの容
量密度を高めることができる。
3の活性領域の周縁部分)6Aにおいて、下部電極3と
誘電体膜7との間に絶縁膜4が形成されていることか
ら、開口6の底縁部分6Aにおける誘電体膜7の膜厚が
開口の底中央部分(下部電極3の活性領域の中央部分)
における誘電体膜7の膜厚より薄くなっても、開口6の
底縁部分6Aにおける絶縁耐量が他の部分における絶縁
耐量より低くならないようにすることができる。この結
果、物性で決まる限界の膜厚で誘電体膜7を成膜するこ
とができるので、信頼性を確保しながら容量素子Cの容
量密度を高めることができる。
【0037】また、物性で決まる限界の膜厚で誘電体膜
7を成膜した場合、物性で決まる限界よりも厚い膜厚で
誘電体膜7を形成した場合に比べて容量値が大きくなる
ので、容量素子Cの占有面積を縮小でき、アナログIC
(半導体集積回路装置)の平面サイズの小型化を図ること
ができる。
7を成膜した場合、物性で決まる限界よりも厚い膜厚で
誘電体膜7を形成した場合に比べて容量値が大きくなる
ので、容量素子Cの占有面積を縮小でき、アナログIC
(半導体集積回路装置)の平面サイズの小型化を図ること
ができる。
【0038】なお、絶縁膜4は、上下電極間に印加され
る電圧すベてを単独でささえる必要が無いので、層間絶
縁膜5より薄くすることができるため、絶縁膜4の端に
おける誘電体膜7はほとんど薄くならないようにするこ
とができる。
る電圧すベてを単独でささえる必要が無いので、層間絶
縁膜5より薄くすることができるため、絶縁膜4の端に
おける誘電体膜7はほとんど薄くならないようにするこ
とができる。
【0039】また、本実施形態では、絶縁膜4の膜厚を
誘電体膜7の膜厚と同一にした例について説明したが、
絶縁膜4の端において誘電体膜7が薄くならないような
膜厚で絶縁膜4を形成すればよい。例えば平坦部分にお
ける誘電体膜7の膜厚より薄い膜膜で絶縁膜4を形成す
ることが有効である。
誘電体膜7の膜厚と同一にした例について説明したが、
絶縁膜4の端において誘電体膜7が薄くならないような
膜厚で絶縁膜4を形成すればよい。例えば平坦部分にお
ける誘電体膜7の膜厚より薄い膜膜で絶縁膜4を形成す
ることが有効である。
【0040】また、本実施形態では、誘電体膜5を窒化
珪素膜からなる単層膜で形成した例について説明した
が、誘電体膜5は、酸化珪素膜からなる単層膜、若しく
は窒化珪素膜及び酸化珪素膜からなる多層膜で形成して
もよい。
珪素膜からなる単層膜で形成した例について説明した
が、誘電体膜5は、酸化珪素膜からなる単層膜、若しく
は窒化珪素膜及び酸化珪素膜からなる多層膜で形成して
もよい。
【0041】また、本実施形態では、絶縁膜4を窒化珪
素膜で形成した例について説明したが、絶縁膜4は酸化
珪素膜で形成してもよい。
素膜で形成した例について説明したが、絶縁膜4は酸化
珪素膜で形成してもよい。
【0042】(実施形態2)図7は本発明の実施形態2
であるアナログICに塔載された容量素子の概略構成を
示す断面図である。
であるアナログICに塔載された容量素子の概略構成を
示す断面図である。
【0043】図7に示すように、本実施形態の容量素子
Cは、前述の実施形態1と基本的に同様の構成になって
おり、以下の構成が異なっている。
Cは、前述の実施形態1と基本的に同様の構成になって
おり、以下の構成が異なっている。
【0044】即ち、下部電極3の活性領域の中央部分を
除いた他の部分を覆うようにして絶縁膜4が形成されて
いる。以下、本実施形態の容量素子Cの製造方法につい
て、図8及び図9(断面図)を用いて説明する。
除いた他の部分を覆うようにして絶縁膜4が形成されて
いる。以下、本実施形態の容量素子Cの製造方法につい
て、図8及び図9(断面図)を用いて説明する。
【0045】まず、単結晶珪素からなる半導体基体1を
用意し、その後、半導体基体1の主面の非活性領域に周
知の選択酸化法で素子間分離用絶縁膜2を形成する。
用意し、その後、半導体基体1の主面の非活性領域に周
知の選択酸化法で素子間分離用絶縁膜2を形成する。
【0046】次に、半導体基体1の主面上の全面に多結
晶珪素膜をCVD法で形成し、その後、前記多結晶珪素
膜にパターンニングを施して、素子間分離用絶縁膜2上
に下部電極3を形成する。多結晶珪素膜には、その堆積
中又は堆積後に抵抗値を低減する不純物として例えば砒
素が導入される。
晶珪素膜をCVD法で形成し、その後、前記多結晶珪素
膜にパターンニングを施して、素子間分離用絶縁膜2上
に下部電極3を形成する。多結晶珪素膜には、その堆積
中又は堆積後に抵抗値を低減する不純物として例えば砒
素が導入される。
【0047】次に、下部電極3上を含む半導体基体1上
の全面に、例えば10〜100[nm]程度の膜厚の窒
化珪素膜からなる絶縁膜4をCVD法で形成する。
の全面に、例えば10〜100[nm]程度の膜厚の窒
化珪素膜からなる絶縁膜4をCVD法で形成する。
【0048】次に、下部電極3を覆うようにして半導体
基体1上の全面に、例えば100〜1000[nm]程
度の膜厚の酸化珪素膜又はPSG膜からなる層間絶縁膜
5を形成する。
基体1上の全面に、例えば100〜1000[nm]程
度の膜厚の酸化珪素膜又はPSG膜からなる層間絶縁膜
5を形成する。
【0049】次に、下部電極3の活性領域の中央部分と
対向する絶縁膜4の領域及び層間絶縁膜5の領域を選択
的に除去して開口6を形成すると共に、下部電極3の引
き出し部分3Aと対向する絶縁膜4の領域及び層間絶縁
膜5の領域を選択的に除去して開口8を形成する。この
開口6及び開口8の形成は下部電極3をほとんどエッチ
ングしない条件で行う。例えばCHF3 ガスを用いたR
IE法で行う。ここまでの工程を図8(a)に示す。
対向する絶縁膜4の領域及び層間絶縁膜5の領域を選択
的に除去して開口6を形成すると共に、下部電極3の引
き出し部分3Aと対向する絶縁膜4の領域及び層間絶縁
膜5の領域を選択的に除去して開口8を形成する。この
開口6及び開口8の形成は下部電極3をほとんどエッチ
ングしない条件で行う。例えばCHF3 ガスを用いたR
IE法で行う。ここまでの工程を図8(a)に示す。
【0050】次に、絶縁膜4をほとんどエッチングしな
い条件で層間絶縁膜5の端部を後退させて開口6の開口
幅を広げる。層間絶縁膜5の端部の後退は、例えば弗酸
と弗化アンモニウムとの混合液を用いた等方性エッチン
グ法で行う。この工程において、開口8の開口幅も広が
る。また、この工程において、開口6の底縁部に絶縁膜
4が露出される。ここまでの工程を図8(b)に示す。
い条件で層間絶縁膜5の端部を後退させて開口6の開口
幅を広げる。層間絶縁膜5の端部の後退は、例えば弗酸
と弗化アンモニウムとの混合液を用いた等方性エッチン
グ法で行う。この工程において、開口8の開口幅も広が
る。また、この工程において、開口6の底縁部に絶縁膜
4が露出される。ここまでの工程を図8(b)に示す。
【0051】次に、開口6内を含む半導体基体1上の全
面に例えば窒化珪素膜からなる誘電体膜7を低圧CVD
法で形成する。誘電体膜7の膜厚は、印加電圧に応じて
決める必要があるが、例えば印加電圧が2〜20[V]
であれば、10〜100[nm]程度とすることができ
る。この工程において、開口6の底縁部分6A(下部電
極3の活性領域の周縁部分)における誘電体膜7の膜厚
は開口6の底中央部分(下部電極3の活性領域の中央部
分)における誘電体膜7の膜厚よりも薄くなるが、開口
6の底縁部分6Aには予め絶縁膜4が形成されているの
で、開口6の底縁部分6Aにおける誘電体膜7の膜厚が
開口6の底中央部分における誘電体膜6の膜厚より薄く
なっても、開口6の底縁部分における絶縁耐量が他の部
分における絶縁耐量より低くならないようにすることが
できる。従って、物性で決まる限界の膜厚で誘電体膜7
を成膜することができる。また、この工程において、開
口8内にも誘電体膜7が形成される。ここまでの工程を
図9(c)に示す。
面に例えば窒化珪素膜からなる誘電体膜7を低圧CVD
法で形成する。誘電体膜7の膜厚は、印加電圧に応じて
決める必要があるが、例えば印加電圧が2〜20[V]
であれば、10〜100[nm]程度とすることができ
る。この工程において、開口6の底縁部分6A(下部電
極3の活性領域の周縁部分)における誘電体膜7の膜厚
は開口6の底中央部分(下部電極3の活性領域の中央部
分)における誘電体膜7の膜厚よりも薄くなるが、開口
6の底縁部分6Aには予め絶縁膜4が形成されているの
で、開口6の底縁部分6Aにおける誘電体膜7の膜厚が
開口6の底中央部分における誘電体膜6の膜厚より薄く
なっても、開口6の底縁部分における絶縁耐量が他の部
分における絶縁耐量より低くならないようにすることが
できる。従って、物性で決まる限界の膜厚で誘電体膜7
を成膜することができる。また、この工程において、開
口8内にも誘電体膜7が形成される。ここまでの工程を
図9(c)に示す。
【0052】次に、層間絶縁膜5上及び開口8内におい
て不要な誘電体膜7を選択的に除去すると共に、開口8
内における絶縁膜4を選択的に除去して下部電極3の引
き出し部分3Aを露出する。誘電体膜7の不要部分の除
去及び開口8内における絶縁膜4の除去は、層間絶縁膜
5をほとんどエッチングしない条件で行う。本実施形態
の場合、例えばCF4 ガスを用いたプラズマエッチング
法で行う。なお、この工程において、開口8の壁面に若
干誘電体膜7が残存する。また、層間絶縁膜5の表面か
ら下部電極3の引き出し部分に到達する開口8Aが形成
される。ここまでの工程を図9(d)に示す。
て不要な誘電体膜7を選択的に除去すると共に、開口8
内における絶縁膜4を選択的に除去して下部電極3の引
き出し部分3Aを露出する。誘電体膜7の不要部分の除
去及び開口8内における絶縁膜4の除去は、層間絶縁膜
5をほとんどエッチングしない条件で行う。本実施形態
の場合、例えばCF4 ガスを用いたプラズマエッチング
法で行う。なお、この工程において、開口8の壁面に若
干誘電体膜7が残存する。また、層間絶縁膜5の表面か
ら下部電極3の引き出し部分に到達する開口8Aが形成
される。ここまでの工程を図9(d)に示す。
【0053】次に、誘電体膜7上を含む半導体基体1上
の全面に多結晶珪素膜をCVD法で形成する。多結晶珪
素膜には、その堆積中又は堆積後に抵抗値を低減する不
純物として例えば砒素が導入される。
の全面に多結晶珪素膜をCVD法で形成する。多結晶珪
素膜には、その堆積中又は堆積後に抵抗値を低減する不
純物として例えば砒素が導入される。
【0054】次に、前記多結晶珪素膜にパターンニング
を施して、誘電体膜7上に上部電極9Aを形成すると共
に、下部電極3の引き出し部分3Aに電気的に接続され
る電極9Bを形成することにより、図7に示す容量素子
Cがほぼ完成する。
を施して、誘電体膜7上に上部電極9Aを形成すると共
に、下部電極3の引き出し部分3Aに電気的に接続され
る電極9Bを形成することにより、図7に示す容量素子
Cがほぼ完成する。
【0055】このように、本実施形態によれば、実施形
態1と同様の効果が得られる。また、本実施形態の製造
方法を用いれば、実施形態1に比べて少ない工程で容量
密度が高い容量素子Cを形成することができる。
態1と同様の効果が得られる。また、本実施形態の製造
方法を用いれば、実施形態1に比べて少ない工程で容量
密度が高い容量素子Cを形成することができる。
【0056】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【0057】例えば、本発明は、フィルタ回路又は他の
回路に容量素子を多用するアナログICに適用できる。
特に、比較的高い電圧が印加され、低周波であるために
必要とされる容量素子が大きくなる傾向がある、音声処
理を含むアナログIC。また、本発明は、容量素子を有
するデジタルICに適用できる。
回路に容量素子を多用するアナログICに適用できる。
特に、比較的高い電圧が印加され、低周波であるために
必要とされる容量素子が大きくなる傾向がある、音声処
理を含むアナログIC。また、本発明は、容量素子を有
するデジタルICに適用できる。
【0058】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。容量素子を有する半導体集積回路装
置において、前記容量素子の容量密度を高めることがで
きる。また、容量素子を有する半導体集積回路装置の小
型化を図ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。容量素子を有する半導体集積回路装
置において、前記容量素子の容量密度を高めることがで
きる。また、容量素子を有する半導体集積回路装置の小
型化を図ることができる。
【図1】本発明の実施形態1であるアナログIC(半導
体集積回路装置)に塔載されたボルテージフォロワ回路
の等価回路図である。
体集積回路装置)に塔載されたボルテージフォロワ回路
の等価回路図である。
【図2】前記アナログICに塔載された容量素子の概略
構成を示す平面図である。
構成を示す平面図である。
【図3】図2に示すA−A線の位置で切った断面図であ
る。
る。
【図4】前記容量素子の製造方法を説明するための断面
図である。
図である。
【図5】前記容量素子の製造方法を説明するための断面
図である。
図である。
【図6】前記容量素子の製造方法を説明するための断面
図である。
図である。
【図7】本発明の実施形態2であるアナログICに塔載
された容量素子の概略構成を示す断面図である。
された容量素子の概略構成を示す断面図である。
【図8】前記容量素子の製造方法を説明するための断面
図である。
図である。
【図9】前記容量素子の製造方法を説明するための断面
図である。
図である。
1…半導体基体、2…素子間分離用絶縁膜、3…下部電
極、4…絶縁膜、5…層間絶縁膜、6…開口、6A…底
縁部分、7…誘電体膜、8,8A…開口、9A…上部電
極、9B…電極、10…作動増幅回路、11…エミッタ
フォロワ回路、Tr1…pnp型バイポーラトランジス
タ素子、Tr2〜Tr5…npn型バイポーラトランジ
スタ素子、R…抵抗素子、C…容量素子。
極、4…絶縁膜、5…層間絶縁膜、6…開口、6A…底
縁部分、7…誘電体膜、8,8A…開口、9A…上部電
極、9B…電極、10…作動増幅回路、11…エミッタ
フォロワ回路、Tr1…pnp型バイポーラトランジス
タ素子、Tr2〜Tr5…npn型バイポーラトランジ
スタ素子、R…抵抗素子、C…容量素子。
Claims (5)
- 【請求項1】 層間絶縁膜に形成された開口を通して、
前記層間絶縁膜下の下部電極上に誘電体膜、上部電極の
夫々が形成された容量素子を有する半導体集積回路装置
であって、 前記開口の底縁部分において、前記下部電極と前記誘電
体膜との間に絶縁膜が形成されていることを特徴とする
半導体集積回路装置。 - 【請求項2】 前記絶縁膜は、前記開口の底縁部分に沿
って形成されていることを特徴とする請求項1に記載の
半導体集積回路装置。 - 【請求項3】 前記絶縁膜は、前記開口の内外に亘って
形成されていることを特徴とする請求項1又は請求項2
に記載の半導体集積回路装置。 - 【請求項4】 前記絶縁膜は、前記誘電体膜と同じ材質
の膜で形成されていることを特徴とする請求項1乃至請
求項3のうち何れか一項に記載の半導体集積回路装置。 - 【請求項5】 層間絶縁膜に形成された開口を通して、
前記層間絶縁膜下の下部電極上に誘電体膜、上部電極の
夫々が形成された容量素子を有する半導体集積回路装置
の製造方法であって、 前記下部電極の活性領域の周縁部分を予め絶縁膜で覆っ
た後、前記下部電極を覆うようにして層間絶縁膜を形成
し、その後、前記下部電極の活性領域と対向する前記層
間絶縁膜の領域を選択的に除去して開口を形成し、その
後、前記開口を通して前記下部電極の活性領域上に誘電
体膜をCVD法で形成することを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10250190A JP2000082777A (ja) | 1998-09-04 | 1998-09-04 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10250190A JP2000082777A (ja) | 1998-09-04 | 1998-09-04 | 半導体集積回路装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000082777A true JP2000082777A (ja) | 2000-03-21 |
Family
ID=17204161
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10250190A Pending JP2000082777A (ja) | 1998-09-04 | 1998-09-04 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000082777A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008010609A (ja) * | 2006-06-29 | 2008-01-17 | Hitachi Ltd | 半導体装置の製造方法 |
-
1998
- 1998-09-04 JP JP10250190A patent/JP2000082777A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008010609A (ja) * | 2006-06-29 | 2008-01-17 | Hitachi Ltd | 半導体装置の製造方法 |
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