JP3871376B2

JP3871376B2 - Ｍｉｓ半導体装置の製造方法

Info

Publication number: JP3871376B2
Application number: JP17809996A
Authority: JP
Inventors: 弘明中岡; 敦堀; 博之海本
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1996-07-08
Filing date: 1996-07-08
Publication date: 2007-01-24
Anticipated expiration: 2016-07-08
Also published as: JPH1022503A

Description

【０００１】
【発明の属する技術分野】
本発明は、ゲート電極とソース・ドレイン領域とに同時に不純物を導入して構成されるＭＩＳ型トランジスタを搭載したＭＩＳ半導体装置に関するものである。
【０００２】
【従来の技術】
近年、コンピュータを始めとする電子機器の高性能化により、半導体集積回路の高集積化、高速化、低消費電力化が要望されている。これらの半導体集積回路の大部分は、ＭＯＳ型トランジスタと呼ばれる半導体素子で構成されているので、上記の要望を実現するためには、ＭＯＳ型トランジスタの微細化が最も重要であり、ＭＯＳ型トランジスタの微細化を進めながらその動作の高速化や動作電圧の低下を実現していく必要がある。
【０００３】
以下、図面を参照しながら、従来のＭＯＳ型半導体装置の一例について説明する。
【０００４】
図７（ａ）〜（ｃ）は、従来の相補型ＭＯＳ（ＣＭＯＳ型）半導体装置（ＦＥＴ）の製造工程を示す断面図である。
【０００５】
まず、図７（ａ）に示すように、ｐ型半導体基板１に、ｎチャネル型ＭＯＳトランジスタ形成領域となるｐ型半導体領域２ａと、ｐチャネル型ＭＯＳトランジスタ形成領域となるｎ型半導体領域２ｂ（ｎウエル）と、ｎ型半導体領域２ａとｐ型半導体領域２ｂとの間を分離する素子分離領域３とを形成する。そして、ｎ型半導体領域２ａの上とｐ型半導体領域２ｂの上とに、ＭＯＳ型トランジスタのゲート酸化膜４とゲート電極１５とをそれぞれ形成する。
【０００６】
次に、図７（ｂ）に示すように、ｐ型半導体領域２ａとｐ型半導体領域２ｂとで個別のフォトレジストマスクを形成して（図示せず）、各ＭＯＳトランジスタ個別に不純物のイオン注入を行なう。すなわち、ｎ型半導体領域２ｂを覆うフォトレジスト膜（図示せず）をマスクとして、ゲート電極１５とｐ型半導体領域２ａ内のゲート電極１５の両側方に位置する領域１８に砒素イオン（Ａｓ+ ）を注入する。注入条件は、例えば加速エネルギーが３０〜６０ＫｅＶで注入量が６〜８×１０¹⁵ｃｍ-²程度である。また、ｐ型半導体領域２ａを覆うフォトレジスト膜（図示せず）をマスクとして、ゲート電極１５とｎ型半導体領域２ｂ内のゲート電極１５の両側方に位置する領域１９にフッ化ホウ素イオン（ＢＦ2+）を注入する。注入条件は例えば加速エネルギーが１０〜４０ＫｅＶで、注入量が３〜８×１０¹⁵ｃｍ-²である。
【０００７】
次に、図７（ｃ）に示す工程で、１０００℃，１０秒間の熱処理を行なって、注入された不純物イオンを活性化し、ｎ型半導体領域２ａ中にｎ型ソース・ドレイン領域１８ａを形成し、ｎ型半導体領域２ｂ中にｐ型ソース・ドレイン領域１９ａを形成するととともに、各半導体領域２ａ，２ｂ内のゲート電極１５を低抵抗化して、低抵抗のｎ型ゲート電極１５ａとｐ型ゲート電極１５ｂとを形成する。
【０００８】
すなわち、ｐ型半導体領域２ａには、ゲート酸化膜４と、ｎ型のゲート電極１５ａと、ｎ型のソース・ドレイン領域１８ａとにより構成されるｐチャネル型ＭＯＳトランジスタ２０ａが形成される。ｎ型半導体領域２ｂには、ゲート酸化膜４と、ｐ型のゲート電極１５ｂと、ｐ型のソース・ドレイン領域１９ａとにより構成されるｐチャネル型ＭＯＳトランジスタ２０ｂが形成される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のＭＯＳ型半導体装置において、以下のような問題があった。
【００１０】
問題点（１）
ｎチャネル型ＭＯＳトランジスタのドレイン領域１８ａに注入するｎ型不純物としては砒素イオンと燐イオンとがあるが、燐イオンを注入するとソース・ドレイン拡散層が深くなってショートチャネル効果が大きくなるので、上述のように砒素イオンを注入している。しかし、砒素イオンの注入により不純物濃度のプロファイルが急峻になるので、ドレイン電圧を印加すると電界が大きくなり、インパクトイオン化が起きてトランジスタの特性の劣化が激しくなる虞れがある。
【００１１】
問題点（２）
また、ｎチャネル型ＭＯＳトランジスタのドレイン領域１８ａにおける不純物濃度のプロファイルが急峻なことから、寄生容量、リーク電流が増大する虞れがある。
【００１２】
問題点（３）
ＣＭＯＳ型半導体装置では、ｎチャネルＭＯＳトランジスタのゲート電極１５ａの空乏層の広がりが過大になるのと、ｐチャネル型ＭＯＳトランジスタのゲート電極１５ｂのホウ素が半導体基板に突き抜けるのとを同時に抑制できないという問題があった。つまり、ホウ素の突き抜けを防止するために短時間の熱処理を行なうと、ｎチャネル型トランジスタのゲート電極１５ａ中の砒素イオンの活性化が不十分で空乏層の広がりが大きくなり、ゲート電極の抵抗値が大きくなるので駆動力が低下する。一方、砒素イオンを十分活性化すべく長時間の熱処理を行なうと、ｐチャネル型トランジスタの電極中１５ｂ中のホウ素イオンがゲート酸化膜を突き抜けてチャネル領域に拡散しデバイスの特性を劣化させる虞れがある。
【００１３】
本発明は斯かる点に鑑みてなされたものであり、その目的は、ｎチャネルトランジスタのソース・ドレイン領域を形成するための不純物イオンとして燐イオンを使用しながら、燐イオンの注入時におけるチャネリングを抑制しうる手段を講ずることにより、駆動力の高い，かつ微細化に適したＭＩＳ半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために本発明が講じた手段は、ゲート電極とソース・ドレイン領域に、燐イオンを注入する前に燐イオンの注入時におけるチャネリング防止機能を有する不純物イオンを注入しておくことにある。
【００１５】
具体的には、請求項１〜３に記載されるＭＩＳ半導体装置の製造方法に関する手段を講じている。
【００１６】
請求項１に係るＭＩＳ半導体装置の製造方法は、半導体基板のｎチャネル型ＭＩＳトランジスタ形成領域の上にゲート絶縁膜を形成する第１の工程と、上記ゲート絶縁膜上にゲート電極を形成する第２の工程と、上記ｎチャネル型ＭＩＳトランジスタ形成領域において、上記ゲート電極をマスクとして、砒素イオンの注入を行って上記ゲート電極及び上記半導体基板をアモルファス化させた後、さらに上記ゲート電極をマスクとして燐イオンの注入を行なう第３の工程と、熱処理により上記燐イオンを拡散，活性化させて、上記ｎチャネルＭＩＳトランジスタ形成領域内の上記ゲート電極の両側方に位置する領域にｎ型ソース・ドレイン領域を形成するとともに、上記ゲート電極を低抵抗化する第４の工程とを備え、上記砒素イオンの注入条件は、加速エネルギーが４０〜８０ＫｅＶで注入量が２〜８×１０^１４ｃｍ^−２であり、上記燐イオンの注入条件は、加速エネルギーが５〜３０ＫｅＶで注入量が２〜８×１０^１５ｃｍ^−２である。
【００１７】
この方法により、従来の砒素イオンのみの注入によってソース・ドレイン領域を形成する方法に比べ、以下の作用効果が得られる。まず、ｎチャネルＭＯＳトランジスタのソース・ドレイン領域が砒素イオンよりもイオン半径が小さい燐イオンを導入されて形成されているためにプロファイルがなだらかになりリーク電流、寄生容量が低減される。また、ドレイン領域における電界が緩和されるためにキャリアのインパクトイオン化に起因するトランジスタの特性劣化が抑制される。さらに、不純物イオンの活性のための熱処理条件を強くしなくても、ゲート電極の空乏化が抑制されるので、トランジスタの駆動力も高くなる。一方、燐注入前の砒素イオン注入により燐イオンのチャネリングが防止されるので、ｎ型ソース・ドレイン拡散層を浅く形成でき、燐イオンによるソース・ドレイン領域を有していながらショートチャネル効果を抑制できる。したがって、駆動力の高い，かつ微細化に適したトランジスタを搭載した半導体装置を形成することができる。
【００１８】
尚、砒素イオンを注入することによって、上記ゲート電極及び半導体基板をアモルファス化させることにより燐イオンのチャネリングを防止する。
【００１９】
また、砒素イオン及び燐イオンの注入条件を上記のようにすることにより、ソース・ドレイン領域の機能に関し、不純物濃度分布については、燐イオンの濃度のみを考慮してさしつかえない。
【００２０】
請求項２に係るＭＩＳ半導体装置の製造方法は、請求項１において、上記第１及び第２の工程では、上記半導体基板のｐチャネル型ＭＩＳトランジスタ形成領域の上にもゲート絶縁膜とゲート電極とを形成し、上記第３の工程の後に、上記ｐチャネル型ＭＩＳトランジスタ形成領域において上記ｎチャネル型ＭＩＳトランジスタ形成領域を覆うマスク部材を用いて上記ゲート電極及び上記半導体基板の内部にｐ型不純物イオンを注入する工程をさらに備え、上記第４の工程では、上記ｐ型不純物イオンをも拡散，活性化させて、上記ｐチャネル型ＭＩＳトランジスタ形成領域の上記ゲート電極の両側方位置する領域にｐ型ソース・ドレイン領域を形成するとともに上記ｐチャネル型ＭＩＳトランジスタ形成領域におけるゲート電極を低抵抗化する方法である。
【００２１】
この方法により、ＭＩＳ型半導体装置中のｎ型ゲート電極に燐イオンを注入しているので、ｐチャネル型ＭＯＳトランジスタのゲート電極からチャネル側にｐ型不純物イオンが突き抜けを起こさない程度の短時間あるいは低温条件下の熱処理でもｎチャネル型ＭＯＳトランジスタのゲート電極の空乏化を抑制することができる。すなわち、駆動力の高いＭＯＳトランジスタを搭載した半導体装置を形成することができる。
【００２２】
請求項３に係るＭＩＳ半導体装置の製造方法は、請求項１において、上記第２の工程と第３の工程との間に、上記ゲート電極をマスクとして上記半導体基板内に低濃度のｎ型不純物イオンを注入する工程と、上記ゲート電極の両側面上にサイドウォールを形成する工程とをさらに備え、上記第３の工程では、上記ゲート電極及びサイドウォールをマスクとして、上記砒素イオンの注入及び上記燐イオンの注入を行なう方法である。
【００２３】
この方法により、特に微細化に適したＬＤＤ構造を有するトランジスタを搭載した半導体装置を形成することができる。
【００２４】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜（ｄ）は、第１の実施形態におけるｎチャネルＭＯＳ型半導体装置の製造工程を示す断面図である。
【００２５】
まず、図１（ａ）に示すように、ｐ型の半導体基板１（本実施形態では、ｐ型半導体領域として機能する）の上に厚みが４〜１０ｎｍのシリコン酸化膜からなるゲート酸化膜４と、厚みが１００〜３００ｎｍのポリシリコン膜からなるゲート電極５とを形成する。
【００２６】
次に、図１（ｂ）に示すように、ＣＶＤ法によりゲート電極５及びｐ型半導体基板１の上に厚みが１００〜２００ｎｍのシリコン酸化膜７を堆積する。
【００２７】
次に、図１（ｃ）に示すように、異方性ドライエッチングを行なって、シリコン酸化膜をエッチバックし、ゲート電極５の両側面上にサイドウォール６を形成する。
【００２８】
次に、図１（ｄ）に示すように、ゲート電極１０及びサイドウォール６をマスクとして、ゲート電極５内と、半導体基板１内のゲート電極５の両側方に位置する領域８とに砒素イオン（Ａｓ+ ）の注入を行なう。この時の注入条件は、例えば加速エネルギーが４０〜８０ＫｅＶで、注入量が２〜８×１０¹⁴ｃｍ-²である。
【００２９】
続いて、図１（ｅ）に示すように、ゲート電極５及びサイドウォール６をマスクとして、ゲート電極５内と、半導体基板１内のゲート電極５の両側方に位置する領域８とにさらに燐イオン（Ｐ+ ）の注入を行なう。この時の注入条件は、例えば加速エネルギーが５〜３０ＫｅＶで、注入量が２〜８×１０¹⁵ｃｍ-²である。このとき、ソース・ドレイン領域となるべき不純物導入層が形成されるが、この状態ではまだキャリアの移動作用を生ぜしめるソース・ドレインとして機能するわけではない。さらに、図１（ｅ）に示す状態で、温度が１０００〜１０５０℃で時間が１〜１５秒間の条件、あるいは温度が８５０℃で時間が１０〜３０分間の条件による熱処理を行ない、注入された不純物イオンつまり砒素イオン（Ａｓ+ ）と燐イオン（Ｐ+ ）とを活性化する。その結果、低抵抗化されたｎ型のゲート電極５ａと、キャリアの移動作用を生ぜしめる機能を有するｎ型のソース・ドレイン領域８ａとが形成される。このとき、全体としてのソース・ドレイン領域８ａの深さは例えば０．１〜０．１５μｍである。ただし、砒素イオン（Ａｓ+ ）の濃度は極めて薄いので、ソース・ドレイン領域８ａにおけるキャリアの移動作用に起用する役割は極めて僅かでほとんど無視しうる。つまり、ソース・ドレイン領域８ａの機能に関し、不純物濃度分布については、燐イオン（Ｐ+ ）の濃度のみを考慮してさしつかえない。
【００３０】
以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、半導体装置が形成される。
【００３１】
このような一連の工程を経て形成されたＭＯＳトランジスタは、従来のＭＯＳトランジスタと比較して、以下の利点を有する。以下、その点について、データを参照しながら説明する。
【００３２】
図２は、燐イオンのみの注入によって形成されたソース・ドレイン領域と、本実施形態の砒素イオン及び燐イオンの注入によって形成されたソース・ドレイン領域８ａとにおける燐イオンのみの濃度の分布を示すＳＩＭＳデータである。同図に示すように、燐イオンのみを注入して形成されたソース・ドレイン領域（変化曲線Ａ１参照）の深さに比べ、本実施形態のソース・ドレイン領域（変化曲線Ａ２参照）の深さはかなり浅いことが分かる。そして、本実施形態に係る上記ｎ型ソース・ドレイン領域内の深さ８０ｎｍの位置における上記燐イオンの濃度は３×１０¹⁷〜３×１０¹⁸ｃｍ-³である。また、ｎ型ソース・ドレイン領域８ａ内の深さ８０ｎｍの位置における上記砒素イオンの濃度は３×１０¹⁶〜３×１０¹⁷ｃｍ-³である。
【００３３】
図３は、一般的な燐イオンのみの注入によって形成されるソース・ドレイン領域の接合容量（曲線Ｂ１）と、砒素イオンのみの注入によって形成されるソース・ドレイン領域の接合容量（曲線Ｂ２）とを比較した特性図である。図３を参照すると分かるように、燐イオンの注入によって得られたソース・ドレイン領域の接合容量は小さく、不純物濃度分布がなだらかである。
【００３４】
図４は、砒素イオンのみの注入によって形成された従来のソース・ドレイン領域を有するＭＯＳトランジスタの飽和電流（曲線Ｃ１）と、砒素イオン及び燐イオンの注入によって形成された本実施形態のソース・ドレイン領域を有するＭＯＳトランジスタの飽和電流（曲線Ｃ２）とを比較する特性図である。図４を参照するとわかるように、本実施形態のＭＯＳトランジスタでは、飽和電流値が向上している。
【００３５】
図５は、砒素イオンのみの注入によって形成された従来のゲート電極の空乏化率（曲線Ｄ１）と、砒素イオン及び燐イオンの注入によって形成された本実施形態のゲート電極の空乏化率（曲線Ｄ２）とを比較する特性図である。ただし、Ｃinv ／Ｃoxが高い方が空乏化率が低いことを示す。図５を参照するとわかるように、本実施形態のＭＯＳトランジスタにおけるゲート電極の方が、空乏化率が低い。
【００３６】
以上の一連のデータから、以下のことがわかる。
【００３７】
第１に、ソース・ドレイン領域８ａにおいて、燐イオンの導入によってソース・ドレイン領域８ａを形成しながら、燐イオンの注入前にソース・ドレイン領域となる領域に砒素イオンを注入しておくことで、ソース・ドレイン領域が砒素のみを導入して形成されている場合に比べ、ソース・ドレイン領域８ａの不純物濃度プロファイルが緩やかとなる（図３参照）。したがって、キャリアのインパクトイオン化作用によるトランジスタの特性の劣化や、寄生容量及びリーク電流の増大を抑制することができる。すなわち、上述の問題点（１），（２）を解消することができる。
【００３８】
第２に，図１（ｄ）に示す工程で、砒素イオン（Ａｓ+ ）のイオン注入が行なわれると、半導体基板１内のシリコン単結晶が部分的にアモルファス化される。そして、主としてこのアモルファス化された部分により、次の図１（ｅ）に示す工程で、燐イオン（Ｐ+ ）の注入の際におけるチャネリングが抑制される。したがって、燐イオンのみの注入によってソース・ドレイン領域を形成した場合に比べると、ソース・ドレイン領域８ａの拡散層深さを抑制することができる（図２参照）。したがって、ショートチャネル効果を抑制することができる。
【００３９】
第３に、砒素イオン及び燐イオンの注入によって形成されたｎ型のゲート電極５ａを有するため、高温，長時間の熱処理を行なわなくても燐イオンが十分活性化される。したがって、砒素イオンの不活性化に起因するゲート電極５ａの空乏化を抑制することができ（図５参照）、ｎチャネルＭＯＳ型トランジスタの駆動力が高くなる（図４参照）。すなわち、上述の問題点（３）を解消することができる。
【００４０】
なお、本実施形態では、燐イオンを注入する前に半導体基板１中に半導体基板を構成する単結晶（本実施形態ではシリコン単結晶）をアモルファス化する機能を有する不純物イオンとして砒素イオンを注入したが、同様の機能を有する材料（例えばシリコンイオン，ゲルマニウムイオンなど）であれば、その物質のイオンを注入してから燐イオンを注入しても、本実施形態と同様の効果を発揮することができる。
【００４１】
また、上記第１の実施形態において、上記サイドウォール６は必ずしも形成する必要はない。ただし、サイドウォールを形成することで、上記図１（ａ）に示す工程で、低濃度のｎ型不純物イオン（例えば燐イオン）を注入しておくことにより、ソース・ドレイン領域８ａとチャネル領域との間に低濃度ソース・ドレイン領域をも有するいわゆるＬＤＤ領域を形成することができ、微細化に適したＭＯＳトランジスタを形成することができるという著効を発揮することができる。
【００４２】
（第２の実施形態）
次に、図６（ａ）〜（ｄ）を参照しながら第２の実施形態について説明する。図６（ａ）〜（ｄ）は本発明の第２の実施形態におけるＣＭＯＳ型半導体装置の製造工程を示す断面図である。
【００４３】
図６（ａ）に示す状態では、ｐ型の半導体基板１上にはｎチャネル型ＭＯＳトランジスタ形成領域であるｐ型半導体領域２ａ（本実施形態では、ｐ型半導体基板１と同じ不純物濃度の領域）と、ｐチャネル型ＭＯＳトランジスタ形成領域であるｎ型半導体領域２ｂと、ｐ型半導体領域２ａとｎ型半導体領域２ｂを分離する素子分離領域３とが形成されている。この状態から、上記ｐ型半導体領域２ａ及びｎ型半導体領域２ｂの上に厚みが４〜１０ｎｍのシリコン酸化膜からなるゲート酸化膜４と、厚みが１００〜３００ｎｍのポリシリコン膜からなるゲート電極５とを形成する。
【００４４】
次に、図６（ｂ）に示すように、ＣＶＤ法によりゲート電極５及びｐ型半導体基板１の上に厚みが１００〜２００ｎｍのシリコン酸化膜を堆積した後、異方性ドライエッチングを行なって、シリコン酸化膜をエッチバックし、ゲート電極５の両側面上にサイドウォール６を形成する。
【００４５】
次に、図６（ｃ）に示すように、ｐ型半導体領域２ａにおいては、ｎ型半導体領域２ｂを覆うフォトレジスト膜（図示せず），ゲート電極５及びサイドウォール６をマスクとして、上記図１（ｄ）に示す工程と同様の砒素イオンの注入を行ない、その後、上記図１（ｅ）に示す工程と同様の燐イオンの注入を行なって、ゲート電極５内とｐ型半導体領域２ａ内のゲート電極５の両側方に位置する領域８とに砒素イオン及び燐イオンを導入する。この時の注入条件は、上記第１の実施形態に述べた通りでよい。
【００４６】
また、ｎ型半導体領域２ｂにおいては、ｐ型半導体領域２ａを覆うフォトレジスト膜（図示せず），ゲート電極５及びサイドウォール６をマスクとしてフッ化ホウ素イオン（ＢＦ2+）の注入を行ない、ゲート電極５内とｎ型半導体領域２ｂ内のゲート電極５の両側方に位置する領域９内とにフッ化ホウ素イオンを導入する。このとき、フッ化ホウ素イオンの注入条件は、加速エネルギーが１０〜６０ＫｅＶで、注入量が２〜８×１０¹⁵ｃｍ-²である。
【００４７】
さらに、図６（ｄ）に示す状態で、温度が１０００〜１０５０℃で時間が１〜１５秒間の条件、あるいは温度が８５０℃で時間が１０〜３０分間の条件による熱処理を行ない、不純物イオンを活性化する。その結果、ｐ型半導体領域２ａには、低抵抗化されたｎ型ゲート電極５ａと、ｎ型のソース・ドレイン領域８ａとが形成され、ｎ型半導体領域２ｂには、低抵抗化されたｐ型ゲート電極５ｂと、ｐ型のソース・ドレイン領域９ａとが形成される。なお、いずれの半導体領域２ａ，２ｂにおいても、ソース・ドレイン領域８ａ，９ａの深さは０．１〜０．１５μｍである。
【００４８】
すなわち、ｐ型半導体領域２ａには、ゲート酸化膜４と、ｎ型のゲート電極５ａと、ｎ型のソース・ドレイン領域８ａとにより構成されるｐチャネル型ＭＯＳトランジスタ１０ａが形成される。ｎ型半導体領域２ｂには、ゲート酸化膜４と、ｐ型のゲート電極５ｂと、ｐ型のソース・ドレイン領域９ａとにより構成されるｐチャネル型ＭＯＳトランジスタ１０ｂが形成される。
【００４９】
以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、半導体装置が形成される。
【００５０】
本実施形態は、基本的には第１の実施形態の製造工程をＣＭＯＳ型半導体装置に応用したものであり、ｎチャネル型トランジスタ１０ａは、上記第１の実施形態に述べたとおりの特徴を有する。
【００５１】
加えて、本実施形態により形成されるＣＭＯＳ型半導体装置は、上記従来の砒素イオンの注入を用いたｎチャネル型ＭＯＳトランジスタとフッ化ホウ素イオンの注入を用いたｐチャネル型ＭＯＳトランジスタを組み合わせたものに比べ、下記の利点を有する。
【００５２】
ｎチャネル型ＭＯＳトランジスタ１０ａのｎ型ゲート電極５ａに燐イオンを注入しているので、図６R>６（ｄ）に示す状態で熱処理を行なう際、ｐチャネル型ＭＯＳトランジスタ１０ｂのｐ型ゲート電極５ｂからチャネル領域へのホウ素の突き抜けを起こさない程度の短時間あるいは低温条件下の熱処理を行なっても、ｎチャネル型ＭＯＳトランジスタ１０ａのゲート電極５ａ中の燐イオンは十分活性化される。したがって、ｎチャネル型ＭＯＳトランジスタ１０ａにおいて、ｎ型のゲート電極５ａの空乏化を抑制することができるので、十分高い駆動力が得られる。
【００５３】
なお、本実施形態では、ｐ型半導体領域２ａにおいて、燐イオンを注入する前に半導体基板１中に半導体基板を構成する半導体の単結晶（本実施形態ではシリコン単結晶）をアモルファス化する機能を有する不純物イオンとして砒素イオンを注入したが、同様の機能を有する材料（例えばシリコンイオン，ゲルマニウムイオンなど）であれば、その物質のイオンを注入してから燐イオンを注入しても、本実施形態と同様の効果を発揮することができる。
【００５４】
また、上記第２実施形態において、上記サイドウォール６は必ずしも形成する必要はない。ただし、サイドウォールを形成することで、ソース・ドレイン領域８ａとチャネル領域との間に低濃度ソース・ドレイン領域をも有するいわゆるＬＤＤ領域を形成することができ、微細化に適したＭＯＳトランジスタを形成することができるという著効を発揮することができる。
【００５５】
なお、上記第１，第２の実施形態においては、ゲート絶縁膜をシリコン酸化膜で構成したが、シリコン酸化膜の代りにシリコン窒化膜でゲート絶縁膜を構成しても、上記各実施形態と同様の効果を発揮し得ることはいうまでもない。
【００５６】
【発明の効果】
請求項１〜３によれば、ＭＩＳ半導体装置の製造方法として、ｎチャネル型ＭＯＳトランジスタ形成領域において、少なくともゲート電極をマスクとして、砒素イオン注入してから燐イオンを注入し、熱処理により燐イオンを活性化させてソース・ドレイン領域を形成するとともに、ゲート電極を低抵抗化するようにしたので、短チャネル効果を抑制しながら、寄生容量の増大，リーク電流の増大，ゲート電極の空乏化等を抑制することができ、よって、駆動力の高いかつ微細かに適した半導体装置の形成を図ることができる。
【００５７】
ここで、上記砒素イオンの注入条件は、加速エネルギーが４０〜８０ＫｅＶで注入量が２〜８×１０^１４ｃｍ^−２であり、上記燐イオンの注入条件は、加速エネルギーが５〜３０ＫｅＶで注入量が２〜８×１０^１５ｃｍ^−２であることにより、ソース・ドレイン領域の機能に関し、不純物濃度分布については、燐イオンの濃度のみを考慮してさしつかえないようになっている。
【図面の簡単な説明】
【図１】第１の実施形態におけるｎチャネル型ＭＯＳトランジスタの製造工程を示す断面図である。
【図２】第１の実施形態のソース・ドレイン領域と燐イオンのみを導入して形成されるソース・ドレイン領域との燐イオンの濃度分布図である。
【図３】燐イオンを導入して形成されるソース・ドレイン領域と砒素イオンを導入して形成されるソース・ドレイン領域との接合容量を比較した特性図である。
【図４】第１の実施形態のＭＯＳトランジスタの飽和電流値と砒素イオンの導入によるゲート電極を有する従来のＭＯＳトランジスタの飽和電流値とを比較した特性図である。
【図５】第１の実施形態のＭＯＳトランジスタの空乏化率と砒素イオンの導入によるゲート電極を有する従来のＭＯＳトランジスタの空乏化率とを比較した特性図である。
【図６】第２の実施形態のＣＭＯＳトランジスタの製造工程を示す断面図である。
【図７】従来のＣＭＯＳトランジスタの製造工程を示す断面図である。
【符号の説明】
１半導体基板
２ａｐ型半導体領域
２ｂｎ型半導体領域
３素子分離領域
４ゲート酸化膜
５ゲート電極
６サイドウォール
７シリコン酸化膜
８ａｎ型ソース・ドレイン領域
９ａｐ型ソース・ドレイン領域
１０ａｎチャネル型ＭＯＳＤトランジスタ
１０ｂｐチャネル型ＭＯＳトランジスタ

Claims

半導体基板のｎチャネル型ＭＩＳトランジスタ形成領域の上にゲート絶縁膜を形成する第１の工程と、
上記ゲート絶縁膜上にゲート電極を形成する第２の工程と、
上記ｎチャネル型ＭＩＳトランジスタ形成領域において、上記ゲート電極をマスクとして、砒素イオンの注入を行って上記ゲート電極及び上記半導体基板をアモルファス化させた後、さらに上記ゲート電極をマスクとして燐イオンの注入を行なう第３の工程と、
熱処理により上記燐イオンを拡散，活性化させて、上記ｎチャネルＭＩＳトランジスタ形成領域内の上記ゲート電極の両側方に位置する領域にｎ型ソース・ドレイン領域を形成するとともに、上記ゲート電極を低抵抗化する第４の工程とを備え、
上記砒素イオンの注入条件は、加速エネルギーが４０〜８０ＫｅＶで注入量が２〜８×１０^１４ｃｍ^−２であり、
上記燐イオンの注入条件は、加速エネルギーが５〜３０ＫｅＶで注入量が２〜８×１０^１５ｃｍ^−２であることを特徴とするＭＩＳ半導体装置の製造方法。
請求項１記載の半導体装置の製造方法において、
上記第１及び第２の工程では、上記半導体基板のｐチャネル型ＭＩＳトランジスタ形成領域の上にもゲート絶縁膜とゲート電極とを形成し、
上記第３の工程の後に、上記ｐチャネル型ＭＩＳトランジスタ形成領域において、上記ゲート電極をマスクとして、ｐ型不純物イオンの注入を行なう工程をさらに備え、
上記第４の工程では、上記ｐ型不純物イオンをも拡散，活性化させて、上記ｐチャネル型ＭＩＳトランジスタ形成領域の上記ゲート電極の両側方に位置する領域にｐ型ソース・ドレイン領域を形成するとともに、上記ｐＭＩＳトランジスタ形成領域におけるゲート電極を低抵抗化することを特徴とするＭＩＳ半導体装置の製造方法。
請求項１記載のＭＩＳ半導体装置の製造方法において、
上記第２の工程と第３の工程との間に、
上記ゲート電極をマスクとして上記半導体基板内に低濃度のｎ型不純物イオンを注入する工程と、
上記ゲート電極の両側面上にサイドウォールを形成する工程とをさらに備え、
上記第３の工程では、上記ゲート電極及びサイドウォールをマスクとして、上記砒素イオンの注入及び上記燐イオンの注入を行なうことを特徴とするＭＩＳ半導体装置の製造方法。