JP2000068476A - Semiconductor storage device and its design method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor storage device which enables effective arrangement of a level stabilizing capacity and eliminates the need for layout man-hours for arranging the level stabilizing capacity, and a design method thereof. SOLUTION: This device is a 64 Mb SDRAM of four-bank configuration and consists of a part of a memory mat 1, wherein a memory array bank and a direct peripheral circuit such as a decoder are arranged and a part of a indirect peripheral circuit 2 in which a buffer, etc., are arranged. The part of the indirect peripheral circuit 2 is roughly divided into a cell region 5 where a logic gate cell 3 is mainly arranged and a wiring region 6 where a metal wiring for connecting cells mutually is arranged. A capacity cell 4, whose cell height is the same as that of the logic gate cell 3, is prepared to arrange a level stabilizing capacity connected to a power wire, such as a data line power supply and a peripheral circuit power supply in a vacant region 7 of the cell region 5, and the capacity cell 4 is arranged automatically in the vacant region 7.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体記憶装置の
設計技術に関し、特にシンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）などのレイアウト設計手法に適用して有効な技術に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for designing a semiconductor memory device, and more particularly to a synchronous DRAM (SDRA).
M) and the like which are effective when applied to layout design techniques.

【０００２】[0002]

【従来の技術】たとえば、本発明者が検討した技術とし
て、ＳＤＲＡＭにおいては、チップ外部から外部電源が
供給され、この外部電源を電源発生回路を介して、メモ
リアレイなどに供給するデータ線用電源、各種バッファ
などに供給する周辺回路用電源などが発生される。これ
らのデータ線用電源、周辺回路用電源は、電源発生回路
から発生しているものであるため、突然、大電流が流れ
るとレベル降下が発生する場合がある。そこで、レベル
安定化を行うために、安定化用容量を電源線に接続して
レベルを安定化させる技術などが考えられる。2. Description of the Related Art For example, as a technique studied by the present inventors, in an SDRAM, an external power supply is supplied from outside the chip, and the external power supply is supplied to a memory array or the like via a power supply generation circuit. , A power supply for peripheral circuits to be supplied to various buffers and the like is generated. Since the power supply for the data line and the power supply for the peripheral circuits are generated from the power supply generation circuit, a sudden drop of a large current may cause a level drop. Therefore, in order to stabilize the level, a technique of connecting a stabilizing capacitor to a power supply line to stabilize the level or the like can be considered.

【０００３】なお、このようなＳＤＲＡＭなどの半導体
記憶装置に関する技術としては、たとえば１９９４年１
１月５日、株式会社培風館発行の「アドバンスト エレ
クトロニクスＩ−９ 超ＬＳＩメモリ」に記載される技
術などが挙げられる。Incidentally, as a technique relating to such a semiconductor memory device such as an SDRAM, for example,
The technology described in “Advanced Electronics I-9 Super LSI Memory” issued by Baifukan Co., Ltd. on January 5 is exemplified.

【０００４】[0004]

【発明が解決しようとする課題】ところで、前記のよう
なＳＤＲＡＭにおいて、データ線用電源、周辺回路用電
源のレベル安定化用容量は、それぞれの電位を発生させ
るために使用するものではないので、電源発生回路の
中、または近くに配置する必要はなく、各電源線の任意
の位置に配置することができる。しかし、従来、これら
のレベル安定化用容量は、予めセルに組み込むか、また
はセル自動配置配線後に空き領域を人手で探して、人手
で配置配線を行っている。従って、後者の手法で行う
と、セル自動配置配線後にしか容量を配置配線できない
ので、レイアウト工数が増大することが考えられる。Incidentally, in the above-mentioned SDRAM, the level stabilizing capacitors of the data line power supply and the peripheral circuit power supply are not used for generating respective potentials. It is not necessary to arrange in or near the power supply generation circuit, and it can be arranged at any position of each power supply line. However, conventionally, these level stabilizing capacitors are manually incorporated in a cell or manually searched for an empty area after automatic cell arrangement and wiring, and are manually arranged and wired. Therefore, when the latter method is used, the capacitance can be arranged and wired only after the automatic cell arrangement and wiring, and the number of layout steps may be increased.

【０００５】そこで、本発明の目的は、レベル安定化用
容量のセルを工夫して、効率的にレベル安定化用容量を
配置し、かつこのレベル安定化用容量を配置するための
レイアウト工数を不要にすることができる半導体記憶装
置およびその設計方法を提供するものである。Accordingly, an object of the present invention is to devise a cell for a level stabilizing capacitor, efficiently arrange a level stabilizing capacitor, and reduce the number of layout steps for arranging the level stabilizing capacitor. An object of the present invention is to provide a semiconductor memory device that can be made unnecessary and a design method thereof.

【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【０００７】[0007]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【０００８】すなわち、本発明による半導体記憶装置
は、論理ゲートセルが配置されるセル領域と、セル同士
を接続する配線が配置される配線領域とを含む半導体記
憶装置に適用されるものであり、論理ゲートセルと同じ
セル高さに作成され、電源線にレベル安定化用として接
続される容量セルを有するものである。That is, the semiconductor memory device according to the present invention is applied to a semiconductor memory device including a cell region where a logic gate cell is arranged and a wiring region where a wiring connecting the cells is arranged. It has a capacity cell formed at the same cell height as the gate cell and connected to a power supply line for level stabilization.

【０００９】この構成において、容量セルは、論理ゲー
トセルに比べて小面積で作成され、またこの容量セル内
で電源に結線されて構成され、特にＤＲＡＭに適用し、
このＤＲＡＭの間接周辺回路をレイアウトする際に、こ
の間接周辺回路のセル領域に容量セルを配置するように
したものである。In this configuration, the capacity cell is formed with a smaller area than the logic gate cell, and is connected to a power supply in the capacity cell.
When laying out the indirect peripheral circuit of the DRAM, a capacity cell is arranged in the cell region of the indirect peripheral circuit.

【００１０】また、本発明による半導体記憶装置の設計
方法は、電源線にレベル安定化用として接続する容量セ
ルを論理ゲートセルと同じセル高さに作成し、この容量
セルをセル領域の空き領域に自動配置し、この容量セル
と論理ゲートセルを含む他のセルとを自動配線するもの
である。In the method of designing a semiconductor memory device according to the present invention, a capacity cell connected to a power supply line for level stabilization is formed at the same cell height as a logic gate cell, and this capacity cell is placed in an empty area of a cell area. The automatic placement is performed, and the capacitance cells and other cells including the logic gate cells are automatically wired.

【００１１】よって、前記半導体記憶装置およびその設
計方法によれば、レベル安定化用容量を配置するための
レイアウト工数が不要となるので、レイアウト工数を短
縮することができる。また、空き領域を有効に使うこと
ができるので、チップサイズの低減を図ることができ
る。Therefore, according to the semiconductor memory device and the method of designing the same, the number of layout steps for arranging the level stabilizing capacitors becomes unnecessary, so that the number of layout steps can be reduced. In addition, since the empty area can be used effectively, the chip size can be reduced.

【００１２】この結果、空き領域に効率的に安定化用容
量を入れ、大きな容量を入れることができる。従って、
データ線用電源、周辺回路用電源などの電圧レベルがよ
り安定化して、特性を安定させることができる。As a result, a stabilizing capacity can be efficiently placed in the empty area, and a large capacity can be provided. Therefore,
The voltage levels of the data line power supply, the peripheral circuit power supply, and the like are further stabilized, and the characteristics can be stabilized.

【００１３】特に、ＳＤＲＡＭ、ＤＲＡＭ、ラムバスＤ
ＲＡＭなどに効果的であり、さらに内部電源を降圧およ
び昇圧している半導体記憶装置に有効である。In particular, SDRAM, DRAM, Rambus D
This is effective for a RAM or the like, and is also effective for a semiconductor memory device whose internal power supply is stepped down and stepped up.

【００１４】[0014]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００１５】図１は本発明の一実施の形態である半導体
記憶装置を示す概略構成図、図２は本実施の形態の半導
体記憶装置において、電源系統の要部を示すブロック
図、図３(a),(b) は半導体記憶装置と間接周辺回路部分
を示す概略レイアウト図、図４はセル間配線を示す概略
レイアウト図、図５(a),(b) は空き領域を示す説明図、
図６は容量セルを示すレイアウト図、図７は容量セルを
示す等価回路図、図８は論理ゲートセルを示す概略レイ
アウト図、図９は論理ゲートセルを示す等価回路図、図
１０は半導体記憶装置のレイアウト設計を示すフロー図
である。FIG. 1 is a schematic configuration diagram showing a semiconductor memory device according to an embodiment of the present invention. FIG. 2 is a block diagram showing a main part of a power supply system in the semiconductor memory device according to the embodiment. a) and (b) are schematic layout diagrams showing a semiconductor memory device and an indirect peripheral circuit portion, FIG. 4 is a schematic layout diagram showing wiring between cells, FIGS. 5 (a) and (b) are explanatory diagrams showing empty areas,
6 is a layout diagram showing a capacitance cell, FIG. 7 is an equivalent circuit diagram showing a capacitance cell, FIG. 8 is a schematic layout diagram showing a logic gate cell, FIG. 9 is an equivalent circuit diagram showing a logic gate cell, and FIG. It is a flowchart which shows a layout design.

【００１６】まず、図１により、本実施の形態の半導体
記憶装置の構成を説明する。First, the configuration of the semiconductor memory device of the present embodiment will be described with reference to FIG.

【００１７】本実施の形態の半導体記憶装置は、たとえ
ば４バンク構成による６４ＭｂＳＤＲＡＭとされ、４個
のメモリアレイバンクＭＡＢ０〜ＭＡＢ３と、各メモリ
アレイバンクＭＡＢ０〜ＭＡＢ３に対応するローデコー
ダＲＤ、カラムデコーダＣＤおよびセンスアンプ＆入出
力バスＳＡ＆ＩＯＢと、共通のローアドレスバッファＲ
ＡＢ、カラムアドレスバッファＣＡＢ、カラムアドレス
カウンタＣＡＣ、リフレッシュカウンタＲＣ、入力バッ
ファＩＢ、出力バッファＯＢ、制御論理＆タイミング発
生器ＣＬ＆ＴＧおよび電源発生回路ＶＧなどから構成さ
れ、公知の半導体製造技術によって１個の半導体基板上
に形成されている。The semiconductor memory device of the present embodiment is, for example, a 64 Mb SDRAM having a four-bank configuration, and includes four memory array banks MAB0 to MAB3, a row decoder RD corresponding to each of memory array banks MAB0 to MAB3, and a column decoder CD. And sense amplifier & input / output bus SA & IOB, and a common row address buffer R
AB, a column address buffer CAB, a column address counter CAC, a refresh counter RC, an input buffer IB, an output buffer OB, a control logic & timing generator CL & TG, a power supply generation circuit VG, and the like. It is formed on a semiconductor substrate.

【００１８】このＳＤＲＡＭには、制御信号として、ク
ロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チ
ップセレクト信号／ＣＳ、ローアドレスストローブ信号
／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ラ
イトイネーブル信号／ＷＥ、データマスク信号ＤＱＭ
Ｕ，ＤＱＭＬなどが外部から入力され、これらの制御信
号に基づいて制御論理＆タイミング発生器ＣＬ＆ＴＧに
よりコマンド、内部制御信号が生成され、このコマン
ド、内部制御信号により読み出し動作、書き込み動作な
どの内部回路の動作が制御されるようになっている。The SDRAM has control signals such as a clock signal CLK, a clock enable signal CKE, a chip select signal / CS, a row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE, and a data mask signal. DQM
U, DQML, and the like are input from the outside, and a command and an internal control signal are generated by a control logic & timing generator CL & TG based on these control signals, and internal circuits such as a read operation and a write operation are generated by the command and the internal control signal. Operation is controlled.

【００１９】このＳＤＲＡＭの読み出し動作、書き込み
動作においては、外部から入力されるアドレス信号Ａ０
〜Ａ１３に基づいて、このローアドレス信号Ａ０〜Ａ１
３、カラムアドレス信号Ａ０〜Ａ７がそれぞれ、ローア
ドレスバッファＲＡＢ、カラムアドレスバッファＣＡＢ
に入力され、ローデコーダＲＤ、カラムデコーダＣＤを
介してメモリアレイバンクＭＡＢ０〜ＭＡＢ３内の任意
のメモリセルが選択される。そして、読み出し時には、
メモリセルのデータがセンスアンプ＆入出力バスＳＡ＆
ＩＯＢを介して、出力バッファＯＢから読み出しの入出
力データＤＱ０〜ＤＱ１５として出力され、また書き込
み時には書き込みの入出力データＤＱ０〜ＤＱ１５が入
力バッファＩＢから入力される。In a read operation and a write operation of the SDRAM, an externally input address signal A0
To A13 based on the row address signals A0 to A1.
3. The column address signals A0 to A7 are respectively a row address buffer RAB and a column address buffer CAB.
And an arbitrary memory cell in the memory array banks MAB0 to MAB3 is selected via the row decoder RD and the column decoder CD. And at the time of reading,
The data of the memory cell is sense amplifier & input / output bus SA &
Via the IOB, it is output from the output buffer OB as read input / output data DQ0 to DQ15, and at the time of writing, write input / output data DQ0 to DQ15 are input from the input buffer IB.

【００２０】次に、図２により、ＳＤＲＡＭの電源系統
の要部を説明する。ここでは、特に電源発生回路ＶＧに
おいて、外部電源ＶＤＤからデータ線用電源ＶＤＬ、周
辺回路用電源ＶＰＥＲＩを発生する電源系統を示すが、
他に昇圧電源、降圧電源、基板電源なども電源発生回路
ＶＧの内部で外部電源ＶＤＤを用いて発生することがで
きる。Next, the main part of the power supply system of the SDRAM will be described with reference to FIG. Here, a power supply system that generates a data line power supply VDL and a peripheral circuit power supply VPERI from the external power supply VDD in the power supply generation circuit VG is particularly shown.
In addition, a step-up power supply, a step-down power supply, a substrate power supply, and the like can be generated inside the power supply generation circuit VG using the external power supply VDD.

【００２１】たとえば、3.３Ｖの外部電源ＶＤＤが電源
発生回路ＶＧに入力され、この外部電源ＶＤＤは電源発
生回路ＶＧのＶＤＬ発生回路により、たとえば2.２Ｖの
データ線用電源ＶＤＬ、ＶＰＥＲＩ発生回路により、た
とえば2.５Ｖの周辺回路用電源ＶＰＥＲＩがそれぞれ発
生される。これらのデータ線用電源ＶＤＬ、周辺回路用
電源ＶＰＥＲＩの電源線には、外部からの影響により大
電流が流れることによるレベル降下を防止し、レベルの
安定化を図るためにレベル安定化用容量Ｃを接続してい
る。他に、昇圧電源、降圧電源、基板電源などの電源線
にも同様にレベル安定化用容量Ｃを接続することができ
る。For example, an external power supply VDD of 3.3 V is input to a power supply generation circuit VG, and the external power supply VDD is supplied by a VDL generation circuit of the power supply generation circuit VG, for example, a 2.2 V data line power supply VDL and VPERI generation circuit. Thereby, a peripheral circuit power supply VPERI of, for example, 2.5 V is generated. The power supply lines of the data line power supply VDL and the peripheral circuit power supply VPERI are provided with a level stabilizing capacitor C to prevent a level drop due to a large current flowing due to an external influence and to stabilize the level. Are connected. In addition, the level stabilizing capacitor C can be similarly connected to power supply lines such as a step-up power supply, a step-down power supply, and a substrate power supply.

【００２２】外部電源ＶＤＤは、電源発生回路ＶＧの
他、入力バッファＩＢ、ローアドレスバッファＲＡＢお
よびカラムアドレスバッファＣＡＢなどの初段、出力バ
ッファＯＢなどの最終段に供給される。データ線用電源
ＶＤＬは、メモリアレイバンクＭＡＢ０〜ＭＡＢ３、セ
ンスアンプ＆入出力バスＳＡ＆ＩＯＢなどに供給され
る。周辺回路用電源ＶＰＥＲＩは、初段以外の入力バッ
ファＩＢ、ローアドレスバッファＲＡＢおよびカラムア
ドレスバッファＣＡＢ、最終段以外の出力バッファＯＢ
や、カラムアドレスカウンタＣＡＣ、カラムアドレスバ
ッファＣＡＢ、ローアドレスバッファＲＡＢ、リフレッ
シュカウンタＲＣ、カラムデコーダＣＤ、ローデコーダ
ＲＤ、制御論理＆タイミング発生器ＣＬ＆ＴＧなどに供
給される。The external power supply VDD is supplied to a first stage such as an input buffer IB, a row address buffer RAB and a column address buffer CAB, and a last stage such as an output buffer OB, in addition to the power supply generation circuit VG. The data line power supply VDL is supplied to the memory array banks MAB0 to MAB3, the sense amplifier & input / output buses SA & IOB, and the like. The peripheral circuit power supply VPERI includes an input buffer IB other than the first stage, a row address buffer RAB and a column address buffer CAB, and an output buffer OB other than the last stage.
And a column address counter CAC, a column address buffer CAB, a row address buffer RAB, a refresh counter RC, a column decoder CD, a row decoder RD, a control logic & timing generator CL & TG, and the like.

【００２３】次に、図３〜図１０により、レベル安定化
用容量Ｃを含む、ＳＤＲＡＭの間接周辺回路部分のレイ
アウト方法について説明する。図３(a) はＳＤＲＡＭ、
図３(b) は間接周辺回路部分、図４はセル間配線、図６
は容量セル、図８は論理ゲートセルのそれぞれ一例の概
略レイアウトを示す。Next, a layout method of the indirect peripheral circuit portion of the SDRAM including the level stabilizing capacitor C will be described with reference to FIGS. FIG. 3A shows an SDRAM,
FIG. 3B shows the indirect peripheral circuit portion, FIG. 4 shows the wiring between cells, and FIG.
8 shows a schematic layout of an example of a capacitance cell, and FIG. 8 shows a schematic layout of an example of a logic gate cell.

【００２４】ＳＤＲＡＭは、図３(a) に示すように、メ
モリアレイバンクＭＡＢ０〜ＭＡＢ３や、ローデコーダ
ＲＤ、カラムデコーダＣＤおよびセンスアンプ＆入出力
バスＳＡ＆ＩＯＢなどの直接周辺回路が配置されるメモ
リマット１の部分と、ローアドレスバッファＲＡＢ、カ
ラムアドレスバッファＣＡＢ、カラムアドレスカウンタ
ＣＡＣ、リフレッシュカウンタＲＣ、入力バッファＩ
Ｂ、出力バッファＯＢ、制御論理＆タイミング発生器Ｃ
Ｌ＆ＴＧおよび電源発生回路ＶＧなどが配置される間接
周辺回路２の部分とからなり、メモリアレイ用セル、直
接周辺回路用セル、間接周辺回路用セルなどの各種セル
の自動配置配線によりレイアウト設計される。The SDRAM is, as shown in FIG. 3A, a memory mat in which direct peripheral circuits such as memory array banks MAB0 to MAB3, a row decoder RD, a column decoder CD, and sense amplifiers / input / output buses SA & IOB are arranged. 1, a row address buffer RAB, a column address buffer CAB, a column address counter CAC, a refresh counter RC, and an input buffer I.
B, output buffer OB, control logic & timing generator C
The layout design includes the indirect peripheral circuit 2 in which the L & TG and the power supply generation circuit VG are arranged, and the layout is designed by automatic arrangement and wiring of various cells such as a memory array cell, a direct peripheral circuit cell, and an indirect peripheral circuit cell. .

【００２５】ＳＤＲＡＭの間接周辺回路２の部分は、図
３(b) に拡大して示すように、主に論理ゲートセル３、
容量セル４が配置されるセル領域５と、セル同士を接続
するために、メタル配線のみしかない配線領域６とに大
別される。このセル領域５と配線領域６との接続は、図
４のように、メタル第１層配線Ｍ１によるセル内用配
線、メタル第２層配線Ｍ２およびメタル第３層配線Ｍ３
によるセル間用配線により結線される。ただし、メタル
第２層配線Ｍ２の一部はセル内用配線として用いること
もある。The part of the indirect peripheral circuit 2 of the SDRAM is mainly composed of a logic gate cell 3, as shown in FIG.
It is roughly divided into a cell region 5 in which the capacitance cells 4 are arranged, and a wiring region 6 having only metal wiring for connecting the cells. As shown in FIG. 4, the connection between the cell region 5 and the wiring region 6 is made by using a metal first-layer wiring M1, an intra-cell wiring, a metal second-layer wiring M2, and a metal third-layer wiring M3.
Are connected by the inter-cell wiring. However, a part of the metal second-layer wiring M2 may be used as an intra-cell wiring.

【００２６】このＳＤＲＡＭでは、通常、ゲートアレイ
と異なって、必要な回路しかチップ内に配置せず、また
自動配置配線を適用した場合、各機能ブロックに必要な
面積、すなわち図５(a) に示すようにその機能ブロック
に入る論理ゲートセル３の面積総合計しか与えない場
合、配線チャネルが余計に使われてしまう場合があるの
で、図５(b) のように必要な面積より若干大きめに与え
る場合が多い。この図５(b) のようなレイアウトにおい
ては、たとえばメタル第２層配線Ｍ２が不要になるとい
う効果もある。さらに、論理ゲートセル３が完全に完成
しない状態で、レイアウトの配置を決定する場合も多
く、その場合も予想よりも若干大きめに面積を与える場
合が多い。従って、自動配置配線を行った後に、図５
(b) のような空き領域７が発生してしまう。In this SDRAM, unlike a gate array, only necessary circuits are usually arranged in a chip. When automatic placement and routing is applied, the area required for each functional block, that is, as shown in FIG. When only the total area of the logic gate cells 3 entering the functional block is given as shown in FIG. 5, the wiring channel may be used extra, so that the wiring channel is given slightly larger than the required area as shown in FIG. Often. In the layout as shown in FIG. 5B, for example, there is also an effect that the metal second layer wiring M2 becomes unnecessary. Further, in many cases, the layout arrangement is determined in a state where the logic gate cell 3 is not completely completed. In such a case, the area is often slightly larger than expected. Therefore, after performing the automatic placement and routing, FIG.
An empty area 7 as shown in FIG.

【００２７】そこで、本実施の形態においては、セル領
域５の空き領域７を有効に活用し、この空き領域７に電
源発生回路ＶＧの近くに配置する必要のない、前述した
データ線用電源ＶＤＬ、周辺回路用電源ＶＰＥＲＩなど
の電源線に接続するレベル安定化用容量Ｃを配置するた
めに、論理ゲートセル３と同じセル高さで、必要に応じ
て論理ゲートセル３に比べて小面積の容量セル４を作成
し、この容量セル４を空き領域７に自動配置するレイア
ウト設計手法を採用する。Therefore, in the present embodiment, the above-mentioned data line power supply VDL which does not need to be disposed near the power generation circuit VG in the empty area 7 of the cell area 5 is effectively used. In order to arrange a level stabilizing capacitor C connected to a power supply line such as a peripheral circuit power supply VPERI, a capacity cell having the same cell height as the logic gate cell 3 and having a smaller area than the logic gate cell 3 if necessary. 4 and a layout design technique for automatically arranging the capacity cells 4 in the empty area 7 is adopted.

【００２８】容量セル４は、たとえば図６に示すような
レイアウトで構成し、このセル高さＣＨを論理ゲートセ
ル３と同じ高さに作成し、またセル幅ＣＷを特に規制す
るものではないがセル高さＣＨと同じ幅に作成する。た
とえば一例として、セル高さＣＨ＝セル幅ＣＷ＝３６μ
ｍに作成される。この容量セル４においては、ゲート層
ＦＧとＭＯＳ領域Ｌとの間の絶縁層の大きさ（Ｗ／Ｌ）
により容量値が決定され、この容量セル４内で周辺回路
用電源ＶＰＥＲＩ、接地電源ＶＳＳに結線されている。Capacitance cell 4 has a layout as shown in FIG. 6, for example, and has a cell height CH formed at the same height as logic gate cell 3 and has no particular restriction on cell width CW. Create the same width as the height CH. For example, as an example, the cell height CH = cell width CW = 36 μ
m. In the capacitance cell 4, the size (W / L) of the insulating layer between the gate layer FG and the MOS region L
The capacitance value is determined by the equation (1), and is connected to the peripheral circuit power supply VPERI and the ground power supply VSS in the capacity cell 4.

【００２９】図６においては、図７の等価回路に示すよ
うに２つのレベル安定化用容量Ｃ１，Ｃ２がレイアウト
され、この２つのレベル安定化用容量Ｃ１，Ｃ２は周辺
回路用電源ＶＰＥＲＩと接地電源ＶＳＳとの間に並列的
に接続されている。たとえば一例として、一方のレベル
安定化用容量Ｃ１は幅Ｗ＝１7.８μｍ、長さＬ＝１5.９
μｍに作成され（図６の上側）、他方のレベル安定化用
容量Ｃ２は幅Ｗ＝5.２５μｍ、長さＬ＝２5.９μｍに作
成される（図６の下側）。In FIG. 6, two level stabilizing capacitors C1 and C2 are laid out as shown in the equivalent circuit of FIG. 7, and these two level stabilizing capacitors C1 and C2 are connected to the peripheral circuit power supply VPERI and the ground. The power supply VSS is connected in parallel. For example, as an example, one level stabilizing capacitor C1 has a width W = 17.8 μm and a length L = 15.9.
μm (upper part in FIG. 6), and the other level stabilizing capacitor C2 is formed with a width W = 5.25 μm and a length L = 25.9 μm (lower part in FIG. 6).

【００３０】図６において、各レベル安定化用容量Ｃ
１，Ｃ２のゲート層ＦＧは、ゲート層コンタクトＦＧＣ
ＯＮＴによりメタル第１層配線Ｍ１に接続され、さらに
スルーホールＴＨ１によりメタル第２層配線Ｍ２の周辺
回路用電源ＶＰＥＲＩに接続されている、一方、各レベ
ル安定化用容量Ｃ１，Ｃ２のＭＯＳ領域Ｌは、ＭＯＳ領
域コンタクトＬＣＯＮＴによりメタル第１層配線Ｍ１に
接続され、さらにスルーホールＴＨ１によりメタル第２
層配線Ｍ２の接地電源ＶＳＳに接続されている。なお、
レベル安定化用容量Ｃ１，Ｃ２の周辺には、給電用のメ
タル第１層配線Ｍ１が引き回されている。In FIG. 6, each level stabilizing capacitor C
The gate layers FG of the first and second layers C2 are formed by a gate layer contact FGC.
The ONT is connected to the metal first layer wiring M1 and the through hole TH1 is connected to the peripheral circuit power supply VPERI of the metal second layer wiring M2. On the other hand, the MOS areas L of the level stabilizing capacitors C1 and C2 are connected. Is connected to the metal first layer wiring M1 by the MOS region contact LCONT, and is further connected to the metal second layer M1 by the through hole TH1.
It is connected to the ground power supply VSS of the layer wiring M2. In addition,
A metal first layer wiring M1 for power supply is routed around the level stabilizing capacitors C1 and C2.

【００３１】論理ゲートセル３は、たとえば図８に示す
ような概略レイアウトで構成し、たとえば一例として、
セル高さＬＨ＝セル幅ＬＷ＝３６μｍに作成される。図
８においては、図９の等価回路に示すようにＰＭＯＳト
ランジスタＴＰとＮＭＯＳトランジスタＴＮとからなる
ＣＭＯＳ回路がレイアウトされ、このＣＭＯＳ回路は周
辺回路用電源ＶＰＥＲＩと接地電源ＶＳＳとの間に接続
されている。The logic gate cell 3 has a schematic layout as shown in FIG. 8, for example.
The cell height LH = cell width LW = 36 μm. 8, a CMOS circuit composed of a PMOS transistor TP and an NMOS transistor TN is laid out as shown in the equivalent circuit of FIG. 9, and this CMOS circuit is connected between the peripheral circuit power supply VPERI and the ground power supply VSS. I have.

【００３２】図８において、ＰＭＯＳトランジスタＴＰ
のＭＯＳ領域Ｌのソースは、ＭＯＳ領域コンタクトＬＣ
ＯＮＴによりメタル第１層配線Ｍ１に接続され、さらに
スルーホールＴＨ１によりメタル第２層配線Ｍ２の周辺
回路用電源ＶＰＥＲＩに接続されている。ＮＭＯＳトラ
ンジスタＴＮのＭＯＳ領域Ｌのソースは、ＭＯＳ領域コ
ンタクトＬＣＯＮＴによりメタル第１層配線Ｍ１に接続
され、さらにスルーホールＴＨ１によりメタル第２層配
線Ｍ２の接地電源ＶＳＳに接続されている。Referring to FIG. 8, a PMOS transistor TP
The source of the MOS region L is a MOS region contact LC
The ONT is connected to the metal first-layer wiring M1, and the through-hole TH1 is connected to the peripheral circuit power supply VPERI of the metal second-layer wiring M2. The source of the MOS region L of the NMOS transistor TN is connected to the metal first layer wiring M1 by a MOS region contact LCONT, and further connected to the ground power VSS of the metal second layer wiring M2 by a through hole TH1.

【００３３】さらに、このＰＭＯＳトランジスタＴＰ、
ＮＭＯＳトランジスタＴＮのＭＯＳ領域Ｌのドレイン
は、ＭＯＳ領域コンタクトＬＣＯＮＴにより共通にメタ
ル第１層配線Ｍ１に接続され、さらにスルーホールＴＨ
１によりメタル第２層配線Ｍ２の出力に接続されてい
る。また、ＰＭＯＳトランジスタＴＰ、ＮＭＯＳトラン
ジスタＴＮのゲート層ＦＧは、ゲート層コンタクトＦＧ
ＣＯＮＴにより共通にメタル第１層配線Ｍ１に接続さ
れ、さらにスルーホールＴＨ１によりメタル第２層配線
Ｍ２の入力に接続されている。Further, the PMOS transistors TP,
The drain of the MOS region L of the NMOS transistor TN is commonly connected to the metal first layer wiring M1 by the MOS region contact LCONT, and furthermore, the through hole TH
1 is connected to the output of the metal second layer wiring M2. The gate layers FG of the PMOS transistor TP and the NMOS transistor TN are connected to a gate layer contact FG.
It is commonly connected to the metal first layer wiring M1 by CONT, and further connected to the input of the metal second layer wiring M2 by through holes TH1.

【００３４】次に、図１０に基づいて、ＳＤＲＡＭのレ
イアウト設計フローの概要を簡単に説明する。このレイ
アウト設計は、システム仕様に基づいた、機能設計およ
び論理設計、デバイス設計および回路設計が終了した後
に、この論理設計と回路設計のデータを用いて行われ
る。Next, an outline of the layout design flow of the SDRAM will be briefly described with reference to FIG. This layout design is performed using the data of the logic design and the circuit design after the completion of the functional design, the logical design, the device design, and the circuit design based on the system specifications.

【００３５】まず、セルの作成において、論理ゲートセ
ル３、容量セル４を含む、メモリアレイ用セル、直接周
辺回路用セル、間接周辺回路用セルなどの各種セルを作
成する（ステップ１０１）。さらに、作成された各種セ
ルを用い、これらの各種セルをチップの大きさに対応さ
せて自動配置を行い（ステップ１０２）、その後、配置
された各種セル間の自動配線を行う（ステップ１０
３）。First, in the creation of cells, various cells such as memory array cells, direct peripheral circuit cells, and indirect peripheral circuit cells, including the logic gate cell 3 and the capacity cell 4, are created (step 101). Further, using the various cells thus prepared, these various cells are automatically arranged in accordance with the size of the chip (step 102), and thereafter, the automatic wiring between the various cells arranged is performed (step 10).
3).

【００３６】そして、自動配置配線が終了した後に、遠
回り、未配線などの所望とする配線が行われていない箇
所については、人手による配線の修正作業を行う（ステ
ップ１０４）。この配線修正作業は、レイアウト設計時
間を考慮した上で、できる限りの時間を費やして行うこ
とが望ましい。なお、この人手による配線修正作業でも
所望とする配線を行うことができない場合は、ステップ
１０２の自動配置からの処理を繰り返すことも可能であ
る（破線で示す）。Then, after the automatic placement and routing is completed, wiring correction work is manually performed on portions where desired wiring is not performed, such as circuitous and unrouted (step 104). It is desirable that this wiring correction work be performed while spending as much time as possible in consideration of the layout design time. If the desired wiring cannot be performed even by the manual wiring correction work, the processing from the automatic arrangement in step 102 can be repeated (shown by a broken line).

【００３７】この人手による配線修正作業の終了によ
り、レイアウト設計を含む設計工程を終了することがで
きる。そして、このレイアウト設計のデータを用いて、
製造試験工程においてチップ製造、試験評価を行うこと
により、ＳＤＲＡＭを完成させることができる。By the completion of the manual wiring correction work, the design process including the layout design can be completed. Then, using the data of this layout design,
By performing chip manufacture and test evaluation in the manufacturing test process, the SDRAM can be completed.

【００３８】たとえば、本実施の形態に対応する、前述
した自動配置配線後にしかレベル安定化用容量Ｃを配置
配線できない手法においては、ステップ１０２の自動配
線においてレベル安定化用容量Ｃが配置されず、人手に
よる配線修正作業の終了後に、さらに人手によりレベル
安定化用容量Ｃを配置配線する手法がとられており、こ
れがレイアウト工数の増大を招いている。特に、この人
手による容量配置配線作業は一人でしか行うことができ
ないので、レイアウト工数の大きな割合を占めている。
本実施の形態においては、この人手による容量配置配線
作業が不要となっている。For example, in the method according to the present embodiment, in which the level stabilizing capacitance C can be arranged and wired only after the automatic arrangement and wiring described above, the level stabilizing capacitance C is not arranged in the automatic wiring in step 102. In addition, a method of manually arranging and wiring the level stabilizing capacitor C after the completion of the manual wiring correction work has been adopted, and this has caused an increase in layout man-hours. In particular, since the capacitance placement and wiring work by hand can be performed only by one person, it occupies a large proportion of the layout man-hour.
In the present embodiment, the manual operation of arranging and wiring the capacitance is not required.

【００３９】従って、本実施の形態の半導体記憶装置の
設計方法によれば、論理ゲートセル３と同じセル高さの
容量セル４を作成し、この容量セル４をセル領域５の空
き領域７に自動配置することにより、効率的に容量セル
４を配置し、なおかつ自動配置時に容量セル４を配置で
きるので、レベル安定化用容量Ｃを配置するためのレイ
アウト工数が必要なくなる。よって、レベル安定化用容
量Ｃを配置するためのレイアウト工数が不要となるの
で、レイアウト工数を短縮することができ、また空き領
域７を有効に使うことができるので、チップサイズの低
減を図ることができる。この結果、データ線用電源ＶＤ
Ｌ、周辺回路用電源ＶＰＥＲＩなどの電圧レベルがより
安定化して、ＳＤＲＡＭの特性を安定させることができ
る。Therefore, according to the method for designing a semiconductor memory device of the present embodiment, a capacity cell 4 having the same cell height as the logic gate cell 3 is created, and this capacity cell 4 is automatically stored in the free area 7 of the cell area 5. By arranging, the capacitance cells 4 can be efficiently arranged and the capacitance cells 4 can be arranged at the time of automatic arrangement, so that the number of layout steps for arranging the level stabilizing capacitors C is not required. Therefore, layout man-hours for arranging the level stabilizing capacitors C are not required, so that the layout man-hours can be reduced, and the empty area 7 can be used effectively, thereby reducing the chip size. Can be. As a result, the data line power supply VD
L, the voltage level of the peripheral circuit power supply VPERI and the like are further stabilized, and the characteristics of the SDRAM can be stabilized.

【００４０】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment, and various modifications may be made without departing from the gist of the invention. It goes without saying that it is possible.

【００４１】たとえば、前記実施の形態においては、４
バンク構成による６４ＭｂＳＤＲＡＭの例で説明した
が、これに限定されるものではなく、８バンク、さらに
多バンク化の傾向にあり、また２５６Ｍｂ、さらに大容
量化の傾向にあるＳＤＲＡＭについても広く適用可能で
あり、このように多バンク、大容量の構成とすることに
より本発明の効果はますます大きくなる。For example, in the above embodiment, 4
Although an example of a 64Mb SDRAM having a bank configuration has been described, the present invention is not limited to this, and is widely applicable to an SDRAM which has a tendency to increase the number of banks to 8 banks and further to 256Mb and further increases the capacity. The effect of the present invention is further increased by adopting such a multi-bank, large-capacity configuration.

【００４２】また、ＳＤＲＡＭに限らず、ＤＲＡＭ、ラ
ムバスＤＲＡＭなどにも効果的であり、さらに内部電源
を降圧および昇圧している半導体記憶装置全般に広く適
用可能である。The present invention is effective not only for SDRAMs but also for DRAMs, Rambus DRAMs and the like, and can be widely applied to all semiconductor memory devices whose internal power supply is stepped down and stepped up.

【００４３】[0043]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.

【００４４】(1).論理ゲートセルと同じセル高さに作成
され、電源線にレベル安定化用として接続される容量セ
ルを有することで、この容量セルをセル領域の空き領域
に自動配置し、この容量セルと論理ゲートセルを含む他
のセルとを自動配線することができるので、レベル安定
化用容量を配置するためのレイアウト工数が不要とな
り、レイアウト工数を短縮することが可能となる。(1) By having a capacity cell formed at the same cell height as the logic gate cell and connected to the power supply line for level stabilization, the capacity cell is automatically arranged in an empty area of the cell area, Since the capacitance cell and other cells including the logic gate cell can be automatically wired, the number of layout steps for arranging the level stabilizing capacitor is unnecessary, and the number of layout steps can be reduced.

【００４５】(2).前記(1) において、空き領域を有効に
使うことができるので、チップサイズを低減することが
可能となる。(2) In the above (1), the empty area can be used effectively, so that the chip size can be reduced.

【００４６】(3).前記(1) において、空き領域に効率的
にレベル安定化用容量を入れ、大きな容量を入れること
ができるので、データ線用電源、周辺回路用電源などの
電圧レベルがより安定化して、特性を安定させることが
可能となる。(3) In the above (1), the level stabilizing capacitor can be efficiently inserted into the empty area and a large capacitor can be inserted, so that the voltage level of the data line power supply, the peripheral circuit power supply, etc. Further, the characteristics can be stabilized.

【００４７】(4).前記(1) 〜(3) により、自動配置配線
によるレイアウト設計を適用するＳＤＲＡＭ、ＤＲＡ
Ｍ、ラムバスＤＲＡＭなどにおいて、レイアウト工数の
短縮化、チップサイズの低減化、特性の安定化が可能な
レイアウト設計手法を実現することができる。(4) According to the above (1) to (3), SDRAM, DRA to which a layout design by automatic placement and routing is applied
For M, Rambus DRAM, etc., it is possible to realize a layout design method capable of reducing the number of layout steps, reducing the chip size, and stabilizing characteristics.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施の形態である半導体記憶装置を
示す概略構成図である。FIG. 1 is a schematic configuration diagram showing a semiconductor memory device according to an embodiment of the present invention.

【図２】本発明の一実施の形態の半導体記憶装置におい
て、電源系統の要部を示すブロック図である。FIG. 2 is a block diagram showing a main part of a power supply system in the semiconductor memory device according to one embodiment of the present invention;

【図３】(a),(b) は本発明の一実施の形態において、半
導体記憶装置と間接周辺回路部分を示す概略レイアウト
図である。FIGS. 3A and 3B are schematic layout diagrams showing a semiconductor memory device and an indirect peripheral circuit portion in one embodiment of the present invention.

【図４】本発明の一実施の形態において、セル間配線を
示す概略レイアウト図である。FIG. 4 is a schematic layout diagram showing inter-cell wiring in one embodiment of the present invention.

【図５】(a),(b) は本発明の一実施の形態において、空
き領域を示す説明図である。FIGS. 5A and 5B are explanatory diagrams showing empty areas in one embodiment of the present invention.

【図６】本発明の一実施の形態において、容量セルを示
すレイアウト図である。FIG. 6 is a layout diagram showing a capacitance cell in one embodiment of the present invention.

【図７】本発明の一実施の形態において、容量セルを示
す等価回路図である。FIG. 7 is an equivalent circuit diagram showing a capacitance cell in one embodiment of the present invention.

【図８】本発明の一実施の形態において、論理ゲートセ
ルを示す概略レイアウト図である。FIG. 8 is a schematic layout diagram showing a logic gate cell in one embodiment of the present invention.

【図９】本発明の一実施の形態において、論理ゲートセ
ルを示す等価回路図である。FIG. 9 is an equivalent circuit diagram showing a logic gate cell in one embodiment of the present invention.

【図１０】本発明の一実施の形態において、半導体記憶
装置のレイアウト設計を示すフロー図である。FIG. 10 is a flowchart showing a layout design of a semiconductor memory device in one embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ メモリマット ２ 間接周辺回路 ３ 論理ゲートセル ４ 容量セル ５ セル領域 ６ 配線領域 ７ 空き領域 ＭＡＢ０〜ＭＡＢ３ メモリアレイバンク ＲＤ ローデコーダ ＣＤ カラムデコーダ ＳＡ＆ＩＯＢ センスアンプ＆入出力バス ＲＡＢ ローアドレスバッファ ＣＡＢ カラムアドレスバッファ ＣＡＣ カラムアドレスカウンタ ＲＣ リフレッシュカウンタ ＩＢ 入力バッファ ＯＢ 出力バッファ ＣＬ＆ＴＧ 制御論理＆タイミング発生器 ＶＧ 電源発生回路 ＣＬＫ クロック信号 ＣＫＥ クロックイネーブル信号 ／ＣＳ チップセレクト信号 ／ＲＡＳ ローアドレスストローブ信号 ／ＣＡＳ カラムアドレスストローブ信号 ／ＷＥ ライトイネーブル信号 ＤＱＭＵ，ＤＱＭＬ データマスク信号 Ａ０〜Ａ１３ アドレス信号 ＤＱ０〜ＤＱ１５ 入出力データ ＶＤＤ 外部電源 ＶＤＬ データ線用電源 ＶＰＥＲＩ 周辺回路用電源 ＶＳＳ 接地電源 Ｃ，Ｃ１，Ｃ２ レベル安定化用容量 Ｍ１ メタル第１層配線 Ｍ２ メタル第２層配線 Ｍ３ メタル第３層配線 ＦＧ ゲート層 Ｌ ＭＯＳ領域 ＦＧＣＯＮＴ ゲート層コンタクト ＬＣＯＮＴ ＭＯＳ領域コンタクト ＴＨ１ スルーホール ＴＰ ＰＭＯＳトランジスタ ＴＮ ＮＭＯＳトランジスタ 1 Memory Mat 2 Indirect Peripheral Circuit 3 Logic Gate Cell 4 Capacitance Cell 5 Cell Area 6 Wiring Area 7 Empty Area MAB0-MAB3 Memory Array Bank RD Row Decoder CD Column Decoder SA & IOB Sense Amplifier & Input / Output Bus RAB Row Address Buffer CAB Column Address Buffer CAC Column address counter RC refresh counter IB input buffer OB output buffer CL & TG control logic & timing generator VG power supply circuit CLK clock signal CKE clock enable signal / CS chip select signal / RAS low address strobe signal / CAS column address strobe signal / WE write Enable signal DQMU, DQML Data mask signal A0 to A13 Address signal DQ0 to DQ15 I / O data VDD External power supply VDL Data line power supply VPERI Peripheral circuit power supply VSS Ground power supply C, C1, C2 Level stabilizing capacitance M1 Metal first layer wiring M2 Metal second layer wiring M3 Metal third layer wiring FG Gate layer L MOS Area FGCONT Gate layer contact LCONT MOS area contact TH1 Through hole TP PMOS transistor TN NMOS transistor

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 修一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 中井 潔 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 鈴木 幸英 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 田所 晴子 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 藤井 勇 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 横井 照典 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F064 BB02 BB12 CC23 DD26 DD34 5F083 AD00 GA11 GA14 GA28 LA08 LA10 LA30 ZA15  ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Shuichi Sato 5-22-1, Josuihonmachi, Kodaira-shi, Tokyo Inside Hitachi Super LSI Systems Co., Ltd. (72) Inventor Kiyoshi Nakai Tokyo 6-16-16 Shinmachi, Ome City, Hitachi, Ltd. Device Development Center Co., Ltd. (72) Inventor Yukihide Suzuki 5-221-1, Josuihoncho, Kodaira-shi, Tokyo Hitachi Super LSI Systems, Ltd. (72) Inventor Haruko Tadokoro 5-22-1, Kamizuhoncho, Kodaira-shi, Tokyo Inside Hitachi Super-LSI Systems Co., Ltd. (72) Inventor Isamu Fujii 5 Kamimihoncho, Kodaira-shi, Tokyo (22) Inventor Terunori Yokoi 6-16, Shinmachi, Ome-shi, Tokyo Device Development Center, Hitachi in the F-term (reference) 5F064 BB02 BB12 CC23 DD26 DD34 5F083 AD00 GA11 GA14 GA28 LA08 LA10 LA30 ZA15

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 自動配置配線によるレイアウト設計を適
用し、論理ゲートセルが配置されるセル領域と、セル同
士を接続する配線が配置される配線領域とを含む半導体
記憶装置であって、前記論理ゲートセルと同じセル高さ
に作成され、電源線にレベル安定化用として接続される
容量セルを有し、この容量セルを前記セル領域の空き領
域に自動配置し、この容量セルと前記論理ゲートセルを
含む他のセルとを自動配線することを特徴とする半導体
記憶装置。1. A semiconductor memory device to which a layout design based on automatic placement and routing is applied, including a cell region in which a logic gate cell is placed and a wiring region in which a wiring connecting cells is placed, wherein the logic gate cell Having a capacity cell formed at the same cell height as that of the power supply line and connected to the power supply line for level stabilization. The capacity cell is automatically arranged in an empty area of the cell area, and includes the capacity cell and the logic gate cell. A semiconductor memory device wherein automatic wiring is performed with another cell. 【請求項２】 請求項１記載の半導体記憶装置であっ
て、前記容量セルは、前記論理ゲートセルに比べて小面
積で作成されることを特徴とする半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein said capacitance cell is formed with a smaller area than said logic gate cell. 【請求項３】 請求項１記載の半導体記憶装置であっ
て、前記容量セルは、この容量セル内で電源に結線され
ていることを特徴とする半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein said capacitance cell is connected to a power supply in said capacitance cell. 【請求項４】 請求項１、２または３記載の半導体記憶
装置であって、前記半導体記憶装置はＤＲＡＭであり、
このＤＲＡＭの間接周辺回路をレイアウトする際に、こ
の間接周辺回路のセル領域に前記容量セルが配置される
ことを特徴とする半導体記憶装置。4. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a DRAM,
When laying out the indirect peripheral circuit of the DRAM, the capacitor cell is arranged in a cell region of the indirect peripheral circuit. 【請求項５】 論理ゲートセルが配置されるセル領域
と、セル同士を接続する配線が配置される配線領域とを
含み、自動配置配線によるレイアウト設計を適用した半
導体記憶装置の設計方法であって、電源線にレベル安定
化用として接続する容量セルを前記論理ゲートセルと同
じセル高さに作成し、この容量セルを前記セル領域の空
き領域に自動配置し、この容量セルと前記論理ゲートセ
ルを含む他のセルとを自動配線することを特徴とする半
導体記憶装置の設計方法。5. A method of designing a semiconductor memory device including a cell region in which a logic gate cell is arranged and a wiring region in which a wiring connecting cells is arranged, and applying a layout design by automatic placement and routing, A capacity cell connected to a power supply line for level stabilization is created at the same cell height as the logic gate cell, and the capacity cell is automatically arranged in an empty area of the cell area. A method of designing a semiconductor memory device, which comprises: automatically wiring a cell with another cell.