KR20130105335A - Semiconductor memory device having power decoupling capacitor - Google Patents

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KR20130105335A KR1020130013484A KR20130013484A KR20130105335A KR 20130105335 A KR20130105335 A KR 20130105335A KR 1020130013484 A KR1020130013484 A KR 1020130013484A KR 20130013484 A KR20130013484 A KR 20130013484A KR 20130105335 A KR20130105335 A KR 20130105335A
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Abstract

PURPOSE: A semiconductor memory device having a power decoupling capacitor is provided to minimize a decrease in effective capacitance by reducing the resistance element of a plate electrode. CONSTITUTION: A cell array region (A) includes a bit line and a cell capacitor (102). The bit line is electrically connected to a source/drain region. A peripheral circuit region (B) includes decoupling capacitors (104a-104f). The decoupling capacitors and the cell capacitor are formed on the same level. A metal line layer is electrically connected to a conductive layer.

Description

파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 {Semiconductor memory device having power decoupling capacitor}Semiconductor memory device having power decoupling capacitor

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 파워 디커플링 커패시터(power decoupling capacitor)를 구비하는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to a semiconductor memory device having a power decoupling capacitor.

반도체 메모리 장치, 예컨대, DRAM (dynamic random access memory)의 집적도가 증가함에 따라 반도체 메모리 장치의 저장 용량 증가에 대한 요구와 더불어 동작 속도의 증가에 대한 요구가 커지고 있다. 또한, 반도체 메모리 장치는 다양한 기능을 가지는 커패시터가 요구되고 있다.As the degree of integration of semiconductor memory devices, for example, dynamic random access memory (DRAM), increases, the demand for increasing the operating speed of the semiconductor memory device increases. In addition, a semiconductor memory device requires a capacitor having various functions.

반도체 메모리 장치의 집적도가 증가하면 이에 비례하여 동작 회로의 수도 증가되며, 읽기(read) 동작 및 쓰기(writing) 동작시에는 전원 전압(VDD) 및 접지 전압(VSS)에 순간적으로 심한 요동 잡음 (fluctuation noise)이 생기게 된다. 이를 해결하기 위하여, 반도체 메모리 장치는 전원 전압(VDD) 및 접지 전압(VSS)과 같은 동작 전원들 사이에 존재하는 노이즈를 필터링하기 위하여 파워 디커플링 커패시터를 포함한다. 파워 디커플링 커패시터(Power Decoupling Capacitor : PDC)는 그 내부 저항으로 인해 고주파수 동작 조건에서 유효 커패시턴스 (effective capacitance)가 현저히 저하되는 문제가 있다.As the degree of integration of semiconductor memory devices increases, the number of operating circuits increases in proportion to this. In read and write operations, instantaneous fluctuations in the power supply voltage VDD and ground voltage VSS are caused. noise). In order to solve this problem, the semiconductor memory device includes a power decoupling capacitor to filter noise existing between operating power supplies such as the power supply voltage VDD and the ground voltage VSS. The power decoupling capacitor (PDC) has a problem in that the effective capacitance is significantly reduced at high frequency operating conditions due to its internal resistance.

본 발명이 이루고자하는 기술적 과제는 고주파수 동작에서 유효 커패시턴스 감소를 줄이는 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor memory device including a power decoupling capacitor that reduces an effective capacitance decrease in high frequency operation.

본 발명의 일면에 따른 반도체 메모리 장치는, 셀 트랜지스터, 셀 트랜지스터의 소스/드레인 영역에 전기적으로 연결되는 비트라인 및 셀 커패시터를 포함하는 셀 어레이 영역, 셀 어레이 영역으로부터 이격된 위치에서, 셀 어레이 영역의 상기 셀 커패시터와 동일 레벨상에 형성되어 있는 복수의 디커플링 커패시터들을 포함하는 주변 회로 영역, 그리고, 주변 회로 영역에서, 제1군의 디커플링 커패시터들과 제2군의 디커플링 커패시터들 각각은 상호 병렬 연결되고, 제1군 디커플링 커패시터들의 스토리지 전극과 제2군 디커플링 커패시터들의 스토리지 전극은 셀 어레이 영역의 비트라인과 동일 레벨상에서 형성되는 도전층을 통해 전기적으로 직렬 연결되고, 도전층에 전기적으로 병렬 연결되는 금속 배선층을 포함하는 파워 디커플링 커패시터를 구비한다.In an embodiment, a semiconductor memory device may include a cell array region including a cell transistor, a bit line electrically connected to a source / drain region of a cell transistor, and a cell capacitor, and a cell array region at a position spaced apart from the cell array region. A peripheral circuit region including a plurality of decoupling capacitors formed on the same level as the cell capacitors of the circuit capacitor, and in the peripheral circuit region, each of the first group of decoupling capacitors and the second group of decoupling capacitors is connected in parallel to each other The storage electrodes of the first group decoupling capacitors and the storage electrodes of the second group decoupling capacitors are electrically connected in series through a conductive layer formed on the same level as the bit line of the cell array region, and electrically connected in parallel to the conductive layer. Obtain a power decoupling capacitor containing a metal wiring layer The.

본 발명의 실시예들에 따라, 도전층은 비트라인과 동일한 물질로 구성될 수 있다.According to embodiments of the present invention, the conductive layer may be made of the same material as the bit line.

본 발명의 실시예들에 따라, 금속 배선층의 저항 성분은 도전층의 저항 성분 보다 작도록 설정될 수 있다.According to embodiments of the present invention, the resistance component of the metal wiring layer may be set to be smaller than the resistance component of the conductive layer.

본 발명의 실시예들에 따라, 파워 디커플링 커패시터는 반도체 메모리 장치의 동작 전원 전압의 변동을 억제할 수 있다.According to embodiments of the present invention, the power decoupling capacitor may suppress variation in the operating power supply voltage of the semiconductor memory device.

본 발명의 실시예들에 따라, 제1군 디커플링 커패시터들의 플레이트 전극은 제1 전원 전압에 전기적으로 연결되고, 제2군 디커플링 커패시터들의 플레이트 전극은 제2 전원 전압에 전기적으로 연결될 수 있다.According to embodiments of the present invention, the plate electrode of the first group decoupling capacitors may be electrically connected to the first power supply voltage, and the plate electrode of the second group decoupling capacitors may be electrically connected to the second power supply voltage.

본 발명의 실시예들에 따라, 제1 전원 전압은 반도체 메모리 장치의 외부로부터 인가되는 전원 전압(VDD), 전원 전압(VDD) 보다 낮은 전압 레벨을 갖는 내부 전원 전압(VINT), 전원 전압(VDD) 보다 높은 전압 레벨을 갖는 승압 전압(VPP), 또는 백 바이어스 전압 중 어느 하나이고, 제2 전원 전압은 접지 전압(VSS)일 수 있다.According to at least one example embodiment of the inventive concepts, the first power supply voltage may include a power supply voltage VDD applied from the outside of the semiconductor memory device, an internal power supply voltage VINT having a voltage level lower than the power supply voltage VDD, and a power supply voltage VDD. Either the boost voltage VPP having the higher voltage level, or the back bias voltage, and the second power supply voltage may be the ground voltage VSS.

본 발명의 실시예들에 따라, 제1 전원 전압은 반도체 메모리 장치의 외부로부터 인가되는 전원 전압(VDD)이고, 제2 전원 전압은 전원 전압(VDD) 보다 낮은 전압 레벨을 갖는 내부 전원 전압(VINT) 또는 전원 전압(VDD) 보다 높은 전압 레벨을 갖는 승압 전압(VPP)일 수 있다.According to embodiments of the present invention, the first power supply voltage is a power supply voltage VDD applied from the outside of the semiconductor memory device, and the second power supply voltage has an internal power supply voltage VINT having a lower voltage level than the power supply voltage VDD. ) Or a boosted voltage VPP having a voltage level higher than the power supply voltage VDD.

본 발명의 실시예들에 따라, 셀 커패시터 및 디커플링 커패시터는 실린더 구조 또는 필라 구조로 형성될 수 있다.According to embodiments of the present invention, the cell capacitor and the decoupling capacitor may be formed in a cylinder structure or a pillar structure.

본 발명의 일면에 따른 반도체 메모리 장치는, 셀 트랜지스터, 셀 트랜지스터의 소스/드레인 영역에 전기적으로 연결되는 비트라인 및 셀 커패시터를 포함하는 셀 어레이 영역, 셀 어레이 영역으로부터 이격된 위치에서, 셀 어레이 영역의 셀 커패시터와 동일 레벨상에 형성되어 있는 복수의 디커플링 커패시터들을 포함하는 주변 회로 영역, 그리고 주변 회로 영역에서, 제1군의 디커플링 커패시터들과 제2군의 디커플링 커패시터들 각각은 상호 병렬 연결되고, 제1군 디커플링 커패시터들의 플레이트 전극과 제2군 디커플링 커패시터들의 플레이트 전극은 전기적으로 직렬 연결되고, 제1군 및 제2군 디커플링 커패시터들의 플레이트층에 전기적으로 병렬 연결되는 금속 배선층을 포함하는 파워 디커플링 커패시터를 구비한다.In an embodiment, a semiconductor memory device may include a cell array region including a cell transistor, a bit line electrically connected to a source / drain region of a cell transistor, and a cell capacitor, and a cell array region at a position spaced apart from the cell array region. In the peripheral circuit region including a plurality of decoupling capacitors formed on the same level as the cell capacitor of, and in the peripheral circuit region, each of the first group of decoupling capacitors and the second group of decoupling capacitors are connected in parallel with each other, The plate electrode of the first group decoupling capacitors and the plate electrode of the second group decoupling capacitors are electrically connected in series, and the power decoupling capacitor comprises a metal wiring layer electrically connected in parallel to the plate layer of the first group and the second group decoupling capacitors. It is provided.

본 발명의 실시예들에 따라, 금속 배선층의 저항 성분은 플레이트 전극의 저항 성분 보다 작도록 설정될 수 있다.According to embodiments of the present invention, the resistance component of the metal wiring layer may be set to be smaller than the resistance component of the plate electrode.

상술한 본 발명의 반도체 메모리 장치는, 셀 커패시터 타입의 디커플링 커패시터가 직렬로 연결된 2 스테이지 셀 타입의 파워 디커플링 커패시터를 채용한다. 파워 디커플링 커패시터에서, 비트 라인과 동일 레벨이고 스토리지 전극과 연결되는 도전층이 중간 노드인 경우, 금속 배선층이 도전층에 병렬 연결되어 도전층의 저항 성분을 감쇄시킨다. 파워 디커플링 커패시터에서, 플레이트 전극이 중간 노드인 경우, 금속 배선층이 플레이트 전극에 병렬 연결되어 플레이트 전극의 저항 성분을 감쇄시킨다. 이에 따라, 반도체 메모리 장치가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터의 유효 커패시턴스 감소를 줄일 수 있다.The semiconductor memory device of the present invention described above employs a two stage cell type power decoupling capacitor in which a cell capacitor type decoupling capacitor is connected in series. In the power decoupling capacitor, when the conductive layer at the same level as the bit line and connected to the storage electrode is an intermediate node, the metal wiring layer is connected in parallel to the conductive layer to attenuate the resistive component of the conductive layer. In a power decoupling capacitor, when the plate electrode is an intermediate node, a metal wiring layer is connected in parallel to the plate electrode to attenuate the resistance component of the plate electrode. Accordingly, it is possible to reduce the effective capacitance reduction of the power decoupling capacitor in the operation of driving the semiconductor memory device at high frequency.

도 1은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제1예의 도면이다.
도 2는 도 1의 반도체 메모리 장치의 파워 디커플링 커패시터의 등가 회로도이다.
도 3은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제2 예의 도면이다.
도 4는 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제3 예의 도면이다.
도 5는 도 4의 반도체 메모리 장치의 파워 디커플링 커패시터의 등가 회로도이다.
도 6은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제4 예의 도면이다.
도 7은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터의 유효 커패시턴스 특성을 평가한 결과를 나타낸 파형도이다.
도 8은 본 명세서에서 구현되는 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치의 블락 다이어그램이다.
도 9는 도 8의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 10은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨터 시스템을 나타내는 블록도이다.1 is a diagram illustrating a first example of a semiconductor memory device including a power decoupling capacitor according to various embodiments of the present disclosure.
FIG. 2 is an equivalent circuit diagram of a power decoupling capacitor of the semiconductor memory device of FIG. 1.
3 is a diagram illustrating a second example of a semiconductor memory device including a power decoupling capacitor according to various embodiments of the present disclosure.
4 is a diagram illustrating a third example of a semiconductor memory device including a power decoupling capacitor according to various embodiments of the present disclosure.
FIG. 5 is an equivalent circuit diagram of a power decoupling capacitor of the semiconductor memory device of FIG. 4.
6 is a diagram illustrating a fourth example of a semiconductor memory device including a power decoupling capacitor according to various embodiments of the present disclosure.
7 is a waveform diagram illustrating a result of evaluating an effective capacitance characteristic of a power decoupling capacitor according to various embodiments of the present disclosure.
8 is a block diagram of a semiconductor memory device including a power decoupling capacitor implemented herein.
FIG. 9 is a diagram illustrating an embodiment of a memory system to which the semiconductor memory device of FIG. 8 is applied.
10 is a block diagram illustrating a computer system having a memory system in accordance with an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. The present invention is capable of various modifications and various forms, and specific embodiments are illustrated and described in detail in the drawings. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for similar elements in describing each drawing. In the accompanying drawings, the dimensions of the structures are enlarged or reduced from the actual dimensions for the sake of clarity of the present invention.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprises", "having", and the like are used to specify that a feature, a number, a step, an operation, an element, a part or a combination thereof is described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

반도체 메모리 장치에서 파워 디커플링 커패시터를 형성하기 위하여 메모리 셀 어레이 영역에 형성되는 셀 커패시터와 동일한 구조를 이용하여 주변 회로 영역에 큰 용량의 파워 디커플링 커패시터를 형성하는 기술이 개발되고 있다. 특히, 메모리 셀 어레이 영역에서 비트 라인 위에 커패시터가 형성되는 COB (capacitor over bit line) 형의 스토리지 노드를 채용하면서 셀 커패시터와 파워 디커플링 커패시터를 동시에 형성하는 기술이 개발되고 있다.In order to form a power decoupling capacitor in a semiconductor memory device, a technology for forming a large capacity power decoupling capacitor in a peripheral circuit area using the same structure as a cell capacitor formed in a memory cell array area has been developed. In particular, a technology for simultaneously forming a cell capacitor and a power decoupling capacitor while adopting a COB (capacitor over bit line) storage node in which a capacitor is formed on a bit line in a memory cell array region has been developed.

도 1은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제1예의 도면이다.1 is a diagram illustrating a first example of a semiconductor memory device including a power decoupling capacitor according to various embodiments of the present disclosure.

도 1을 참조하면, 반도체 메모리 장치(100)는 셀 커패시터(102)가 형성되어 있는 셀 어레이 영역(A)과 디커플링 커패시터들(104a-104f)이 형성되어 있는 주변 회로 영역(B)을 포함한다. 주변 회로 영역(B)은 셀 어레이 영역(A)의 근방에서 셀 어레이 영역(A)과 이격된 위치에 있다. 셀 커패시터(102)와 디커플링 커패시터(104a-104f)는 커패시턴스를 향상시키기 위하여 실린더 구조를 갖는다. 실린더 구조에 의해 커패시터 전극 면적이 증가되고, 증가된 면적은 커패시터의 커패시턴스를 증가시킨다.Referring to FIG. 1, the semiconductor memory device 100 includes a cell array region A in which a cell capacitor 102 is formed and a peripheral circuit region B in which decoupling capacitors 104a-104f are formed. . The peripheral circuit region B is at a position spaced apart from the cell array region A in the vicinity of the cell array region A. FIG. The cell capacitor 102 and the decoupling capacitors 104a-104f have a cylinder structure in order to improve capacitance. The capacitor electrode area is increased by the cylinder structure, and the increased area increases the capacitance of the capacitor.

셀 어레이 영역(A)에는 기판(105) 상에서 각각 셀 트랜지스터를 구성하는 복수의 게이트 전극(120a)과, 기판(105)에서 게이트 전극(120a)의 양측에 각각 형성된 제1 소스/드레인(126a) 및 제2 소스/드레인(126b)을 포함한다. 셀 어레이 영역(A)에서, 게이트 전극(120a)의 양 측에 있는 제1 소스/드레인(126a) 및 제2 소스/드레인(126b) 위에는 각각 자기정렬 콘택(125a)이 형성되어 있다. 자기정렬 콘택(125a)은 기판(105)상에 형성된 복수의 게이트 전극(120a)중 상호 인접해 있는 2개의 게이트 전극(120a) 사이에서 게이트 전극(120a) 및 그 측벽에 형성된 절연 스페이서(122)에 의하여 자기정렬되도록 형성되어 있다.The cell array region A includes a plurality of gate electrodes 120a constituting cell transistors on the substrate 105, and first source / drain 126a formed on both sides of the gate electrode 120a on the substrate 105, respectively. And a second source / drain 126b. In the cell array region A, self-aligned contacts 125a are formed on the first source / drain 126a and the second source / drain 126b on both sides of the gate electrode 120a, respectively. The self-aligned contact 125a is formed between the gate electrode 120a and the insulating spacer 122 formed between the two gate electrodes 120a adjacent to each other among the plurality of gate electrodes 120a formed on the substrate 105. It is formed to self-align by.

제1 소스/드레인(126a)에는 자기정렬 콘택(125a) 및 베리드 콘택 (buried contact)(130a)을 통해 셀 커패시터(102)가 연결되어 있다. 제2 소스/드레인(126b)에는 자기정렬 콘택(125a) 및 다이렉트 콘택 (direct contact)(128)을 통해 비트 라인(129a)이 연결되어 있다. 셀 커패시터(102)는 스토리지 전극(135a), 유전막(136a) 및 플레이트 전극(137a)을 포함한다. 셀 커페시터(102)는 기판(105)상에서 파워 디커플링 커패시터(103)를 구성하는 복수의 디커플링 커패시터(104a-104f)와 동일 레벨에 형성될 수 있다.The cell capacitor 102 is connected to the first source / drain 126a through a self-aligned contact 125a and a buried contact 130a. The bit line 129a is connected to the second source / drain 126b through a self-aligned contact 125a and a direct contact 128. The cell capacitor 102 includes a storage electrode 135a, a dielectric layer 136a, and a plate electrode 137a. The cell capacitor 102 may be formed on the substrate 105 at the same level as the plurality of decoupling capacitors 104a-104f constituting the power decoupling capacitor 103.

셀 어레이 영역(A)에서, 베리드 콘택(130a)은 층간 절연막(127a)을 관통하여 형성된다. 셀 어레이 영역(A) 및 주변 회로 영역(B)에서, 스토리지 전극(135a, 135b)은 몰드 산화막(mold oxide)(132a, 132b) 위에 형성된다. 셀 어레이 영역(A)의 베리드 콘택(130a)은 게이트 전극층(120a) 및 그 측벽 스페이서(122)에 의해 자기정렬되는 자기정렬 콘택(self-align contact)(125a)를 통해 반도체 기판(105)의 활성 영역, 보다 구체적으로는 소자 분리 영역(110)에 의해 한정되는 활성 영역에 형성되어 있는 제1 소스/드레인 영역(126a)에 전기적으로 연결된다. 게이트 전극층(120a)의 상면은 캡핑층(124a)으로 덮여 있다.In the cell array region A, the buried contact 130a is formed through the interlayer insulating layer 127a. In the cell array region A and the peripheral circuit region B, the storage electrodes 135a and 135b are formed on the mold oxides 132a and 132b. The buried contact 130a of the cell array region A is formed through the semiconductor substrate 105 through a self-aligned contact 125a which is self-aligned by the gate electrode layer 120a and the sidewall spacer 122. Is electrically connected to the first source / drain region 126a formed in the active region, more specifically, the active region defined by the device isolation region 110. The upper surface of the gate electrode layer 120a is covered with the capping layer 124a.

주변 회로 영역(B)에는 셀 어레이 영역(A)에 있는 자기정렬 콘택(125a)과 동일 레벨상에 하부 도전층(125b)이 형성되어 있다. 자기정렬 콘택(125a) 및 하부 도전층(125b)은 동시에 형성되며 상호 동일 물질로 이루어질 수 있다. In the peripheral circuit region B, the lower conductive layer 125b is formed on the same level as the self-aligned contact 125a in the cell array region A. FIG. The self-aligned contact 125a and the lower conductive layer 125b are formed at the same time and may be made of the same material.

주변 회로 영역(B)에서, 하부 도전층(125b) 위에는 층간 절연막(127b)을 사이에 두고 제1 도전층(129b)이 적층되어 있다. 제1 도전층(129b)은 파워 디커플링 커패시터(103)의 중간 노드를 구성한다. 제1 도전층(129b)은 셀 어레이 영역(A)에 형성된 비트 라인(129a)과 동일 레벨상에 형성되고 비트 라인(129a)과 동일한 물질로 구성될 수 있다. 예컨대, 제1 도전층(129b)은 폴리실리콘으로 이루어질 수 있다.In the peripheral circuit region B, the first conductive layer 129b is stacked on the lower conductive layer 125b with the interlayer insulating layer 127b interposed therebetween. The first conductive layer 129b constitutes an intermediate node of the power decoupling capacitor 103. The first conductive layer 129b may be formed on the same level as the bit line 129a formed in the cell array region A and may be made of the same material as the bit line 129a. For example, the first conductive layer 129b may be made of polysilicon.

주변 회로 영역(B)에서, 디커플링 커패시터들(104a-104f) 각각은 스토리지 전극(135b), 유전막(136b) 및 플레이트 전극(137b, 137c)을 포함한다. 주변 회로 영역(B)에 형성되어 있는 스토리지 전극(135b), 유전막(136b) 및 플레이트 전극(137b, 137c)은 각각 셀 어레이 영역(A)에 형성되어 있는 스토리지 전극(135a), 유전막(136a) 및 플레이트 전극(137a)과 동일 레벨에 형성되며, 각각 동일 물질로 구성될 수 있다.In the peripheral circuit region B, each of the decoupling capacitors 104a-104f includes a storage electrode 135b, a dielectric film 136b and plate electrodes 137b, 137c. The storage electrode 135b, the dielectric film 136b, and the plate electrodes 137b and 137c formed in the peripheral circuit region B are respectively the storage electrode 135a and the dielectric film 136a formed in the cell array region A. FIG. And the plate electrode 137a at the same level, and may be made of the same material.

주변 회로 영역(B)에서, 디커플링 커패시터들(104a-104f)은, 예시적으로 6개로 구성되고, 3개씩 병렬 연결되는 구조를 갖는다. 즉, 104a-104c 디커플링 커패시터들은 스토리지 전극들(135b)이 제1 도전층(129b)에 연결되고, 제1 플레이트 전극들(137b)이 제1 메탈 콘택(139a)을 통해 제1 금속 배선층(140a)에 연결되어 병렬 연결된다. 104d-104f 디커플링 커패시터들은 스토리지 전극들(135b)이 제1 도전층(129b)에 연결되고, 제2 플레이트 전극들(137c)이 제2 메탈 콘택(139b)을 통해 제2 금속 배선층(140b)에 연결되어 병렬 연결된다.In the peripheral circuit region B, the decoupling capacitors 104a-104f are exemplarily composed of six, and have a structure in which three are connected in parallel. That is, in the 104a-104c decoupling capacitors, the storage electrodes 135b are connected to the first conductive layer 129b, and the first plate electrodes 137b are connected to the first metal wiring layer 140a through the first metal contact 139a. ) And parallel connection. The 104d-104f decoupling capacitors have storage electrodes 135b connected to the first conductive layer 129b and second plate electrodes 137c connected to the second metal wiring layer 140b through the second metal contact 139b. Connected in parallel.

제1 금속 배선층(140a)은 제1 전원 전압, 예컨대 반도체 메모리 장치(100)의 외부로부터 인가되는 전원 전압(VDD)에 전기적으로 연결되어, 제1 플레이트 전극(137b)으로 전원 전압(VDD)이 인가된다. 제2 금속 배선층(140b)은 제2 전원 전압, 예컨대 접지 전압(VSS)에 전기적으로 연결되어, 제2 플레이트 전극(137c)으로 접지 전압(VSS)이 인가된다. 제1 전원 전압에는 전원 전압(VDD) 이외에 전원 전압(VDD) 보다 낮은 전압 레벨을 갖는 내부 전원 전압(VINT), 전원 전압(VDD) 보다 높은 전압 레벨을 갖는 승압 전압(VPP) 또는 백 바이어스 전압(VBB) 중 어느 하나일 수 있다.The first metal wiring layer 140a is electrically connected to a first power supply voltage, for example, a power supply voltage VDD applied from the outside of the semiconductor memory device 100 so that the power supply voltage VDD is applied to the first plate electrode 137b. Is approved. The second metal wiring layer 140b is electrically connected to a second power supply voltage, for example, the ground voltage VSS, and the ground voltage VSS is applied to the second plate electrode 137c. The first power supply voltage includes an internal power supply voltage VINT having a voltage level lower than the power supply voltage VDD, a boosted voltage VPP having a voltage level higher than the power supply voltage VDD, or a back bias voltage in addition to the power supply voltage VDD. VBB).

104a-104c 디커플링 커패시터들과 104d-104f 디커플링 커패시터들은 제1 도전층(129b)을 통해 직렬 연결된다. 이러한 구조를 2 스테이지 셀 타입(two stage cell type)의 파워 디커플링 커패시터(103)라고 칭하고, 개략적으로 도 2와 같은 등가 회로를 구성한다.The 104a-104c decoupling capacitors and the 104d-104f decoupling capacitors are connected in series through the first conductive layer 129b. This structure is referred to as a power decoupling capacitor 103 of a two stage cell type, and roughly constitutes an equivalent circuit as shown in FIG.

도 2를 참조하면, 파워 디커플링 커패시터(103)는 병렬 연결된 104a-104c 디커플링 커패시터들로 구성되는 제1 커패시터(C1)와 병렬 연결된 104d-104f 디커플링 커패시터들로 구성되는 제2 커패시터(C2)로 구성된다. 제1 커패시터(C1)의 일단은 전원 전압(VDD)에 전기적으로 연결되고, 제2 커패시터(C2)의 일단은 접지 전압(VSS)에 전기적으로 연결된다. 제1 및 제2 커패시터들(C1, C2)의 다른 일단들은, 도 1의 제1 도전층(129b)에 대응된다.Referring to FIG. 2, the power decoupling capacitor 103 is composed of a first capacitor C1 consisting of 104a-104c decoupling capacitors connected in parallel and a second capacitor C2 consisting of 104d-104f decoupling capacitors connected in parallel. do. One end of the first capacitor C1 is electrically connected to the power supply voltage VDD, and one end of the second capacitor C2 is electrically connected to the ground voltage VSS. The other ends of the first and second capacitors C1 and C2 correspond to the first conductive layer 129b of FIG. 1.

제1 도전층(129b)은 104a-104c 디커플링 커패시터들과 104d-104f 디커플링 커패시터들의 스토리지 전극(135b)과 연결된다. 스토리지 전극(135b)과 제1 도전층(129b) 사이의 접촉 저항 성분(RBC)과 제1 도전층(129b)의 저항 성분(RBLP)이 제1 및 제2 커패시터들(C1, C2)의 다른 일단에 나타난다. 제1 도전층(129b)은 셀 어레이 영역(A)에서 비트 라인(129a)과 동일 레벨상에 형성된다. 비트 라인(129a)의 제조 공정에서 비트 라인(129a)의 증착 두께가 작아지면, 제1 도전층(129b)의 두께도 동일하게 작아진다. 이에 따라, 제1 도전층(129b)의 저항 성분(RBLP)이 커지게 된다.The first conductive layer 129b is connected to the storage electrodes 135b of the 104a-104c decoupling capacitors and the 104d-104f decoupling capacitors. The contact resistance component R BC between the storage electrode 135b and the first conductive layer 129b and the resistance component R BLP of the first conductive layer 129b are the first and second capacitors C1 and C2. Appears at the other end of the line. The first conductive layer 129b is formed on the same level as the bit line 129a in the cell array region A. FIG. When the deposition thickness of the bit line 129a becomes small in the manufacturing process of the bit line 129a, the thickness of the first conductive layer 129b also becomes smaller. As a result, the resistance component R BLP of the first conductive layer 129b becomes large.

파워 디커플링 커패시터(103)에서, 제1 도전층(129b)의 저항 성분(RBLP)이 커지게 되면, 반도체 메모리 장치(100)가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터(103)의 유효 커패시턴스가 감소하는 문제점이 발생된다. 파워 디커플링 커패시터(103)의 유효 커패시턴스 저하를 방지하기 위하여, 파워 디커플링 커패시터(103)의 중간 노드인 제1 도전층(129b)의 저항 성분(RBLP)을 감쇄시키기 위한 제3 금속 배선층(140c, 도 1)을 제1 도전층(129b)에 연결시킨다.In the power decoupling capacitor 103, when the resistance component R BLP of the first conductive layer 129b becomes large, the effective capacitance of the power decoupling capacitor 103 is increased when the semiconductor memory device 100 is driven at a high frequency. There is a decreasing problem. In order to prevent the effective capacitance of the power decoupling capacitor 103 from being lowered, the third metal wiring layer 140c for attenuating the resistance component R BLP of the first conductive layer 129b, which is an intermediate node of the power decoupling capacitor 103, 1) is connected to the first conductive layer 129b.

도 1에서, 제3 금속 배선층(140c)은 제3 메탈 콘택(139c)을 통해 제1 도전층(129b)에 연결된다. 제3 금속 배선층(140c)은 제1 및 제2 금속 배선층(140a, 140b)과 동일 레벨에 형성되며, 각각 동일 물질로 구성될 수 있다. 제1 내지 제3 금속 배선층들(140a, 140b, 140c)은 제1 도전층(129b)의 저항 성분(RBLP) 보다 작은 저항 값을 갖는 도전성 물질로 구성될 수 있다. 예컨대, 제1 내지 제3 금속 배선층들(140a, 140b, 140c)은 금(Au), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 타이타늄텅스텐(TiW), 니켈크롬(NiCr), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 티타늄 알루미늄 질화물(TiAlxNy), 탄탈륨 질화물(TaNx), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix) 또는 그 조합물로 이루어질 수 있다.In FIG. 1, the third metal wiring layer 140c is connected to the first conductive layer 129b through the third metal contact 139c. The third metal wiring layer 140c is formed at the same level as the first and second metal wiring layers 140a and 140b and may be made of the same material. The first to third metal wiring layers 140a, 140b, and 140c may be formed of a conductive material having a resistance value smaller than that of the resistance component R BLP of the first conductive layer 129b. For example, the first to third metal wiring layers 140a, 140b, and 140c may include gold (Au), aluminum (Al), chromium (Cr), nickel (Ni), tungsten (W), titanium (Ti), and tantalum ( Ta), titanium tungsten (TiW), nickel chromium (NiCr), aluminum nitride (AlNx), titanium nitride (TiNx), titanium aluminum nitride (TiAlxNy), tantalum nitride (TaNx), tungsten silicide (WSix), titanium silicide (TiSix ), Cobalt silicide (CoSix) or combinations thereof.

제3 금속 배선층(140c)은 제1 도전층(129b)에 병렬 연결되는 구조를 갖는다. 도 2에 도시된 바와 같이, 제3 금속 배선층(140c)의 저항 성분(RMETAL)은 제1 도전층(129b)의 저항 성분(RBLP)에 병렬 연결되어, 제1 도전층(129b)의 저항 성분(RBLP)을 감쇄시킨다. 이에 따라, 반도체 메모리 장치(100)가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터(103)의 유효 커패시턴스 감소를 줄일 수 있다.The third metal wiring layer 140c has a structure connected in parallel with the first conductive layer 129b. As illustrated in FIG. 2, the resistance component R METAL of the third metal wiring layer 140c is connected in parallel to the resistance component R BLP of the first conductive layer 129b, thereby preventing the first conductive layer 129b from being connected. The resistance component R BLP is attenuated. Accordingly, the effective capacitance reduction of the power decoupling capacitor 103 may be reduced in the operation in which the semiconductor memory device 100 is driven at a high frequency.

본 실시예의 파워 디커플링 커패시터(103)는 전원 노이즈 제거를 위하여 전원 전압(VDD))과 접지 전압(VSS) 사이에 연결되는 경우에 대하여 설명하고 있다. 이외에, 파워 디커플링 커패시터(103)는 대용량 커패시터를 필요로 하는 회로에 이용될 수 있다. 파워 디커플링 커패시터(103)는 특정 노드 전압의 노이즈 제거를 위한 로우 패스 필터(low pass filter)로도 이용될 수 있고, 고전압 발생을 위하여 전하를 펌핑하는 킥 동작(kicker)에도 이용될 수 있다.The case where the power decoupling capacitor 103 of the present embodiment is connected between the power supply voltage VDD and the ground voltage VSS to remove power supply noise is described. In addition, the power decoupling capacitor 103 may be used in a circuit requiring a large capacity capacitor. The power decoupling capacitor 103 may also be used as a low pass filter for removing noise of a specific node voltage, and may also be used as a kicker for pumping charge to generate a high voltage.

도 3은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제2 예의 도면이다. 도 3에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.3 is a diagram illustrating a second example of a semiconductor memory device including a power decoupling capacitor according to various embodiments of the present disclosure. In FIG. 3, the same reference numerals as those in FIG. 1 denote the same members, and detailed description thereof will be omitted for simplicity.

도 3의 반도체 메모리 장치(300)에서, 셀 어레이 영역(A)과 주변 회로 영역(B)에 형성되어 있는 셀 커패시터(302)와 디커플링 커패시터들(304a-304f)은 필라(pillar) 구조를 갖는다. 필라 구조에 의해 커패시터 전극 면적이 증가되고, 증가된 면적은 커패시터의 커패시턴스를 증가시킨다. 파워 디커플링 커패시터(303)는 병렬 연결된 304a-304c 디커플링 커패시터와 병렬 연결된 304d-304f 디커플링 커패시터가 제1 도전층(129b)을 직렬 연결 선 즉, 중간 노드로 이용한다.In the semiconductor memory device 300 of FIG. 3, the cell capacitor 302 and the decoupling capacitors 304a-304f formed in the cell array region A and the peripheral circuit region B have a pillar structure. . The pillar structure increases the capacitor electrode area, which increases the capacitance of the capacitor. In the power decoupling capacitor 303, a 304d-304f decoupling capacitor connected in parallel with the paralleled 304a-304c decoupling capacitor uses the first conductive layer 129b as a series connection line, that is, an intermediate node.

파워 디커플링 커패시터(303)에서, 중간 노드인 제1 도전층(129b)의 저항 성분(RBLP)을 감쇄시키기 위해, 제1 도전층(129b)에 제3 금속 배선층(140c)이 병렬 연결된다. 제3 금속 배선층(140c)의 저항 성분(RMETAL)은 제1 도전층(129b)의 저항 성분(RBLP)에 병렬 연결되어, 제1 도전층(129b)의 저항 성분(RBLP)을 감쇄시킨다. 이에 따라, 반도체 메모리 장치(300)가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터(303)의 유효 커패시턴스 감소를 줄일 수 있다.In the power decoupling capacitor 303, the third metal wiring layer 140c is connected in parallel to the first conductive layer 129b to attenuate the resistance component R BLP of the first conductive layer 129b which is an intermediate node. The resistance component R METAL of the third metal wiring layer 140c is connected in parallel with the resistance component R BLP of the first conductive layer 129b to attenuate the resistance component R BLP of the first conductive layer 129b. Let's do it. Accordingly, the effective capacitance reduction of the power decoupling capacitor 303 may be reduced when the semiconductor memory device 300 is driven at a high frequency.

도 4는 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제3 예의 도면이다. 도 4에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.4 is a diagram illustrating a third example of a semiconductor memory device including a power decoupling capacitor according to various embodiments of the present disclosure. In FIG. 4, the same reference numerals as in FIG. 1 denote the same members, and detailed descriptions thereof will be omitted for simplicity of description.

도 4에서, 반도체 메모리 장치(400)에서, 셀 어레이 영역(A)과 주변 회로 영역(B)에 형성되어 있는 셀 커패시터(402)와 디커플링 커패시터들(404a-404f)은 실린더 구조를 갖는다. 파워 디커플링 커패시터(403)는 병렬 연결된 404a-404c 디커플링 커패시터와 병렬 연결된 404d-404f 디커플링 커패시터의 플레이트 전극(437b)을 직렬 연결 선 즉, 중간 노드로 이용한다.In FIG. 4, in the semiconductor memory device 400, the cell capacitor 402 and the decoupling capacitors 404a-404f formed in the cell array region A and the peripheral circuit region B have a cylinder structure. The power decoupling capacitor 403 uses the plate electrode 437b of the 404d-404f decoupling capacitor connected in parallel with the parallel-connected 404a-404c decoupling capacitor as a series connection line, that is, an intermediate node.

404a-404c 디커플링 커패시터들의 스토리지 전극(135b)은 제1 도전층(429b)에 연결되고, 404d-404f 디커플링 커패시터들의 스토리지 전극(135b)은 제2 도전층(429c)에 연결된다. 404a-404f 디커플링 커패시터들의 플레이트 전극(437b)은 병렬 연결되어 파워 디커플링 커패시터(403)의 중간 노드를 구성한다. 예컨대, 스토리지 전극(135b)과 플레이트 전극(437b)은 폴리실리콘으로 이루어질 수 있다.The storage electrodes 135b of the 404a-404c decoupling capacitors are connected to the first conductive layer 429b, and the storage electrodes 135b of the 404d-404f decoupling capacitors are connected to the second conductive layer 429c. The plate electrodes 437b of the 404a-404f decoupling capacitors are connected in parallel to form an intermediate node of the power decoupling capacitor 403. For example, the storage electrode 135b and the plate electrode 437b may be made of polysilicon.

제1 및 제2 도전층들(429b, 429c)은 셀 어레이 영역(A)에 형성된 비트 라인(129a)과 동일 레벨상에 형성되고, 비트 라인(129a)과 동일한 물질로 구성될 수 있다. 예컨대, 제1 및 제2 도전층들(429b, 429c)은 폴리실리콘으로 이루어질 수 있다.  The first and second conductive layers 429b and 429c may be formed on the same level as the bit line 129a formed in the cell array region A, and may be formed of the same material as the bit line 129a. For example, the first and second conductive layers 429b and 429c may be made of polysilicon.

제1 도전층(429b)은 제1 메탈 콘택(439a)을 통해 제1 금속 배선층(440a)에 연결되고, 제2 도전층(429c)은 제2 메탈 콘택(439b)을 통해 제2 금속 배선층(440b)에 연결된다. 제1 금속 배선층(440a)은 전원 전압(VDD)에 전기적으로 연결되어, 제1 도전층(429b)으로 전원 전압(VDD)이 인가된다. 제2 금속 배선층(440b)은 접지 전압(VSS)에 전기적으로 연결되어, 제2 도전층(429c)으로 접지 전압(VSS)이 인가된다.The first conductive layer 429b is connected to the first metal interconnection layer 440a through the first metal contact 439a, and the second conductive layer 429c is connected to the second metal interconnection layer through the second metal contact 439b. 440b). The first metal wiring layer 440a is electrically connected to the power supply voltage VDD, and the power supply voltage VDD is applied to the first conductive layer 429b. The second metal wiring layer 440b is electrically connected to the ground voltage VSS, and the ground voltage VSS is applied to the second conductive layer 429c.

404a-404c 디커플링 커패시터들과 104d-104f 디커플링 커패시터들은 플레이트 전극(437b)을 통해 직렬 연결된다. 파워 디커플링 커패시터(403)은 개략적으로 도 5와 같은 등가 회로를 구성한다.The 404a-404c decoupling capacitors and the 104d-104f decoupling capacitors are connected in series via the plate electrode 437b. The power decoupling capacitor 403 schematically constitutes an equivalent circuit as shown in FIG. 5.

도 5를 참조하면, 파워 디커플링 커패시터(403)는 병렬 연결된 404a-404c 디커플링 커패시터들로 구성되는 제1 커패시터(C1)와 병렬 연결된 404d-404f 디커플링 커패시터들로 구성되는 제2 커패시터(C2)로 구성된다. 제1 커패시터(C1)의 일단은 전원 전압(VDD)에 전기적으로 연결되고, 제2 커패시터(C2)의 일단은 접지 전압(VSS)에 전기적으로 연결된다. 제1 및 제2 커패시터들(C1, C2)의 다른 일단들은, 도 4의 플레이트 전극(437b)에 대응된다.Referring to FIG. 5, the power decoupling capacitor 403 is composed of a first capacitor C1 consisting of 404a-404c decoupling capacitors connected in parallel and a second capacitor C2 consisting of 404d-404f decoupling capacitors connected in parallel. do. One end of the first capacitor C1 is electrically connected to the power supply voltage VDD, and one end of the second capacitor C2 is electrically connected to the ground voltage VSS. The other ends of the first and second capacitors C1 and C2 correspond to the plate electrode 437b of FIG. 4.

플레이트 전극(437b)의 제조 공정에서 증착 두께가 작아지면, 플레이트 전극(437b)의 저항 성분(RP - POLY)이 커지게 된다. 플레이트 전극(437b)의 저항 성분(RP -POLY)이 커지게 되면, 반도체 메모리 장치(400)가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터(403)의 유효 커패시턴스가 감소하는 문제점이 발생된다. 파워 디커플링 커패시터(403)의 유효 커패시턴스 저하를 방지하기 위하여, 파워 디커플링 커패시터(403)의 중간 노드인 플레이트 전극(437b)의 저항 성분(RP - POLY)을 감쇄시키기 위한 제3 금속 배선층(440c, 도 4)을 플레이트 전극(437b)에 연결시킨다.When the deposition thickness decreases in the manufacturing process of the plate electrode 437b, the resistance component R P - POLY of the plate electrode 437b becomes large. When the resistance component R P -POLY of the plate electrode 437b becomes large, a problem arises in that the effective capacitance of the power decoupling capacitor 403 decreases when the semiconductor memory device 400 is driven at a high frequency. In order to prevent the effective capacitance of the power decoupling capacitor 403 from being lowered, the third metal wiring layer 440c for attenuating the resistance component R P - POLY of the plate electrode 437b, which is an intermediate node of the power decoupling capacitor 403, 4) is connected to the plate electrode 437b.

도 4에서, 제3 금속 배선층(440c)은 제3 메탈 콘택(439c)을 통해 플레이트 전극(437b)에 연결된다. 제3 금속 배선층(440c)은 제1 및 제2 금속 배선층(440a, 440b)과 동일 레벨에 형성되며, 각각 동일 물질로 구성될 수 있다. 제1 내지 제3 금속 배선층들(440a, 440b, 440c)은 플레이트 전극(437b)의 저항 성분(RP - POLY) 보다 작은 저항 값을 갖는 도전성 물질로 구성될 수 있다. 예컨대, 제1 내지 제3 금속 배선층들(440a, 440b, 440c)은 금(Au), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 타이타늄텅스텐(TiW), 니켈크롬(NiCr), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 티타늄 알루미늄 질화물(TiAlxNy), 탄탈륨 질화물(TaNx), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix) 또는 그 조합물로 이루어질 수 있다.In FIG. 4, the third metal wiring layer 440c is connected to the plate electrode 437b through the third metal contact 439c. The third metal wiring layer 440c is formed at the same level as the first and second metal wiring layers 440a and 440b, and may be formed of the same material. The first to third metal wiring layers 440a, 440b, and 440c may be formed of a conductive material having a resistance value smaller than that of the resistance component R P - POLY of the plate electrode 437b. For example, the first to third metal wiring layers 440a, 440b, and 440c may include gold (Au), aluminum (Al), chromium (Cr), nickel (Ni), tungsten (W), titanium (Ti), and tantalum ( Ta), titanium tungsten (TiW), nickel chromium (NiCr), aluminum nitride (AlNx), titanium nitride (TiNx), titanium aluminum nitride (TiAlxNy), tantalum nitride (TaNx), tungsten silicide (WSix), titanium silicide (TiSix ), Cobalt silicide (CoSix) or combinations thereof.

제3 금속 배선층(440c)은 플레이트 전극(437b)에 병렬 연결되는 구조를 갖는다. 도 5에 도시된 바와 같이, 제3 금속 배선층(440c)의 저항 성분(RMETAL)은 플레이트 전극(437b)의 저항 성분(RP - POLY)에 병렬 연결되어, 플레이트 전극(437b)의 저항 성분(RP - POLY)을 감쇄시킨다. 이에 따라, 반도체 메모리 장치(400)가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터(403)의 유효 커패시턴스 감소를 줄일 수 있다.The third metal wiring layer 440c has a structure connected in parallel to the plate electrode 437b. As shown in FIG. 5, the resistance component R METAL of the third metal wiring layer 440c is connected in parallel with the resistance components R P - POLY of the plate electrode 437b, thereby resisting the resistance component of the plate electrode 437b. (R P - POLY ) is attenuated. Accordingly, the effective capacitance reduction of the power decoupling capacitor 403 may be reduced in the operation in which the semiconductor memory device 400 is driven at a high frequency.

도 6은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치를 설명하는 제4 예의 도면이다. 도 6에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.6 is a diagram illustrating a fourth example of a semiconductor memory device including a power decoupling capacitor according to various embodiments of the present disclosure. In FIG. 6, the same reference numerals as in FIG. 1 denote the same members, and detailed description thereof will be omitted for simplicity of description.

도 6의 반도체 메모리 장치(600)에서, 셀 어레이 영역(A)과 주변 회로 영역(B)에 형성되어 있는 셀 커패시터(602)와 디커플링 커패시터들(604a-604f)은 필라(pillar) 구조를 갖는다. 파워 디커플링 커패시터(603)는 병렬 연결된 604a-604c 디커플링 커패시터와 병렬 연결된 604d-604f 디커플링 커패시터가 플레이트 전극(637b)을 직렬 연결 선 즉, 중간 노드로 이용한다.In the semiconductor memory device 600 of FIG. 6, the cell capacitor 602 and the decoupling capacitors 604a-604f formed in the cell array region A and the peripheral circuit region B have a pillar structure. . In the power decoupling capacitor 603, the 604d-604f decoupling capacitor connected in parallel with the 604a-604c decoupling capacitor connected in parallel uses the plate electrode 637b as a series connection line, that is, an intermediate node.

파워 디커플링 커패시터(603)에서, 중간 노드인 플레이트 전극(637b)의 저항 성분(RBLP)을 감쇄시키기 위해, 플레이트 전극(637b)에 제3 금속 배선층(640c)이 병렬 연결된다. 제3 금속 배선층(640c)은 플레이트 전극(637b)에 병렬 연결되어, 플레이트 전극(637b)의 저항 성분을 감쇄시킨다. 이에 따라, 반도체 메모리 장치(600)가 고주파수로 구동되는 동작에서 파워 디커플링 커패시터(603)의 유효 커패시턴스 감소를 줄일 수 있다.In the power decoupling capacitor 603, the third metal wiring layer 640c is connected in parallel to the plate electrode 637b to attenuate the resistance component R BLP of the plate electrode 637b, which is an intermediate node. The third metal wiring layer 640c is connected in parallel to the plate electrode 637b to attenuate the resistance component of the plate electrode 637b. As a result, the reduction in the effective capacitance of the power decoupling capacitor 603 may be reduced when the semiconductor memory device 600 is driven at a high frequency.

도 7은 본 발명의 다양한 실시예들에 따른 파워 디커플링 커패시터의 유효 커패시턴스 특성을 평가한 결과를 나타낸 파형도이다. 7 is a waveform diagram illustrating a result of evaluating an effective capacitance characteristic of a power decoupling capacitor according to various embodiments of the present disclosure.

도 7은 셀 커패시터 타입의 디커플링 커패시터가 직렬로 연결된 2 스테이지 셀 타입의 파워 디커플링 커패시터(PDC)를 사용하였고, 파워 디커플링 커패시터(PDC)의 중간 노드로 플레이트 전극이 이용된 도 6의 실시예에 대한 평가이다. A 파형은 중간 노드인 플레이트 전극에 제3 도전층의 병렬 연결되지 않는 경우를 나타내고, B 파형은 중간 노드인 플레이트 전극에 제3 도전층이 병렬 연결된 경우를 나타낸다. A, B 파형 모두 고주파 동작시 유효 커패시턴스가 현저히 저하되었다. 그렇지만, B 파형은 A 파형에 비해 유효 커패시턴스 감소 특성이 줄어들었다. 이로부터, 본 발명에 따른 파워 디커플링 커패시터(PDC)는 고주파 특성이 개선된 것을 확인할 수 있다.FIG. 7 illustrates a two stage cell type power decoupling capacitor (PDC) in which a cell capacitor type decoupling capacitor is connected in series, and a plate electrode is used as an intermediate node of the power decoupling capacitor (PDC). Evaluation. The waveform A shows the case where the third conductive layer is not connected in parallel to the plate electrode which is the middle node, and the waveform B shows the case where the third conductive layer is connected in parallel with the plate electrode which is the middle node. In the A and B waveforms, the effective capacitance significantly decreased during high frequency operation. However, the B waveform has less effective capacitance reduction than the A waveform. From this, it can be seen that the power decoupling capacitor PDC according to the present invention has improved high frequency characteristics.

본 실시예들에서 설명되는 파워 디커플링 커패시터들(PDCs)은 도 8과 같은 반도체 메모리 장치, 예컨대, DDR-SDRAM에 포함될 수 있다.The power decoupling capacitors PDCs described in the present embodiments may be included in a semiconductor memory device such as DDR-SDRAM as shown in FIG. 8.

도 8을 참조하면, DDR-SDRAM(800)은 DRAM 셀을 포함하는 메모리 셀 어레이(801) 및 DRAM 셀을 구동하기 위한 각종 회로 블록들을 구비할 수 있다. 예컨대, 타이밍 레지스터(802)는 칩 선택 신호(CS)가 비활성화 레벨 (예컨대 로직 하이)에서 활성화 레벨 (예컨대 로직 로우)로 변화될 때 활성화될 수 있다. 타이밍 레지스터(802)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 칼럼(Column) 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(CMD) 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다.Referring to FIG. 8, the DDR-SDRAM 800 may include a memory cell array 801 including a DRAM cell and various circuit blocks for driving the DRAM cell. For example, the timing register 802 may be activated when the chip select signal CS changes from an inactivation level (eg, logic high) to an activation level (eg, logic low). The timing register 802 is externally configured as a clock signal CLK, a clock enable signal CKE, a chip select signal CSB, a low address strobe signal RASB, and a column address strobe signal CASB. And various internal command signals LRAS for receiving a command CMD signal such as a write enable signal WEB and a data input / output mask signal DQM, and processing the received command signal to control circuit blocks. LCBR, LWE, LCAS, LWCBR, LDQM) can be generated.

타이밍 레지스터(802)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(804)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(804)에 저장될 수 있다. 프로그래밍 레지스터(804)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(806)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(806)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 칼럼 버퍼(808)를 통하여 칼럼 디코더(810)나 출력 버퍼(812)로 제공할 수 있다.Some internal command signals generated from timing register 802 are stored in programming register 804. For example, latency information, burst length information, and the like related to data output may be stored in the programming register 804. Internal command signals stored in the programming register 804 may be provided to the latency / burst length control unit 806, where the latency / burst length control unit 806 may provide a control signal for controlling the latency or burst length of the data output in the column buffer. The data may be provided to the column decoder 810 or the output buffer 812 through 808.

어드레스 레지스터(820)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 버퍼(822)를 통하여 로우 디코더(824)로 제공될 수 있다. 또한, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(808)를 통하여 칼럼 디코더(810)로 제공될 수 있다. 로우 어드레스 버퍼(822)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(824)로 제공할 수 있다. 또한, 어드레스 레지스터(820)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(826)로 제공할 수 있다.The address register 820 may receive the address signal ADD from the outside. The row address signal may be provided to the row decoder 824 through the row address buffer 822. In addition, the column address signal may be provided to the column decoder 810 through the column address buffer 808. The row address buffer 822 may further receive a refresh address signal generated by the refresh counter in response to the refresh commands LRAS and LCBR, and provide either the row address signal or the refresh address signal to the row decoder 824. can do. In addition, the address register 820 may provide a bank signal for selecting a bank to the bank selector 826.

로우 디코더(824)는 로우 어드레스 버퍼(822)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(801)의 워드라인을 활성화시킬 수 있다. 칼럼 디코더(810)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(801)의 비트라인에 대한 선택 동작을 수행할 수 있다. 일예로서, 칼럼 선택 라인(Column selection Line)이 반도체 메모리 장치(800)에 적용되어, 칼럼 선택 라인을 통한 선택 동작이 수행될 수 있다.The row decoder 824 may decode a row address signal or a refresh address signal input from the row address buffer 822, and activate a word line of the memory cell array 801. The column decoder 810 may decode the column address signal and perform a selection operation on the bit line of the memory cell array 801. For example, a column selection line may be applied to the semiconductor memory device 800 so that a selection operation through the column selection line may be performed.

감지 증폭기(830)는 로우 디코더(824)와 칼럼 디코더(810)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(812)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(832)를 통하여 메모리 셀 어레이(801)로 제공되며, 입출력 컨트롤러(834)는 데이터 입력 레지스터(832)를 통한 데이터 전달 동작을 제어할 수 있다.The sense amplifier 830 may amplify data of a memory cell selected by the row decoder 824 and the column decoder 810, and provide the amplified data to the output buffer 812. Data for writing a data cell is provided to the memory cell array 801 through the data input register 832, and the input / output controller 834 may control a data transfer operation through the data input register 832.

DDR-SDRAM(800)은 메모리 셀 어레이(801) 및 각종 회로 블록들을 구동하는 다양한 전압들(VDD, VINT, VPP, VBB)이 사용될 수 있다. 전원 전압(VDD)은 DDR-SDRAM(800) 외부로부터 인가되는 동작 전원이고, 내부 전원 전압(VINT)은 전원 전압(VDD)으로부터 발생되고 전원 전압(VDD) 보다 낮은 전압 레벨을 가질 수 있다. 내부 전원 전압(VINT)은 메모리 셀 어레이(801)를 포함하는 코아 블락의 전원 전압으로 사용될 수 있다. 승압 전압(VPP)은 전원 전압(VDD)으로부터 발생되고 전원 전압(VDD) 보다 높은 전압 레벨을 가질 수 있다. 승압 전압(VPP)은 메모리 셀 어레이(801)의 워드라인을 활성화시키는 전압으로 사용될 수 있다. 백 바이어스 전압(VBB)은 트랜지스터의 누설 전류를 방지하기 위하여 기판에 인가되는 전압으로 사용될 수 있다.The DDR-SDRAM 800 may use various voltages VDD, VINT, VPP, and VBB driving the memory cell array 801 and various circuit blocks. The power supply voltage VDD is an operating power source applied from the outside of the DDR-SDRAM 800, and the internal power supply voltage VINT is generated from the power supply voltage VDD and may have a voltage level lower than the power supply voltage VDD. The internal power supply voltage VINT may be used as the power supply voltage of the core block including the memory cell array 801. The boosted voltage VPP is generated from the power supply voltage VDD and may have a voltage level higher than the power supply voltage VDD. The boosted voltage VPP may be used as a voltage for activating a word line of the memory cell array 801. The back bias voltage VBB may be used as a voltage applied to the substrate to prevent leakage current of the transistor.

DDR-SDRAM(800)은 전원 전압(VDD), 내부 전원 전압(VINT), 승압 전압(VPP) 및 백 바이어스 전압(VBB) 각각의 전압 변동을 억제하기 위하여 파워 디커플링 커패시터(PDC)를 이용한다. 파워 디커플링 커패시터(PDC)의 제1 전극에는 전원 전압(VDD), 내부 전원 전압(VINT), 승압 전압(VPP) 또는 백 바이어스 전압(VBB)이 연결되고, 제2 전극에는 접지 전압이 연결될 수 있다. 또한, 파워 디커플링 커패시터(PDC)의 제1 전극에는 내부 전원 전압(VINT) 또는 승압 전압(VPP)이 연결되고, 제2 전극에는 전원 전압(VDD)이 연결될 수 있다.The DDR-SDRAM 800 uses a power decoupling capacitor PDC to suppress voltage variations of the power supply voltage VDD, the internal power supply voltage VINT, the boost voltage VPP, and the back bias voltage VBB. A power supply voltage VDD, an internal power supply voltage VINT, a boost voltage VPP, or a back bias voltage VBB may be connected to the first electrode of the power decoupling capacitor PDC, and a ground voltage may be connected to the second electrode. . In addition, an internal power supply voltage VINT or a boosted voltage VPP may be connected to the first electrode of the power decoupling capacitor PDC, and a power supply voltage VDD may be connected to the second electrode.

파워 디커플링 커패시터(PDC)는 셀 커패시터 타입의 디커플링 커패시터가 직렬로 연결된 2 스테이지 셀 타입의 파워 디커플링 커패시터일 수 있다. 제1 예의 파워 디커플링 커패시터(PDC)에서, 비트 라인과 동일 레벨이고 스토리지 전극과 연결되는 도전층이 중간 노드인 경우, 도전층에 금속 배선층이 병렬 연결되어 도전층의 저항 성분을 감쇄시킬 수 있다. 제2 예의 파워 디커플링 커패시터에서, 플레이트 전극이 중간 노드인 경우, 금속 배선층이 플레이트 전극에 병렬 연결되어 플레이트 전극의 저항 성분을 감쇄시킬 수 있다. 이에 따라, 고주파수 동작에서 파워 디커플링 커패시터의 유효 커패시턴스 감소를 줄일 수 있다.  The power decoupling capacitor PDC may be a two stage cell type power decoupling capacitor having a cell capacitor type decoupling capacitor connected in series. In the power decoupling capacitor PDC of the first example, when the conductive layer at the same level as the bit line and connected to the storage electrode is an intermediate node, the metal wiring layer may be connected to the conductive layer in parallel to attenuate the resistance component of the conductive layer. In the power decoupling capacitor of the second example, when the plate electrode is an intermediate node, the metal wiring layer may be connected in parallel to the plate electrode to attenuate the resistance component of the plate electrode. Accordingly, the effective capacitance reduction of the power decoupling capacitor in the high frequency operation can be reduced.

도 9는 도 8의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.FIG. 9 is a diagram illustrating an embodiment of a memory system to which the semiconductor memory device of FIG. 8 is applied.

도 9를 참조하면, 메모리 시스템(900)은 메모리 모듈(910) 및 메모리 콘트롤러(920)을 포함할 수 있다. 메모리 모듈(910)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 장치(930)를 장착할 수 있다. 반도체 메모리 장치(930)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(930)는 다수 개의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(931)과 하나 이상의 슬레이브 칩(932)을 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.Referring to FIG. 9, the memory system 900 may include a memory module 910 and a memory controller 920. The memory module 910 may mount at least one semiconductor memory device 930 on a module board. The semiconductor memory device 930 may be implemented as a DRAM chip, and each semiconductor memory device 930 may include a plurality of semiconductor layers. The semiconductor layers may include one or more master chips 931 and one or more slave chips 932. The transfer of signals between the semiconductor layers can be performed through a through silicon via (TSV).

마스터 칩(931)과 슬레이브 칩(932)은 본 발명의 실시예들에 따른 파워 디커플링 커패시터(PDC)를 포함할 수 있다. 파워 디커플링 커패시터(PDC)는 마스터 칩(931)과 슬레이브 칩(932) 각각에서 사용되는 다양한 전압들의 전압 변동을 억제하기 위하여 이용된다. 파워 디커플링 커패시터(PDC)는 셀 커패시터 타입의 디커플링 커패시터가 직렬로 연결된 2 스테이지 셀 타입의 파워 디커플링 커패시터일 수 있다. 제1 예의 파워 디커플링 커패시터(PDC)에서, 비트 라인과 동일 레벨이고 스토리지 전극과 연결되는 도전층이 중간 노드인 경우, 도전층에 금속 배선층이 병렬 연결되어 도전층의 저항 성분을 감쇄시킬 수 있다. 제2 예의 파워 디커플링 커패시터에서, 플레이트 전극이 중간 노드인 경우, 금속 배선층이 플레이트 전극에 병렬 연결되어 플레이트 전극의 저항 성분을 감쇄시킬 수 있다. 이에 따라, 고주파수 동작에서 파워 디커플링 커패시터의 유효 커패시턴스 감소를 줄일 수 있다.The master chip 931 and the slave chip 932 may include a power decoupling capacitor (PDC) according to embodiments of the present invention. The power decoupling capacitor PDC is used to suppress voltage variations of various voltages used in each of the master chip 931 and the slave chip 932. The power decoupling capacitor PDC may be a two stage cell type power decoupling capacitor having a cell capacitor type decoupling capacitor connected in series. In the power decoupling capacitor PDC of the first example, when the conductive layer at the same level as the bit line and connected to the storage electrode is an intermediate node, the metal wiring layer may be connected to the conductive layer in parallel to attenuate the resistance component of the conductive layer. In the power decoupling capacitor of the second example, when the plate electrode is an intermediate node, the metal wiring layer may be connected in parallel to the plate electrode to attenuate the resistance component of the plate electrode. Accordingly, the effective capacitance reduction of the power decoupling capacitor in the high frequency operation can be reduced.

메모리 모듈(910)은 시스템 버스를 통해 메모리 콘트롤러(920)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(910)과 메모리 콘트롤러(920) 사이에서 송수신될 수 있다.The memory module 910 may communicate with the memory controller 920 through a system bus. The data DQ, the command / address CMD / ADD, the clock signal CLK, and the like may be transmitted and received between the memory module 910 and the memory controller 920 through the system bus.

도 10은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨터 시스템을 나타내는 블록도이다.10 is a block diagram illustrating a computer system having a memory system in accordance with an embodiment of the present invention.

도 10을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨터 시스템(1000)에 본 발명의 반도체 메모리 장치가 램(1020)으로 장착될 수 있다. 램(1020)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(1020)은 앞선 실시예들 중 반도체 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 램(1020)은 반도체 메모리 장치와 메모리 콘트롤러를 포함하는 개념일 수 있다. Referring to FIG. 10, a semiconductor memory device of the present invention may be mounted as a RAM 1020 in a computer system 1000 such as a mobile device or a desktop computer. As the semiconductor memory device mounted as the RAM 1020, any one of the above-described embodiments may be applied. For example, the RAM 1020 may be applied to a semiconductor memory device, or may be applied in the form of a memory module. In addition, the RAM 1020 may be a concept including a semiconductor memory device and a memory controller.

본 발명의 일실시예에 따른 컴퓨터 시스템(1000)은 중앙 처리 장치(1010), 램(1020), 유저 인터페이스(1030)와 불휘발성 메모리(1040)를 포함하며, 이들 구성요소는 각각 버스(1050)에 전기적으로 연결되어 있다. 중앙 처리 장치(1010)에 의한 처리 결과는 램(1020) 및/또는 불휘발성 메모리(1040)에 저장될 수 있다. 유저 인터페이스(1030)는 입력 장치들과 출력 장치들을 포함할 수 있다. 입력 장치들은 키보드, 카메라 등을 포함하고, 입력 데이터는 사용자에 의한 명령이거나 카메라 등에 의한 영상 데이터 등의 멀티 미디어 데이터일 수 있다. 입력 데이터들은 램(1020) 및/또는 불휘발성 메모리(1040)에 저장될 수 있다. 출력 장치들은 램(1020) 또는 불휘발성 메모리(1040)에 저장된 데이터를 출력한다. 출력 장치들은 디스플레이 장치 또는 스피커 등을 포함할 수 있다. 불휘발성 메모리(1040)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.The computer system 1000 according to an embodiment of the present invention includes a central processing unit 1010, a RAM 1020, a user interface 1030, and a nonvolatile memory 1040, each of which is a bus 1050. Is electrically connected). The processing result by the CPU 1010 may be stored in the RAM 1020 and / or the nonvolatile memory 1040. The user interface 1030 may include input devices and output devices. The input devices may include a keyboard, a camera, and the like, and the input data may be a command by a user or multimedia data such as image data by a camera. The input data may be stored in the RAM 1020 and / or the nonvolatile memory 1040. The output devices output data stored in the RAM 1020 or the nonvolatile memory 1040. The output devices may include a display device or a speaker. The nonvolatile memory 1040 may use a mass storage device such as an SSD or an HDD.

컴퓨터 시스템(1000)에서, 램(1020)은, 본 발명의 실시예들에 따른 파워 디커플링 커패시터(PDC)를 포함할 수 있다. 파워 디커플링 커패시터(PDC)는 램(1020)에서 사용되는 다양한 전압들의 전압 변동을 억제하기 위하여 이용된다. 파워 디커플링 커패시터(PDC)는 셀 커패시터 타입의 디커플링 커패시터가 직렬로 연결된 2 스테이지 셀 타입의 파워 디커플링 커패시터일 수 있다. 제1 예의 파워 디커플링 커패시터(PDC)에서, 비트 라인과 동일 레벨이고 스토리지 전극과 연결되는 도전층이 중간 노드인 경우, 도전층에 금속 배선층이 병렬 연결되어 도전층의 저항 성분을 감쇄시킬 수 있다. 제2 예의 파워 디커플링 커패시터에서, 플레이트 전극이 중간 노드인 경우, 금속 배선층이 플레이트 전극에 병렬 연결되어 플레이트 전극의 저항 성분을 감쇄시킬 수 있다. 이에 따라, 고주파수 동작에서 파워 디커플링 커패시터의 유효 커패시턴스 감소를 줄일 수 있다.In computer system 1000, RAM 1020 may include a power decoupling capacitor (PDC) in accordance with embodiments of the present invention. The power decoupling capacitor PDC is used to suppress voltage fluctuations of various voltages used in the RAM 1020. The power decoupling capacitor PDC may be a two stage cell type power decoupling capacitor having a cell capacitor type decoupling capacitor connected in series. In the power decoupling capacitor PDC of the first example, when the conductive layer at the same level as the bit line and connected to the storage electrode is an intermediate node, the metal wiring layer may be connected to the conductive layer in parallel to attenuate the resistance component of the conductive layer. In the power decoupling capacitor of the second example, when the plate electrode is an intermediate node, the metal wiring layer may be connected in parallel to the plate electrode to attenuate the resistance component of the plate electrode. Accordingly, the effective capacitance reduction of the power decoupling capacitor in the high frequency operation can be reduced.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, these are merely exemplary, and those skilled in the art will understand that various modifications and other other embodiments are possible. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (10)

셀 트랜지스터, 상기 셀 트랜지스터의 소스/드레인 영역에 전기적으로 연결되는 비트라인 및 셀 커패시터를 포함하는 셀 어레이 영역;
상기 셀 어레이 영역으로부터 이격된 위치에서, 상기 셀 어레이 영역의 상기 셀 커패시터와 동일 레벨상에 형성되어 있는 복수의 디커플링 커패시터들을 포함하는 주변 회로 영역;
상기 주변 회로 영역에서, 제1군의 상기 디커플링 커패시터들과 제2군의 상기 디커플링 커패시터들 각각은 상호 병렬 연결되고, 상기 제1군 디커플링 커패시터들의 스토리지 전극과 상기 제2군 디커플링 커패시터들의 스토리지 전극은 상기 셀 어레이 영역의 상기 비트라인과 동일 레벨상에서 형성되는 도전층을 통해 전기적으로 직렬 연결되고, 상기 도전층에 전기적으로 병렬 연결되는 금속 배선층을 포함하는 파워 디커플링 커패시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.A cell array region including a cell transistor, a bit line electrically connected to a source / drain region of the cell transistor, and a cell capacitor;
A peripheral circuit region including a plurality of decoupling capacitors formed on the same level as the cell capacitor of the cell array region at a position spaced apart from the cell array region;
In the peripheral circuit region, each of the decoupling capacitors of the first group and the decoupling capacitors of the second group is connected in parallel to each other, the storage electrode of the first group decoupling capacitors and the storage electrode of the second group decoupling capacitors are And a power decoupling capacitor comprising a metal wiring layer electrically connected in series with a conductive layer formed on the same level as the bit line in the cell array region, and electrically connected in parallel with the conductive layer. Device. 제1항에 있어서,
상기 도전층은 상기 비트라인과 동일한 물질로 구성되는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 1,
And the conductive layer is made of the same material as the bit line. 제1항에 있어서,
상기 금속 배선층의 저항 성분은 상기 도전층의 저항 성분 보다 작은 것을 특징으로 하는 반도체 메모리 장치.The method of claim 1,
The resistance component of the metal wiring layer is smaller than the resistance component of the conductive layer. 제1항에 있어서,
상기 파워 디커플링 커패시터는 상기 반도체 메모리 장치의 동작 전원 전압의 변동을 억제하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 1,
And the power decoupling capacitor suppresses a change in an operating power supply voltage of the semiconductor memory device. 제1항에 있어서,
상기 제1군 디커플링 커패시터들의 플레이트 전극은 제1 전원 전압에 전기적으로 연결되고, 상기 제2군 디커플링 커패시터들의 플레이트 전극은 제2 전원 전압에 전기적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 1,
And the plate electrode of the first group decoupling capacitors is electrically connected to a first power supply voltage, and the plate electrode of the second group decoupling capacitors is electrically connected to a second power supply voltage. 제5항에 있어서,
상기 제1 전원 전압은 상기 반도체 메모리 장치의 외부로부터 인가되는 전원 전압(VDD), 상기 전원 전압(VDD) 보다 낮은 전압 레벨을 갖는 내부 전원 전압(VINT), 상기 전원 전압(VDD) 보다 높은 전압 레벨을 갖는 승압 전압(VPP), 또는 백 바이어스 전압 중 어느 하나이고, 상기 제2 전원 전압은 접지 전압(VSS)인 것을 특징으로 하는 반도체 메모리 장치.The method of claim 5,
The first power supply voltage is a power supply voltage VDD applied from the outside of the semiconductor memory device, an internal power supply voltage VINT having a lower voltage level than the power supply voltage VDD, and a voltage level higher than the power supply voltage VDD. And one of a boosted voltage (VPP) and a back bias voltage, wherein the second power supply voltage is a ground voltage (VSS). 제5항에 있어서,
상기 제1 전원 전압은 상기 반도체 메모리 장치의 외부로부터 인가되는 전원 전압(VDD)이고, 상기 제2 전원 전압은 상기 전원 전압(VDD) 보다 낮은 전압 레벨을 갖는 내부 전원 전압(VINT) 또는 상기 전원 전압(VDD) 보다 높은 전압 레벨을 갖는 승압 전압(VPP)인 것을 특징으로 하는 반도체 메모리 장치.The method of claim 5,
The first power supply voltage is a power supply voltage VDD applied from the outside of the semiconductor memory device, and the second power supply voltage is an internal power supply voltage VINT or the power supply voltage having a lower voltage level than the power supply voltage VDD. And a boosted voltage (VPP) having a voltage level higher than that of (VDD). 제1항에 있어서,
상기 셀 커패시터 및 상기 디커플링 커패시터는 실린더 구조 또는 필라 구조로 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 1,
The cell capacitor and the decoupling capacitor are formed in a cylinder structure or pillar structure. 셀 트랜지스터, 상기 셀 트랜지스터의 소스/드레인 영역에 전기적으로 연결되는 비트라인 및 셀 커패시터를 포함하는 셀 어레이 영역;
상기 셀 어레이 영역으로부터 이격된 위치에서, 상기 셀 어레이 영역의 상기 셀 커패시터와 동일 레벨상에 형성되어 있는 복수의 디커플링 커패시터들을 포함하는 주변 회로 영역;
상기 주변 회로 영역에서, 제1군의 상기 디커플링 커패시터들과 제2군의 상기 디커플링 커패시터들 각각은 상호 병렬 연결되고, 상기 제1군 디커플링 커패시터들의 플레이트 전극과 상기 제2군 디커플링 커패시터들의 플레이트 전극은 전기적으로 직렬 연결되고, 상기 제1군 및 상기 제2군 디커플링 커패시터들의 플레이트층에 전기적으로 병렬 연결되는 금속 배선층을 포함하는 파워 디커플링 커패시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.A cell array region including a cell transistor, a bit line electrically connected to a source / drain region of the cell transistor, and a cell capacitor;
A peripheral circuit region including a plurality of decoupling capacitors formed on the same level as the cell capacitor of the cell array region at a position spaced apart from the cell array region;
In the peripheral circuit region, each of the decoupling capacitors of the first group and the decoupling capacitors of the second group is connected in parallel with each other, and the plate electrode of the first group decoupling capacitors and the plate electrode of the second group decoupling capacitors are And a power decoupling capacitor electrically connected in series and including a metal wiring layer electrically connected in parallel to a plate layer of the first group and the second group decoupling capacitors. 제9항에 있어서,
상기 금속 배선층의 저항 성분은 상기 플레이트 전극의 저항 성분 보다 작은 것을 특징으로 하는 반도체 메모리 장치.10. The method of claim 9,
And the resistive component of the metal wiring layer is smaller than the resistive component of the plate electrode.
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