JPH11330409A - Semiconductor storage device - Google Patents
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- JPH11330409A JPH11330409A JP10128796A JP12879698A JPH11330409A JP H11330409 A JPH11330409 A JP H11330409A JP 10128796 A JP10128796 A JP 10128796A JP 12879698 A JP12879698 A JP 12879698A JP H11330409 A JPH11330409 A JP H11330409A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置の
レイアウト技術に関し、特にメモリアレー上のメッシュ
ド電源配線のレイアウトにおいて、間接周辺回路の面積
縮小およびチップ内の電源の電圧降圧の低減に好適なＤ
ＲＡＭ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）などの半
導体記憶装置に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout technique for a semiconductor memory device, and more particularly to a layout of a meshed power supply wiring on a memory array, which is suitable for reducing the area of an indirect peripheral circuit and reducing the voltage drop of a power supply in a chip. D
The present invention relates to a technology effective when applied to a semiconductor memory device such as a RAM and a synchronous DRAM (SDRAM).
【０００２】[0002]
【従来の技術】たとえば、本発明者が検討した技術とし
て、ＤＲＡＭ、ＳＤＲＡＭにおいては、そのチップ上
に、特にメモリアレー内の直接周辺回路に対する電源供
給方法として、メモリアレー上にメッシュド電源配線を
はわせる方式が考えられる。この方式では、メモリアレ
ー上メッシュド電源配線を利用することで、チップ面積
の増大をなくして、電源の電圧降下を抑え、直接周辺回
路に電源を供給することができる。2. Description of the Related Art For example, as a technique which the present inventors have studied, in a DRAM or an SDRAM, a meshed power supply wiring is provided on a chip thereof, in particular, as a method for supplying power directly to a peripheral circuit in the memory array. There is a method that can be used. In this method, by using the meshed power supply wiring on the memory array, an increase in chip area can be eliminated, a voltage drop of the power supply can be suppressed, and power can be supplied directly to peripheral circuits.
【０００３】なお、このようなＤＲＡＭ、ＳＤＲＡＭな
どの半導体記憶装置に関する技術としては、たとえば１
９９４年１１月５日、株式会社培風館発行の「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」などに
記載される技術などが挙げられる。[0003] Techniques related to such semiconductor memory devices as DRAM and SDRAM include, for example, 1
Techniques described in “Advanced Electronics I-9 Ultra LSI Memory” issued by Baifukan on November 5, 994, and the like.
【０００４】[0004]
【発明が解決しようとする課題】ところで、前記のよう
なメッシュド電源配線は、たとえば図６に示すように、
メモリアレー間において、チップ長辺方向の間接周辺回
路２ｃ上の電源配線１２を通してシャントされている。
または、図７のように、チップ長辺方向の間接周辺回路
２ｃ上の電源配線１２、チップ短辺方向の間接周辺回路
２ａ上の電源配線１１を通してシャントされている。こ
のために、以下のような課題が発生することが考えられ
る。By the way, the above meshed power supply wiring is, for example, as shown in FIG.
Shunts are provided between the memory arrays through the power supply wiring 12 on the indirect peripheral circuit 2c in the chip long side direction.
Alternatively, as shown in FIG. 7, shunting is performed through the power supply wiring 12 on the indirect peripheral circuit 2c in the chip long side direction and the power supply wiring 11 on the indirect peripheral circuit 2a in the chip short side direction. For this reason, the following problems may occur.
【０００５】図６では、チップ長辺方向の間接周辺回路
２ｃ上に、この間接周辺回路２ｃで未使用の電源配線を
はわせなければならない。また、図７では、チップ短辺
方向の間接周辺回路２ａ上に、この間接周辺回路２ａで
未使用の電源配線をはわせなければならない。この結
果、間接周辺回路２ｃ，２ａ上に無駄な領域を作り込む
ことになる。また、面積縮小のために電源配線を細くす
ると、チップ内の電源の電圧降下が増大し、デバイスお
よびチップ性能が劣化し、特に動作周波数が低減するこ
とが考えられる。In FIG. 6, power supply wiring not used in the indirect peripheral circuit 2c must be provided on the indirect peripheral circuit 2c in the chip long side direction. In FIG. 7, a power supply wiring not used in the indirect peripheral circuit 2a must be provided on the indirect peripheral circuit 2a in the chip short side direction. As a result, a useless area is created on the indirect peripheral circuits 2c and 2a. In addition, when the power supply wiring is made thinner to reduce the area, the voltage drop of the power supply in the chip increases, and the performance of the device and the chip deteriorates. In particular, the operating frequency may decrease.
【０００６】そこで、本発明の目的は、メッシュド電源
配線のレイアウトを工夫することで、間接周辺回路の面
積を縮小し、チップ内の電源の電圧降下を低減すること
ができるＤＲＡＭ、ＳＤＲＡＭなどの半導体記憶装置を
提供するものである。An object of the present invention is to improve the layout of a meshed power supply wiring so as to reduce the area of an indirect peripheral circuit and reduce a voltage drop of a power supply in a chip, such as a DRAM or an SDRAM. A storage device is provided.
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。[0007] The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００８】[0008]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【０００９】すなわち、本発明による半導体記憶装置
は、メモリアレー上および直接周辺回路上にメッシュド
電源配線をはわせるレイアウト方式において、間接周辺
回路上をメモリアレー上および直接周辺回路上のメッシ
ュド電源配線が横切るようにレイアウトするものであ
る。That is, in a semiconductor memory device according to the present invention, a meshed power supply wiring is provided on an indirect peripheral circuit on a memory array and on a direct peripheral circuit in a layout system in which a meshed power supply wiring is provided on a memory array and a direct peripheral circuit. Is to be laid out across.
【００１０】このレイアウト構成において、チップ短辺
方向の間接周辺回路上にメッシュド電源配線を横切るよ
うにレイアウトしたり、間接周辺回路で使用している電
源配線をメッシュド電源配線のシャントに利用したり、
さらに電源電圧発生回路をチップ長辺方向の両端および
中央と、チップ長辺方向の間接周辺回路とメモリアレー
との間にレイアウトしたり、あるいはチップ短辺方向お
よびチップ長辺方向の間接周辺回路上にメッシュド電源
配線を横切るようにレイアウトするようにしたものであ
る。In this layout configuration, a layout is made on the indirect peripheral circuit in the chip short side direction so as to cross the meshed power supply wiring, a power supply wiring used in the indirect peripheral circuit is used as a shunt of the meshed power supply wiring,
In addition, the power supply voltage generation circuit is laid out between both ends and the center in the chip long side direction and the indirect peripheral circuit in the chip long side direction and the memory array, or on the indirect peripheral circuit in the chip short side direction and the chip long side direction. The layout is made so as to cross the meshed power supply wiring.
【００１１】よって、前記半導体記憶装置によれば、間
接周辺回路の面積を縮小し、チップ内の電源の電圧降下
を低減することができる。この結果、チップ面積の縮
小、コストの削減、動作スピードの向上が可能となる。
特に、チップ面積の縮小が重要となる６４Ｍビット以上
などのＤＲＡＭ、ＳＤＲＡＭなどに適用することができ
る。Therefore, according to the semiconductor memory device, the area of the indirect peripheral circuit can be reduced, and the voltage drop of the power supply in the chip can be reduced. As a result, it is possible to reduce the chip area, reduce the cost, and improve the operation speed.
In particular, the present invention can be applied to DRAMs, SDRAMs and the like of 64 Mbits or more, for which reduction in chip area is important.
【００１２】これは、チップ短辺方向の間接周辺回路上
に、メモリアレー上および直接周辺回路上のメッシュド
電源配線を通すことにより、前記図６において間接周辺
回路上を通していた間接周辺回路で未使用の電源配線の
幅を細くできるためである。また、前記図７においてチ
ップ短辺方向の間接周辺回路上を通していた間接周辺回
路で未使用の電源配線を削除することができるためであ
る。この結果、間接周辺回路の面積を低減でき、チップ
面積を縮小することができる。[0012] This is because the meshed power supply wiring on the memory array and the direct peripheral circuit is passed over the indirect peripheral circuit in the chip short side direction, so that the unused indirect peripheral circuit passed through the indirect peripheral circuit in FIG. This is because the width of the power supply wiring can be reduced. Also, in FIG. 7, unused power supply wiring can be eliminated in the indirect peripheral circuit passing through the indirect peripheral circuit in the chip short side direction. As a result, the area of the indirect peripheral circuit can be reduced, and the chip area can be reduced.
【００１３】また、前記条件において、チップ面積を保
持すると、チップ短辺方向の間接周辺回路上を通るメモ
リアレー上および直接周辺回路上のメッシュド電源配線
の分、電源が太くなることとなり、チップ内の電源の電
圧降下を低減することができる。これにより、デバイス
およびチップ性能を向上できる。特に、動作周波数を向
上させることができる。Further, if the chip area is maintained under the above conditions, the power supply becomes thicker by the amount of the meshed power supply wiring on the memory array and the direct peripheral circuit passing on the indirect peripheral circuit in the short side direction of the chip. Voltage drop of the power supply can be reduced. This can improve device and chip performance. In particular, the operating frequency can be improved.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, the same members are denoted by the same reference numerals, and the description thereof will not be repeated.
【００１５】（実施の形態１）図１は本発明の実施の形
態１である半導体記憶装置の主要な電源配線の配置を示
す概略レイアウト図、図２は図１の主要な電源配線の配
置を拡大して示す概略レイアウト図である。(First Embodiment) FIG. 1 is a schematic layout diagram showing an arrangement of main power supply lines of a semiconductor memory device according to a first embodiment of the present invention. FIG. 2 shows an arrangement of main power supply lines of FIG. FIG. 4 is an enlarged schematic layout diagram.
【００１６】まず、図１により本実施の形態の半導体記
憶装置の概略レイアウト構成を説明する。First, a schematic layout configuration of the semiconductor memory device of the present embodiment will be described with reference to FIG.
【００１７】本実施の形態の半導体記憶装置は、たとえ
ば４バンク２５６ＭビットＳＤＲＡＭとされ、メモリア
レーとこれに隣接して配置される直接周辺回路とからな
るメモリアレー領域１と、このメモリアレー領域１の相
互間に配置される間接周辺回路２ａ，２ｂ，２ｃとから
なり、これらが周知の半導体製造技術によって１個の半
導体チップ３上に形成されている。この図１において
は、水平方向が行方向（ワード線方向）、垂直方向が列
方向（ビット線方向）である。The semiconductor memory device according to the present embodiment is, for example, a 4-bank 256 Mbit SDRAM, and includes a memory array region 1 composed of a memory array and a direct peripheral circuit arranged adjacent thereto, and a memory array region 1 And indirect peripheral circuits 2a, 2b, and 2c, which are formed on one semiconductor chip 3 by a known semiconductor manufacturing technique. In FIG. 1, the horizontal direction is the row direction (word line direction), and the vertical direction is the column direction (bit line direction).
【００１８】このＳＤＲＡＭにおいては、たとえば図１
に示すように、半導体チップ３の行方向における左側と
右側、列方向における上側と下側に４分割され、この各
分割領域にさらにメモリアレー領域１が２分割されて配
置されている。この２分割されたメモリアレー領域１は
１つのバンクに対応し、この間接周辺回路２ａとして、
各メモリアレー領域１に対応するメインワードドライバ
（図示せず）、この中央にプリデコーダ、タイミング発
生回路、メインローデコーダなど（図示せず）が配置さ
れている。In this SDRAM, for example, FIG.
As shown in FIG. 5, the semiconductor chip 3 is divided into four parts on the left and right sides in the row direction and on the upper and lower sides in the column direction, and the memory array area 1 is further divided into two parts in each divided area. The memory array area 1 divided into two corresponds to one bank, and as the indirect peripheral circuit 2a,
A main word driver (not shown) corresponding to each memory array area 1, and a predecoder, a timing generation circuit, a main row decoder, and the like (not shown) are arranged at the center thereof.
【００１９】また、半導体チップ３の上側と下側に配置
されたメモリアレー領域１の中央側には、間接周辺回路
２ｃとして、図示しないローアドレスバッファ、カラム
アドレスバッファ、タイミング発生回路、データ入出力
回路などが配置され、さらに外部接続用のボンディング
パッド（図示せず）も設けられている。On the center side of the memory array area 1 disposed above and below the semiconductor chip 3, a row address buffer, column address buffer, timing generation circuit, data input / output (not shown) as an indirect peripheral circuit 2c are provided. Circuits and the like are arranged, and a bonding pad (not shown) for external connection is also provided.
【００２０】各メモリアレー領域１は、たとえば図２に
示すように、行方向と列方向とに格子状に分割され、メ
モリアレー４と、センスアンプ５、サブワードドライバ
６およびインターセクション７の直接周辺回路８とから
なり、メモリアレー４の列方向に隣接してセンスアンプ
５が配置され、また行方向に隣接してサブワードドライ
バ６が配置され、このセンスアンプ５とサブワードドラ
イバ６とのインターセクション７には図示しないＦＸド
ライバ、センスアンプ群の制御回路などが配置されてい
る。Each memory array area 1 is divided into a grid in the row direction and the column direction as shown in FIG. 2, for example, and the memory array 4, the sense amplifier 5, the sub-word driver 6 and the direct periphery of the intersection 7 are arranged. A sense amplifier 5 is arranged adjacent to the memory array 4 in the column direction, and a sub-word driver 6 is arranged adjacent to the memory array 4 in the row direction. An intersection 7 between the sense amplifier 5 and the sub-word driver 6 is provided. , An FX driver (not shown), a control circuit of a sense amplifier group, and the like are arranged.
【００２１】特に、本実施の形態においては、この各メ
モリアレー領域１上に格子状にメッシュド電源配線をは
わせる方式が採用され、このメッシュド電源配線のレイ
アウトが工夫されている。たとえば、図１および図２の
ように、間接周辺回路２ａ，２ｂ，２ｃのうち、チップ
短辺方向の間接周辺回路２ａ，２ｂ上を、メモリアレー
４および直接周辺回路８からなるメモリアレー領域１上
のメッシュド電源配線９が横切るようにレイアウトされ
ている。In particular, in the present embodiment, a method is adopted in which meshed power supply wires are provided in a grid pattern on each memory array region 1, and the layout of the meshed power supply wires is devised. For example, as shown in FIGS. 1 and 2, of the indirect peripheral circuits 2a, 2b, and 2c, the memory array area 1 including the memory array 4 and the direct peripheral circuit 8 is formed on the indirect peripheral circuits 2a and 2b in the chip short side direction. The layout is such that the upper meshed power supply wiring 9 crosses.
【００２２】すなわち、図２の拡大図に示すように、メ
モリアレー４上および直接周辺回路８上を通る電源配線
１０を間接周辺回路２ａ（２ｂ）上に通し、隣接するメ
モリアレー４間をシャントする。このとき、この電源配
線１０が行方向に横切る間接周辺回路２ａ（２ｂ）で
は、横切る電源配線１０を第２金属配線層Ｍ２とし、間
接周辺回路２ａ（２ｂ）内で使用する列方向の電源配線
１１を第３金属配線層Ｍ３とする。この結果、間接周辺
回路２ａ（２ｂ）のレイアウトでは、第１金属配線層Ｍ
１は自由に使えるが、第２金属配線層Ｍ２には制約がで
きる。なお、メモリアレー領域１上のメッシュド電源配
線９も、行方向が第２金属配線層Ｍ２、列方向が第３金
属配線層Ｍ３に割り当てられている。That is, as shown in the enlarged view of FIG. 2, the power supply wiring 10 passing over the memory array 4 and the direct peripheral circuit 8 is passed over the indirect peripheral circuit 2a (2b), and the shunt between the adjacent memory arrays 4 is performed. I do. At this time, in the indirect peripheral circuit 2a (2b) that the power supply wiring 10 crosses in the row direction, the power supply wiring 10 that crosses the second metal wiring layer M2 and the power supply wiring in the column direction used in the indirect peripheral circuit 2a (2b). 11 is the third metal wiring layer M3. As a result, in the layout of the indirect peripheral circuit 2a (2b), the first metal wiring layer M
1 can be used freely, but the second metal wiring layer M2 can be restricted. Note that the meshed power supply wiring 9 on the memory array region 1 is also allocated to the second metal wiring layer M2 in the row direction and to the third metal wiring layer M3 in the column direction.
【００２３】従って、本実施の形態の半導体記憶装置に
よれば、チップ短辺方向の間接周辺回路２ａ，２ｂ上
に、メモリアレー領域１上のメッシュド電源配線９を電
源配線１０を通して横切らせることにより、チップ長辺
方向の間接周辺回路２ｃ上のこの間接周辺回路２ｃで未
使用の電源配線を細くできる。また、チップ短辺方向の
間接周辺回路２ａ，２ｂ上のこの間接周辺回路２ａ，２
ｂで未使用の電源配線を削除できる。この結果、チップ
面積を約１〜２％縮小できる。Therefore, according to the semiconductor memory device of this embodiment, the meshed power supply wiring 9 on the memory array area 1 is traversed over the indirect peripheral circuits 2a and 2b in the chip short side direction through the power supply wiring 10. On the indirect peripheral circuit 2c in the chip long side direction, unused power supply wiring can be reduced in the indirect peripheral circuit 2c. Also, the indirect peripheral circuits 2a, 2b on the indirect peripheral circuits 2a, 2b in the chip short side direction.
Unused power wiring can be deleted by b. As a result, the chip area can be reduced by about 1 to 2%.
【００２４】また、チップ面積を一定とすると、チップ
短辺方向の間接周辺回路２ａ，２ｂ上を横切るメモリア
レー領域１上のメッシュド電源配線９の幅分、電源配線
１０の幅が太くなり、チップ内部の電源の電圧降下を低
減でき、デバイスおよびチップ性能を向上できる。特
に、動作周波数を向上できる。When the chip area is fixed, the width of the power supply wiring 10 is increased by the width of the meshed power supply wiring 9 on the memory array area 1 crossing over the indirect peripheral circuits 2a and 2b in the short side direction of the chip. The voltage drop of the internal power supply can be reduced, and device and chip performance can be improved. In particular, the operating frequency can be improved.
【００２５】（実施の形態２）図３は本発明の実施の形
態２である半導体記憶装置の主要な電源配線の配置を示
す概略レイアウト図である。(Embodiment 2) FIG. 3 is a schematic layout diagram showing an arrangement of main power supply wirings of a semiconductor memory device according to Embodiment 2 of the present invention.
【００２６】本実施の形態の半導体記憶装置は、前記実
施の形態１と同様に４バンク２５６ＭビットＳＤＲＡＭ
とされ、メモリアレーとこれに隣接して配置される直接
周辺回路とからなるメモリアレー領域１と、このメモリ
アレー領域１の相互間に配置される間接周辺回路２ａ，
２ｂ，２ｃとからなり、前記実施の形態１との相違点
は、間接周辺回路で使用している電源配線をメッシュド
電源配線のシャントに利用するようにした点である。The semiconductor memory device of the present embodiment is similar to that of the first embodiment in that it has four banks of 256 Mbit SDRAM.
A memory array region 1 composed of a memory array and a direct peripheral circuit disposed adjacent thereto, and indirect peripheral circuits 2a,
2b and 2c, which is different from the first embodiment in that the power supply wiring used in the indirect peripheral circuit is used for the shunt of the meshed power supply wiring.
【００２７】すなわち、本実施の形態においては、たと
えば図３に示すように、チップ短辺方向の間接周辺回路
２ａ，２ｂ上に、メモリアレー領域１上のメッシュド電
源配線９を電源配線１０を通して横切らせ、さらにチッ
プ短辺方向の間接周辺回路２ａ，２ｂにて使用している
電源配線１１をメッシュド電源配線９のシャントに利用
する。この横切らせることができる電源配線１０は、メ
モリアレー領域１にて必要な電源の配線のみであり、ま
たシャントが可能な電源配線１１はメモリアレー領域１
と間接周辺回路２ａ，２ｂとの両方で必要な電源の配線
である。That is, in the present embodiment, as shown in FIG. 3, for example, the meshed power supply wiring 9 on the memory array region 1 is crossed over the indirect peripheral circuits 2a and 2b in the chip short side direction through the power supply wiring 10. Further, the power supply wiring 11 used in the indirect peripheral circuits 2a and 2b in the chip short side direction is used as a shunt of the meshed power supply wiring 9. The power supply wiring 10 that can be traversed is only the power supply wiring required in the memory array area 1, and the power supply wiring 11 that can be shunted is the power supply wiring 11.
And power supply wiring required for both the indirect peripheral circuits 2a and 2b.
【００２８】従って、本実施の形態の半導体記憶装置に
よれば、チップ長辺方向の間接周辺回路２ｃ上のこの間
接周辺回路２ｃで未使用の電源配線を細くでき、またチ
ップ短辺方向の間接周辺回路２ａ，２ｂ上のこの間接周
辺回路２ａ，２ｂで未使用の電源配線を削除できる。さ
らに、本実施の形態においては、チップ短辺方向の間接
周辺回路２ａ，２ｂ上を通る電源配線１０の本数が前記
実施の形態１に対して減るため、レイアウト上の制約が
緩和される。これらの結果より、さらにチップ面積を縮
小できる。Therefore, according to the semiconductor memory device of the present embodiment, unused power supply wiring can be reduced in the indirect peripheral circuit 2c on the indirect peripheral circuit 2c in the chip long side direction and the indirect peripheral circuit in the chip short side direction can be reduced. Unused power lines in the indirect peripheral circuits 2a and 2b on the peripheral circuits 2a and 2b can be deleted. Further, in the present embodiment, the number of power supply wires 10 passing over the indirect peripheral circuits 2a and 2b in the short side direction of the chip is reduced as compared with the first embodiment, so that layout restrictions are eased. From these results, the chip area can be further reduced.
【００２９】また、前記実施の形態１と同様に、チップ
面積を一定とすると、チップ短辺方向の間接周辺回路２
ａ，２ｂ上を横切るメモリアレー領域１上のメッシュド
電源配線９の幅分、電源配線１０の幅が太くなり、チッ
プ内部の電源の電圧降下を低減できるので、デバイスお
よびチップ性能を向上でき、特に動作周波数を向上でき
る。As in the first embodiment, when the chip area is fixed, the indirect peripheral circuit 2 in the chip short side direction is provided.
Since the width of the power supply wiring 10 is increased by the width of the meshed power supply wiring 9 on the memory array area 1 crossing over the a and 2b and the voltage drop of the power supply inside the chip can be reduced, the device and chip performance can be improved. The operating frequency can be improved.
【００３０】（実施の形態３）図４は本発明の実施の形
態３である半導体記憶装置の主要な電源配線の配置を示
す概略レイアウト図である。(Embodiment 3) FIG. 4 is a schematic layout diagram showing an arrangement of main power supply lines of a semiconductor memory device according to Embodiment 3 of the present invention.
【００３１】本実施の形態の半導体記憶装置は、前記実
施の形態１および２と同様に４バンク２５６ＭビットＳ
ＤＲＡＭとされ、メモリアレーとこれに隣接して配置さ
れる直接周辺回路とからなるメモリアレー領域１と、こ
のメモリアレー領域１の相互間に配置される間接周辺回
路２ａ，２ｂ，２ｃとからなり、前記実施の形態１およ
び２との相違点は、電源電圧発生回路をチップ長辺方向
の両端および中央と、チップ長辺方向の間接周辺回路と
メモリアレーとの間にレイアウトするようにした点であ
る。The semiconductor memory device of this embodiment has four banks of 256 Mbits S, as in the first and second embodiments.
The memory array area 1 includes a memory array and a direct peripheral circuit disposed adjacent to the DRAM, and indirect peripheral circuits 2a, 2b, and 2c disposed between the memory array areas 1. The difference from the first and second embodiments is that the power supply voltage generating circuit is laid out between both ends and the center in the chip long side direction and the indirect peripheral circuit in the chip long side direction and the memory array. It is.
【００３２】すなわち、本実施の形態においては、たと
えば図４に示すように、チップ短辺方向の間接周辺回路
２ａ，２ｂ上に、メモリアレー領域１上のメッシュド電
源配線９を電源配線１０を通して横切らせるとともに、
電源電圧発生回路１３ａ，１３ｂ，１３ｃをチップ両端
および中央、チップ長辺方向の間接周辺回路２ｃとメモ
リアレー領域１との間にレイアウトする。このチップ長
辺方向の間接周辺回路２ｃとメモリアレー領域１との間
の電源電圧発生回路１３ａは、メモリアレー領域１のみ
に必要な電源の発生用であり、またチップ両端および中
央の電源電圧発生回路１３ｂ，１３ｃはメモリアレー領
域１と間接周辺回路２ａ，２ｂ，２ｃとの両方または片
方で必要な電源の発生用である。That is, in the present embodiment, as shown in FIG. 4, for example, the meshed power supply wiring 9 on the memory array region 1 is crossed over the indirect peripheral circuits 2a and 2b in the chip short side direction through the power supply wiring 10. Along with
The power supply voltage generating circuits 13a, 13b, and 13c are laid out between the indirect peripheral circuit 2c and the memory array area 1 at both ends and the center of the chip and in the direction of the longer side of the chip. The power supply voltage generating circuit 13a between the indirect peripheral circuit 2c in the chip long side direction and the memory array area 1 is for generating a power supply necessary only for the memory array area 1, and generates a power supply voltage at both ends and the center of the chip. The circuits 13b and 13c are for generating a power supply necessary for both or one of the memory array area 1 and the indirect peripheral circuits 2a, 2b and 2c.
【００３３】従って、本実施の形態の半導体記憶装置に
よれば、チップ長辺方向の間接周辺回路２ｃ上のこの間
接周辺回路２ｃで未使用の電源配線、さらにチップ短辺
方向の間接周辺回路２ａ，２ｂ上のこの間接周辺回路２
ａ，２ｂで未使用の電源配線を削除できる。この結果、
チップ面積を縮小できる。Therefore, according to the semiconductor memory device of the present embodiment, the power supply wiring unused on the indirect peripheral circuit 2c on the chip long side direction and the indirect peripheral circuit 2a on the chip short side direction , 2b on the indirect peripheral circuit 2
Unused power wiring can be deleted by a and 2b. As a result,
Chip area can be reduced.
【００３４】また、前記実施の形態１および２と同様
に、チップ面積を一定とすると、チップ短辺方向の間接
周辺回路２ａ，２ｂ上を横切るメモリアレー領域１上の
メッシュド電源配線９の幅分、電源配線１０の幅が太く
なり、チップ内部の電源の電圧降下を低減できるので、
デバイスおよびチップ性能を向上でき、特に動作周波数
を向上できる。Similarly to the first and second embodiments, when the chip area is fixed, the width of the meshed power supply wiring 9 on the memory array region 1 crossing over the indirect peripheral circuits 2a and 2b in the chip short side direction. Since the width of the power supply wiring 10 is increased and the voltage drop of the power supply inside the chip can be reduced,
Device and chip performance can be improved, especially operating frequency.
【００３５】（実施の形態４）図５は本発明の実施の形
態４である半導体記憶装置の主要な電源配線の配置を示
す概略レイアウト図である。(Embodiment 4) FIG. 5 is a schematic layout diagram showing an arrangement of main power supply lines of a semiconductor memory device according to Embodiment 4 of the present invention.
【００３６】本実施の形態の半導体記憶装置は、前記実
施の形態１〜３と同様に４バンク２５６ＭビットＳＤＲ
ＡＭとされ、メモリアレーとこれに隣接して配置される
直接周辺回路とからなるメモリアレー領域１と、このメ
モリアレー領域１の相互間に配置される間接周辺回路２
ａ，２ｂ，２ｃとからなり、前記実施の形態１〜３との
相違点は、チップ短辺方向およびチップ長辺方向の間接
周辺回路上にメッシュド電源配線を横切るようにレイア
ウトするようにした点である。The semiconductor memory device according to the present embodiment has four banks of 256 Mbit SDRs as in the first to third embodiments.
AM, a memory array region 1 comprising a memory array and a direct peripheral circuit disposed adjacent thereto, and an indirect peripheral circuit 2 disposed between the memory array regions 1
a, 2b, and 2c, which is different from the first to third embodiments in that the layout is made so as to cross the meshed power supply wiring on the indirect peripheral circuits in the chip short side direction and the chip long side direction. It is.
【００３７】すなわち、本実施の形態においては、たと
えば図５に示すように、チップ短辺方向の間接周辺回路
２ａ，２ｂ上に、メモリアレー領域１上のメッシュド電
源配線９を電源配線１０を通して横切らせ、さらにチッ
プ長辺方向の間接周辺回路２ｃ上に、メモリアレー領域
１上のメッシュド電源配線９を電源配線１４を通して横
切らせるようにレイアウトする。この横切らせることが
できる電源配線１０，１４は、メモリアレー領域１にて
必要な電源、メモリアレー領域１と間接周辺回路２ａ，
２ｂ，２ｃとの両方で必要な電源の配線である。That is, in the present embodiment, as shown in FIG. 5, for example, the meshed power supply wiring 9 on the memory array region 1 is crossed over the indirect peripheral circuits 2a and 2b in the chip short side direction through the power supply wiring 10. In addition, the layout is made so that the meshed power supply wiring 9 on the memory array area 1 is traversed through the power supply wiring 14 on the indirect peripheral circuit 2c in the chip long side direction. The power supply wirings 10 and 14 that can be traversed include a power supply required in the memory array area 1, the memory array area 1 and the indirect peripheral circuits 2a,
This is the wiring of the power supply necessary for both 2b and 2c.
【００３８】従って、本実施の形態の半導体記憶装置に
よれば、チップ長辺方向の間接周辺回路２ｃ上のこの間
接周辺回路２ｃで未使用の電源配線、さらにチップ短辺
方向の間接周辺回路２ａ，２ｂ上のこの間接周辺回路２
ａ，２ｂで未使用の電源配線を削除できる。この結果、
チップ面積を縮小できる。Therefore, according to the semiconductor memory device of the present embodiment, power supply wiring not used in the indirect peripheral circuit 2c on the indirect peripheral circuit 2c in the chip long side direction and the indirect peripheral circuit 2a in the chip short side direction , 2b on the indirect peripheral circuit 2
Unused power wiring can be deleted by a and 2b. As a result,
Chip area can be reduced.
【００３９】また、前記実施の形態１〜３と同様に、チ
ップ面積を一定とすると、チップ短辺方向の間接周辺回
路２ａ，２ｂ上を横切るメモリアレー領域１上のメッシ
ュド電源配線９の幅分、電源配線１０の幅が太くなり、
チップ内部の電源の電圧降下を低減できるので、デバイ
スおよびチップ性能を向上でき、特に動作周波数を向上
できる。As in the first to third embodiments, when the chip area is fixed, the width of the meshed power supply wiring 9 on the memory array region 1 crossing over the indirect peripheral circuits 2a and 2b in the chip short side direction. , The width of the power supply wiring 10 increases,
Since the voltage drop of the power supply inside the chip can be reduced, the performance of the device and the chip can be improved, and in particular, the operating frequency can be improved.
【００４０】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment, and various modifications may be made without departing from the gist of the invention. It goes without saying that it is possible.
【００４１】たとえば、前記実施の形態においては、４
バンク２５６ＭビットＳＤＲＡＭの例で説明したが、こ
れに限定されるものではなく、２バンク、８バンク、さ
らに多バンク化の傾向にあり、また６４Ｍビットなどの
容量のＳＤＲＡＭについても広く適用可能であり、この
ように多バンク、大容量の構成とすることにより本発明
の効果はますます大きくなる。For example, in the above embodiment, 4
Although the description has been given of the example of the 256 Mbit SDRAM in the bank, the present invention is not limited to this, and there is a tendency to increase the number of banks to two banks, eight banks, and moreover, and it is widely applicable to SDRAMs having a capacity such as 64 Mbits. The effect of the present invention is further increased by employing such a multi-bank, large-capacity configuration.
【００４２】さらに、ＳＤＲＡＭに適用した場合につい
て説明したが、汎用ＤＲＡＭなどのチップ面積の縮小が
重要となる他の半導体記憶装置についても広く適用可能
である。Further, the case where the present invention is applied to an SDRAM has been described. However, the present invention can be widely applied to other semiconductor memory devices, such as a general-purpose DRAM, in which reduction in chip area is important.
【００４３】[0043]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.
【００４４】(1).間接周辺回路上をメモリアレー上およ
び直接周辺回路上のメッシュド電源配線が横切るように
レイアウトすることで、間接周辺回路上を通していた間
接周辺回路で未使用の電源配線の幅を細くしたり、削除
することができるので、間接周辺回路の面積を低減する
ことが可能となる。(1) By laying out the meshed power supply wiring on the memory array and the direct peripheral circuit on the indirect peripheral circuit, the width of the power supply wiring unused in the indirect peripheral circuit passing through the indirect peripheral circuit Can be reduced or eliminated, so that the area of the indirect peripheral circuit can be reduced.
【００４５】(2).前記(1) の条件において、チップ面積
を保持すると、間接周辺回路上を通るメモリアレー上お
よび直接周辺回路上のメッシュド電源配線の分、電源を
太くすることができるので、チップ内の電源の電圧降下
を低減することが可能となる。(2) If the chip area is maintained under the above condition (1), the power supply can be made thicker by the meshed power supply wiring on the memory array passing on the indirect peripheral circuit and on the direct peripheral circuit. In addition, the voltage drop of the power supply in the chip can be reduced.
【００４６】(3).間接周辺回路で使用している電源配線
をメッシュド電源配線のシャントに利用する場合には、
間接周辺回路上を通る電源配線の本数を減らすことがで
きるので、さらに間接周辺回路の面積を低減することが
可能となる。(3) When the power supply wiring used in the indirect peripheral circuit is used for the shunt of the meshed power supply wiring,
Since the number of power supply lines passing over the indirect peripheral circuit can be reduced, the area of the indirect peripheral circuit can be further reduced.
【００４７】(4).電源電圧発生回路をチップ長辺方向の
両端および中央と、チップ長辺方向の間接周辺回路とメ
モリアレーとの間にレイアウトする場合には、チップ長
辺方向の間接周辺回路とメモリアレーとの間にレイアウ
トされた電源電圧発生回路で発生させた間接周辺回路上
の電源配線を削除することができるので、さらに間接周
辺回路の面積を低減することが可能となる。(4) When the power supply voltage generating circuit is laid out between both ends and the center in the chip long side direction and the indirect peripheral circuit in the chip long side direction and the memory array, the indirect peripheral circuit in the chip long side direction is used. Since the power supply wiring on the indirect peripheral circuit generated by the power supply voltage generating circuit laid out between the circuit and the memory array can be eliminated, the area of the indirect peripheral circuit can be further reduced.
【００４８】(5).チップ短辺方向およびチップ長辺方向
の間接周辺回路上にメッシュド電源配線を横切るように
レイアウトする場合には、間接周辺回路上の電源配線を
削除することができるので、さらに間接周辺回路の面積
を低減することが可能となる。(5) When the layout is made so as to cross the meshed power supply wiring on the indirect peripheral circuit in the chip short side direction and the chip long side direction, the power supply wiring on the indirect peripheral circuit can be deleted. Further, the area of the indirect peripheral circuit can be reduced.
【００４９】(6).前記(1) 〜(5) により、ＤＲＡＭ、Ｓ
ＤＲＡＭなどの半導体記憶装置において、間接周辺回路
の面積の低減によってチップ面積を縮小し、さらにチッ
プ内の電源の電圧降下の低減によってデバイスおよびチ
ップ性能を向上し、特に動作周波数を向上させることが
できるので、チップ面積の縮小、コストの削減、動作ス
ピードの向上が可能となる。(6) According to the above (1) to (5), the DRAM and S
In a semiconductor memory device such as a DRAM, a chip area can be reduced by reducing an area of an indirect peripheral circuit, and a device and a chip performance can be improved by reducing a voltage drop of a power supply in the chip, and particularly, an operating frequency can be improved. Therefore, it is possible to reduce the chip area, reduce the cost, and improve the operation speed.
【図１】本発明の実施の形態１である半導体記憶装置の
主要な電源配線の配置を示す概略レイアウト図である。FIG. 1 is a schematic layout diagram showing an arrangement of main power supply wirings of a semiconductor memory device according to a first embodiment of the present invention;
【図２】本発明の実施の形態１の半導体記憶装置におい
て、図１の主要な電源配線の配置を拡大して示す概略レ
イアウト図である。FIG. 2 is a schematic layout diagram showing an enlarged layout of main power supply wirings in FIG. 1 in the semiconductor memory device according to the first embodiment of the present invention;
【図３】本発明の実施の形態２である半導体記憶装置の
主要な電源配線の配置を示す概略レイアウト図である。FIG. 3 is a schematic layout diagram showing an arrangement of main power supply lines of a semiconductor memory device according to a second embodiment of the present invention;
【図４】本発明の実施の形態３である半導体記憶装置の
主要な電源配線の配置を示す概略レイアウト図である。FIG. 4 is a schematic layout diagram showing an arrangement of main power supply lines of a semiconductor memory device according to a third embodiment of the present invention;
【図５】本発明の実施の形態４である半導体記憶装置の
主要な電源配線の配置を示す概略レイアウト図である。FIG. 5 is a schematic layout diagram showing an arrangement of main power supply lines of a semiconductor memory device according to a fourth embodiment of the present invention;
【図６】本発明の前提となる半導体記憶装置の主要な電
源配線の配置を示す概略レイアウト図である。FIG. 6 is a schematic layout diagram showing an arrangement of main power supply wirings of a semiconductor memory device as a premise of the present invention.
【図７】本発明の前提となる他の半導体記憶装置の主要
な電源配線の配置を示す概略レイアウト図である。FIG. 7 is a schematic layout diagram showing an arrangement of main power supply wirings of another semiconductor memory device as a premise of the present invention.
１ メモリアレー領域 ２ａ，２ｂ，２ｃ 間接周辺回路 ３ 半導体チップ ４ メモリアレー ５ センスアンプ ６ サブワードドライバ ７ インターセクション ８ 直接周辺回路 ９ メッシュド電源配線 １０，１１，１２ 電源配線 １３ａ，１３ｂ，１３ｃ 電源電圧発生回路 １４ 電源配線 1 Memory array area 2a, 2b, 2c Indirect peripheral circuit 3 Semiconductor chip 4 Memory array 5 Sense amplifier 6 Subword driver 7 Intersection 8 Direct peripheral circuit 9 Meshed power supply wiring 10, 11, 12 Power supply wiring 13a, 13b, 13c Power supply voltage generation Circuit 14 Power supply wiring
───────────────────────────────────────────────────── フロントページの続き (72)発明者 成井 誠司 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 宮武 伸一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Seiji Narii 6-16-16 Shinmachi, Ome-shi, Tokyo Inside the Device Development Center, Hitachi, Ltd. (72) Inventor Shinichi Miyatake 5--22 Kamimizuhoncho, Kodaira-shi, Tokyo No. 1 Inside Hitachi Cho LSI Systems
Claims (6)
接して配置される直接周辺回路と、前記メモリアレーお
よび前記直接周辺回路の相互間に配置される間接周辺回
路とからなり、前記メモリアレー上および前記直接周辺
回路上にメッシュド電源配線が配置される半導体記憶装
置であって、前記間接周辺回路上を前記メモリアレー上
および前記直接周辺回路上の前記メッシュド電源配線が
横切るように配置されていることを特徴とする半導体記
憶装置。1. A memory array comprising: a memory array; a direct peripheral circuit disposed adjacent to the memory array; and an indirect peripheral circuit disposed between the memory array and the direct peripheral circuit. And a meshed power supply line arranged on the direct peripheral circuit, wherein the meshed power supply line on the memory array and the direct peripheral circuit crosses the indirect peripheral circuit. A semiconductor memory device characterized by the above-mentioned.
て、チップ短辺方向の間接周辺回路上を前記メッシュド
電源配線が横切るように配置されていることを特徴とす
る半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein said meshed power supply wiring is arranged to cross an indirect peripheral circuit in a chip short side direction.
て、前記間接周辺回路で使用している電源配線が前記メ
ッシュド電源配線のシャントに利用されていることを特
徴とする半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein a power supply line used in said indirect peripheral circuit is used as a shunt of said meshed power supply line.
て、電源電圧発生回路が、チップ長辺方向の両端および
中央と、このチップ長辺方向の間接周辺回路と前記メモ
リアレーとの間に配置されていることを特徴とする半導
体記憶装置。4. The semiconductor memory device according to claim 1, wherein the power supply voltage generating circuit is provided between both ends and the center in the chip long side direction and the indirect peripheral circuit in the chip long side direction and the memory array. A semiconductor memory device which is arranged.
て、チップ短辺方向およびチップ長辺方向の間接周辺回
路上を前記メッシュド電源配線が横切るように配置され
ていることを特徴とする半導体記憶装置。5. The semiconductor memory device according to claim 1, wherein said meshed power supply wiring is arranged to cross an indirect peripheral circuit in a chip short side direction and a chip long side direction. Storage device.
導体記憶装置であって、前記半導体記憶装置は、大容量
のＤＲＡＭ、シンクロナスＤＲＡＭであることを特徴と
する半導体記憶装置。6. The semiconductor memory device according to claim 1, wherein said semiconductor memory device is a large-capacity DRAM or a synchronous DRAM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10128796A JPH11330409A (en) | 1998-05-12 | 1998-05-12 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10128796A JPH11330409A (en) | 1998-05-12 | 1998-05-12 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330409A true JPH11330409A (en) | 1999-11-30 |
Family
ID=14993661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10128796A Withdrawn JPH11330409A (en) | 1998-05-12 | 1998-05-12 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330409A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208275A (en) * | 2001-01-11 | 2002-07-26 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit and its test method |
| JP2010021349A (en) * | 2008-07-10 | 2010-01-28 | Nec Electronics Corp | Semiconductor memory device |
-
1998
- 1998-05-12 JP JP10128796A patent/JPH11330409A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208275A (en) * | 2001-01-11 | 2002-07-26 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit and its test method |
| JP2010021349A (en) * | 2008-07-10 | 2010-01-28 | Nec Electronics Corp | Semiconductor memory device |
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