JP2000068476A

JP2000068476A - 半導体記憶装置およびその設計方法

Info

Publication number: JP2000068476A
Application number: JP10237477A
Authority: JP
Inventors: Hidekazu Egawa; 英和江川; Shuichi Sato; 修一佐藤; Kiyoshi Nakai; 潔中井; Yukie Suzuki; 幸英鈴木; Haruko Tadokoro; 晴子田所; Isamu Fujii; 勇藤井; Terunori Yokoi; 照典横井
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-08-24
Filing date: 1998-08-24
Publication date: 2000-03-03

Abstract

(57)【要約】【課題】効率的にレベル安定化用容量を配置し、かつ
このレベル安定化用容量を配置するためのレイアウト工
数を不要にすることができる半導体記憶装置およびその
設計方法を提供する。【解決手段】４バンク構成による６４ＭｂＳＤＲＡＭ
であって、メモリアレイバンクや、デコーダなどの直接
周辺回路が配置されるメモリマット１の部分と、バッフ
ァなどが配置される間接周辺回路２の部分とからなり、
間接周辺回路２の部分は、主に論理ゲートセル３が配置
されるセル領域５と、セル同士を接続するためのメタル
配線が配置される配線領域６とに大別され、このセル領
域５の空き領域７に、データ線用電源、周辺回路用電源
などの電源線に接続するレベル安定化用容量を配置する
ために、論理ゲートセル３と同じセル高さの容量セル４
を作成し、この容量セル４を空き領域７に自動配置す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
設計技術に関し、特にシンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）などのレイアウト設計手法に適用して有効な技術に
関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、ＳＤＲＡＭにおいては、チップ外部から外部電源が
供給され、この外部電源を電源発生回路を介して、メモ
リアレイなどに供給するデータ線用電源、各種バッファ
などに供給する周辺回路用電源などが発生される。これ
らのデータ線用電源、周辺回路用電源は、電源発生回路
から発生しているものであるため、突然、大電流が流れ
るとレベル降下が発生する場合がある。そこで、レベル
安定化を行うために、安定化用容量を電源線に接続して
レベルを安定化させる技術などが考えられる。

【０００３】なお、このようなＳＤＲＡＭなどの半導体
記憶装置に関する技術としては、たとえば１９９４年１
１月５日、株式会社培風館発行の「アドバンストエレ
クトロニクスＩ−９超ＬＳＩメモリ」に記載される技
術などが挙げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なＳＤＲＡＭにおいて、データ線用電源、周辺回路用電
源のレベル安定化用容量は、それぞれの電位を発生させ
るために使用するものではないので、電源発生回路の
中、または近くに配置する必要はなく、各電源線の任意
の位置に配置することができる。しかし、従来、これら
のレベル安定化用容量は、予めセルに組み込むか、また
はセル自動配置配線後に空き領域を人手で探して、人手
で配置配線を行っている。従って、後者の手法で行う
と、セル自動配置配線後にしか容量を配置配線できない
ので、レイアウト工数が増大することが考えられる。

【０００５】そこで、本発明の目的は、レベル安定化用
容量のセルを工夫して、効率的にレベル安定化用容量を
配置し、かつこのレベル安定化用容量を配置するための
レイアウト工数を不要にすることができる半導体記憶装
置およびその設計方法を提供するものである。

【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００８】すなわち、本発明による半導体記憶装置
は、論理ゲートセルが配置されるセル領域と、セル同士
を接続する配線が配置される配線領域とを含む半導体記
憶装置に適用されるものであり、論理ゲートセルと同じ
セル高さに作成され、電源線にレベル安定化用として接
続される容量セルを有するものである。

【０００９】この構成において、容量セルは、論理ゲー
トセルに比べて小面積で作成され、またこの容量セル内
で電源に結線されて構成され、特にＤＲＡＭに適用し、
このＤＲＡＭの間接周辺回路をレイアウトする際に、こ
の間接周辺回路のセル領域に容量セルを配置するように
したものである。

【００１０】また、本発明による半導体記憶装置の設計
方法は、電源線にレベル安定化用として接続する容量セ
ルを論理ゲートセルと同じセル高さに作成し、この容量
セルをセル領域の空き領域に自動配置し、この容量セル
と論理ゲートセルを含む他のセルとを自動配線するもの
である。

【００１１】よって、前記半導体記憶装置およびその設
計方法によれば、レベル安定化用容量を配置するための
レイアウト工数が不要となるので、レイアウト工数を短
縮することができる。また、空き領域を有効に使うこと
ができるので、チップサイズの低減を図ることができ
る。

【００１２】この結果、空き領域に効率的に安定化用容
量を入れ、大きな容量を入れることができる。従って、
データ線用電源、周辺回路用電源などの電圧レベルがよ
り安定化して、特性を安定させることができる。

【００１３】特に、ＳＤＲＡＭ、ＤＲＡＭ、ラムバスＤ
ＲＡＭなどに効果的であり、さらに内部電源を降圧およ
び昇圧している半導体記憶装置に有効である。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１５】図１は本発明の一実施の形態である半導体
記憶装置を示す概略構成図、図２は本実施の形態の半導
体記憶装置において、電源系統の要部を示すブロック
図、図３(a),(b) は半導体記憶装置と間接周辺回路部分
を示す概略レイアウト図、図４はセル間配線を示す概略
レイアウト図、図５(a),(b) は空き領域を示す説明図、
図６は容量セルを示すレイアウト図、図７は容量セルを
示す等価回路図、図８は論理ゲートセルを示す概略レイ
アウト図、図９は論理ゲートセルを示す等価回路図、図
１０は半導体記憶装置のレイアウト設計を示すフロー図
である。

【００１６】まず、図１により、本実施の形態の半導体
記憶装置の構成を説明する。

【００１７】本実施の形態の半導体記憶装置は、たとえ
ば４バンク構成による６４ＭｂＳＤＲＡＭとされ、４個
のメモリアレイバンクＭＡＢ０〜ＭＡＢ３と、各メモリ
アレイバンクＭＡＢ０〜ＭＡＢ３に対応するローデコー
ダＲＤ、カラムデコーダＣＤおよびセンスアンプ＆入出
力バスＳＡ＆ＩＯＢと、共通のローアドレスバッファＲ
ＡＢ、カラムアドレスバッファＣＡＢ、カラムアドレス
カウンタＣＡＣ、リフレッシュカウンタＲＣ、入力バッ
ファＩＢ、出力バッファＯＢ、制御論理＆タイミング発
生器ＣＬ＆ＴＧおよび電源発生回路ＶＧなどから構成さ
れ、公知の半導体製造技術によって１個の半導体基板上
に形成されている。

【００１８】このＳＤＲＡＭには、制御信号として、ク
ロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チ
ップセレクト信号／ＣＳ、ローアドレスストローブ信号
／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ラ
イトイネーブル信号／ＷＥ、データマスク信号ＤＱＭ
Ｕ，ＤＱＭＬなどが外部から入力され、これらの制御信
号に基づいて制御論理＆タイミング発生器ＣＬ＆ＴＧに
よりコマンド、内部制御信号が生成され、このコマン
ド、内部制御信号により読み出し動作、書き込み動作な
どの内部回路の動作が制御されるようになっている。

【００１９】このＳＤＲＡＭの読み出し動作、書き込み
動作においては、外部から入力されるアドレス信号Ａ０
〜Ａ１３に基づいて、このローアドレス信号Ａ０〜Ａ１
３、カラムアドレス信号Ａ０〜Ａ７がそれぞれ、ローア
ドレスバッファＲＡＢ、カラムアドレスバッファＣＡＢ
に入力され、ローデコーダＲＤ、カラムデコーダＣＤを
介してメモリアレイバンクＭＡＢ０〜ＭＡＢ３内の任意
のメモリセルが選択される。そして、読み出し時には、
メモリセルのデータがセンスアンプ＆入出力バスＳＡ＆
ＩＯＢを介して、出力バッファＯＢから読み出しの入出
力データＤＱ０〜ＤＱ１５として出力され、また書き込
み時には書き込みの入出力データＤＱ０〜ＤＱ１５が入
力バッファＩＢから入力される。

【００２０】次に、図２により、ＳＤＲＡＭの電源系統
の要部を説明する。ここでは、特に電源発生回路ＶＧに
おいて、外部電源ＶＤＤからデータ線用電源ＶＤＬ、周
辺回路用電源ＶＰＥＲＩを発生する電源系統を示すが、
他に昇圧電源、降圧電源、基板電源なども電源発生回路
ＶＧの内部で外部電源ＶＤＤを用いて発生することがで
きる。

【００２１】たとえば、3.３Ｖの外部電源ＶＤＤが電源
発生回路ＶＧに入力され、この外部電源ＶＤＤは電源発
生回路ＶＧのＶＤＬ発生回路により、たとえば2.２Ｖの
データ線用電源ＶＤＬ、ＶＰＥＲＩ発生回路により、た
とえば2.５Ｖの周辺回路用電源ＶＰＥＲＩがそれぞれ発
生される。これらのデータ線用電源ＶＤＬ、周辺回路用
電源ＶＰＥＲＩの電源線には、外部からの影響により大
電流が流れることによるレベル降下を防止し、レベルの
安定化を図るためにレベル安定化用容量Ｃを接続してい
る。他に、昇圧電源、降圧電源、基板電源などの電源線
にも同様にレベル安定化用容量Ｃを接続することができ
る。

【００２２】外部電源ＶＤＤは、電源発生回路ＶＧの
他、入力バッファＩＢ、ローアドレスバッファＲＡＢお
よびカラムアドレスバッファＣＡＢなどの初段、出力バ
ッファＯＢなどの最終段に供給される。データ線用電源
ＶＤＬは、メモリアレイバンクＭＡＢ０〜ＭＡＢ３、セ
ンスアンプ＆入出力バスＳＡ＆ＩＯＢなどに供給され
る。周辺回路用電源ＶＰＥＲＩは、初段以外の入力バッ
ファＩＢ、ローアドレスバッファＲＡＢおよびカラムア
ドレスバッファＣＡＢ、最終段以外の出力バッファＯＢ
や、カラムアドレスカウンタＣＡＣ、カラムアドレスバ
ッファＣＡＢ、ローアドレスバッファＲＡＢ、リフレッ
シュカウンタＲＣ、カラムデコーダＣＤ、ローデコーダ
ＲＤ、制御論理＆タイミング発生器ＣＬ＆ＴＧなどに供
給される。

【００２３】次に、図３〜図１０により、レベル安定化
用容量Ｃを含む、ＳＤＲＡＭの間接周辺回路部分のレイ
アウト方法について説明する。図３(a) はＳＤＲＡＭ、
図３(b) は間接周辺回路部分、図４はセル間配線、図６
は容量セル、図８は論理ゲートセルのそれぞれ一例の概
略レイアウトを示す。

【００２４】ＳＤＲＡＭは、図３(a) に示すように、メ
モリアレイバンクＭＡＢ０〜ＭＡＢ３や、ローデコーダ
ＲＤ、カラムデコーダＣＤおよびセンスアンプ＆入出力
バスＳＡ＆ＩＯＢなどの直接周辺回路が配置されるメモ
リマット１の部分と、ローアドレスバッファＲＡＢ、カ
ラムアドレスバッファＣＡＢ、カラムアドレスカウンタ
ＣＡＣ、リフレッシュカウンタＲＣ、入力バッファＩ
Ｂ、出力バッファＯＢ、制御論理＆タイミング発生器Ｃ
Ｌ＆ＴＧおよび電源発生回路ＶＧなどが配置される間接
周辺回路２の部分とからなり、メモリアレイ用セル、直
接周辺回路用セル、間接周辺回路用セルなどの各種セル
の自動配置配線によりレイアウト設計される。

【００２５】ＳＤＲＡＭの間接周辺回路２の部分は、図
３(b) に拡大して示すように、主に論理ゲートセル３、
容量セル４が配置されるセル領域５と、セル同士を接続
するために、メタル配線のみしかない配線領域６とに大
別される。このセル領域５と配線領域６との接続は、図
４のように、メタル第１層配線Ｍ１によるセル内用配
線、メタル第２層配線Ｍ２およびメタル第３層配線Ｍ３
によるセル間用配線により結線される。ただし、メタル
第２層配線Ｍ２の一部はセル内用配線として用いること
もある。

【００２６】このＳＤＲＡＭでは、通常、ゲートアレイ
と異なって、必要な回路しかチップ内に配置せず、また
自動配置配線を適用した場合、各機能ブロックに必要な
面積、すなわち図５(a) に示すようにその機能ブロック
に入る論理ゲートセル３の面積総合計しか与えない場
合、配線チャネルが余計に使われてしまう場合があるの
で、図５(b) のように必要な面積より若干大きめに与え
る場合が多い。この図５(b) のようなレイアウトにおい
ては、たとえばメタル第２層配線Ｍ２が不要になるとい
う効果もある。さらに、論理ゲートセル３が完全に完成
しない状態で、レイアウトの配置を決定する場合も多
く、その場合も予想よりも若干大きめに面積を与える場
合が多い。従って、自動配置配線を行った後に、図５
(b) のような空き領域７が発生してしまう。

【００２７】そこで、本実施の形態においては、セル領
域５の空き領域７を有効に活用し、この空き領域７に電
源発生回路ＶＧの近くに配置する必要のない、前述した
データ線用電源ＶＤＬ、周辺回路用電源ＶＰＥＲＩなど
の電源線に接続するレベル安定化用容量Ｃを配置するた
めに、論理ゲートセル３と同じセル高さで、必要に応じ
て論理ゲートセル３に比べて小面積の容量セル４を作成
し、この容量セル４を空き領域７に自動配置するレイア
ウト設計手法を採用する。

【００２８】容量セル４は、たとえば図６に示すような
レイアウトで構成し、このセル高さＣＨを論理ゲートセ
ル３と同じ高さに作成し、またセル幅ＣＷを特に規制す
るものではないがセル高さＣＨと同じ幅に作成する。た
とえば一例として、セル高さＣＨ＝セル幅ＣＷ＝３６μ
ｍに作成される。この容量セル４においては、ゲート層
ＦＧとＭＯＳ領域Ｌとの間の絶縁層の大きさ（Ｗ／Ｌ）
により容量値が決定され、この容量セル４内で周辺回路
用電源ＶＰＥＲＩ、接地電源ＶＳＳに結線されている。

【００２９】図６においては、図７の等価回路に示すよ
うに２つのレベル安定化用容量Ｃ１，Ｃ２がレイアウト
され、この２つのレベル安定化用容量Ｃ１，Ｃ２は周辺
回路用電源ＶＰＥＲＩと接地電源ＶＳＳとの間に並列的
に接続されている。たとえば一例として、一方のレベル
安定化用容量Ｃ１は幅Ｗ＝１7.８μｍ、長さＬ＝１5.９
μｍに作成され（図６の上側）、他方のレベル安定化用
容量Ｃ２は幅Ｗ＝5.２５μｍ、長さＬ＝２5.９μｍに作
成される（図６の下側）。

【００３０】図６において、各レベル安定化用容量Ｃ
１，Ｃ２のゲート層ＦＧは、ゲート層コンタクトＦＧＣ
ＯＮＴによりメタル第１層配線Ｍ１に接続され、さらに
スルーホールＴＨ１によりメタル第２層配線Ｍ２の周辺
回路用電源ＶＰＥＲＩに接続されている、一方、各レベ
ル安定化用容量Ｃ１，Ｃ２のＭＯＳ領域Ｌは、ＭＯＳ領
域コンタクトＬＣＯＮＴによりメタル第１層配線Ｍ１に
接続され、さらにスルーホールＴＨ１によりメタル第２
層配線Ｍ２の接地電源ＶＳＳに接続されている。なお、
レベル安定化用容量Ｃ１，Ｃ２の周辺には、給電用のメ
タル第１層配線Ｍ１が引き回されている。

【００３１】論理ゲートセル３は、たとえば図８に示す
ような概略レイアウトで構成し、たとえば一例として、
セル高さＬＨ＝セル幅ＬＷ＝３６μｍに作成される。図
８においては、図９の等価回路に示すようにＰＭＯＳト
ランジスタＴＰとＮＭＯＳトランジスタＴＮとからなる
ＣＭＯＳ回路がレイアウトされ、このＣＭＯＳ回路は周
辺回路用電源ＶＰＥＲＩと接地電源ＶＳＳとの間に接続
されている。

【００３２】図８において、ＰＭＯＳトランジスタＴＰ
のＭＯＳ領域Ｌのソースは、ＭＯＳ領域コンタクトＬＣ
ＯＮＴによりメタル第１層配線Ｍ１に接続され、さらに
スルーホールＴＨ１によりメタル第２層配線Ｍ２の周辺
回路用電源ＶＰＥＲＩに接続されている。ＮＭＯＳトラ
ンジスタＴＮのＭＯＳ領域Ｌのソースは、ＭＯＳ領域コ
ンタクトＬＣＯＮＴによりメタル第１層配線Ｍ１に接続
され、さらにスルーホールＴＨ１によりメタル第２層配
線Ｍ２の接地電源ＶＳＳに接続されている。

【００３３】さらに、このＰＭＯＳトランジスタＴＰ、
ＮＭＯＳトランジスタＴＮのＭＯＳ領域Ｌのドレイン
は、ＭＯＳ領域コンタクトＬＣＯＮＴにより共通にメタ
ル第１層配線Ｍ１に接続され、さらにスルーホールＴＨ
１によりメタル第２層配線Ｍ２の出力に接続されてい
る。また、ＰＭＯＳトランジスタＴＰ、ＮＭＯＳトラン
ジスタＴＮのゲート層ＦＧは、ゲート層コンタクトＦＧ
ＣＯＮＴにより共通にメタル第１層配線Ｍ１に接続さ
れ、さらにスルーホールＴＨ１によりメタル第２層配線
Ｍ２の入力に接続されている。

【００３４】次に、図１０に基づいて、ＳＤＲＡＭのレ
イアウト設計フローの概要を簡単に説明する。このレイ
アウト設計は、システム仕様に基づいた、機能設計およ
び論理設計、デバイス設計および回路設計が終了した後
に、この論理設計と回路設計のデータを用いて行われ
る。

【００３５】まず、セルの作成において、論理ゲートセ
ル３、容量セル４を含む、メモリアレイ用セル、直接周
辺回路用セル、間接周辺回路用セルなどの各種セルを作
成する（ステップ１０１）。さらに、作成された各種セ
ルを用い、これらの各種セルをチップの大きさに対応さ
せて自動配置を行い（ステップ１０２）、その後、配置
された各種セル間の自動配線を行う（ステップ１０
３）。

【００３６】そして、自動配置配線が終了した後に、遠
回り、未配線などの所望とする配線が行われていない箇
所については、人手による配線の修正作業を行う（ステ
ップ１０４）。この配線修正作業は、レイアウト設計時
間を考慮した上で、できる限りの時間を費やして行うこ
とが望ましい。なお、この人手による配線修正作業でも
所望とする配線を行うことができない場合は、ステップ
１０２の自動配置からの処理を繰り返すことも可能であ
る（破線で示す）。

【００３７】この人手による配線修正作業の終了によ
り、レイアウト設計を含む設計工程を終了することがで
きる。そして、このレイアウト設計のデータを用いて、
製造試験工程においてチップ製造、試験評価を行うこと
により、ＳＤＲＡＭを完成させることができる。

【００３８】たとえば、本実施の形態に対応する、前述
した自動配置配線後にしかレベル安定化用容量Ｃを配置
配線できない手法においては、ステップ１０２の自動配
線においてレベル安定化用容量Ｃが配置されず、人手に
よる配線修正作業の終了後に、さらに人手によりレベル
安定化用容量Ｃを配置配線する手法がとられており、こ
れがレイアウト工数の増大を招いている。特に、この人
手による容量配置配線作業は一人でしか行うことができ
ないので、レイアウト工数の大きな割合を占めている。
本実施の形態においては、この人手による容量配置配線
作業が不要となっている。

【００３９】従って、本実施の形態の半導体記憶装置の
設計方法によれば、論理ゲートセル３と同じセル高さの
容量セル４を作成し、この容量セル４をセル領域５の空
き領域７に自動配置することにより、効率的に容量セル
４を配置し、なおかつ自動配置時に容量セル４を配置で
きるので、レベル安定化用容量Ｃを配置するためのレイ
アウト工数が必要なくなる。よって、レベル安定化用容
量Ｃを配置するためのレイアウト工数が不要となるの
で、レイアウト工数を短縮することができ、また空き領
域７を有効に使うことができるので、チップサイズの低
減を図ることができる。この結果、データ線用電源ＶＤ
Ｌ、周辺回路用電源ＶＰＥＲＩなどの電圧レベルがより
安定化して、ＳＤＲＡＭの特性を安定させることができ
る。

【００４０】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００４１】たとえば、前記実施の形態においては、４
バンク構成による６４ＭｂＳＤＲＡＭの例で説明した
が、これに限定されるものではなく、８バンク、さらに
多バンク化の傾向にあり、また２５６Ｍｂ、さらに大容
量化の傾向にあるＳＤＲＡＭについても広く適用可能で
あり、このように多バンク、大容量の構成とすることに
より本発明の効果はますます大きくなる。

【００４２】また、ＳＤＲＡＭに限らず、ＤＲＡＭ、ラ
ムバスＤＲＡＭなどにも効果的であり、さらに内部電源
を降圧および昇圧している半導体記憶装置全般に広く適
用可能である。

【００４３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４４】(1).論理ゲートセルと同じセル高さに作成
され、電源線にレベル安定化用として接続される容量セ
ルを有することで、この容量セルをセル領域の空き領域
に自動配置し、この容量セルと論理ゲートセルを含む他
のセルとを自動配線することができるので、レベル安定
化用容量を配置するためのレイアウト工数が不要とな
り、レイアウト工数を短縮することが可能となる。

【００４５】(2).前記(1) において、空き領域を有効に
使うことができるので、チップサイズを低減することが
可能となる。

【００４６】(3).前記(1) において、空き領域に効率的
にレベル安定化用容量を入れ、大きな容量を入れること
ができるので、データ線用電源、周辺回路用電源などの
電圧レベルがより安定化して、特性を安定させることが
可能となる。

【００４７】(4).前記(1) 〜(3) により、自動配置配線
によるレイアウト設計を適用するＳＤＲＡＭ、ＤＲＡ
Ｍ、ラムバスＤＲＡＭなどにおいて、レイアウト工数の
短縮化、チップサイズの低減化、特性の安定化が可能な
レイアウト設計手法を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体記憶装置を
示す概略構成図である。

【図２】本発明の一実施の形態の半導体記憶装置におい
て、電源系統の要部を示すブロック図である。

【図３】(a),(b) は本発明の一実施の形態において、半
導体記憶装置と間接周辺回路部分を示す概略レイアウト
図である。

【図４】本発明の一実施の形態において、セル間配線を
示す概略レイアウト図である。

【図５】(a),(b) は本発明の一実施の形態において、空
き領域を示す説明図である。

【図６】本発明の一実施の形態において、容量セルを示
すレイアウト図である。

【図７】本発明の一実施の形態において、容量セルを示
す等価回路図である。

【図８】本発明の一実施の形態において、論理ゲートセ
ルを示す概略レイアウト図である。

【図９】本発明の一実施の形態において、論理ゲートセ
ルを示す等価回路図である。

【図１０】本発明の一実施の形態において、半導体記憶
装置のレイアウト設計を示すフロー図である。

【符号の説明】

１メモリマット２間接周辺回路３論理ゲートセル４容量セル５セル領域６配線領域７空き領域ＭＡＢ０〜ＭＡＢ３メモリアレイバンクＲＤローデコーダＣＤカラムデコーダＳＡ＆ＩＯＢセンスアンプ＆入出力バスＲＡＢローアドレスバッファＣＡＢカラムアドレスバッファＣＡＣカラムアドレスカウンタＲＣリフレッシュカウンタＩＢ入力バッファＯＢ出力バッファＣＬ＆ＴＧ制御論理＆タイミング発生器ＶＧ電源発生回路ＣＬＫクロック信号ＣＫＥクロックイネーブル信号／ＣＳチップセレクト信号／ＲＡＳローアドレスストローブ信号／ＣＡＳカラムアドレスストローブ信号／ＷＥライトイネーブル信号ＤＱＭＵ，ＤＱＭＬデータマスク信号Ａ０〜Ａ１３アドレス信号ＤＱ０〜ＤＱ１５入出力データＶＤＤ外部電源ＶＤＬデータ線用電源ＶＰＥＲＩ周辺回路用電源ＶＳＳ接地電源Ｃ，Ｃ１，Ｃ２レベル安定化用容量Ｍ１メタル第１層配線Ｍ２メタル第２層配線Ｍ３メタル第３層配線ＦＧゲート層ＬＭＯＳ領域ＦＧＣＯＮＴゲート層コンタクトＬＣＯＮＴＭＯＳ領域コンタクトＴＨ１スルーホールＴＰＰＭＯＳトランジスタＴＮＮＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐藤修一東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者中井潔東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者鈴木幸英東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者田所晴子東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者藤井勇東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者横井照典東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F064 BB02 BB12 CC23 DD26 DD34 5F083 AD00 GA11 GA14 GA28 LA08 LA10 LA30 ZA15

Claims

【特許請求の範囲】

【請求項１】自動配置配線によるレイアウト設計を適
用し、論理ゲートセルが配置されるセル領域と、セル同
士を接続する配線が配置される配線領域とを含む半導体
記憶装置であって、前記論理ゲートセルと同じセル高さ
に作成され、電源線にレベル安定化用として接続される
容量セルを有し、この容量セルを前記セル領域の空き領
域に自動配置し、この容量セルと前記論理ゲートセルを
含む他のセルとを自動配線することを特徴とする半導体
記憶装置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記容量セルは、前記論理ゲートセルに比べて小面
積で作成されることを特徴とする半導体記憶装置。
【請求項３】請求項１記載の半導体記憶装置であっ
て、前記容量セルは、この容量セル内で電源に結線され
ていることを特徴とする半導体記憶装置。
【請求項４】請求項１、２または３記載の半導体記憶
装置であって、前記半導体記憶装置はＤＲＡＭであり、
このＤＲＡＭの間接周辺回路をレイアウトする際に、こ
の間接周辺回路のセル領域に前記容量セルが配置される
ことを特徴とする半導体記憶装置。
【請求項５】論理ゲートセルが配置されるセル領域
と、セル同士を接続する配線が配置される配線領域とを
含み、自動配置配線によるレイアウト設計を適用した半
導体記憶装置の設計方法であって、電源線にレベル安定
化用として接続する容量セルを前記論理ゲートセルと同
じセル高さに作成し、この容量セルを前記セル領域の空
き領域に自動配置し、この容量セルと前記論理ゲートセ
ルを含む他のセルとを自動配線することを特徴とする半
導体記憶装置の設計方法。