JPH11135748A - Semiconductor integrated circuit device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent local concentration of metal wirings in a chip and to decrease area of a chip, by alleviating the pitch of a main word line or a line selecting line and embedding another signal line or power supply line between the above described lines. SOLUTION: A DRAM is formed on a memory chip 10 and has a main row decoder and an array control region 11 at the central part in the direction of the long side and has main word driver regions 12 on both right and left sides. An indirect peripheral circuit region 4 is provided at the central part in the direction of the short side, and column decoder regions 13 are provided on both upper and lower sides. Then, in the case of a 64 Mbit DRAM, 8 signal passing lines in the horizontal direction can be arranged in one memory-cell sub-array 15, which is constituted of 256 pieces of sub-words in the horizontal direction. However, the number of substantial signal lines is specified by 64 pieces. Therefore, by providing the passing wirings in the horizontal and vertical directions on the memory-cell array, the local concentration of the metal wirings is prevented, and the chip area can be decreased.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、半導体メモリのメモリセルアレイ上に
配置される配線に適用して有効な技術に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and, more particularly, to a technology effective when applied to wiring arranged on a memory cell array of a semiconductor memory.

【０００２】[0002]

【従来の技術】半導体技術の発展に伴って、単一の半導
体基板上に形成される回路数は益々増大し、そのためデ
ザインルールの値（設計最小寸法）は益々小さくなって
いる。このデザインルールの微細化は、金属配線の寸法
（幅と厚さ）を小さくし、その抵抗を増大させる。ま
た、回路数の増大は、その多数の回路のパルス動作に起
因する電源ノイズを発生し、動作余裕や動作速度に与え
る影響が深刻になっている。これらの問題すべてはチッ
プの動作を遅らせ、チップに格納されているデータを破
損させることさえあり得る。金属配線の抵抗の増大を抑
制することは、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）の設計も含めて、ほとんどの半導体設計の
分野で重要な課題となっている。2. Description of the Related Art With the development of semiconductor technology, the number of circuits formed on a single semiconductor substrate is increasing, and the value of the design rule (design minimum dimension) is becoming smaller. The miniaturization of the design rule reduces the size (width and thickness) of the metal wiring and increases its resistance. In addition, the increase in the number of circuits causes power supply noise due to the pulse operation of the large number of circuits, and the influence on the operation margin and the operation speed is serious. All of these problems can slow down the operation of the chip and even corrupt the data stored on the chip. Suppressing an increase in the resistance of metal wiring has become an important issue in most semiconductor design fields, including the design of dynamic random access memories (DRAMs).

【０００３】この問題に対する１つの解決策として、Ya
mada, A 64-Mb DRAM with Meshed Power Line, 26 IEEE
Journal of Solid-State Circuits 11 (1991)に説明さ
れているように、チップに対するメッシュ状の電源バス
システムが開発されている。このメッシュ状電源バスシ
ステムは、ＤＲＡＭのメモリセルアレー内に分散された
センスアンプドライバ（ＣＭＯＳスイッチ）に内部抵抗
の低い電源線を介して電源電圧を供給し、センスアンプ
を高速化するものである。ＤＲＡＭのような半導体集積
回路装置ではセンスアンプドライバが分散して存在して
いるため、多数の電源バスがメモリセルアレー上に設け
られ、このメッシュ状電源バスシステムによりセンスア
ンプドライバに十分な電力を供給することができる。[0003] One solution to this problem is Ya
mada, A 64-Mb DRAM with Meshed Power Line, 26 IEEE
As described in Journal of Solid-State Circuits 11 (1991), a meshed power bus system for chips has been developed. This mesh power supply bus system supplies a power supply voltage to a sense amplifier driver (CMOS switch) distributed in a memory cell array of a DRAM via a power supply line having a low internal resistance, thereby speeding up the sense amplifier. . In a semiconductor integrated circuit device such as a DRAM, since sense amplifier drivers are distributed, a large number of power buses are provided on a memory cell array, and this mesh power bus system supplies sufficient power to the sense amplifier driver. Can be supplied.

【０００４】一方、たとえば、K. Noda et Al., a Boos
ted Dual Word-line Decoding Scheme for 256 Mbit DR
AM's, 1992 Symp. on VLSI Circuit Dig. of Tech. Pap
ers,pp. 112-113 (1992) に記載されているように、階
層的なワード線構造が提案されている。この提案は、第
２の金属配線層に形成されたメインワード線と、多結晶
シリコンで形成されたサブワード線とでワード線選択を
行うものであり、８本のサブワード線毎に２本のメイン
ワード線（Ｔｒｕｅ，Ｂａｒ）を設けるものである。こ
れにより、メインワード線のピッチをサブワード線のピ
ッチの４倍に緩和し、配線加工を容易にすることができ
る。On the other hand, for example, K. Noda et Al., A Boos
ted Dual Word-line Decoding Scheme for 256 Mbit DR
AM's, 1992 Symp. On VLSI Circuit Dig. Of Tech. Pap
ers, pp. 112-113 (1992), a hierarchical word line structure has been proposed. In this proposal, word lines are selected between a main word line formed in a second metal wiring layer and a sub word line formed of polycrystalline silicon, and two main word lines are provided for every eight sub word lines. A word line (True, Bar) is provided. As a result, the pitch of the main word lines can be reduced to four times the pitch of the sub word lines, thereby facilitating wiring processing.

【０００５】[0005]

【発明が解決しようとする課題】しかし、前記のメッシ
ュ状電源バスシステムには、以下のような問題がある。
すなわち、このメッシュ状電源バスシステムは、電源線
を列選択線の間にそれと並行に配置し、その電源線をセ
ンスアンプ上のスルーホールを介して他層の配線（列選
択線と垂直方向の配線）に接続して方向を９０度変換
し、その配線をセンスアンプ領域とワード線ドライバ領
域との交差部（交差領域）に延伸させるものである。そ
して、交差領域に配置されたセンスアンプドライバに、
列選択線と平行な電源線、センスアンプ上のスルーホー
ル、およびこのスルーホールからセンスアンプ上の配線
により交差領域のセンスアンプドライバまで電力を供給
するものである。However, the mesh power bus system has the following problems.
That is, in this meshed power bus system, a power supply line is arranged between column selection lines in parallel therewith, and the power supply line is connected to another layer of wiring (through a vertical line with the column selection line) through a through hole on the sense amplifier. In this case, the direction is changed by 90 degrees by connecting to the wiring, and the wiring is extended to the intersection (intersection area) between the sense amplifier area and the word line driver area. Then, the sense amplifier driver arranged in the intersection area
A power supply line parallel to the column selection line, a through hole on the sense amplifier, and wiring from the through hole to the sense amplifier driver in the intersection area are supplied from the through hole on the sense amplifier.

【０００６】ところが、この方式ではスルーホールの位
置がセンスアンプ上に限られ、スルーホールから交差領
域のセンスアンプドライバまでを接続する配線はセンス
アンプ領域に形成されることとなる。センスアンプ上
は、元来多数の制御信号配線が集中する領域であり、セ
ンスアンプドライバに十分な電力を供給するために必要
な配線幅を確保しようとすれば、この配線の存在により
センスアンプ領域の寸法が大きくならざるを得ず、その
ためチップ寸法が大きくなる問題がある。一方、センス
アンプ領域を小さく保とうとすればセンスアンプドライ
バに電力を供給する配線の幅を小さくせざるを得ず、配
線抵抗が問題となって、このシステムを採用した本来の
目的が達成できなくなる。However, in this method, the position of the through hole is limited on the sense amplifier, and the wiring connecting from the through hole to the sense amplifier driver in the intersection area is formed in the sense amplifier area. Originally, a large number of control signal wirings are concentrated on the sense amplifier. If the wiring width necessary to supply sufficient power to the sense amplifier driver is to be secured, the presence of these wirings causes Has to be increased in size, which causes a problem that the chip size is increased. On the other hand, if the sense amplifier area is to be kept small, the width of the wiring for supplying power to the sense amplifier driver must be reduced, and the wiring resistance becomes a problem, and the original purpose of employing this system cannot be achieved. .

【０００７】また、センスアンプ領域に形成されたスル
ーホールの存在は、そのスルーホールを覆うために配線
領域の幅を配線の最小幅よりも一般的に大きくするた
め、この点からも配線の密度が過密状態となり、センス
アンプ領域の寸法を大きくすることとなる。Further, the presence of the through-hole formed in the sense amplifier region generally makes the width of the wiring region larger than the minimum width of the wiring in order to cover the through-hole. Becomes overcrowded, which increases the size of the sense amplifier region.

【０００８】さらに、前記メッシュ状電源バスシステム
を用いるか否かにかかわらず、チップ内の回路数の増大
により、チップ内の配線数の増大をも引き起こし、信号
配線の引き回しに起因するチップ内の特定領域での局所
的な信号配線領域の不足が生じ、この不足領域のためチ
ップ寸法が増大する問題がある。特に、行方向の間接周
辺回路領域と列方向の間接周辺回路領域とが交差するチ
ップ中央領域での配線領域の確保が困難となっている。Further, regardless of whether or not the mesh power bus system is used, the increase in the number of circuits in the chip causes an increase in the number of wirings in the chip, and also causes an increase in the number of wirings in the chip. A shortage of a local signal wiring area occurs in a specific area, and there is a problem that the chip size increases due to the insufficient area. In particular, it is difficult to secure a wiring area in a chip central area where an indirect peripheral circuit area in the row direction and an indirect peripheral circuit area in the column direction intersect.

【０００９】一方、従来の階層ワード線方式では金属配
線によるメインワード線のサブワード線に対するピッチ
緩和はせいぜい４倍であり、メインワード線の間に金属
配線を設けてメッシュ状電源バスシステムに適用するす
るには困難がある。すなわち、メモリセルアレーの上部
に形成するメインワード線の加工では、ＤＲＡＭの集積
度の向上に伴う情報蓄積用容量素子の立体化に起因して
下地形状が凹凸となり、フォトリソグラフィのフォーカ
スマージンがとり難くなっている。このため、メモリセ
ル容量形成前にゲート電極の一部として多結晶シリコン
膜等を用いて形成するサブワード線とは異なり、十分大
きな配線幅とスペースを必要とする。また、メインワー
ド線で選択される一群のサブワード線を選択するサブワ
ードドライバ用のプリデコーダ線を配置する必要もあ
る。したがって、前記程度のピッチ緩和ではさらに別の
配線をメインワード線の間に形成することは困難であ
る。On the other hand, in the conventional hierarchical word line system, the pitch of the main word line with respect to the sub-word lines is reduced at most four times by the metal wiring, and the metal wiring is provided between the main word lines to be applied to the mesh power bus system. There are difficulties to do. That is, in the processing of the main word line formed above the memory cell array, the underlying shape becomes uneven due to the three-dimensionalization of the information storage capacitor element accompanying the improvement in the integration degree of the DRAM, and the focus margin of the photolithography becomes large. It has become difficult. Therefore, unlike a sub-word line formed using a polycrystalline silicon film or the like as a part of a gate electrode before forming a memory cell capacitance, a sufficiently large wiring width and space are required. Further, it is necessary to arrange a predecoder line for a sub-word driver for selecting a group of sub-word lines selected by the main word line. Therefore, it is difficult to form another wiring between the main word lines by the above-described pitch relaxation.

【００１０】本発明の目的は、メモリセルアレー上に配
置されるメインワード線または列選択線のピッチを緩和
して、その間に別の信号線または電源線を埋め込むこと
によりチップ内の局所的な金属配線の集中を防止し、チ
ップ面積を低減することにある。特に、本発明では、行
方向の間接周辺回路領域と列方向の間接周辺回路領域と
が交差するチップ中央領域での配線領域の確保を目的と
する。An object of the present invention is to relax the pitch of a main word line or a column selection line arranged on a memory cell array, and embed another signal line or power supply line between the main word line and the column selection line to thereby locally localize the chip. An object of the present invention is to prevent the concentration of metal wiring and reduce the chip area. In particular, an object of the present invention is to secure a wiring region in a chip central region where an indirect peripheral circuit region in a row direction and an indirect peripheral circuit region in a column direction intersect.

【００１１】また、本発明の目的は、メモリセルアレー
上の配線の接続信頼性を向上することにある。Another object of the present invention is to improve the connection reliability of wiring on a memory cell array.

【００１２】また、本発明の目的は、半導体集積回路装
置の動作速度を向上することにある。Another object of the present invention is to improve the operation speed of a semiconductor integrated circuit device.

【００１３】また、本発明の目的は、半導体集積回路装
置の耐ノイズ性を向上し、その信頼性を向上することに
ある。Another object of the present invention is to improve the noise resistance of a semiconductor integrated circuit device and its reliability.

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１５】[0015]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【００１６】（１）本発明の半導体集積回路装置は、第
１方向に延伸されたサブワード線と、第１方向に直交す
る第２方向に延伸されたビット線と、サブワード線の一
部をゲート電極とし、ソース・ドレイン領域の一方が情
報蓄積用容量素子に接続され、他方がビット線に接続さ
れた選択ＭＩＳＦＥＴとを有する半導体集積回路装置で
あって、選択ＭＩＳＦＥＴおよび情報蓄積用容量素子か
らなるメモリセルの上部に層間絶縁膜を介して形成され
た配線を有し、配線には、第１方向に延伸して形成され
サブワード線の一群を選択するメインワード線、または
第２方向に延伸して形成されビット線が接続されるセン
スアンプの一群を選択する列選択線、以外の通り抜け配
線が含まれるものである。(1) In a semiconductor integrated circuit device according to the present invention, a sub word line extending in a first direction, a bit line extending in a second direction orthogonal to the first direction, and a part of the sub word line are gated. A semiconductor integrated circuit device having an electrode and one of a source / drain region connected to an information storage capacitor and the other connected to a bit line, and comprising a selection MISFET and an information storage capacitor; A wiring formed over the memory cell with an interlayer insulating film interposed therebetween, wherein the wiring extends in a first direction and is formed to extend from a main word line for selecting a group of sub-word lines or to extend in a second direction; And a column selection line for selecting a group of sense amplifiers to which a bit line is connected.

【００１７】このような半導体集積回路装置によれば、
メモリセルの上部すなわちメモリセルアレー上に形成さ
れた配線にメインワード線または列選択線以外の通り抜
け配線が含まれるため、この通り抜け配線をたとえば信
号線あるいは電源線に活用することができ、信号線ある
いは電源線の込み合う領域の配線を前記通り抜け配線に
代えて結線することができる。その結果、信号線あるい
は電源線の込み合う領域の配線数を少なくして、そのよ
うな配線の込み合う領域の配線による面積の増大を低減
することができる。According to such a semiconductor integrated circuit device,
Since the wiring formed above the memory cell, that is, on the memory cell array, includes a through wiring other than the main word line or the column selection line, the through wiring can be used as, for example, a signal line or a power supply line. Alternatively, the wiring in the area where the power supply line is mixed can be connected instead of the through wiring. As a result, the number of wirings in a region where signal lines or power supply lines are crowded can be reduced, and an increase in area due to wiring in a region where such wirings can be crowded can be reduced.

【００１８】このようにメモリセルアレー上にメインワ
ード線または列選択線以外の配線を形成できるのは、後
に説明するように階層ワード線方式を採用してメインワ
ード線の本数を低減できる技術、あるいは１本の列選択
線により選択されるセンスアンプの数を複数にすること
により配線ピッチを緩和することができるためである。
この緩和された配線領域を活用し、配線の込み合う周辺
回路領域の配線を通り抜け配線に置き換えてチップ全体
としての配線形成を最適化し、チップ面積を低減しよう
とする技術が本発明の主要な内容である。As described above, the wiring other than the main word line or the column selection line can be formed on the memory cell array by using a hierarchical word line system to reduce the number of main word lines as described later. Alternatively, the wiring pitch can be reduced by increasing the number of sense amplifiers selected by one column selection line.
The main content of the present invention is a technology that utilizes the relaxed wiring area, optimizes the wiring formation as a whole chip by replacing the wiring in the peripheral circuit area where the wiring is congested with the wiring, and reduces the chip area. is there.

【００１９】上記半導体集積回路装置の場合、配線は、
メモリセルの上部に、第１層間絶縁膜を介して形成され
た第１配線と、第１配線を覆う第２層間絶縁膜を介して
形成された第２配線との２層の配線とすることができ、
第１配線または第２配線の何れか一方の配線にメインワ
ード線および通り抜け配線を適用し、他方の配線に列選
択線および通り抜け配線を適用することができる。In the case of the above semiconductor integrated circuit device, the wiring is
A two-layer wiring of a first wiring formed above a memory cell via a first interlayer insulating film and a second wiring formed via a second interlayer insulating film covering the first wiring. Can be
The main word line and the through wiring can be applied to one of the first wiring and the second wiring, and the column selection line and the through wiring can be applied to the other wiring.

【００２０】また、通り抜け配線は、間接周辺回路の間
を接続する信号線とすることもできる。この場合、行方
向間接周辺回路と列方向間接周辺回路との交差領域の配
線数を低減できる。行方向間接周辺回路と列方向間接周
辺回路との交差領域では、特に配線が込み合うため、本
発明を適用して配線数を低減する効果が大きい。The through wiring may be a signal line connecting between indirect peripheral circuits. In this case, the number of wirings in the intersection region between the row-direction indirect peripheral circuit and the column-direction indirect peripheral circuit can be reduced. In the intersecting region between the row-direction indirect peripheral circuit and the column-direction indirect peripheral circuit, wiring is particularly crowded, so that the effect of reducing the number of wiring by applying the present invention is great.

【００２１】また、通り抜け配線は、その伝達する信号
のクリティカルパスとすることができる。通り抜け配線
は周辺回路領域に形成する配線よりも配線幅を大きくと
ることができるため配線抵抗を低減することができ、ク
リティカルパスとなっている場合であっても比較的安定
に信号を伝送することができる。すなわち、周辺回路領
域にクリティカルパスを配置した場合には周辺回路領域
の配線幅は細く配線抵抗が問題となる場合があるが、本
発明では配線抵抗の問題を低減することが可能である。
また、周辺回路領域にクリティカルパスを配置する場合
には配線を迂回して長く配置することが避けられない場
合があるが、メモリセルアレー上に配置する配線では、
最短距離を選択することが可能ともなる。Further, the through wiring can be used as a critical path for a signal to be transmitted. The through wiring can be wider than the wiring formed in the peripheral circuit area, so the wiring resistance can be reduced and the signal can be transmitted relatively stably even when it is a critical path. Can be. That is, when a critical path is arranged in the peripheral circuit area, the wiring width of the peripheral circuit area is small, and the wiring resistance may be a problem. However, the present invention can reduce the problem of the wiring resistance.
In addition, when a critical path is arranged in the peripheral circuit area, it may be inevitable that the wiring is bypassed and arranged long, but in the wiring arranged on the memory cell array,
It is also possible to select the shortest distance.

【００２２】（２）本発明の半導体集積回路装置は、前
記した半導体集積回路装置であって、第１配線の通り抜
け配線と第２配線の通り抜け配線とは、メモリセルの上
部に形成された接続孔を介して互いに接続されるもので
ある。これによりメモリセルアレー上の配線の方向を任
意の場所で変換することが可能となり、配線設計の自由
度を向上することができる。(2) The semiconductor integrated circuit device according to the present invention is the above-described semiconductor integrated circuit device, wherein the through-wiring of the first wiring and the through-wiring of the second wiring are connected to each other at the upper part of the memory cell. They are connected to each other through holes. This makes it possible to change the direction of the wiring on the memory cell array at an arbitrary location, thereby improving the degree of freedom in wiring design.

【００２３】なお、メモリセルアレーの上部では周辺回
路領域とは相違して、立体的な情報蓄積用容量素子の高
さに起因して凹凸が激しく、一般にフォトリソグラフィ
が容易でない。そのため、本発明では、メモリセルアレ
ー上の接続孔を、周辺回路領域に形成された接続孔より
も大きな開口径とすることも可能である。また、第１配
線の通り抜け配線と第２配線の通り抜け配線との接続
を、同一の信号線について複数の接続孔を介して接続さ
れるものとすることができる。このように、大きな口径
の接続孔により、または、複数の接続孔により第１配線
の通り抜け配線と第２配線の通り抜け配線と接続するこ
とにより、フォトリソグラフィの困難性に起因するパタ
ーニング不良の発生を抑制し、また、パターニング不良
が発生しても複数接続孔のうち何れかの接続孔が期待通
りの機能を発揮することにより、結果的に半導体集積回
路装置の動作を保証して、その歩留まりおよび信頼性を
向上できる。In the upper part of the memory cell array, unlike the peripheral circuit region, unevenness is severe due to the three-dimensional height of the information storage capacitor, and photolithography is generally not easy. Therefore, in the present invention, it is possible to make the connection hole on the memory cell array larger in diameter than the connection hole formed in the peripheral circuit region. In addition, the connection between the first wiring and the second wiring can be connected to the same signal line through a plurality of connection holes. As described above, by connecting the through-wiring of the first wiring and the through-wiring of the second wiring by the connection hole having a large diameter or by a plurality of connection holes, the occurrence of patterning failure due to the difficulty of photolithography can be prevented. In addition, even if a patterning failure occurs, any one of the plurality of connection holes performs the expected function, thereby guaranteeing the operation of the semiconductor integrated circuit device, thereby improving the yield and the yield. Reliability can be improved.

【００２４】（３）本発明の半導体集積回路装置は、メ
モリセルが行列状に配置されたメモリセルサブアレー、
メモリセルサブアレーの周辺に配置された直接周辺回路
（センスアンプ、サブワードドライバ）、およびメモリ
セルサブアレーおよび直接周辺回路が規則的に配置され
たメモリセルアレーを有し、メモリセルアレー内外に信
号または電源電位を伝送するために、メモリセルサブア
レーを通り抜ける配線がメモリセルを覆う層間絶縁膜上
に形成された半導体集積回路装置であって、複数のメモ
リセルサブアレーのうち任意のメモリセルサブアレーの
その領域における配線のパターンが、その他のメモリセ
ルサブアレーのその領域における配線のパターンと相違
し、または、複数のメモリセルサブアレーのうち任意の
メモリセルサブアレーのその領域における配線が伝送す
る信号もしくは電源電位の種類が、その他のメモリセル
サブアレーのその領域における配線が伝送する信号もし
くは電源電位の種類と相違するものである。(3) A semiconductor integrated circuit device according to the present invention is a memory cell sub-array in which memory cells are arranged in a matrix.
It has a direct peripheral circuit (sense amplifier, sub-word driver) arranged around the memory cell sub-array, and a memory cell array in which the memory cell sub-array and the direct peripheral circuit are regularly arranged. A semiconductor integrated circuit device in which a wiring passing through a memory cell sub-array for transmitting a potential is formed on an interlayer insulating film covering a memory cell, wherein a wiring in an area of an arbitrary memory cell sub-array among a plurality of memory cell sub-arrays is provided. The wiring pattern is different from the wiring pattern in that region of the other memory cell sub-arrays, or the type of signal or power supply potential transmitted by the wiring in the region of any one of the plurality of memory cell sub-arrays is different. And other memory cell sub-arrays Wiring in frequency is one that differs from the type of signal or power supply potential to transmit.

【００２５】このような半導体集積回路装置は、メモリ
セルサブアレー毎の配線パターンあるいは配線の機能が
相違するものある。これは、従来の技術においてはメモ
リセルサブアレー毎の配線パターンあるいは配線の機能
を同一として設計を簡略化していたものと相違し、積極
的に配線パターンおよび機能を相違させるものである。
この結果、配線の設計パターンの自由度を向上して、そ
の半導体集積回路装置に最適な配線設計を可能とする。In such a semiconductor integrated circuit device, the function of a wiring pattern or a wiring differs for each memory cell sub-array. This is different from the conventional technique in which the design is simplified by making the wiring patterns or wiring functions identical for each memory cell sub-array, and the wiring patterns and functions are positively different.
As a result, the degree of freedom of the wiring design pattern is improved, and the optimum wiring design for the semiconductor integrated circuit device becomes possible.

【００２６】たとえば、メモリセルアレーの周辺に配置
される間接周辺回路の遠方に位置するメモリセルサブア
レーには、同一のワード線選択信号が伝送される複数の
配線を配置し、間接周辺回路の近傍に位置するメモリセ
ルサブアレーには、間接周辺回路間の信号およびワード
線選択信号が伝送される配線を配置することが可能であ
る。このように、遠方のワード線選択信号線を複数と
し、これを並列に接続することによって配線抵抗に起因
する信号遅延を防止することが可能となる。一方、近傍
のワード線選択信号線については相対的に信号遅延の問
題が大きくないため、配線は１本で十分であり、余った
配線形成領域を周辺回路間の信号伝送配線に割り当て
て、間接周辺回路の交差領域の信号線の込み合いを緩和
することが可能である。これにより、半導体集積回路装
置のチップ面積を低減しつつ、同時に半導体集積回路装
置の性能を向上することが可能となる。For example, in a memory cell sub-array located far from an indirect peripheral circuit arranged around a memory cell array, a plurality of wirings for transmitting the same word line selection signal are arranged, and In the memory cell sub-array located at the position (1), wiring for transmitting signals between indirect peripheral circuits and word line selection signals can be arranged. As described above, by using a plurality of distant word line selection signal lines and connecting them in parallel, it is possible to prevent signal delay due to wiring resistance. On the other hand, since the problem of signal delay is relatively small for the nearby word line selection signal line, only one wiring is sufficient. It is possible to alleviate the crowding of the signal lines in the intersection area of the peripheral circuits. This makes it possible to reduce the chip area of the semiconductor integrated circuit device and at the same time improve the performance of the semiconductor integrated circuit device.

【００２７】なお、前記した（１）〜（３）の半導体集
積回路装置においては、メモリセルは、配線とメモリセ
ルを構成する情報蓄積用容量素子の蓄積電極との間にプ
レート電極を有するもの、つまりいわゆるＣＯＢ（Ｃａ
ｐａｃｉｔｏｒ ｏｎ Ｂｉｔ−ｌｉｎｅ）構造とする
ことができる。このようにＣＯＢ構造とすることによ
り、ビット線を覆うプレート電極のシールド効果により
配線からビット線へ誘起するノイズを小さくして半導体
集積回路装置のメモリ情報の信頼性を向上できる。In the semiconductor integrated circuit device of the above (1) to (3), the memory cell has a plate electrode between the wiring and the storage electrode of the information storage capacitor constituting the memory cell. That is, the so-called COB (Ca
(Pacitor on Bit-line) structure. With such a COB structure, noise induced from the wiring to the bit line due to the shielding effect of the plate electrode covering the bit line can be reduced, and the reliability of memory information of the semiconductor integrated circuit device can be improved.

【００２８】[0028]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００２９】図１は、本発明の一実施の形態である６４
ＭビットＤＲＡＭの一例を全体チップについて示した平
面図である。FIG. 1 shows an embodiment 64 of the present invention.
FIG. 2 is a plan view showing an example of an M-bit DRAM for an entire chip.

【００３０】本実施の形態のＤＲＡＭは、メモリチップ
１０に形成され、図１において、その長辺方向の中央部
分にメインローデコーダとアレーコントロール領域１
１、その左右両側にメインワードドライバ領域１２を有
し、短辺方向の中央部分に間接周辺回路領域１４、その
上下両側に列（カラム）デコーダ領域１３を有する。ま
た、メモリチップ１０の上下左右の四つのメモリセルア
レー領域には多数のメモリセルサブアレー１５が形成さ
れている。The DRAM of the present embodiment is formed on a memory chip 10 and has a main row decoder and an array control area 1 at the center in the long side direction in FIG.
1, a main word driver region 12 is provided on both left and right sides thereof, an indirect peripheral circuit region 14 is provided in a central portion in the short side direction, and a column (column) decoder region 13 is provided on both upper and lower sides thereof. In addition, a large number of memory cell sub-arrays 15 are formed in four memory cell array areas on the upper, lower, left and right sides of the memory chip 10.

【００３１】メインローデコーダ領域１１およびメイン
ワードドライバ領域１２からはサブワードドライバを制
御するためのメインワード線ＭＷＢおよびプリデコーダ
線ＦＸＢが左方向あるいは右方向に形成される。周辺回
路領域１４はボンディングパッドを含み、列デコーダ領
域１３からはセンスアンプを制御する列選択信号線ＹＳ
が上方向あるは下方向に形成される。メモリチップ１０
の中央部分のメインローデコーダ領域１１およびメイン
ワードドライバ領域１２と列デコーダ領域１３とが交差
する領域、あるいはメインローデコーダ領域１１および
メインワードドライバ領域１２と周辺回路領域１４とが
交差する領域では、必要信号本数が多くなりこの部分で
チップ面積が決まる可能性がある。From the main row decoder region 11 and the main word driver region 12, a main word line MWB and a predecoder line FXB for controlling a sub word driver are formed leftward or rightward. The peripheral circuit region 14 includes a bonding pad, and a column selection signal line YS for controlling a sense amplifier is provided from the column decoder region 13.
Are formed upward or downward. Memory chip 10
In the region where the main row decoder region 11 and the main word driver region 12 intersect with the column decoder region 13 at the center of the region, or the region where the main row decoder region 11 and the main word driver region 12 intersect with the peripheral circuit region 14, The required number of signals increases, and this area may determine the chip area.

【００３２】図２は、図１のＡ部を拡大した平面図であ
る。メモリセルサブアレー１５の上下両側にはセンスア
ンプ領域１６が形成され、メモリセルサブアレー１５の
左右両側にはサブワードドライバ領域１７が形成されて
いる。センスアンプ領域１６およびサブワードドライバ
領域１７が交差する領域には交差領域１８が形成されて
いる。センスアンプ領域１６、サブワードドライバ領域
１７および交差領域１８は、一般に直接周辺回路領域と
いわれる周辺回路領域である。FIG. 2 is an enlarged plan view of the portion A in FIG. Sense amplifier regions 16 are formed on both upper and lower sides of the memory cell sub-array 15, and sub-word driver regions 17 are formed on both left and right sides of the memory cell sub-array 15. An intersection region 18 is formed in a region where the sense amplifier region 16 and the sub-word driver region 17 intersect. The sense amplifier region 16, the sub-word driver region 17, and the intersection region 18 are peripheral circuit regions generally called direct peripheral circuit regions.

【００３３】メモリセルサブアレー１５には選択ＭＩＳ
ＦＥＴＱｔおよび情報蓄積用容量素子Ｃからなるメモリ
セルが形成され、センスアンプ領域１６には主にセンス
アンプＳＡが形成される。サブワードドライバ領域１７
にはサブワードドライバＳＷＤが形成される。交差領域
１８にはセンスアンプドライバＳＡＤ、ＩＯスイッチＩ
ＯＳＷ等が形成される。The memory cell sub-array 15 has a selection MIS
A memory cell including the FET Qt and the information storage capacitor C is formed, and a sense amplifier SA is mainly formed in the sense amplifier region 16. Sub word driver area 17
Is formed with a sub-word driver SWD. The intersection area 18 includes a sense amplifier driver SAD and an IO switch I.
OSW and the like are formed.

【００３４】図３は、本実施の形態のＤＲＡＭのメモリ
セルアレーまわりの回路図である。FIG. 3 is a circuit diagram around a memory cell array of the DRAM of the present embodiment.

【００３５】メモリセルサブアレー１５に形成された選
択ＭＩＳＦＥＴＱｔおよび情報蓄積用容量素子Ｃによっ
て１ｂｉｔの情報が記憶される。The 1-bit information is stored by the selection MISFET Qt and the information storage capacitor C formed in the memory cell sub-array 15.

【００３６】本実施の形態では、階層ワード線方式を用
いる。すなわち、メインワード線ＭＷＢにより選択され
た一群のサブワードドライバＳＷＤはプリデコーダ線Ｆ
Ｘによりさらに選択され、１つのサブワード線ＳＷが選
択される。このサブワード線ＳＷの選択により行（Ｒｏ
ｗ）方向のメモリセルが特定される。プリデコーダ回路
５２の出力はメインワードドライバ領域１２でワード線
昇圧電圧ＶＰＰに昇圧され、メインワード線ＭＷＢおよ
びプリデコーダ線ＦＸに供給される。ワード線昇圧電圧
Ｖｐｐはたとえば3.８Ｖを例示できる。In this embodiment, a hierarchical word line system is used. That is, a group of sub-word drivers SWD selected by the main word line MWB are connected to the predecoder line FWD.
X further selects one sub-word line SW. The row (Ro) is selected by selecting the sub-word line SW.
The memory cell in the w) direction is specified. The output of the predecoder circuit 52 is boosted to the word line boosted voltage VPP in the main word driver region 12, and is supplied to the main word line MWB and the predecoder line FX. The word line boosted voltage Vpp can be, for example, 3.8 V.

【００３７】また、本実施の形態では、周辺回路動作電
圧ＶＰＥＲＩとメモリセル蓄積電圧ＶＤＬとを電源電圧
より降下させる内部降圧方式を用いる。周辺回路動作電
圧ＶＰＥＲＩおよびメモリセル蓄積電圧ＶＤＬとしては
たとえば2.５Ｖおよび2.０Ｖを例示できる。電源電圧は
たとえば3.３Ｖを例示できる。In the present embodiment, an internal step-down method is used in which the peripheral circuit operating voltage VPERI and the memory cell storage voltage VDL are made lower than the power supply voltage. As the peripheral circuit operating voltage VPERI and the memory cell storage voltage VDL, for example, 2.5 V and 2.0 V can be exemplified. The power supply voltage can be, for example, 3.3 V.

【００３８】また、本実施の形態では、センスアンプＳ
Ａを上下のメモリセルサブアレー１５で共用するシェア
ドセンスアンプとしている。交差領域１８にセンスアン
プドライバＳＡＤを配置してセンスアンプＳＡをオーバ
ードライブ駆動している。シェアドセンスアンプは、シ
ェアドセンスアンプ分離信号線ＳＨ１，ＳＨ２により制
御される。オーバードライブ駆動は、第１センスアンプ
充電信号線ＳＡＰ１によりＶＤＤに充電することにより
行う。その後、センスアンプＳＡをＶＤＬに充電する場
合には第２センスアンプ充電信号線ＳＡＰ２により行
う。センスアンプＳＡを放電するにはセンスアンプ放電
信号線ＳＡＮにより行う。In this embodiment, the sense amplifier S
A is a shared sense amplifier shared by the upper and lower memory cell sub-arrays 15. A sense amplifier driver SAD is arranged in the intersection area 18 to overdrive the sense amplifier SA. The shared sense amplifier is controlled by shared sense amplifier separation signal lines SH1 and SH2. The overdrive driving is performed by charging VDD to the first sense amplifier charging signal line SAP1. Thereafter, when the sense amplifier SA is charged to VDL, the charge is performed by the second sense amplifier charging signal line SAP2. The sense amplifier SA is discharged by the sense amplifier discharge signal line SAN.

【００３９】また、本実施の形態では、ローカルＩＯ線
ＬＩＯとメインＩＯ線ＭＩＯを交差領域１８でＩＯスイ
ッチＩＯＳＷ（ＭＯＳスイッチ）に接続する階層ＩＯ線
構造を用いる。図３において、書込み回路は省略してい
るがメインアンプ６１と並列に配置することができる。In the present embodiment, a hierarchical IO line structure is used in which the local IO line LIO and the main IO line MIO are connected to the IO switch IOSW (MOS switch) at the intersection area 18. In FIG. 3, the write circuit is omitted, but can be arranged in parallel with the main amplifier 61.

【００４０】本実施の形態のＤＲＡＭの記憶情報である
蓄積電荷は情報蓄積用容量素子Ｃに蓄積された電荷であ
り、ビット線ＢＬ、ＢＬＢを介してセンスアンプＳＡに
より検出される。センスアンプＳＡの選択は、列デコー
ダ領域１３に形成された列デコーダにより駆動される列
選択信号線ＹＳにより特定される。前記したサブワード
線ＳＷの選択と列選択信号線ＹＳの選択により特定され
たメモリセルの情報がローカルＩＯ線ＬＩＯ、メインＩ
Ｏ線ＭＩＯを介してメインアンプ６１に読み出され、デ
ータ出力回路６２により出力される。データの書き込み
は、データ入力回路６３を介して行われる。The charge stored as information stored in the DRAM of this embodiment is a charge stored in the information storage capacitor C, and is detected by the sense amplifier SA via the bit lines BL and BLB. The selection of the sense amplifier SA is specified by a column selection signal line YS driven by a column decoder formed in the column decoder region 13. The information of the memory cell specified by the selection of the sub word line SW and the selection of the column selection signal line YS is stored in the local IO line LIO and the main I
The data is read out to the main amplifier 61 via the O line MIO and output by the data output circuit 62. Writing of data is performed via the data input circuit 63.

【００４１】なお、ビット線ＢＬ、ＢＬＢをプリチャー
ジする場合はビット線プリチャージ信号線ＰＣＢを用い
て、ビット線プリチャージ電圧ＶＢＬＲに充電する。Ｖ
ＢＬＲはたとえば1.０Ｖを例示できる。また、プレート
電圧ＶＰＬＴおよび基板電圧ＶＢＢは、たとえば1.０Ｖ
および−1.０Ｖを例示できる。When the bit lines BL and BLB are precharged, they are charged to the bit line precharge voltage VBLR using the bit line precharge signal line PCB. V
BLR can be exemplified as 1.0 V, for example. Further, plate voltage VPLT and substrate voltage VBB are, for example, 1.0 V
And -1.0V.

【００４２】図４は、本実施の形態の特徴的な部分をチ
ップ全体について表した平面図である。図面をわかりや
すくするため、メモリセルアレーおよび間接周辺回路領
域上に配置される金属配線の一部のみを示している。図
５は、比較検討のために示した、本発明を用いない場合
についての図４に対比される平面図である。なお、以下
の説明ではアレー上の水平方向のワード線Ｗ、ＨＬは第
２層金属（アルミなどの低抵抗材料）とし、垂直方向の
列選択信号線ＹＳ、ＶＬは第３層金属（アルミなどの低
抵抗材料）とすることができる。しかしこれに限られ
ず、その逆でもよい。また３層金属を使わない場合は水
平方向の配線は第１層金属とし、垂直方向は第２層金属
とすることができる。FIG. 4 is a plan view showing a characteristic portion of the present embodiment for the entire chip. For simplicity of the drawing, only a part of the metal wiring arranged on the memory cell array and the indirect peripheral circuit region is shown. FIG. 5 is a plan view shown for comparison and comparison with FIG. 4 in a case where the present invention is not used. In the following description, the horizontal word lines W and HL on the array are made of a second-layer metal (a low-resistance material such as aluminum), and the vertical column selection signal lines YS and VL are made of a third-layer metal (aluminum or the like). Low-resistance material). However, the present invention is not limited to this, and vice versa. When a three-layer metal is not used, the horizontal wiring can be a first-layer metal and the vertical wiring can be a second-layer metal.

【００４３】図５において、本実施の形態と比較される
ＤＲＡＭにおいては、メモリセルアレー領域１５、１
６、１７、１８上には金属配線としてワード線Ｗ、列選
択信号線ＹＳが配置される。ワード線Ｗはワードシャン
ト方式を用いる場合、メモリセルと同一ピッチで並んだ
金属ワード線であるが、階層ワード線方式を用いる場合
では、複数のメモリセルピッチで共用されるメインワー
ド線ＭＷＢである。ワードシャント方式は、その一部が
ゲート電極となるワード線（たとえば多結晶シリコン膜
からなる）に低抵抗の金属配線を第２金属配線Ｍ２とし
て形成し、これをゲート電極となるワード線上にのせ、
ところどころに設けたシャント部で短絡してワード線の
抵抗を等価的に減少させるものである。６４ｋｂｉｔＤ
ＲＡＭの時代から用いられてきた技術である。ワードシ
ャント方式では金属配線からなるワード線とゲート電極
となるワード線とはメモリセルと等しい細かいピッチで
並ぶので金属配線からなるワード線以外の金属配線をワ
ード線と平行に同一層で配置する余地はない。しかし階
層ワード線方式ではメインワード線ＭＷＢの繰り返しピ
ッチを工夫することによりその余地がある。Referring to FIG. 5, in a DRAM to be compared with the present embodiment, memory cell array regions 15, 1
Word lines W and column selection signal lines YS are arranged as metal wirings on 6, 17, and 18. When the word shunt method is used, the word line W is a metal word line arranged at the same pitch as the memory cells. When the hierarchical word line method is used, the word line W is a main word line MWB shared by a plurality of memory cell pitches. . In the word shunt method, a low-resistance metal wiring is formed as a second metal wiring M2 on a word line (for example, made of a polycrystalline silicon film) partly serving as a gate electrode, and this is placed on the word line serving as a gate electrode. ,
A short circuit is provided at a shunt portion provided in some places to reduce the resistance of the word line equivalently. 64 kbitD
This technology has been used since the age of RAM. In the word shunt method, the word line made of metal wiring and the word line serving as the gate electrode are arranged at the same fine pitch as the memory cell, so there is room to arrange metal wiring other than the word line made of metal wiring in the same layer in parallel with the word line. There is no. However, in the hierarchical word line system, there is room for improving the repetition pitch of the main word line MWB.

【００４４】一方、図５で示されるメモリセルアレー領
域１５、１６、１７、１８以外の領域の問題は、チップ
中央部においては長辺方向の周辺回路１３、１４と短辺
方向の周辺回路１１、１２とが交錯し、多数の電源配線
や信号配線を配置する必要から、このような配線領域確
保のためチップ寸法が大きくなってしまうという点があ
る。On the other hand, the problem in the area other than the memory cell array areas 15, 16, 17, and 18 shown in FIG. 5 is that the peripheral circuits 13 and 14 in the long side direction and the peripheral circuits 11 in the short side direction , 12 intersect with each other, and a large number of power supply wirings and signal wirings need to be arranged. Therefore, there is a point that the size of the chip is increased to secure such wiring area.

【００４５】そこで、図４に示す本実施の形態のＤＲＡ
Ｍでは、図５に示すＤＲＡＭとは異なり、ワード線Ｗ、
列選択信号線ＹＳに加えてメモリセルアレー領域１５、
１６、１７、１８上に垂直方向配線ＶＬ（通り抜け配
線）および水平方向配線ＨＬ（通り抜け配線）を追加し
ている。図４では垂直方向配線ＶＬおよび水平方向配線
ＨＬを各々１本だけを示したが、配線ピッチのプロセス
許容値から配線本数を追加することが可能である。Therefore, the DRA of this embodiment shown in FIG.
In M, unlike the DRAM shown in FIG.
In addition to the column selection signal line YS, the memory cell array region 15,
A vertical wiring VL (through wiring) and a horizontal wiring HL (through wiring) are added on 16, 17, and 18. Although only one vertical wiring VL and one horizontal wiring HL are shown in FIG. 4, the number of wirings can be added from the allowable process value of the wiring pitch.

【００４６】この垂直方向配線ＶＬおよび水平方向配線
ＨＬとしては、各種の電源配線（ＶＤＤ，ＶＳＳ、ＶＤ
Ｌ，ＶＰＰ，ＶＢＢ，ＶＢＬＲ，ＶＰＬＴなど）、プリ
デコーダ配線（Ｒｏｗ系、Ｃｏｌｕｍｎ系）、各種の制
御信号線などで長辺方向の周辺回路１３、１４と短辺方
向の周辺回路１１、１２とをつなぐ必要があるすべての
配線に適用できる。また、欠陥救済のためのアドレス設
定ヒューズとその信号を用いたアドレス比較回路間との
多数の信号のつなぎ、プリデコーダとデコーダとの多数
の信号つなぎあるいはＩＯ線など、さまざまな用途が可
能である。As the vertical wiring VL and the horizontal wiring HL, various power supply wirings (VDD, VSS, VD
L, VPP, VBB, VBLR, VPLT, etc.), predecoder wiring (Row system, Column system), various control signal lines, etc., and peripheral circuits 13 and 14 in the long side direction and peripheral circuits 11 and 12 in the short side direction. Applicable to all wiring that needs to be connected. Further, various applications are possible, such as connection of a large number of signals between an address setting fuse for addressing a defect and an address comparison circuit using the signal, connection of a large number of signals between a predecoder and a decoder, or an IO line. .

【００４７】このように、垂直方向配線ＶＬおよび水平
方向配線ＨＬを用いてチップ中央部の配線が過密する領
域の配線のあふれを解決することができる。すなわち、
従来チップ中央部に配置せざるを得なかった配線を垂直
方向配線ＶＬおよび水平方向配線ＨＬを用いてメモリセ
ルアレー領域１５、１６、１７、１８上に配置すること
ができ、チップ中央の十文字部分の信号線を減らすこと
ができる。つまり、本実施の形態では、階層ワード線構
造によるメインワード線ＭＷＢの緩和された配線ピッチ
を使って、アレー上にワード線Ｗや列選択信号線ＹＳ以
外の信号線や電源線の配線を配置し、チップ面積を減少
させることができる。As described above, the vertical wiring VL and the horizontal wiring HL can solve the overflow of the wiring in the area where the wiring in the central portion of the chip is dense. That is,
Wiring which had to be arranged at the center of the chip in the past can be arranged on the memory cell array regions 15, 16, 17, and 18 by using the vertical wiring VL and the horizontal wiring HL. Signal lines can be reduced. That is, in the present embodiment, the wiring of the signal lines and the power supply lines other than the word line W and the column selection signal line YS is arranged on the array using the relaxed wiring pitch of the main word line MWB having the hierarchical word line structure. Thus, the chip area can be reduced.

【００４８】次に、上記に示したメモリセルアレー領域
１５、１６、１７、１８上でワード線Ｗ、列選択信号線
ＹＳに加え、このような垂直方向配線ＶＬおよび水平方
向配線ＨＬの配置が可能となる理由を階層ワード線のサ
ブワードドライバとセンスアンプの簡略なレイアウト図
を用いて説明する。Next, on the memory cell array regions 15, 16, 17, and 18 described above, in addition to the word line W and the column selection signal line YS, the arrangement of the vertical wiring VL and the horizontal wiring HL is described. The reason why this is possible will be described with reference to a simplified layout diagram of a sub-word driver and a sense amplifier of a hierarchical word line.

【００４９】図６（ａ）は、階層ワード線方式でのサブ
ワードドライバの説明のための回路図であり、図６
（ｂ）は、そのタイミングチャートである。また、図７
は、サブワードドライバ領域のレイアウトの一例を示し
た平面図である。FIG. 6A is a circuit diagram for explaining a sub-word driver in the hierarchical word line system.
(B) is the timing chart. FIG.
FIG. 4 is a plan view showing an example of a layout of a sub-word driver area.

【００５０】図６（ａ）は、代表的なサブワードドライ
バの回路構成である。ＭＰ１，ＭＮ１，ＭＮ２の３つの
トランジスタからなる。ここでＶＰＰはワード線の選択
電位となるチップ内昇圧電圧である。ＦＸＢとＦＸは相
補的なレベル関係をとるプリデコーダ線である。メイン
ワード線ＭＷＢがＬｏｗ，ＦＸＢがＬｏｗ，ＦＸがＨｉ
ｇｈの時、サブワード線ＳＷはＨｉｇｈレベル（ＶＰ
Ｐ）の選択状態となる。ＭＮ２はメインワード線ＭＷＢ
が選択、プリデコーダ線ＦＸＢ、ＦＸが非選択（ＭＷＢ
がＬｏｗ，ＦＸＢがＨｉｇｈ，ＦＸがＬｏｗ）の時にサ
ブワード線ＳＷをＶＳＳレベル（０Ｖ）に固定するため
に必要である。FIG. 6A shows the circuit configuration of a typical sub-word driver. It is composed of three transistors MP1, MN1, and MN2. Here, VPP is an in-chip boosted voltage that is a word line selection potential. FXB and FX are predecoder lines having a complementary level relationship. Main word line MWB is Low, FXB is Low, FX is Hi
gh, the sub-word line SW is at the high level (VP
P) is selected. MN2 is the main word line MWB
Is selected, and the predecoder lines FXB and FX are not selected (MWB
Is low, FXB is high, and FX is low). It is necessary to fix the sub-word line SW to the VSS level (0 V).

【００５１】メモリセルサブアレー１５が例えば２５６
本のサブワード線ＳＷから成るとき、ＭＷＢ線が３２
本、ＦＸＢ線が８本、ＦＸ線が８本のサブワードドライ
バで論理動作を行い、２５６本のサブワード線ＳＷから
１本を選択する。メインワード線ＭＷＢとプリデコーダ
線ＦＸＢは金属配線層（例えばアルミ層）、サブワード
線ＳＷは多結晶シリコン膜またはポリサイドで構成する
ことができる。サブワード線ＳＷがメモリセルの選択Ｍ
ＩＳＦＥＴＱｔを駆動するので、サブワード線ＳＷの繰
り返しピッチはメモリセルの繰り返しピッチと等しく微
細である。サブワード線ＳＷをつくる工程は情報蓄積用
容量素子Ｃを形成する工程の前なので微細なパタンの加
工も可能である。The memory cell sub-array 15 is, for example, 256
When the sub word line SW is composed of 32
The logic operation is performed by eight sub-word drivers, eight FXB lines and eight FX lines, and one of the 256 sub-word lines SW is selected. The main word line MWB and the predecoder line FXB can be formed of a metal wiring layer (for example, an aluminum layer), and the sub word line SW can be formed of a polycrystalline silicon film or polycide. The sub-word line SW is connected to the memory cell selection M.
Since the ISFET Qt is driven, the repetition pitch of the sub-word lines SW is as fine as the repetition pitch of the memory cells. Since the step of forming the sub-word line SW is before the step of forming the information storage capacitive element C, a fine pattern can be processed.

【００５２】一方、金属配線は情報蓄積用容量素子Ｃの
形成後に加工するのでピッチ緩和が望ましい。On the other hand, since the metal wiring is processed after the formation of the information storage capacitor C, the pitch is preferably relaxed.

【００５３】特に限定されないが８本のＦＸＢは、３２
本のＭＷＢと平行にメモリセルサブアレー１５上に第２
金属配線Ｍ２（第２層アルミ）として配置することがで
きる。８本のうち４本が１つのサブワードドライバ領域
１７上で第３金属配線Ｍ３（第３層アルミ）に変換さ
れ、その領域のサブワードドライバのＮ形ＭＯＳＦＥＴ
のゲートに印加されるとともに交差領域１８まで延伸さ
れ、プリデコーダドライバに入力される。その出力であ
るＦＸが第３金属配線Ｍ３の配線を介してサブワードド
ライバのＰ形ＭＯＳＦＥＴのソースを駆動する。このよ
うな駆動方式を採用すれば、メモリセルサブアレー１５
上の金属配線層は、ＭＷＢ線が３２本、ＦＸＢ線が８本
で済むので、その繰り返しピッチはメモリセル繰り返し
ピッチに比べ２５６／（３２＋８）＝6.４倍に緩和され
ることとなる。もしＦＸＢ線をアレー上に置かず３２本
のＭＷＢ線だけのときは８倍のピッチ緩和が実現できる
が、８本のＦＸＢ線をセンスアンプ上に置くとセンスア
ンプ上の配線が過密となる。Although not particularly limited, the eight FXBs are 32 FXBs.
The second on the memory cell sub-array 15 in parallel with the MWB
It can be arranged as a metal wiring M2 (second layer aluminum). Four of the eight are converted to a third metal wiring M3 (third layer aluminum) on one sub-word driver region 17, and the N-type MOSFET of the sub-word driver in that region is converted.
And extended to the intersection region 18 and input to the predecoder driver. The output FX drives the source of the P-type MOSFET of the sub-word driver via the wiring of the third metal wiring M3. If such a driving method is adopted, the memory cell sub-array 15
Since the upper metal wiring layer requires only 32 MWB lines and 8 FXB lines, the repetition pitch is relaxed to 256 / (32 + 8) = 6.4 times the repetition pitch of the memory cells. If the FXB lines are not placed on the array and only 32 MWB lines are used, the pitch can be relaxed eight times. However, if the eight FXB lines are placed on the sense amplifier, the wiring on the sense amplifier becomes too dense.

【００５４】図７に示す平面図では、８個のサブワード
ドライバを単位とするレイアウト配置を示す。２本のＭ
ＷＢ線がそれぞれ４個ずつのサブワードドライバを制御
する。１つのサブワードドライバ領域にはＦＸＢ，ＦＸ
線が４組存在する。メモリセルサブアレー１５を鋏んだ
隣のサブワードドライバ領域１７では残りの４組のＦＸ
Ｂ，ＦＸ線が同様に当該メモリセルサブアレー１５のサ
ブワードドライバに供給される。偶数番号ＳＷ０，ＳＷ
２〜ＳＷ１４の８本のＳＷが出力である。奇数番号ＳＷ
１，ＳＷ３〜ＳＷ１５の８本は隣のサブワードドライバ
領域１７から交互に配置される。FIG. 7 is a plan view showing a layout arrangement in units of eight sub-word drivers. Two M
Each WB line controls four sub-word drivers. FXB, FX in one sub-word driver area
There are four sets of lines. In the sub-word driver area 17 adjacent to the memory cell sub-array 15, the remaining four sets of FXs
The B and FX lines are similarly supplied to the sub-word driver of the memory cell sub-array 15. Even number SW0, SW
Eight switches SW2 to SW14 are outputs. Odd number SW
Eight 1, SW3 to SW15 are alternately arranged from the adjacent sub word driver area 17.

【００５５】このレイアウト例では１６本のサブワード
線の幅のなかに２本のＭＷＢ線と、それと同時に形成さ
れる同一層の金属配線（通り抜け配線）を追加すること
は充分可能である。金属配線の用途としては、前記の８
本のＦＸＢ線に使用できるが、さらに残りの８本は別の
任意の目的に使用できる。こうしても第２金属配線Ｍ２
は、サブワード線ＳＷに対して5.３倍（２５６／（３２
＋８＋８）＝5.３３）に緩和できる。In this layout example, it is sufficiently possible to add two MWB lines within the width of the 16 sub-word lines and a metal wiring (through wiring) of the same layer formed at the same time. For the use of metal wiring, the above-mentioned 8
It can be used for one FXB line, but the remaining eight can be used for any other purpose. Thus, the second metal wiring M2
Is 5.3 times (256 / (32
+ 8 + 8) = 5.33).

【００５６】なお、レイアウトの工夫によってはさらに
多数の第２金属配線Ｍ２を使用することができる。ただ
し階層ワード線方式の利点を生かす範囲で第２金属配線
Ｍ２の幅とスペースを選択するべきである。Note that a larger number of second metal wirings M2 can be used depending on the layout. However, the width and space of the second metal wiring M2 should be selected within a range where the advantages of the hierarchical word line method can be used.

【００５７】このように階層ワード線方式を用いて、ワ
ード線シャント方式に比べメタル線ピッチの緩和による
製造歩留りの向上が得られるうえに、メモリセルサブア
レー１５上にはＭＷＢ線およびＦＸＢ線とは別の目的用
途に使用できる配線（水平方向配線ＨＬ）を配置するこ
とができる。As described above, by using the hierarchical word line system, the manufacturing yield can be improved by relaxing the metal line pitch as compared with the word line shunt system, and the MWB line and the FXB line are not provided on the memory cell sub-array 15. Wiring (horizontal wiring HL) that can be used for another purpose can be arranged.

【００５８】図８は、センスアンプＳＡの一例を示した
回路図であり、図９は、そのセンスアンプ領域のレイア
ウトの一例を示した平面図である。FIG. 8 is a circuit diagram showing an example of the sense amplifier SA, and FIG. 9 is a plan view showing an example of the layout of the sense amplifier region.

【００５９】センスアンプＳＡは、交互に配置され、２
ビット線対（ＢＬ、ＢＬＢ）の幅に１個のセンスアンプ
ＳＡが配置される。１本のＹＳ線は隣接する２個のセン
スアンプを制御し、２対のローカルＩＯ線ＬＩＯとの間
で読み出し、書き込み情報の授受を行なう。The sense amplifiers SA are arranged alternately, and
One sense amplifier SA is arranged at the width of the bit line pair (BL, BLB). One YS line controls two adjacent sense amplifiers to read and write information between two pairs of local IO lines LIO.

【００６０】図９に示すレイアウトでは、図８に対応す
る４個のセンスアンプをレイアウトの基本繰り返し単位
とする。４個のセンスアンプの幅に２本のＹＳ線が必要
であるが、さらに１本追加してＹＳ線の他に３本目の第
３金属配線Ｍ３（垂直方向配線ＶＬ）を配置することは
十分可能である。追加したＶＬ線はセンスアンプ上のス
ルーホールで水平方向の第２金属配線Ｍ２に変換しても
よいし、センスアンプを通り過ぎてもよい。In the layout shown in FIG. 9, four sense amplifiers corresponding to FIG. 8 are used as basic repeating units of the layout. Although two YS lines are required for the width of the four sense amplifiers, it is sufficient to additionally arrange one and arrange a third metal wiring M3 (vertical wiring VL) in addition to the YS line. It is possible. The added VL line may be converted to a second metal wiring M2 in the horizontal direction by a through hole on the sense amplifier, or may pass through the sense amplifier.

【００６１】図１０は、メモリセルサブアレー１５上の
第２金属配線Ｍ２および第３金属配線Ｍ３の関係を示し
たものである。３本のＭ２と３本のＭ３の１つの交点に
スルーホールＴＨを置いたところを示している。メモリ
セルサブアレー１５上の水平方向のＭ２、垂直方向のＭ
３の切り換えはメモリセルアレー上に配置されたスルー
ホールＴＨによってなされる。Ｍ２とＭ３との交点のス
ルーホールは必要によって置けばよく、すべての交点に
置く必要はない。FIG. 10 shows the relationship between the second metal wiring M2 and the third metal wiring M3 on the memory cell sub-array 15. The through hole TH is placed at one intersection of three M2 and three M3. M2 in the horizontal direction and M in the vertical direction on the memory cell sub-array 15.
Switching of No. 3 is performed by through holes TH arranged on the memory cell array. The through holes at the intersections of M2 and M3 may be placed as needed, and need not be placed at all the intersections.

【００６２】また、スルーホールＴＨの位置はメモリセ
ルサブアレー１５上であって、特にその位置はメモリセ
ルの構成部品との関連はない。またスルーホールは平坦
な領域上の周辺回路よりむしろレイアウトルールを緩和
するか、後述の複数のスルーホールを設けることにより
確実に接続ができるようにすることが望ましい。これに
よりＤＲＡＭの歩留まりおよび信頼性を向上できる。The position of the through hole TH is on the memory cell sub-array 15, and the position is not particularly related to the components of the memory cell. It is desirable that the through-holes be relaxed in layout rules rather than peripheral circuits on a flat area, or that a plurality of through-holes described later are provided to ensure reliable connection. As a result, the yield and reliability of the DRAM can be improved.

【００６３】またＭ２やＭ３の幅やスペースは均等に配
置してもよいし、目的によって互いに異なる値としても
よい。Further, the widths and spaces of M2 and M3 may be arranged uniformly, or may be different values depending on the purpose.

【００６４】図１０に示した配線の具体的な数値の一例
を説明する。１つのメモリセルの寸法が0.６μｍ（ＳＷ
ピッチ）×1.２μｍ（２ＢＬピッチ）と仮定し、メモリ
セルサブアレー１５が２５６本のＳＷ線×２５６本のＢ
Ｌ対である場合には、１つのメモリセルサブアレー１５
につき６４ｋｂｉｔの情報量となる。このとき、Ｍ２と
してＭＷＢ線を３２本とＦＸＢ線８本をサブワード線Ｓ
Ｗの選択のために確保し、それ以外に水平方向の配線を
８本確保したとき、Ｍ２の繰り返しピッチは0.６×２５
６／（３２＋８＋８）＝3.２μｍピッチとなる。Ｍ３と
してＹＳ線以外に垂直方向に３２本確保したとき、繰り
返しピッチは1.２×２５６／（６４＋３２）＝3.２μｍ
ピッチとなる。これらＭ２とＭ３のピッチは、フォトリ
ソグラフィの困難性を考慮しても充分に製造可能な値で
ある。メモリセルサブアレー１５が５１２本のＳＷを有
する場合には、情報量は１つのメモリセルサブアレー１
５につき５１２×２５６ＢＬ対＝１２８ｋｂｉｔとな
る。このとき、Ｍ２としてＭＷＢ線を６４本とＦＸＢ線
を８本確保し、それ以外に水平方向に２４本の配線を確
保したとしても、Ｍ２の繰り返しピッチは0.６×５１２
／（６４＋８＋２４）＝3.２μｍピッチとなり、６４ｋ
ｂｉｔの場合よりもより多くの水平配線（２４本←８
本）を確保できる。An example of specific numerical values of the wiring shown in FIG. 10 will be described. The size of one memory cell is 0.6 μm (SW
Assuming that (pitch) × 1.2 μm (2BL pitch), the memory cell sub-array 15 has 256 SW lines × 256 B lines.
In the case of L pairs, one memory cell sub-array 15
Is an information amount of 64 kbits. At this time, as M2, 32 MWB lines and 8 FXB lines are connected to the sub word line S.
When the width is secured for selection of W and eight other horizontal wirings are secured, the repetition pitch of M2 is 0.6 × 25.
6 / (32 + 8 + 8) = 3.2 μm pitch. When 32 lines are secured in the vertical direction other than the YS line as M3, the repetition pitch is 1.2 × 256 / (64 + 32) = 3.2 μm
Pitch. These pitches of M2 and M3 are values that can be sufficiently manufactured even in consideration of the difficulty of photolithography. When the memory cell sub-array 15 has 512 SWs, the information amount is one memory cell sub-array 1
5 = 512 × 256 BL pairs = 128 kbit. At this time, even if 64 MWB lines and 8 FXB lines are secured as M2 and 24 wires are secured in the horizontal direction, the repetition pitch of M2 is 0.6 × 512.
/(64+8+24)=3.2 μm pitch, 64k
More horizontal wiring than in the case of bit (24 lines ← 8
Book) can be secured.

【００６５】図１１はメモリセルとその上部に形成され
るスルーホールの一部を示した断面図である。FIG. 11 is a sectional view showing a part of a memory cell and a through hole formed on the memory cell.

【００６６】ＳＮは蓄積ノード、ＰＬはプレート、ＢＬ
ＣＴとＳＮＣＴは接続孔を示す。メモリセルの構造は、
情報蓄積用容量素子Ｃ（蓄積ノードＳＮ）がビット線Ｂ
Ｌ上に形成されたＣＯＢ（Ｃａｐａｃｉｔｏｒ ｏｎ
Ｂｉｔ−ｌｉｎｅ）構造が好適である。ＣＯＢ構成はメ
モリセルの蓄積ノードＳＮやビット線ＢＬの上にプレー
ト層ＰＬが配置され、その上にＭ２とＭ３が配置される
のでプレート層ＰＬのシールド効果によりＭ２，Ｍ３の
パルス信号からのカップリングによるメモリセル情報破
壊のおそれがない。本実施の形態のようにメモリセルサ
ブアレー１５上の配線にパルス信号が伝送される時には
特に好適である。SN is a storage node, PL is a plate, BL
CT and SNCT indicate connection holes. The structure of the memory cell is
The information storage capacitor C (storage node SN) is connected to the bit line B
COB (Capacitor on) formed on L
(Bit-line) structure is preferable. In the COB configuration, the plate layer PL is disposed on the storage node SN and the bit line BL of the memory cell, and M2 and M3 are disposed thereon, so that the shield effect of the plate layer PL causes the coupling from the pulse signals of M2 and M3. There is no risk of memory cell information being destroyed by the ring. It is particularly preferable when a pulse signal is transmitted to the wiring on the memory cell sub-array 15 as in the present embodiment.

【００６７】図１２はメモリセルサブアレー１５上のさ
まざまな配線を利用した例を示した平面図である。FIG. 12 is a plan view showing an example in which various wirings on the memory cell sub-array 15 are used.

【００６８】メモリセルサブアレー１５上でメインワー
ド線ＭＷＢｉ，プリデコーダ線ＦＸＢｊ，列選択信号線
ＹＳｋを配置しつつ、その空隙部分（スペース）にＶ
Ｌ，ＨＬを配置する。スルーホールＴＨ（■印）により
ＶＬとＨＬは電気的に接続される。While the main word line MWBi, predecoder line FXBj, and column select signal line YSk are arranged on the memory cell sub-array 15, V
L and HL are arranged. VL and HL are electrically connected by a through hole TH (marked with a triangle).

【００６９】メモリセルサブアレー１５の大きさは、例
えば２５６本のサブワード線×２５６本のビット線対の
６４ｋビットメモリセルアレーであり、メインワード線
ＭＷＢｉは３２本、プリデコーダ線ＦＸＢｊは８本，列
選択信号線ＹＳｋは６４本存在する。The size of the memory cell subarray 15 is, for example, a 64k bit memory cell array of 256 subword lines × 256 bit line pairs, 32 main word lines MWBi, 8 predecoder lines FXBj, There are 64 column selection signal lines YSk.

【００７０】ＶＬ１およびＨＬ１はメモリセルサブアレ
ー１５上の通り抜け配線であり、この図に記載されてい
ない回路間を接続する。これにより、たとえば周辺回路
間の交差する領域を避けて結線することができ、交差す
る領域の配線数を低減してチップ面積を低減できる。VL1 and HL1 are through wires on the memory cell sub-array 15, and connect circuits not shown in this figure. As a result, for example, it is possible to perform wiring while avoiding the intersecting region between the peripheral circuits, and it is possible to reduce the number of wirings in the intersecting region and reduce the chip area.

【００７１】ＶＬ２およびＨＬ２は交差領域１８に給電
するための電源線であり、メモリセルサブアレー１５上
の配線を用いて給電する。ボンディングパッドからＹＳ
線と平行な垂直配線ＶＬ２、メモリセルサブアレー１５
上のスルーホールＴＨ、水平配線ＨＬ２、サブワードド
ライバ領域１７のスルーホールＴＨおよびサブワードド
ライバ上のＰＳ線を介して交差領域１８にあるセンスア
ンプドライバに供給される。ＰＳ線はサブワードドライ
バ領域１７上に配置されるがその領域には他の多数の信
号や電源のために充分な幅をとれず、メモリセルサブア
レー１５上の配線ＶＬ２を使わないとパッドから遠方の
交差領域１８への抵抗が高くなりセンスアンプ動作が遅
くなる。しかし、メモリセルサブアレー１５上の配線は
個々は細くても多数とれるので総合的な抵抗を大幅に下
げることができる。VL2 and HL2 are power supply lines for supplying power to the intersection region 18, and supply power using wiring on the memory cell sub-array 15. YS from bonding pad
Vertical line VL2 parallel to the line, memory cell sub-array 15
It is supplied to the sense amplifier driver in the intersection region 18 via the upper through hole TH, the horizontal wiring HL2, the through hole TH in the sub word driver region 17 and the PS line on the sub word driver. The PS line is arranged on the sub-word driver area 17, but the area cannot have a sufficient width for a large number of other signals and power supplies, and unless the wiring VL2 on the memory cell sub-array 15 is used, the PS line is located far from the pad. The resistance to the intersection region 18 increases, and the operation of the sense amplifier slows down. However, since the wiring on the memory cell sub-array 15 can be formed in a large number even if each wiring is thin, the overall resistance can be greatly reduced.

【００７２】ＶＬ３およびＨＬ３はセンスアンプ上で電
源あるいは信号を方向変換するものである。このケース
は前述の公知例：Yamada et al,"A 64-Mb DRAM with Me
shedPower Line",IEEE Journal of Solid-State Circui
ts,1991.11 月で述べられている。しかしこの論文の方
式ではセンスアンプ内の水平方向の配線が用いられるだ
けでセンスアンプの面積制約から充分な幅を確保できな
いので電源抵抗を下げる効果は充分ではない。VL3 and HL3 change the direction of a power supply or a signal on a sense amplifier. This case is described in the above-mentioned known example: Yamada et al, "A 64-Mb DRAM with Me
shedPower Line ", IEEE Journal of Solid-State Circui
ts, November 1991. However, in the method of this paper, the horizontal wiring in the sense amplifier is used only, and a sufficient width cannot be secured due to the limitation of the area of the sense amplifier, so that the effect of lowering the power supply resistance is not sufficient.

【００７３】図１３はＭ２とＭ３の接続が３個のスルー
ホールＴＨで結線された例を示したものである。FIG. 13 shows an example in which the connection between M2 and M3 is connected by three through holes TH.

【００７４】メモリセルサブアレー１５上のスルーホー
ルＴＨを形成するための下地は周辺回路と比べ段差が大
きく１個のスルーホールでは導通の歩留まりが悪いおそ
れがある。しかし、本実施の形態ではこのように複数の
スルーホールＴＨを配置し、そのうち１個でも導通すれ
ば目的が達成されるようにすることができるため、その
ようなおそれは生じない。同時に、前述のようにスルー
ホールの口径を大きくする方策を講じてもよいことは言
うまでもない。The base for forming the through-hole TH on the memory cell sub-array 15 has a large step compared with the peripheral circuit, and there is a possibility that the yield of conduction is low with one through-hole. However, in the present embodiment, the plurality of through holes TH are arranged as described above, and if at least one of the through holes TH is conducted, the object can be achieved, so that such a fear does not occur. At the same time, it goes without saying that a measure for increasing the diameter of the through hole may be taken as described above.

【００７５】図１４は本発明をさらに応用した他のＤＲ
ＡＭの例を示した平面図である。FIG. 14 shows another DR to which the present invention is further applied.
It is the top view which showed the example of AM.

【００７６】このＤＲＡＭの例では、図４のＷ線、ＹＳ
線、電源線（図示せず）に追加してメモリセルサブアレ
ー１５の位置に応じて配線の様子を変えている。すなわ
ち、メモリセルサブアレー１５の位置によっては、配線
の形状、機能が相違するものである。In the example of this DRAM, the W line, YS in FIG.
In addition to the lines and power supply lines (not shown), the state of the wiring is changed according to the position of the memory cell sub-array 15. That is, the shape and function of the wiring differ depending on the position of the memory cell sub-array 15.

【００７７】中央部のメモリセルサブアレー１５（領域
Ｂ）ではＦＸＢ線を８本（各ＦＸＢｉで１本）のみとし
メモリセルサブアレー１５上の配線ＨＬをその他の目的
に利用する。中央部から遠いメモリセルサブアレー１５
（領域Ａ）ではメモリセルサブアレー１５の速度が遅く
なる可能性があるのでＦＸＢ線に２本の配線を割り当
て、ワード線の選択動作を少しでもはやくするよう対処
している。すなわち、図中Ａ部では２本のＦＸＢ線によ
り信号が伝送され、図中Ｂ部では１本のＦＸＢ線により
信号が伝送される。ここで図示するように、ＦＸＢの途
中で１本から２本に増えるようにしてもよい。In the central memory cell sub-array 15 (area B), only eight FXB lines (one for each FXBi) are used and the wiring HL on the memory cell sub-array 15 is used for other purposes. Memory cell sub-array 15 far from the center
In (area A), there is a possibility that the speed of the memory cell sub-array 15 may be reduced. Therefore, two wires are allocated to the FXB line, and a countermeasure is made so that the operation of selecting the word line is slightly reduced. That is, a signal is transmitted by two FXB lines in part A in the figure, and a signal is transmitted by one FXB line in part B in the figure. As shown here, the number of lines may be increased from one to two in the middle of the FXB.

【００７８】一方、中央部分の間接周辺回路領域が交差
する領域では信号線の必要本数が多くなりこの部分でチ
ップ面積が決まる可能性がある。しかしこの例のＤＲＡ
Ｍでは２本のＦＸＢ線を配置しない（したがって、ＦＸ
Ｂ線が一本のみの領域）の配線を間接周辺回路間の接続
に用いて、充分な配線領域を確保できる。On the other hand, in a region where the indirect peripheral circuit region in the center intersects, the required number of signal lines increases, and there is a possibility that the chip area is determined in this portion. But the DRA in this example
M does not arrange two FXB lines (thus, FX
A sufficient wiring area can be secured by using the wiring of the area having only one B line) for the connection between the indirect peripheral circuits.

【００７９】なお、図には示されていないが垂直方向の
メモリセルサブアレー１５上の配線も多数とれるので、
電源線に使用する場合にはチップ外周部まで延ばしたう
え、チップ外周部でリング状に結線することも可能であ
る。Although not shown in the figure, a large number of wirings on the memory cell sub-array 15 in the vertical direction can be obtained.
When used for a power supply line, it can be extended to the outer peripheral portion of the chip, and can be connected in a ring shape at the outer peripheral portion of the chip.

【００８０】本実施の形態により、チップ面積がどの程
度低減できたかを具体的に数値を用いて説明する。図１
に示す６４Ｍｂｉｔ ＤＲＡＭの場合、２５６本のサブ
ワードＳＷで構成される１つのメモリセルサブアレー１
５では８本の水平方向の通り抜け信号線を配置可能であ
るが、短辺方向の１６個のメモリセルサブアレー１５の
うち遠方の８個では８本ともＦＸＢ線の補強に使うと仮
定する。近方の８メモリセルサブアレー１５では８本す
べてを通り抜け信号に使うとすると６４本の配線が使え
る。[0098] The extent to which the chip area can be reduced by this embodiment will be specifically described using numerical values. FIG.
In the case of the 64 Mbit DRAM shown in FIG. 1, one memory cell sub-array 1 composed of 256 sub-words SW
In FIG. 5, eight horizontal pass-through signal lines can be arranged, but it is assumed that, out of the sixteen memory cell sub-arrays 15 in the short side direction, all eight of them are used to reinforce the FXB line. In the nearby eight memory cell sub-array 15, if all eight lines are used for passing signals, 64 lines can be used.

【００８１】一方、垂直方向では各メモリセルサブアレ
ー１５あたりで３２本の配線が使えるのでチップ全体で
は１０２４本可能となるが、一部は電源強化用に使って
も、実質的な信号線数は水平方向の６４本で律則され
る。チップ上下で各々６４本なので１２８本の新たな信
号線の配置可能領域が生じる。周辺回路ではＭ２，Ｍ３
の配線ピッチを1.６μｍとるとすると１２８×1.６＝２
０４μｍの幅をかせいだことになる。On the other hand, in the vertical direction, 32 wirings can be used for each memory cell sub-array 15, so that 1024 wirings are possible for the entire chip. It is regulated by 64 lines in the horizontal direction. Since there are 64 chips above and below the chip, 128 new signal lines can be arranged. M2, M3 in the peripheral circuit
If the wiring pitch is 1.6 μm, 128 × 1.6 = 2
This means that a width of 04 μm has been obtained.

【００８２】チップ面積が中央十文字部の配線が混み合
う領域で決まるとし、チップ寸法が１１ｍｍ×６ｍｍ＝
６６ｍｍ² のものの場合、（１１−0.２）×（6.５−0.
２）＝６3.５ｍｍ² と約４％の面積縮小を実現できるこ
とになる。さらに信号線をこのように使うことと伴に、
サブワードドライバに沿った垂直方向の電源強化にも余
分の配線を使うことができ、アクセス時間の高速化やメ
モリの安定動作にも寄与することができる。Assuming that the chip area is determined by the area where the wiring in the center cross shape is crowded, the chip size is 11 mm × 6 mm =
In the case of 66 mm ² , (11−0.2) × (6.5−0.5.
2) = 63.5 mm ² , an area reduction of about 4% can be realized. In addition to using signal lines in this way,
Extra wiring can also be used to strengthen the power supply in the vertical direction along the sub-word driver, which can contribute to shortening of access time and stable operation of the memory.

【００８３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment and can be variously modified without departing from the gist of the invention. Needless to say,

【００８４】たとえば、上記実施の形態のなかで述べた
メモリセルの集積度やメモリセルサブアレー１５の単位
の大きさ、ワード線、ビット線の方向、金属配線の層数
などは変更しても本発明を適用できることはいうまでも
ない。For example, even if the integration degree of the memory cell, the size of the unit of the memory cell sub-array 15, the direction of the word line and the bit line, the number of layers of the metal wiring, and the like described in the above embodiment are changed. It goes without saying that the invention can be applied.

【００８５】[0085]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.

【００８６】（１）メモリセルアレー上に水平および垂
直方向に通り抜け配線を設置することにより、局所的な
金属配線の集中を防止し、チップ面積を低減することが
できる。(1) By arranging the through wirings in the horizontal and vertical directions on the memory cell array, local concentration of metal wirings can be prevented and the chip area can be reduced.

【００８７】（２）周辺回路の交差領域への金属配線の
集中を緩和することができる。(2) Concentration of metal wiring on the intersection area of the peripheral circuit can be reduced.

【００８８】（３）配線の接続信頼性を向上することが
できる。(3) The connection reliability of the wiring can be improved.

【００８９】（４）半導体集積回路装置の動作速度を向
上し、安定な動作が実現できる。(4) The operating speed of the semiconductor integrated circuit device can be improved and stable operation can be realized.

【００９０】（５）半導体集積回路装置の耐ノイズ性を
向上し、その信頼性を向上できる。(5) The noise resistance of the semiconductor integrated circuit device can be improved, and the reliability thereof can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施の形態であるＤＲＡＭの一例を
全体チップについて示した平面図である。FIG. 1 is a plan view showing an example of a DRAM according to an embodiment of the present invention for an entire chip.

【図２】図１のＡ部を拡大した平面図である。FIG. 2 is an enlarged plan view of a portion A in FIG. 1;

【図３】本実施の形態のＤＲＡＭのメモリセルアレーま
わりの回路図である。FIG. 3 is a circuit diagram around a memory cell array of the DRAM of the present embodiment.

【図４】本実施の形態のＤＲＡＭの特徴的な部分をチッ
プ全体について表した平面図である。FIG. 4 is a plan view showing a characteristic portion of the DRAM of the present embodiment for the entire chip.

【図５】本発明者の検討した本発明を用いない場合につ
いてのＤＲＡＭを示す平面図である。FIG. 5 is a plan view showing a DRAM in a case where the present invention is not used, which has been studied by the present inventors.

【図６】（ａ）は、階層ワード線方式でのサブワードド
ライバの説明のための回路図であり、（ｂ）は、そのタ
イミングチャートである。FIG. 6A is a circuit diagram for explaining a sub-word driver in a hierarchical word line system, and FIG. 6B is a timing chart thereof.

【図７】サブワードドライバ領域のレイアウトの一例を
示した平面図である。FIG. 7 is a plan view showing an example of a layout of a sub-word driver area.

【図８】センスアンプの一例を示した回路図である。FIG. 8 is a circuit diagram showing an example of a sense amplifier.

【図９】センスアンプ領域のレイアウトの一例を示した
平面図である。FIG. 9 is a plan view showing an example of a layout of a sense amplifier region.

【図１０】メモリセルアレー上の第２層配線および第３
層配線の関係を示した平面図である。FIG. 10 shows a second layer wiring and a third wiring on a memory cell array.
FIG. 3 is a plan view showing a relationship between layer wirings.

【図１１】メモリセルとその上部に形成されるスルーホ
ールの一部を示した断面図である。FIG. 11 is a sectional view showing a part of a memory cell and a through hole formed on the memory cell;

【図１２】メモリセルアレー上のさまざまな配線を利用
した例を示した平面図である。FIG. 12 is a plan view showing an example using various wirings on a memory cell array.

【図１３】Ｍ２とＭ３の接続が３個のスルーホールＴＨ
で結線された例を示したものである。FIG. 13 shows a connection between M2 and M3 with three through holes TH.
This is an example of the connection.

【図１４】本発明をさらに応用した他のＤＲＡＭの例を
示した平面図である。FIG. 14 is a plan view showing an example of another DRAM to which the present invention is further applied.

【符号の説明】[Explanation of symbols]

１０ メモリチップ １１ メインローデコーダとアレーコントロール領域 １２ メインワードドライバ領域 １３ 列デコーダ領域 １４ 周辺回路領域（間接周辺回路） １５ メモリセルサブアレー（メモリセルアレー領域） １６ センスアンプ領域（メモリセルアレー領域） １７ サブワードドライバ領域（メモリセルアレー領
域） １８ 交差領域（メモリセルアレー領域） ５１ 入力回路（入力バッファ回路） ５２ プリデコーダ回路 ６１ メインアンプ ６２ データ出力回路 ６３ データ入力回路 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＦＸ プリデコーダ線 ＦＸＢ プリデコーダ線 ＦＸＢｊ プリデコーダ線 ＨＬ 水平方向配線 ＶＬ 垂直方向配線 Ｍ２ 第２金属配線 Ｍ３ 第３金属配線 ＩＯＳＷ ＩＯスイッチ ＬＩＯ ローカルＩＯ線 ＭＩＯ メインＩＯ線 ＭＷＢ メインワード線 ＭＷＢｉ メインワード線 ＰＣＢ ビット線プリチャージ信号線 ＰＬ プレート層 Ｑｔ 選択ＭＩＳＦＥＴ ＳＡ センスアンプ ＳＡＤ センスアンプドライバ ＳＡＮ センスアンプ放電信号線 ＳＡＰ１ 第１センスアンプ充電信号線 ＳＡＰ２ 第２センスアンプ充電信号線 ＳＨ１，ＳＨ２ シェアドセンスアンプ分離信号線 ＳＮ 蓄積ノード ＳＷ サブワード線 ＳＷ０〜ＳＷ１４ サブワード線（偶数番目） ＳＷ１〜ＳＷ１５ サブワード線（奇数番目） ＳＷＤ サブワードドライバ ＴＨ スルーホール ＶＢＢ 基板電圧 ＶＢＬＲ ビット線プリチャージ電圧 ＶＤＬ メモリセル蓄積電圧 ＶＰＥＲＩ 周辺回路動作電圧 ＶＰＬＴ プレート電圧 ＶＰＰ チップ内昇圧電圧（ワード線昇圧電圧） Ｗ ワード線 ＹＳ 列選択信号線Reference Signs List 10 memory chip 11 main row decoder and array control area 12 main word driver area 13 column decoder area 14 peripheral circuit area (indirect peripheral circuit) 15 memory cell sub-array (memory cell array area) 16 sense amplifier area (memory cell array area) 17 Sub-word driver area (memory cell array area) 18 Intersection area (memory cell array area) 51 Input circuit (input buffer circuit) 52 Predecoder circuit 61 Main amplifier 62 Data output circuit 63 Data input circuit BL Bit line C Information storage capacitor FX Predecoder line FXB Predecoder line FXBj Predecoder line HL Horizontal wiring VL Vertical wiring M2 Second metal wiring M3 Third metal wiring IOSW IO switch LIO Local IO line MIO Main I Line MWB Main word line MWBi Main word line PCB Bit line Precharge signal line PL Plate layer Qt Select MISFET SA Sense amplifier SAD Sense amplifier driver SAN Sense amplifier discharge signal line SAP1 First sense amplifier charge signal line SAP2 Second sense amplifier charge signal Line SH1, SH2 Shared sense amplifier separation signal line SN Storage node SW Sub word line SW0 to SW14 Sub word line (even number) SW1 to SW15 Sub word line (odd number) SWD Sub word driver TH Through hole VBB Substrate voltage VBLR Bit line precharge voltage VDL Memory cell storage voltage VPERI Peripheral circuit operating voltage VPLT Plate voltage VPP In-chip boosted voltage (word line boosted voltage) W Word line YS Column select signal line

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】 第１方向に延伸されたサブワード線と、
前記第１方向に直交する第２方向に延伸されたビット線
と、前記サブワード線の一部をゲート電極とし、ソース
・ドレイン領域の一方が情報蓄積用容量素子に接続さ
れ、他方が前記ビット線に接続された選択ＭＩＳＦＥＴ
とを有する半導体集積回路装置であって、 前記選択ＭＩＳＦＥＴおよび情報蓄積用容量素子からな
るメモリセルの上部に層間絶縁膜を介して形成された配
線を有し、 前記配線には、前記第１方向に延伸して形成され前記サ
ブワード線の一群を選択するメインワード線、または前
記第２方向に延伸して形成され前記ビット線が接続され
るセンスアンプの一群を選択する列選択線、以外の通り
抜け配線が含まれることを特徴とする半導体集積回路装
置。A sub-word line extending in a first direction;
A bit line extending in a second direction orthogonal to the first direction and a part of the sub-word line as a gate electrode, one of a source / drain region is connected to an information storage capacitor, and the other is a bit line. MISFET connected to
A semiconductor integrated circuit device having: a wiring formed on a memory cell including the selection MISFET and the information storage capacitor via an interlayer insulating film; Other than a main word line formed by extending the sub word line and selecting a group of sense amplifiers formed by extending in the second direction and connected to the bit line. A semiconductor integrated circuit device including wiring. 【請求項２】 請求項１記載の半導体集積回路装置であ
って、 前記メモリセルの上部に、第１層間絶縁膜を介して形成
された第１配線と、前記第１配線を覆う第２層間絶縁膜
を介して形成された第２配線とを有し、 前記第１配線または第２配線の何れか一方の配線が前記
メインワード線および通り抜け配線からなり、他方の配
線が前記列選択線および通り抜け配線からなることを特
徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein a first wiring formed over the memory cell via a first interlayer insulating film, and a second interlayer covering the first wiring. A second wiring formed via an insulating film, wherein one of the first wiring and the second wiring comprises the main word line and the through wiring, and the other wiring comprises the column selection line and the second wiring. A semiconductor integrated circuit device comprising a through wiring. 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、 前記通り抜け配線は、前記メモリセルが行列状に配置さ
れたメモリセルアレー領域の外側の周辺回路の間を接続
する信号線であることを特徴とする半導体集積回路装
置。3. The semiconductor integrated circuit device according to claim 1, wherein the through wiring connects between peripheral circuits outside a memory cell array region in which the memory cells are arranged in a matrix. A semiconductor integrated circuit device, which is a line. 【請求項４】 請求項３記載の半導体集積回路装置であ
って、 前記通り抜け配線は、間接周辺回路の間を接続する信号
線であることを特徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 3, wherein said through wiring is a signal line connecting between indirect peripheral circuits. 【請求項５】 請求項２、３または４記載の半導体集積
回路装置であって、 前記第１配線の通り抜け配線と前記第２配線の通り抜け
配線とは、前記メモリセルアレーの上部に形成された接
続孔を介して互いに接続されることを特徴とする半導体
集積回路装置。5. The semiconductor integrated circuit device according to claim 2, wherein the through wiring of the first wiring and the through wiring of the second wiring are formed above the memory cell array. A semiconductor integrated circuit device connected to each other through a connection hole. 【請求項６】 請求項５記載の半導体集積回路装置であ
って、 前記接続孔は、周辺回路領域に形成された接続孔よりも
大きな開口径を有することを特徴とする半導体集積回路
装置。6. The semiconductor integrated circuit device according to claim 5, wherein said connection hole has a larger opening diameter than a connection hole formed in a peripheral circuit region. 【請求項７】 請求項５記載の半導体集積回路装置であ
って、 前記第１配線の通り抜け配線と前記第２配線の通り抜け
配線との接続は、同一の信号線について複数の接続孔を
介して接続されることを特徴とする半導体集積回路装
置。7. The semiconductor integrated circuit device according to claim 5, wherein the connection between the through wiring of the first wiring and the through wiring of the second wiring is through a plurality of connection holes for the same signal line. A semiconductor integrated circuit device which is connected. 【請求項８】 メモリセルが行列状に配置されたメモリ
セルサブアレー、前記メモリセルサブアレーの周辺に配
置された直接周辺回路（センスアンプ、サブワードドラ
イバ）、および前記メモリセルサブアレーおよび直接周
辺回路が規則的に配置されたメモリセルアレーを有し、
前記メモリセルアレー内外に信号または電源電位を伝送
するために、前記メモリセルサブアレーを通り抜ける配
線が前記メモリセルを覆う層間絶縁膜上に形成された半
導体集積回路装置であって、 複数の前記メモリセルサブアレーのうち任意のメモリセ
ルサブアレーのその領域における前記配線のパターン
が、その他のメモリセルサブアレーのその領域における
前記配線のパターンと相違し、 または、複数の前記メモリセルサブアレーのうち任意の
メモリセルサブアレーのその領域における前記配線が伝
送する信号もしくは電源電位の種類が、その他のメモリ
セルサブアレーのその領域における前記配線が伝送する
信号もしくは電源電位の種類と相違することを特徴とす
る半導体集積回路装置。8. A memory cell sub-array in which memory cells are arranged in rows and columns, a direct peripheral circuit (sense amplifier, sub-word driver) disposed around the memory cell sub-array, and the memory cell sub-array and the direct peripheral circuit are regulated by rules. A memory cell array,
A semiconductor integrated circuit device in which a wiring passing through the memory cell sub-array is formed on an interlayer insulating film covering the memory cell in order to transmit a signal or a power supply potential into and out of the memory cell array; The wiring pattern in that region of any of the memory cell subarrays in the subarray is different from the wiring pattern in that region of the other memory cell subarray, or any of the plurality of memory cell subarrays Wherein the type of the signal or power supply potential transmitted by the wiring in that region is different from the type of signal or power supply potential transmitted by the wiring in that region of the other memory cell subarray. 【請求項９】 請求項８記載の半導体集積回路装置であ
って、 前記メモリセルアレーの周辺に配置される間接周辺回路
の遠方に位置する前記メモリセルサブアレーには、同一
のワード線選択信号が伝送される複数の前記配線が配置
され、前記間接周辺回路の近傍に位置する前記メモリセ
ルサブアレーには、前記間接周辺回路間に信号または電
源電位を伝送する前記配線、および前記ワード線選択信
号が伝送される前記配線が配置されていることを特徴と
する半導体集積回路装置。9. The semiconductor integrated circuit device according to claim 8, wherein the same word line selection signal is supplied to the memory cell sub-array located far from an indirect peripheral circuit arranged around the memory cell array. The plurality of wirings to be transmitted are arranged, and the memory cell sub-array located near the indirect peripheral circuit includes the wiring for transmitting a signal or a power supply potential between the indirect peripheral circuits, and the word line selection signal. A semiconductor integrated circuit device, wherein the wiring to be transmitted is arranged. 【請求項１０】 請求項１〜９の何れか一項に記載の半
導体集積回路装置であって、 前記メモリセルは、前記配線と前記メモリセルを構成す
る情報蓄積用容量素子の蓄積電極との間にプレート電極
を有することを特徴とする半導体集積回路装置。10. The semiconductor integrated circuit device according to claim 1, wherein said memory cell is a memory cell between said wiring and a storage electrode of an information storage capacitor constituting said memory cell. A semiconductor integrated circuit device having a plate electrode between them.