KR100855267B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR100855267B1
KR100855267B1 KR1020060135731A KR20060135731A KR100855267B1 KR 100855267 B1 KR100855267 B1 KR 100855267B1 KR 1020060135731 A KR1020060135731 A KR 1020060135731A KR 20060135731 A KR20060135731 A KR 20060135731A KR 100855267 B1 KR100855267 B1 KR 100855267B1
Authority
KR
South Korea
Prior art keywords
command
bank
address
decoder
delay unit
Prior art date
Application number
KR1020060135731A
Other languages
English (en)
Other versions
KR20080061010A (ko
Inventor
박문필
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060135731A priority Critical patent/KR100855267B1/ko
Priority to US11/775,986 priority patent/US7508731B2/en
Publication of KR20080061010A publication Critical patent/KR20080061010A/ko
Application granted granted Critical
Publication of KR100855267B1 publication Critical patent/KR100855267B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 컬럼 제어 회로를 포함하는 고정 버스트 길이를 갖는 반도체 메모리 장치에 관한 것으로서, 외부 커맨드들을 디코딩하여 고정된 버스트 길이 정보를 갖는 내부 커맨드로 출력하는 커맨드 디코더; 상기 뱅크 어드레스를 상기 내부 커맨드에 부여하여 상기 고정된 버스트 길이 정보를 갖는 컬럼 제어 신호로 출력하는 컬럼 제어부; 및 상기 컬럼 제어 신호로써 상기 고정된 버스트 길이 정보에 대응하는 리드 또는 라이트 동작이 제어되는 뱅크;를 포함함을 특징으로 한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 16 뱅크 구조의 반도체 메모리 장치에서 컬럼 제어에 관련된 회로들을 나타내는 블럭도.
도 2는 버스트 길이가 고정된 16 뱅크 구조의 본 발명의 반도체 메모리 장치에서 컬럼 제어에 관련된 회로들을 나타내는 블럭도.
도 3은 도 2의 컬럼 제어부(240)의 상세 구조를 나타내는 블럭도.
도 4는 도 3의 어드레스 디코더(320)의 상세 구조를 나타내는 블럭도.
도 5는 도 4의 디코더(400)를 구성하는 회로의 일 예를 나타내는 회로도.
도 6은 도 4의 디코더(420)를 구성하는 회로의 일 예를 나타내는 회로도.
도 7은 도 3의 커맨드 어드레스 디코더(340)를 구성하는 회로의 일 예를 나타내는 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 컬럼 제어 회로를 포함하는 고정 버스트 길이를 갖는 반도체 메모리 장치에 관한 것이다.
일반적으로, 카스 커맨드 CAS 입력 후 데이터가 출력되는 시간인 'tAA'는 반 도체 메모리 장치의 속도를 결정하는 주요 스팩 중 하나로서, 'tAA'를 개선하기 위한 노력이 계속되고 있다. 여기서, 'tAA'는 카스 레이턴시(Cas Latency)와 유사한 개념이며, 'tAA' 값이 작을수록 반도체 메모리 장치가 고속으로 동작할 수 있다.
특히, 'tAA'는 컬럼 어드레스 선택 신호, 리드 동작에 관련된 입출력 감지 증폭기 제어 신호, 및 라이트 동작에 관련된 라이트 드라이버 제어 신호의 생성 시간에 따라 결정된다.
이러한 컬럼 어드레스 선택, 입출력 감지 증폭기 제어, 및 라이트 드라이버 제어를 총괄하는 메인 스트로브 신호 MSTROBE는 종래에 도 1의 회로를 통해 생성된다.
도 1을 참조하면, 종래의 반도체 메모리 장치는 커맨드 디코더(100)를 통하여 외부 커맨드들 RASB, CASB, WEB, CSB을 디코딩하여 외부 클럭 CLK에 동기되는 내부 리드 커맨드 CASPRD와 내부 라이트 커맨드 CASPWT로 출력한다.
그리고, 어드레스 버퍼(110)는 뱅크 관련 컬럼 어드레스 ADDRESS를 버퍼링하여 뱅크 어드레스 CBK<0:3>로 출력한다.
또한, 버스트 길이 제어부(120)는 버스트 길이(Burst Length) 정보를 가진 버스트 신호 BL를 이용하여 버스트 동작을 제어하는 버스트 종료 신호 BURST_END를 생성한다.
커맨드 디코더(100)에서 출력된 커맨드들 CASPRD, CASPWT은 리드/라이트 스트로브 펄스 발생부(130)를 통하여 합쳐져서 리드 및 라이트 커맨드를 총괄하는 리드/라이트 스트로브 펄스 신호 RDWTSTBP로 출력된다.
그리고, 어드레스 버퍼(110)에서 출력된 어드레스 CBK<0:3>는 컬럼 디코더(140)를 통해 디코딩된 후, 커맨드 디코더(100)에서 출력된 신호들 CASPRD, CASPWT와 합쳐져서 컬럼 디코딩 신호 CASP<0:15>로 출력된다.
또한, 커맨드 디코더(100)에서 출력된 커맨드들 CASPRD, CASPWT, 버스트 길이 제어부(120)에서 출력된 신호 BURST_END, 및 컬럼 디코더(140)에서 출력된 신호 CASP<0:15>는 컬럼 스트로브 신호 발생부(150)를 통해 합쳐져서 커맨드 정보, 뱅크 어드레스 정보, 및 버스트 길이 정보를 가진 컬럼 스트로브 신호 CAST<0:15>로 출력된다.
메인 스트로브 신호 발생부(160)는 리드/라이트 스트로브 펄스 발생부(130)에서 출력된 신호 RDWTSTBP와 컬럼 스트로브 신호 발생부(150)에서 출력된 신호 CAST<0:15>를 이용하여 메인 스트로브 신호 MSTROBE<0:15>를 생성한다.
그리고, 메인 스트로브 신호 발생부(160)에서 생성된 메인 스트로브 신호 MSTROBE<0:15>는 해당 뱅크(170)로 입력되어 컬럼 어드레스 선택, 입출력 감지 증폭기 제어, 및 라이트 드라이버 제어를 총괄한다.
이와 같이, 종래의 반도체 메모리 장치는 버스트 종료 신호 BURST_END와 컬럼 디코딩 신호 CASP<0:15>를 합친 컬럼 스트로브 신호 CAST<0:15>와, 리드 및 라이트 커맨드를 총괄하는 리드/라이트 스트로브 펄스 신호 RDWTSTBP를 합쳐 메인 스트로브 신호 MSTROBE<0:15>를 생성한다.
즉, 종래에는 메인 스트로브 신호 MSTROBE<0:15>를 생성하기 위해 리드/라이트 스트로브 펄스 발생부(130), 컬럼 디코더(140), 컬럼 스트로브 신호 발생 부(150), 및 메인 스트로브 신호 발생부(160)가 구비되어야 한다.
하지만, 종래의 반도체 메모리 장치는 메인 스트로브 신호 MSTROBE<0:15>를 생성하기 위해 상기 회로들(130~160)을 통해 여러 신호를 만들고 제어해야 하므로, 반도체 메모리 장치의 면적이 늘어나고, 메인 스트로브 신호 MSTROBE<0:15> 생성 시간이 증가할 수 있다.
특히, 상기 회로들(130~160)에서 신호들이 합쳐질 때, 상기 신호들이 동일한 시점에 해당 회로로 입력되지 못하는 경우가 발생할 수 있으므로, 상기 신호들의 지연을 보상하기 위해 인버터 등과 같은 지연 소자들이 각 회로(130~160)에 추가로 필요하다.
따라서, 추가되는 지연 소자들에 의해 반도체 메모리 장치의 면적이 늘어나며, 또한, 지연 소자에 의한 신호 지연으로 메인 스트로브 신호 MSTROBE<0:15> 생성 시간도 증가하므로, 메인 스트로브 신호 MSTROBE<0:15> 생성 시간 증가에 대응하여 'tAA'가 증가할 수 있는 문제점이 있다.
또한, 최근 고속 동작하는 반도체 메모리 장치는 가변 버스트 길이를 지원하지 않고 고정 버스트 길이로 설계되는 추세이다. 따라서, 버스트 길이 제어가 불필요한 반도체 메모리 장치에 종래의 회로들(130~160)을 그대로 적용할 경우, 불필요한 회로에 의해 면적이 증가할 뿐만 아니라 메인 스트로브 신호 MSTROBE<0:15> 생성 시간도 늘어날 수 있다.
즉, 고속 동작하는 반도체 메모리 장치일수록 고정된 버스트 길이를 가지므로, 버스트 길이 제어에 따른 불필요한 회로 면적 차지와, 메인 스트로브 신호 MSTROBE<0:15> 생성 시간 증가에 따른 'tAA' 증가가 발생하는 문제점이 있다.
따라서, 본 발명의 목적은 컬럼 어드레스 선택, 입출력 감지 증폭기 제어, 및 라이트 드라이버 제어를 위한 신호의 생성 시간을 줄임으로써, 'tAA'를 단축하고자 함에 있다.
또한, 본 발명의 다른 목적은 컬럼 제어에 관련된 회로를 최대한 간단하게 구현함으로써, 반도체 메모리 장치의 면적을 감소시키고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 외부 커맨드들을 디코딩하여 고정된 버스트 길이 정보를 갖는 내부 커맨드로 출력하는 커맨드 디코더; 뱅크 어드레스를 상기 내부 커맨드에 부여하여 상기 고정된 버스트 길이 정보를 갖는 컬럼 제어 신호로 출력하는 컬럼 제어부; 및 상기 컬럼 제어 신호로써 상기 고정된 버스트 길이 정보에 대응하는 리드 또는 라이트 동작이 제어되는 뱅크;를 포함함을 특징으로 한다.
상기 구성에서, 상기 컬럼 제어부는, 상기 내부 커맨드를 지연시키는 커맨드 지연부; 상기 뱅크 어드레스를 디코딩하는 어드레스 디코더; 및 상기 커맨드 지연부에서 출력된 신호와 상기 어드레스 디코더에서 출력된 신호를 뱅크별 조합하여 상기 컬럼 제어 신호로 출력하는 커맨드 어드레스 디코더;를 포함함이 바람직하다.
상기 컬럼 제어부의 구성에서, 상기 커맨드 지연부는 상기 어드레스 디코더의 상기 뱅크 어드레스 디코딩 종료 시점에 동기되어 상기 내부 커맨드가 상기 커 맨드 어드레스 디코더로 전달되도록 상기 내부 커맨드를 지연시키며, 특히, 리드에 대응되는 상기 내부 커맨드와 라이트에 대응되는 상기 내부 커맨드를 동일한 시점에 상기 커맨드 어드레스 디코더로 전달함이 바람직하다.
이러한 커맨드 지연부는, 상기 리드에 대응되는 내부 커맨드를 지연시키는 제 1 가변 지연부; 상기 라이트에 대응되는 내부 커맨드를 지연시키는 제 2 가변 지연부; 상기 제 1 가변 지연부의 출력 신호와 상기 제 2 가변 지연부의 출력 신호를 동일하게 지연시키는 제 3 가변 지연부;를 포함하며, 상기 제 1 가변 지연부의 출력 신호와 상기 제 2 가변 지연부의 출력 신호가 상기 제 3 가변 지연부로 입력되는 시점이 동일함이 바람직하다.
상기 컬럼 제어부의 구성에서, 상기 커맨드 어드레스 디코더는 리드 동작시 리드에 대응되는 상기 내부 커맨드와 상기 뱅크 어드레스를 뱅크별 조합하고, 라이트 동작시 상기 뱅크 어드레스를 라이트 래이턴시만큼 지연시켜 라이트에 대응되는 라이트 커맨드와 뱅크별 조합함이 바람직하다.
상기 컬럼 제어부는 상기 뱅크 어드레스를 디코딩하고, 상기 디코딩된 신호를 클럭의 에지에 정렬시켜 상기 어드레스 디코더로 전달하며, 상기 뱅크가 프리차지될 때 상기 에지 검출부의 동작을 중지시키는 디코더를 더 포함함이 바람직하다.
상기 디코더는, 상기 뱅크의 프리차지 상태에 대응하여 인에이블되는 라스 아이들 신호로써 상기 클럭의 전달을 제어하는 제어부; 상기 뱅크 어드레스를 2비트씩 디코딩하는 디코딩부; 및 상기 제어부의 출력 신호의 상태에 따라 상기 디코딩부의 출력 신호의 전달 여부를 결정하는 다수의 에지 검출부;를 포함함이 바람직 하다.
상기 디코더의 구성에서, 상기 각 에지 검출부는 상기 제어부에서 클럭이 전달되면, 상기 클럭의 에지에서 동작하여 상기 디코딩부의 출력 신호의 전위 차를 감지 증폭하여 출력하는 차동 증폭기를 포함함이 바람직하다.
상기 뱅크는 상기 컬럼 제어 신호로써 컬럼 어드레스를 선택하는 동시에 리드 동작에 관련된 입출력 감지 증폭기와 라이트 동작에 관련된 라이트 드라이버를 제어함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 반도체 메모리 장치는, 다수의 뱅크의 리드 또는 라이트 동작을 제어하는 반도체 메모리 장치에 있어서, 고정된 버스트 길이 정보를 갖는 내부 커맨드를 상기 뱅크 어드레스의 디코딩 시간과 대응되게 지연시키는 커맨드 지연부; 상기 뱅크 어드레스를 클럭의 에지에 정렬시켜 디코딩하는 어드레스 디코더; 및 상기 커맨드 지연부에서 출력된 신호와 상기 어드레스 디코더에서 출력된 신호를 뱅크별 조합하여 상기 해당 뱅크의 리드 및 라이트 동작을 상기 고정된 버스트 길이 정보에 대응되게 제어하는 컬럼 제어 신호로 출력하는 커맨드 어드레스 디코더;를 포함함을 특징으로 한다.
상기 구성에서, 상기 커맨드 지연부는 상기 어드레스 디코더의 상기 뱅크 어드레스 디코딩 종료 시점에 동기되어 상기 내부 커맨드가 상기 커맨드 어드레스 디코더로 전달되도록 상기 내부 커맨드를 지연시키며, 특히, 리드에 대응되는 상기 내부 커맨드와 라이트에 대응되는 상기 내부 커맨드를 동일한 시점에 상기 커맨드 어드레스 디코더로 전달함이 바람직하다.
이러한 커맨드 지연부는, 상기 리드에 대응되는 내부 커맨드를 지연시키는 제 1 가변 지연부; 상기 라이트에 대응되는 내부 커맨드를 지연시키는 제 2 가변 지연부; 상기 제 1 가변 지연부의 출력 신호와 상기 제 2 가변 지연부의 출력 신호를 동일하게 지연시키는 제 3 가변 지연부;를 포함하며, 상기 제 1 가변 지연부의 출력 신호와 상기 제 2 가변 지연부의 출력 신호가 상기 제 3 가변 지연부로 입력되는 시점이 동일함이 바람직하다.
상기 어드레스 디코더는, 상기 뱅크 어드레스를 디코딩하여 상기 클럭의 에지에 정렬시키는 제 1 디코더; 및 상기 제 1 디코더의 출력 신호를 디코딩하여 상기 각 뱅크에 대응되는 뱅크 어드레스 디코딩 신호로 출력하는 제 2 디코더;를 포함함이 바람직하다.
상기 어드레스 디코더의 구성에서, 상기 제 1 디코더는, 상기 뱅크 어드레스를 2비트씩 디코딩하는 디코딩부; 및 상기 디코딩부의 출력 신호를 상기 클럭의 소정 에지에서 동시에 전달하는 다수의 에지 검출부;를 포함함이 바람직하다.
그리고, 상기 제 1 디코더의 구성에서, 상기 각 에지 검출부는 상기 클럭의 에지에서 동작하여 상기 디코딩부의 출력 신호의 전위차를 감지 증폭하여 출력하는 차동 증폭기를 포함함이 바람직하다.
상기 제 1 디코더는 상기 다수의 뱅크가 모두 프리차지될 때, 상기 클럭의 전달을 제어하여 상기 뱅크 어드레스의 에지 정렬 동작을 중지시키는 제어부를 더 포함함이 바람직하다.
상기 커맨드 어드레스 디코더는 리드 동작시 리드에 대응되는 상기 내부 커 맨드와 상기 뱅크 어드레스를 뱅크별 조합하고, 라이트 동작시 상기 뱅크 어드레스를 라이트 래이턴시만큼 지연시켜 라이트에 대응되는 라이트 커맨드와 뱅크별 조합함이 바람직하다.
상기 각 뱅크는 상기 컬럼 제어 신호로써 컬럼 어드레스를 선택하는 동시에 리드 동작에 관련된 입출력 감지 증폭기와 라이트 동작에 관련된 라이트 드라이버를 제어함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명은 버스트 길이가 고정된 반도체 메모리 장치에 적용되며, 뱅크 어드레스 신호를 동일한 시점에 입력받아 디코딩하고, 상기 뱅크 어드레스 신호의 디코딩 타이밍과 맞추기 위해 내부 커맨드 신호를 지연시키며, 상기 디코딩된 어드레스 신호와 상기 지연된 커맨드 신호를 합쳐 커맨드 정보와 뱅크 어드레스 정보를 가진 신호를 생성한다.
구체적으로, 16 뱅크 구조를 일 예를 들어 살펴보면, 본 발명의 반도체 메모리 장치는, 도 2에 도시된 바와 같이, 커맨드 디코더(200), 어드레스 버퍼(220), 컬럼 제어부(240), 및 뱅크(260)를 포함한다.
커맨드 디코더(200)는 외부 커맨드들 RASB, CASB, WEB, CSB을 디코딩하여 외부 클럭 CLK에 동기되는 내부 리드 커맨드 CASPRD와 내부 라이트 커맨드 CASPWT로 출력한다. 이때, 내부 리드 커맨드 CASPRD와 내부 라이트 커맨드 CASPWT는 고정된 버스트 길이 정보를 포함한다.
어드레스 버퍼(220)는 뱅크 관련 컬럼 어드레스 ADDRESS를 버퍼링하여 뱅크 어드레스 CBK<0:3>로 출력한다.
컬럼 제어부(240)는 외부 클럭 CLK의 소정 에지에서 뱅크 어드레스 CBK<0:3>를 동시에 입력받아서 뱅크 어드레스 CBK<0:3>를 내부 리드 커맨드 CASPRD와 내부 라이트 커맨드 CASPWT에 부여하여 컬럼 제어 신호 CASPN<0:15>로 출력한다.
이때, 컬럼 제어부(240)는 라이트 동작시 라이트 래이턴시(Write Latency) 신호 WL<1:6>를 이용하여 라이트 래이턴시에 대응되는 시간만큼 컬럼 제어 신호 CASPN<0:15>를 지연시킨다. 또한, 컬럼 제어부(240)는 모든 뱅크가 프리차지로 될 때, 라스 아이들 신호 RASIDLEB를 이용하여 뱅크 어드레스 CBK<0:3>의 클럭 CLK 에지 동기 동작을 중지시킨다.
그리고, 컬럼 제어부(240)에서 출력된 컬럼 제어 신호 CASPN<0:15>는 뱅크(260)로 입력되어 컬럼 어드레스 선택, 입출력 감지 증폭기 제어, 및 라이트 드라이버 제어를 총괄한다.
상기 리드 및 라이트 동작을 제어하는 컬럼 제어부(240)는 도 3과 같이, 커맨드 지연부(300), 어드레스 디코더(320), 및 커맨드 어드레스 디코더(340)로 구성될 수 있다.
커맨드 지연부(300)는 내부 리드 커맨드 CASPRD를 지연시키는 가변 지연부(302), 내부 라이트 커맨드 CASPWT를 지연시키는 가변 지연부(304), 가변 지연부(302)의 출력 신호와 가변 지연부(304)의 출력 신호를 공통 노드로 입력받아 지연시키는 가변 지연부(306), 가변 지연부(306)의 출력 신호를 반전하여 내부 리드 커맨드 지연 신호 CASPRDD로 출력하는 인버터(IV1), 및 가변 지연부(306)의 출력 신호를 반전하여 내부 라이트 커맨드 지연 신호 CASPWTD로 출력하는 인버터(IV2)를 포함한다.
여기서, 두 가변 지연부(302,304)는 내부 리드 커맨드 CASPRD와 내부 라이트 커맨드 CASPWT가 입력되는 시점이 각각 다를 수 있으므로, 내부 리드 커맨드 CASPRD와 내부 라이트 커맨드 CASPWT가 동일한 타이밍에 가변 지연부(306)로 전달되도록 조절하는 구성을 갖는다.
그리고, 두 가변 지연부(302,304)의 공통 출력단에 연결된 가변 지연부(306)는 후술할 어드레스 디코더(320)의 디코딩 종료 시점에 동기되어 내부 리드 커맨드 CASPRD와 내부 라이트 커맨드 CASPWT가 출력되도록 조절하는 구성을 갖는다.
어드레스 디코더(320)는 각각 다른 시점에 입력되는 뱅크 어드레스 CBK<0:3>를 외부 클럭 CLK의 소정 에지에 동기시키고, 상기 동기된 어드레스를 디코딩하여 뱅크 어드레스 디코딩 신호 BANKT<0:15>로 출력한다.
이를 위해, 어드레스 디코더(320)는, 도 4에 도시된 바와 같이, 뱅크 어드레스 CBK<0:3>를 2비트씩 디코딩하여 외부 클럭 CLK의 소정 에지에 정렬시키며, 모든 뱅크가 프리차지로 될 때 라스 아이들 신호 RASIDLEB로써 상기 에지 정렬 동작을 중지시키는 디코더(400)를 포함한다.
또한, 어드레스 디코더(320)는, 도 4에 도시된 바와 같이, 디코더(400)에서 출력된 어드레스 BA0, BA0B, BA1, BA1B, BA2, BA2B, BA3, BA3B를 디코딩하여 뱅크 어드레스 디코딩 신호 BANKT<0:15>로 출력하는 디코더(420)를 포함한다.
디코더(400)는, 도 5와 같이, 제어부(502), 다수의 디코딩부(511~514), 및 에지 검출부(521~524)를 포함한다. 여기서, 다수의 디코딩부(511~514)와 다수의 에지 검출부(521~524)는 뱅크 어드레스 CBK<0:3>에 각각 대응되며, 각 디코딩부(511~514)는 서로 동일하게 구성되고, 각 에지 검출부(521~524)는 서로 동일하게 구성된다.
구체적으로, 제어부(502)는 모든 뱅크가 프리차지될 때 인에이블되는 라스 아이들 신호 RASIDLEB로써 외부 클럭 CLK의 전달을 제어한다. 즉, 제어부(502)는 모든 뱅크가 프리차지될 때 클럭 CLK에 의한 전류 소모를 줄이기 위해 외부 클럭 CLK을 각 에지 검출부(521~524)로 전달하지 않는다.
이와 같이 아이들 신호 RASIDLEB로써 외부 클럭 CLK의 전달을 제어하는 제어부(502)는 외부 클럭 CLK과 라스 아이들 신호 RASIDLEB를 낸드 조합하는 낸드 게이트(NA)와 낸드 게이트(NA)의 출력 신호를 반전하여 각 에지 검출부(521~524)로 전달하는 인버터(IV3)로 구성될 수 있다.
디코딩부들(511~514)은 뱅크 어드레스 CBK<0:3>를 디코딩하여 어드레스 BO, BOB, B1, B1B, B2, B2B, B3, B3B로 각각 출력한다.
상기 디코딩부들(511~514) 중 디코딩부(511)의 구성을 대표적으로 살펴보면, 디코딩부(511)는 뱅크 어드레스 CBK<0>를 반전하여 어드레스 BOB로 출력하는 인버터(IV4)와, 인버터(IV4)에서 출력된 신호 BOB를 반전하여 어드레스 B0로 출력하는 인버터(IV5)로 구성될 수 있다.
에지 검출부들(521~524)은 제어부(502)에서 외부 클럭 CLK이 전달되면, 외부 클럭 CLK의 라이징 에지에 동기되어 어드레스 BA0, BA0B, BA1, BA1B, BA2, BA2B, BA3, BA3B를 동시에 출력한다.
즉, 제어부(502)에서 외부 클럭 CLK이 전달되면, 에지 검출부(521)는 외부 클럭 CLK의 라이징 에지에서 어드레스 BO, B0B의 전위차를 감지 증폭하여 어드레스 BA0, BA0B로 출력하고, 이와 동시에 나머지 에지 검출부(522~524)도 동일하게 동작하여 어드레스 BA1, BA1B, BA2, BA2B, BA3, BA3B를 각각 출력한다.
상기 에지 검출부들(521~524)은 일반적인 차동 증폭기로 각각 구성될 수 있으며, 그 중 에지 검출부(521)의 구성을 대표적으로 살펴보면 아래와 같다.
즉, 에지 검출부(521)는 제어부(502)에서 출력된 신호에 의해 동작하여 노드(ND_COMM)를 접지 전압 레벨로 풀 다운시키는 NMOS 트랜지스터(N1), 어드레스 B0B의 상태에 따라 노드(ND1)와 노드(ND_COMM) 사이에서 스위칭하는 NMOS 트랜지스터(N2), 어드레스 B0의 상태에 따라 노드(ND2)와 노드(ND_COMM) 사이에서 스위칭하는 NMOS 트랜지스터(N3), 두 노드(ND1,ND2)의 전위차를 감지 증폭하는 크로스 커플드(cross coupled) 구조의 PMOS 트랜지스터들(P1~P4)과 NMOS 트랜지스터들(N4,N5), 두 PMOS 트랜지스터(P1,P2)와 NMOS 트랜지스터(N4) 사이를 연결하는 노드(ND3)에서 전달되는 신호를 반전하여 어드레스 BA0B로 출력하는 인버터(IV6), 및 두 PMOS 트랜지스터(P3,P4)와 NMOS 트랜지스터(N5) 사이를 연결하는 노드(ND4)에서 전달되는 신호를 반전하여 어드레스 BA0로 출력하는 인버터(IV7)로 구성될 수 있다.
한편, 어드레스 디코더(320)를 구성하는 디코더(420)는, 도 6과 같이, 두 단의 디코더(602,604)로 구성될 수 있다.
첫 번째 단의 디코더(602)는 에지 검출부들(521~524)에서 출력된 어드레스 BA0, BA0B, BA1, BA1B, BA2, BA2B, BA3, BA3B를 디코딩하여 어드레스 BA<0:7>로 출력한다. 상기 디코더(602)는 입력되는 어드레스 BA0, BA0B, BA1, BA1B, BA2, BA2B, BA3, BA3B에 대응하는 수의 낸드 게이트(NA2)와 인버터(IV8)로 구성될 수 있다.
그리고, 두 번째 단의 디코더(604)는 어드레스 BA<0:7>를 디코딩하여 뱅크 어드레스 디코딩 신호 BANKT<0:15>로 출력한다. 상기 디코더(604)는 8비트의 어드레스 BA<0:7>를 디코딩하여 16비트의 뱅크 어드레스 디코딩 신호 BANKT<0:15>로 출력하기 위해 16개의 낸드 게이트(NA3)와 인버터(IV9)로 구성될 수 있다.
이와 같이 커맨드 지연부(300)에서 출력된 커맨드 CASPRDD, CASPWTD와 어드레스 디코더(320)에서 출력된 어드레스 BANKT<0:15>는 커맨드 어드레스 디코더(340)로 동시에 입력된다.
그리고, 커맨드 어드레스 디코더(340)는 내부 리드 커맨드 지연 신호 CASPRDD, 내부 라이트 커맨드 지연 신호 CASPWTD, 및 뱅크 어드레스 디코딩 신호 BANKT<0:15>를 디코딩하여 컬럼 제어 신호 CASPN<0:15>로 출력한다.
이때, 라이트 동작시 커맨드 어드레스 디코더(340)는 라이트 래이턴시 정보를 가진 라이트 래이턴시 신호 WL<1:6>와 외부 클럭 CLK을 이용하여 라이트 래이턴시에 대응하도록 컬럼 제어 신호 CASPN<0:15>를 지연시킨다.
이와 같이 컬럼 제어 신호 CASPN<0:15>를 제공하는 커맨드 어드레스 디코더(340)는, 도 7과 같이, 다수의 디코더(701~716)로 구성될 수 있다.
도 7을 참조하면, 커맨드 어드레스 디코더(340)는 각 뱅크 어드레스 디코딩 신호 BANKT<0:15>에 대응되는 디코더(701~716)를 가지며, 각 디코더(701~716)는 모두 동일한 구성을 갖는다.
상기 다수의 디코더(701~716) 중 뱅크 어드레스 디코딩 신호 BANKT<0>에 대응되는 디코더(701)의 구성을 대표적으로 살펴보면, 디코더(701)는 내부 리드 커맨드 지연 신호 CASPRDD와 뱅크 어드레스 디코딩 신호 BANKT<0>를 낸드 조합하는 낸드 게이트(NA4), 라이트 래이턴시 신호 WL<1:6>와 외부 클럭 CLK으로써 뱅크 어드레스 디코딩 신호 BANKT<0>를 라이트 래이턴시에 대응되도록 지연시키는 라이트 래이턴시 지연부(WLD), 내부 라이트 커맨드 지연 신호 CASPWTD와 라이트 래이턴시 지연부(WLD)에서 출력된 신호를 낸드 조합하는 낸드 게이트(NA5), 낸드 게이트(NA4)에서 출력된 신호와 낸드 게이트(NA5)에서 출력된 신호를 낸드 조합하는 낸드 게이트(NA6), 낸드 게이트(NA6)에서 출력된 신호를 반전하는 인버터(IV10), 및 인버터(IV10)에서 출력된 신호를 반전하여 컬럼 제어 신호 CASPN<0>로 출력하는 인버터(IV11)로 구성될 수 있다.
여기서, 라이트 래이턴시 지연부(WLD)는 클럭 CLK 에지 트리거(trigger) 플립플롭(flip-flop) 등으로 구성될 수 있다.
이하, 도 2의 구조를 갖는 본 발명의 반도체 메모리 장치의 컬럼 제어 신호 CASPN<0:15> 생성 동작을 상세히 살펴보면 아래와 같다.
우선, 외부 커맨드들 RASB, CASB, WEB, CSB이 커맨드 디코더(200)로 입력되면, 리드 또는 라이트 명령에 따라 내부 리드 커맨드 CASPRD와 내부 라이트 커맨드 CASPWT가 생성된다.
그리고, 외부 뱅크 관련 컬럼 어드레스 ADDRESS가 외부 커맨드 입력과 동일한 시점에 어드레스 버퍼(110)로 입력되고, 어드레스 버퍼(110)를 통해 버퍼링되어 뱅크 어드레스 CBK<0:3>로 출력된다.
커맨드 디코더(200)에서 출력된 내부 리드 커맨드 CASPRD와 내부 라이트 커맨드 CASPWT는 뱅크 어드레스 디코딩 신호 BANKT<0:15>와의 타이밍 조절을 위한 커맨드 지연부(300)를 통해 지연되어 내부 리드 커맨드 지연 신호 CASPRDD와 내부 라이트 커맨드 지연 신호 CASPWTD로 출력된다.
그리고, 어드레스 버퍼(110)에서 출력된 4비트의 뱅크 어드레스 CBK<0:3>는 어드레스 디코더(320)에 구비된 두 단의 디코더(400,420)를 통해 16 뱅크에 대응되는 16개의 뱅크 어드레스 디코딩 신호 BANKT<0:15>로 디코딩된다. 이때, 4비트의 뱅크 어드레스 CBK<0:3>는 디코더(400)에 구비된 에지 검출부들(521~524)을 통해 동일한 타이밍에 디코더(420)로 제공되어 디코딩된다.
커맨드 지연부(300)에서 출력된 내부 리드 커맨드 신호 CASPRDD와 내부 라이트 커맨드 지연 신호 CASPWTD, 그리고, 어드레스 디코더(320)에서 출력된 뱅크 어드레스 디코딩 신호 BANKT<0:15>는 커맨드 어드레스 디코더(340)를 통한 뱅크별 신호 조합에 의해 각 뱅크 정보와 커맨드 정보를 갖는 16개의 컬럼 제어 신호 CASPN<0:15>로 출력된다.
이와 같이 커맨드 디코더(200), 어드레스 버퍼(220), 및 컬럼 제어부(240)를 거쳐 생성된 컬럼 제어 신호 CASPN<0:15>는 해당 뱅크(260)로 전달되어 컬럼 어드 레스 선택, 입출력 감지 증폭기 제어, 및 라이트 드라이버 제어를 총괄한다.
즉, 본 발명의 반도체 메모리 장치에서 출력된 컬럼 제어 신호 CASPN<0:15>는 해당 뱅크(260)로 입력되어 버스트 동작 제어를 제외하고 종래의 메인 스트로브 신호 MSTROBE<0:15>와 동일한 역할을 한다.
따라서, 고정된 버스트 길이를 갖는 반도체 메모리 장치에서 상기와 같은 과정을 통해 컬럼 제어 신호 CASPN<0:15>를 생성하면, 컬럼 제어 신호 CASPN<0:15>의 생성 경로를 최소화하여 'tAA'를 단축할 수 있다.
다시 말해, 본 발명은 고정된 버스트 길이를 가지는 반도체 메모리 장치에 적용되며, 커맨드와 뱅크 어드레스를 최단 경로로 조합하여 컬럼 제어 신호 CASPN<0:15>의 출력 지연 시간을 줄임으로써, 고속으로 데이터를 처리할 수 있는 효과가 있다.
또한, 본 발명의 반도체 메모리 장치는 종래의 리드/라이트 스트로브 펄스 발생부(130), 컬럼 스트로브 신호 발생부(150), 및 메인 스트로브 신호 발생부(160)를 제거하고 컬럼 디코더(140)를 컬럼 제어부(240)로 변경함으로, 센터 제어 영역의 면적을 확보할 수 있다. 여기서, 센터 제어 영역은 뱅크 등을 포함하는 코어 영역과 패드 및 내부 전압 생성 회로 등을 포함하는 주변 회로 영역이 교차하는 부분을 의미한다.
종래의 리드/라이트 스트로브 펄스 발생부(130), 컬럼 스트로브 신호 발생부(150), 및 메인 스트로브 신호 발생부(160)는 내부에 구비된 출력 드라이버가 매우 크기 때문에 센터 제어 영역에서 상기 회로들(130,150,160)이 차지하는 면적이 크다. 그리고, 상기 회로들(130,150,160)이 뱅크와 동일한 수로 센터 제어 영역에 배치되어야 하므로, 뱅크의 증가에 대응하여 반도체 메모리 장치의 면적이 늘어날 수 있다.
하지만, 본 발명의 반도체 메모리 장치는 종래의 리드/라이트 스트로브 펄스 발생부(130), 컬럼 스트로브 신호 발생부(150), 및 메인 스트로브 신호 발생부(160)를 제거함으로써, 센터 제어 영역의 면적을 확보할 수 있다. 그리고, 센터 제어 영역의 면적을 확보함으로써, 센터 제어 영역 레이아웃 시 라우팅이 용이하며, 센터 제어 영역에 파워 라인이 추가 보강될 수 있는 효과가 있다.
아울러, 본 발명의 반도체 메모리 장치는 디코더(400)에 구비된 에지 검출부들(521~524)을 통해 뱅크 어드레스 CBK<0:3> 간의 스큐를 줄일 수 있다.
뱅크 어드레스 CBK<0:3>의 경우, 뱅크 어드레스 패드의 위치가 각각 다르고 레이아웃에 의한 신호 경로가 상이함에 따라 동일한 RC 로딩을 가질 수 없다. 따라서, 뱅크 어드레스 CBK<0:3>가 동일한 타이밍에 어드레스 디코더(320)로 입력되지 못하여 스큐가 발생할 수 있다.
이러한 뱅크 어드레스 CBK<0:3> 간의 스큐를 최소화하기 위해, 본 발명의 반도체 메모리 장치는 어드레스 디코더(320)에 구비된 다수의 에지 검출부(521~524)를 통하여 뱅크 어드레스 CBK<0:3>가 동일한 타이밍을 가지도록 제어한다.
즉, 본 발명의 반도체 메모리 장치는 뱅크 어드레스 CBK<0:3> 간 스큐가 발생하더라도 다수의 에지 검출부(521~524)를 통하여 뱅크 어드레스 CBK<0:3>를 동일한 타이밍에 디코더(420)로 입력되게 함으로써, 두 단의 디코더(400,420)를 거쳐 출력된 뱅크 어드레스 디코딩 신호 BANKT<0:15> 간의 스큐를 줄일 수 있으므로, 동작 마진을 확보할 수 있는 효과가 있다.
이와 같이, 본 발명은 버스트 길이 정보를 제외하고 뱅크 어드레스 정보와 커맨드 정보만을 가진 신호를 생성하여 컬럼 제어 경로를 줄임으로써, 'tAA' 단축에 따른 데이터 처리 속도가 향상될 수 있는 효과가 있다.
그리고, 본 발명은 버스트 길이에 관련된 회로와 커맨드 스트로브에 관련된 회로들을 제거하여 컬럼 제어에 관련된 회로를 간단하게 구현함으로써, 메모리 칩 면적을 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 컬럼 제어에 관련된 회로를 간단하게 구현하여 센터 제어 영역의 면적을 확보함으로써, 레이아웃 시 라우팅이 용이하며, 파워 라인을 추가 보강할 수 있는 효과가 있다.
아울러, 본 발명은 뱅크 어드레스를 동일한 시점에 입력받아 디코딩함으로써, 뱅크 어드레스 간 스큐를 줄여 동작 마진을 확보할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (20)

  1. 외부 커맨드들을 디코딩하여 고정된 버스트 길이 정보를 갖는 내부 커맨드로 출력하는 커맨드 디코더;
    뱅크 어드레스를 상기 내부 커맨드에 부여하여 상기 고정된 버스트 길이 정보를 갖는 컬럼 제어 신호로 출력하는 컬럼 제어부; 및
    상기 컬럼 제어 신호로써 상기 고정된 버스트 길이 정보에 대응하는 리드 또는 라이트 동작이 제어되는 뱅크;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 컬럼 제어부는,
    상기 내부 커맨드를 지연시키는 커맨드 지연부;
    상기 뱅크 어드레스를 디코딩하는 어드레스 디코더; 및
    상기 커맨드 지연부에서 출력된 신호와 상기 어드레스 디코더에서 출력된 신호를 뱅크별 조합하여 상기 컬럼 제어 신호로 출력하는 커맨드 어드레스 디코더;를 포함함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 커맨드 지연부는 상기 어드레스 디코더의 상기 뱅크 어드레스 디코딩 종료 시점에 동기되어 상기 내부 커맨드가 상기 커맨드 어드레스 디코더로 전달되 도록 상기 내부 커맨드를 지연시킴을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 커맨드 지연부는 리드에 대응되는 상기 내부 커맨드와 라이트에 대응되는 상기 내부 커맨드를 동일한 시점에 상기 커맨드 어드레스 디코더로 전달함을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 커맨드 지연부는,
    상기 리드에 대응되는 내부 커맨드를 지연시키는 제 1 가변 지연부;
    상기 라이트에 대응되는 내부 커맨드를 지연시키는 제 2 가변 지연부;
    상기 제 1 가변 지연부의 출력 신호와 상기 제 2 가변 지연부의 출력 신호를 동일하게 지연시키는 제 3 가변 지연부;를 포함하며,
    상기 제 1 가변 지연부의 출력 신호와 상기 제 2 가변 지연부의 출력 신호가 상기 제 3 가변 지연부로 입력되는 시점이 동일함을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 커맨드 어드레스 디코더는 리드 동작시 리드에 대응되는 상기 내부 커맨드와 상기 뱅크 어드레스를 뱅크별 조합하고, 라이트 동작시 상기 뱅크 어드레스 를 라이트 래이턴시만큼 지연시켜 라이트에 대응되는 라이트 커맨드와 뱅크별 조합함을 특징으로 하는 반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 컬럼 제어부는 상기 뱅크 어드레스를 디코딩하고, 상기 디코딩된 신호를 클럭의 에지에 정렬시켜 상기 어드레스 디코더로 전달하며, 상기 뱅크가 프리차지될 때 상기 에지 검출부의 동작을 중지시키는 디코더를 더 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 디코더는,
    상기 뱅크의 프리차지 상태에 대응하여 인에이블되는 라스 아이들 신호로써 상기 클럭의 전달을 제어하는 제어부;
    상기 뱅크 어드레스를 2비트씩 디코딩하는 디코딩부; 및
    상기 제어부의 출력 신호의 상태에 따라 상기 디코딩부의 출력 신호의 전달 여부를 결정하는 다수의 에지 검출부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 각 에지 검출부는 상기 제어부에서 클럭이 전달되면, 상기 클럭의 에지 에서 동작하여 상기 디코딩부의 출력 신호의 전위 차를 감지 증폭하여 출력하는 차동 증폭기를 포함함을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 뱅크는 상기 컬럼 제어 신호로써 컬럼 어드레스를 선택하는 동시에 리드 동작에 관련된 입출력 감지 증폭기와 라이트 동작에 관련된 라이트 드라이버를 제어함을 특징으로 하는 반도체 메모리 장치.
  11. 다수의 뱅크의 리드 또는 라이트 동작을 제어하는 반도체 메모리 장치에 있어서,
    고정된 버스트 길이 정보를 갖는 내부 커맨드를 상기 뱅크 어드레스의 디코딩 시간과 대응되게 지연시키는 커맨드 지연부;
    상기 뱅크 어드레스를 클럭의 에지에 정렬시켜 디코딩하는 어드레스 디코더; 및
    상기 커맨드 지연부에서 출력된 신호와 상기 어드레스 디코더에서 출력된 신호를 뱅크별 조합하여 상기 해당 뱅크의 리드 및 라이트 동작을 상기 고정된 버스트 길이 정보에 대응되게 제어하는 컬럼 제어 신호로 출력하는 커맨드 어드레스 디코더;를 포함함을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 커맨드 지연부는 상기 어드레스 디코더의 상기 뱅크 어드레스 디코딩 종료 시점에 동기되어 상기 내부 커맨드가 상기 커맨드 어드레스 디코더로 전달되도록 상기 내부 커맨드를 지연시킴을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 커맨드 지연부는 리드에 대응되는 상기 내부 커맨드와 라이트에 대응되는 상기 내부 커맨드를 동일한 시점에 상기 커맨드 어드레스 디코더로 전달함을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 커맨드 지연부는,
    상기 리드에 대응되는 내부 커맨드를 지연시키는 제 1 가변 지연부;
    상기 라이트에 대응되는 내부 커맨드를 지연시키는 제 2 가변 지연부;
    상기 제 1 가변 지연부의 출력 신호와 상기 제 2 가변 지연부의 출력 신호를 동일하게 지연시키는 제 3 가변 지연부;를 포함하며,
    상기 제 1 가변 지연부의 출력 신호와 상기 제 2 가변 지연부의 출력 신호가 상기 제 3 가변 지연부로 입력되는 시점이 동일함을 특징으로 하는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 어드레스 디코더는,
    상기 뱅크 어드레스를 디코딩하여 상기 클럭의 에지에 정렬시키는 제 1 디코더; 및
    상기 제 1 디코더의 출력 신호를 디코딩하여 상기 각 뱅크에 대응되는 뱅크 어드레스 디코딩 신호로 출력하는 제 2 디코더;를 포함함을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 디코더는,
    상기 뱅크 어드레스를 2비트씩 디코딩하는 디코딩부; 및
    상기 디코딩부의 출력 신호를 상기 클럭의 소정 에지에서 동시에 전달하는 다수의 에지 검출부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 각 에지 검출부는 상기 클럭의 에지에서 동작하여 상기 디코딩부의 출력 신호의 전위차를 감지 증폭하여 출력하는 차동 증폭기를 포함함을 특징으로 하는 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 제 1 디코더는 상기 다수의 뱅크가 모두 프리차지될 때, 상기 클럭의 전달을 제어하여 상기 뱅크 어드레스의 에지 정렬 동작을 중지시키는 제어부를 더 포함함을 특징으로 하는 반도체 메모리 장치.
  19. 제 11 항에 있어서,
    상기 커맨드 어드레스 디코더는 리드 동작시 리드에 대응되는 상기 내부 커맨드와 상기 뱅크 어드레스를 뱅크별 조합하고, 라이트 동작시 상기 뱅크 어드레스를 라이트 래이턴시만큼 지연시켜 라이트에 대응되는 라이트 커맨드와 뱅크별 조합함을 특징으로 하는 반도체 메모리 장치.
  20. 제 11 항에 있어서,
    상기 각 뱅크는 상기 컬럼 제어 신호로써 컬럼 어드레스를 선택하는 동시에 리드 동작에 관련된 입출력 감지 증폭기와 라이트 동작에 관련된 라이트 드라이버를 제어함을 특징으로 하는 반도체 메모리 장치.
KR1020060135731A 2006-12-27 2006-12-27 반도체 메모리 장치 KR100855267B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060135731A KR100855267B1 (ko) 2006-12-27 2006-12-27 반도체 메모리 장치
US11/775,986 US7508731B2 (en) 2006-12-27 2007-07-11 Semiconductor memory device with a fixed burst length having column control unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060135731A KR100855267B1 (ko) 2006-12-27 2006-12-27 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20080061010A KR20080061010A (ko) 2008-07-02
KR100855267B1 true KR100855267B1 (ko) 2008-09-01

Family

ID=39583733

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060135731A KR100855267B1 (ko) 2006-12-27 2006-12-27 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US7508731B2 (ko)
KR (1) KR100855267B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100868251B1 (ko) * 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
KR100853469B1 (ko) * 2007-08-29 2008-08-21 주식회사 하이닉스반도체 반도체 메모리장치
KR101046703B1 (ko) * 2009-03-25 2011-07-05 주식회사 하이닉스반도체 데이터 쓰기회로 및 그를 이용한 반도체 메모리 장치
KR101018708B1 (ko) * 2009-05-18 2011-03-04 주식회사 하이닉스반도체 리드 구간 제어회로 및 제어방법
KR101153794B1 (ko) * 2009-07-30 2012-06-13 에스케이하이닉스 주식회사 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치
KR101215647B1 (ko) * 2011-01-28 2012-12-26 에스케이하이닉스 주식회사 반도체메모리장치
KR20150014612A (ko) * 2013-07-30 2015-02-09 에스케이하이닉스 주식회사 반도체장치
KR102222968B1 (ko) * 2014-09-01 2021-03-04 삼성전자주식회사 어드레스 정렬기 및 이를 포함하는 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010058996A (ko) * 1999-12-30 2001-07-06 박종섭 반도체메모리장치의 오토프리차지 수행 회로
KR20050011942A (ko) * 2003-07-24 2005-01-31 주식회사 하이닉스반도체 애디티브레이턴시를 갖는 반도체 메모리 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6185149B1 (en) * 1998-06-30 2001-02-06 Fujitsu Limited Semiconductor integrated circuit memory
JP2000048566A (ja) * 1998-07-29 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
US6278654B1 (en) * 2000-06-30 2001-08-21 Micron Technology, Inc. Active terminate command in synchronous flash memory
US6304497B1 (en) * 2000-06-30 2001-10-16 Micron Technology, Inc. Synchronous memory status register
US6307779B1 (en) * 2000-07-28 2001-10-23 Micron Technology, Inc. Method and circuitry for bank tracking in write command sequence
US6691204B1 (en) * 2000-08-25 2004-02-10 Micron Technology, Inc. Burst write in a non-volatile memory device
US7111143B2 (en) * 2003-12-30 2006-09-19 Infineon Technologies Ag Burst mode implementation in a memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010058996A (ko) * 1999-12-30 2001-07-06 박종섭 반도체메모리장치의 오토프리차지 수행 회로
KR20050011942A (ko) * 2003-07-24 2005-01-31 주식회사 하이닉스반도체 애디티브레이턴시를 갖는 반도체 메모리 소자

Also Published As

Publication number Publication date
US7508731B2 (en) 2009-03-24
KR20080061010A (ko) 2008-07-02
US20080159023A1 (en) 2008-07-03

Similar Documents

Publication Publication Date Title
KR100855267B1 (ko) 반도체 메모리 장치
US7149134B2 (en) Memory device with column select being variably delayed
JP4748828B2 (ja) 半導体記憶装置
US7327613B2 (en) Input circuit for a memory device
JP4370507B2 (ja) 半導体集積回路装置
JP4007776B2 (ja) ポステッドｃａｓ機能を有する同期式半導体メモリ装置
JP2001101868A (ja) 半導体記憶装置
KR20080108857A (ko) 데이터 입출력 라인 제어 회로 및 이를 포함하는 반도체집적 회로
KR100356638B1 (ko) 동기형 반도체 기억 장치
JP2004103061A (ja) 半導体記憶装置
KR100857443B1 (ko) 동기식 지연 회로부를 구비한 반도체 메모리 장치
JP2002076879A (ja) 半導体装置
KR100377709B1 (ko) 리크 불량을 효과적으로 검출 가능한 반도체 기억 장치
JP4704541B2 (ja) 半導体集積回路装置
KR20080114083A (ko) 반도체 메모리장치
US6947340B2 (en) Memory device for reducing skew of data and address
US20070002637A1 (en) Semiconductor memory device
JP3542525B2 (ja) 半導体記憶装置
KR20070002841A (ko) 반도체 메모리 장치의 어드레스 제어 회로
JP2005032291A (ja) 半導体記憶装置
KR100857430B1 (ko) 신호 마진을 확보할 수 있는 반도체 메모리 장치의 데이터입출력 회로
KR20090016168A (ko) 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로
JP2000315388A (ja) メモリデバイス
KR100757931B1 (ko) 반도체 메모리의 데이터 입력 장치
KR100341884B1 (ko) 반도체메모리장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130723

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140723

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150721

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160721

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170724

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180725

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190724

Year of fee payment: 12