JPH1079505A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH1079505A JPH1079505A JP8235340A JP23534096A JPH1079505A JP H1079505 A JPH1079505 A JP H1079505A JP 8235340 A JP8235340 A JP 8235340A JP 23534096 A JP23534096 A JP 23534096A JP H1079505 A JPH1079505 A JP H1079505A
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- film
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Abstract
(57)【要約】
【課題】 ＭＩＳＦＥＴを微細化した場合でも、ソース
領域に配線を接続するための接続孔とドレイン領域に配
線を接続するための接続孔とが短絡しないようにする。 【解決手段】 ＭＩＳＦＥＴのソース領域からドレイン
領域にまたがる接続孔１２を形成した後、ＴｉＮ膜１５
およびＷ膜１６を堆積し、それらを化学的機械研磨（Ｃ
ＭＰ）法で研磨して接続孔１２の内部以外の領域のＴｉ
Ｎ膜１５およびＷ膜１６を除去することにより、接続孔
１２に埋め込まれたＴｉＮ膜１５およびＷ膜１６は、ソ
ース領域側とドレイン領域側とがゲート電極８上の窒化
シリコン膜７によって互いに分離される。
領域に配線を接続するための接続孔とドレイン領域に配
線を接続するための接続孔とが短絡しないようにする。 【解決手段】 ＭＩＳＦＥＴのソース領域からドレイン
領域にまたがる接続孔１２を形成した後、ＴｉＮ膜１５
およびＷ膜１６を堆積し、それらを化学的機械研磨（Ｃ
ＭＰ）法で研磨して接続孔１２の内部以外の領域のＴｉ
Ｎ膜１５およびＷ膜１６を除去することにより、接続孔
１２に埋め込まれたＴｉＮ膜１５およびＷ膜１６は、ソ
ース領域側とドレイン領域側とがゲート電極８上の窒化
シリコン膜７によって互いに分離される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、微細化されたＭＩＳＦＥＴ
(Metal Insulator Semiconductor Field Effect Transi
stor) を有する半導体集積回路装置の製造に適用して有
効な技術に関するものである。
置の製造方法に関し、特に、微細化されたＭＩＳＦＥＴ
(Metal Insulator Semiconductor Field Effect Transi
stor) を有する半導体集積回路装置の製造に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】近年、ディープ・サブミクロンの設計ル
ールで製造されるＬＳＩの製造工程では、露光装置のア
ライメント精度が限界に近づいていることから、ＭＩＳ
ＦＥＴのソース領域、ドレイン領域に配線を接続するた
めの接続孔（コンタクトホール）を形成する際に、接続
孔とゲート電極とのマスク合わせ余裕を確保することが
困難になっている。
ールで製造されるＬＳＩの製造工程では、露光装置のア
ライメント精度が限界に近づいていることから、ＭＩＳ
ＦＥＴのソース領域、ドレイン領域に配線を接続するた
めの接続孔（コンタクトホール）を形成する際に、接続
孔とゲート電極とのマスク合わせ余裕を確保することが
困難になっている。
【０００３】その対策として、酸化シリコン膜に対して
１０〜２０程度の高い選択比を持つ窒化シリコン膜をエ
ッチングのストッパに用いて自己整合で接続孔を形成す
るＳＡＣ(Self Align Contact)技術が注目されている。
これは、ゲート電極の上部の絶縁膜（キャップ絶縁膜）
と側壁絶縁膜（サイドウォールスペーサ）とを窒化シリ
コン膜で形成し、ゲート電極の上部に堆積した酸化シリ
コン膜をエッチングして接続孔を形成する際、キャップ
絶縁膜とサイドウォールスペーサとをエッチングストッ
パにしてゲート電極の削れを防止することにより、ゲー
ト電極と接続孔との合わせ余裕を不要とする技術であ
る。
１０〜２０程度の高い選択比を持つ窒化シリコン膜をエ
ッチングのストッパに用いて自己整合で接続孔を形成す
るＳＡＣ(Self Align Contact)技術が注目されている。
これは、ゲート電極の上部の絶縁膜（キャップ絶縁膜）
と側壁絶縁膜（サイドウォールスペーサ）とを窒化シリ
コン膜で形成し、ゲート電極の上部に堆積した酸化シリ
コン膜をエッチングして接続孔を形成する際、キャップ
絶縁膜とサイドウォールスペーサとをエッチングストッ
パにしてゲート電極の削れを防止することにより、ゲー
ト電極と接続孔との合わせ余裕を不要とする技術であ
る。
【０００４】なお、窒化シリコン膜を使ったＳＡＣ技術
については、特開平４−３４２１６４号公報などに記載
がある。
については、特開平４−３４２１６４号公報などに記載
がある。
【０００５】
【発明が解決しようとする課題】しかし、ＭＩＳＦＥＴ
をさらに微細化していくと、ソース領域に配線を接続す
るための接続孔とドレイン領域に配線を接続するための
接続孔とが極めて近接するようになり、場合によっては
これらの接続孔同士が短絡してしまうという不具合が発
生する。
をさらに微細化していくと、ソース領域に配線を接続す
るための接続孔とドレイン領域に配線を接続するための
接続孔とが極めて近接するようになり、場合によっては
これらの接続孔同士が短絡してしまうという不具合が発
生する。
【０００６】前記ＳＡＣ技術は微細化されたＭＩＳＦＥ
Ｔのゲート電極の削れを防止することによって、ゲート
電極と接続孔との合わせ余裕を不要とする技術である。
前記公報に記載されたＳＲＡＭは、メモリセルを構成す
る６個のＭＩＳＦＥＴのゲート電極、一対の局所配線、
電源配線（電源電圧線および基準電圧線）、データ線の
それぞれを異なる導電層に形成する。そのため、フォト
レジストをマスクにして層間絶縁膜に接続孔を形成する
際のマスク合わせ余裕が大きくなり、メモリセルサイズ
が増大してしまう。例えばゲート電極を第１層目の導電
膜、局所配線を第２層目の導電膜、電源配線を第３層目
の導電膜でそれぞれ構成した場合、電源配線をＭＩＳＦ
ＥＴの半導体領域に接続する接続孔を形成する際には、
ゲート電極と局所配線の両方に対して合わせ余裕を確保
する必要がある。
Ｔのゲート電極の削れを防止することによって、ゲート
電極と接続孔との合わせ余裕を不要とする技術である。
前記公報に記載されたＳＲＡＭは、メモリセルを構成す
る６個のＭＩＳＦＥＴのゲート電極、一対の局所配線、
電源配線（電源電圧線および基準電圧線）、データ線の
それぞれを異なる導電層に形成する。そのため、フォト
レジストをマスクにして層間絶縁膜に接続孔を形成する
際のマスク合わせ余裕が大きくなり、メモリセルサイズ
が増大してしまう。例えばゲート電極を第１層目の導電
膜、局所配線を第２層目の導電膜、電源配線を第３層目
の導電膜でそれぞれ構成した場合、電源配線をＭＩＳＦ
ＥＴの半導体領域に接続する接続孔を形成する際には、
ゲート電極と局所配線の両方に対して合わせ余裕を確保
する必要がある。
【０００７】また、前記公報に記載されたＳＲＡＭは、
一対の局所配線を同一層の導電膜で形成している。その
ため、メモリセル内に２本の局所配線を横に並べて配置
するスペースが必要となり、その分、メモリセルサイズ
が増大してしまう。
一対の局所配線を同一層の導電膜で形成している。その
ため、メモリセル内に２本の局所配線を横に並べて配置
するスペースが必要となり、その分、メモリセルサイズ
が増大してしまう。
【０００８】本発明の目的は、ＭＩＳＦＥＴを微細化し
た場合でも、ソース領域に配線を接続するための接続孔
とドレイン領域に配線を接続するための接続孔との短絡
を防止することのできる技術を提供することにある。
た場合でも、ソース領域に配線を接続するための接続孔
とドレイン領域に配線を接続するための接続孔との短絡
を防止することのできる技術を提供することにある。
【０００９】本発明の他の目的は、完全ＣＭＯＳ型ＳＲ
ＡＭのα線ソフトエラー耐性を向上させる技術を提供す
ることにある。
ＡＭのα線ソフトエラー耐性を向上させる技術を提供す
ることにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】（１）本発明のＭＩＳＦＥＴを有する半導
体集積回路装置の製造方法は、（ａ）半導体基板上にＭ
ＩＳＦＥＴのゲート電極材料を堆積し、次いで前記ゲー
ト電極材料の上部に第１絶縁膜を堆積した後、前記第１
絶縁膜および前記ゲート電極材料をエッチングしてゲー
ト電極を形成する工程、（ｂ）前記半導体基板に不純物
をイオン打ち込みして前記ＭＩＳＦＥＴのソース領域、
ドレイン領域を形成した後、または前記ソース領域、ド
レイン領域を形成する工程に先立って、前記ゲート電極
の側壁に前記第１絶縁膜からなるサイドウォールスペー
サを形成する工程、（ｃ）前記半導体基板上に前記第１
絶縁膜とはエッチング速度が異なる第２絶縁膜を堆積し
た後、前記第２絶縁膜を平坦化すると共に、前記ゲート
電極の上部の前記第１絶縁膜を露出させる工程、（ｄ）
前記第２絶縁膜をエッチングして、前記ソース領域から
前記ドレイン領域にまたがる第１接続孔を形成する工
程、（ｅ）前記半導体基板上に第１導電膜を堆積した
後、前記第１接続孔の内部以外の領域の前記第１導電膜
を除去すると共に、前記ゲート電極の上部の前記第１絶
縁膜を露出させることにより、前記ソース領域の上部の
前記第１導電膜と前記ドレイン領域の上部の前記第１導
電膜とを前記ゲート電極の上部の前記第１絶縁膜を介し
て互いに分離する工程、を含んでいる。
体集積回路装置の製造方法は、（ａ）半導体基板上にＭ
ＩＳＦＥＴのゲート電極材料を堆積し、次いで前記ゲー
ト電極材料の上部に第１絶縁膜を堆積した後、前記第１
絶縁膜および前記ゲート電極材料をエッチングしてゲー
ト電極を形成する工程、（ｂ）前記半導体基板に不純物
をイオン打ち込みして前記ＭＩＳＦＥＴのソース領域、
ドレイン領域を形成した後、または前記ソース領域、ド
レイン領域を形成する工程に先立って、前記ゲート電極
の側壁に前記第１絶縁膜からなるサイドウォールスペー
サを形成する工程、（ｃ）前記半導体基板上に前記第１
絶縁膜とはエッチング速度が異なる第２絶縁膜を堆積し
た後、前記第２絶縁膜を平坦化すると共に、前記ゲート
電極の上部の前記第１絶縁膜を露出させる工程、（ｄ）
前記第２絶縁膜をエッチングして、前記ソース領域から
前記ドレイン領域にまたがる第１接続孔を形成する工
程、（ｅ）前記半導体基板上に第１導電膜を堆積した
後、前記第１接続孔の内部以外の領域の前記第１導電膜
を除去すると共に、前記ゲート電極の上部の前記第１絶
縁膜を露出させることにより、前記ソース領域の上部の
前記第１導電膜と前記ドレイン領域の上部の前記第１導
電膜とを前記ゲート電極の上部の前記第１絶縁膜を介し
て互いに分離する工程、を含んでいる。
【００１３】（２）本発明のＳＲＡＭを有する半導体集
積回路装置の製造方法は、（ａ）半導体基板上に駆動用
ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳ
ＦＥＴのゲート電極材料を堆積し、次いで前記ゲート電
極材料の上部に第１絶縁膜を堆積した後、前記第１絶縁
膜および前記ゲート電極材料をエッチングしてゲート電
極を形成する工程、（ｂ）前記半導体基板に不純物をイ
オン打ち込みして前記駆動用ＭＩＳＦＥＴ、負荷用ＭＩ
ＳＦＥＴおよび転送用ＭＩＳＦＥＴのソース領域、ドレ
イン領域を形成した後、または前記ソース領域、ドレイ
ン領域を形成する工程に先立って、前記ゲート電極の側
壁に前記第１絶縁膜からなるサイドウォールスペーサを
形成する工程、（ｃ）後の工程で形成される局所配線と
前記ゲート電極とを電気的に接続する領域の前記第１絶
縁膜および前記サイドウォールスペーサをエッチングし
て前記ゲート電極の一部を露出させる工程、（ｄ）前記
半導体基板上に前記第１絶縁膜とはエッチング速度が異
なる第２絶縁膜を堆積した後、前記第２絶縁膜を平坦化
すると共に、前記ゲート電極の上部の前記第１絶縁膜を
露出させる工程、（ｅ）前記第２絶縁膜をエッチングし
て、一方の駆動用ＭＩＳＦＥＴのソース領域、ドレイン
領域から他方の駆動用ＭＩＳＦＥＴのソース領域、ドレ
イン領域にまたがる第１接続孔と、一方の負荷用ＭＩＳ
ＦＥＴのソース領域、ドレイン領域から他方の負荷用Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域にまたがる第２
接続孔とを形成する工程、（ｆ）前記半導体基板上に第
１導電膜を堆積した後、前記第１接続孔および前記第２
接続孔の内部以外の領域の前記第１導電膜を除去すると
共に、前記ゲート電極の上部の前記第１絶縁膜を露出さ
せることにより、前記一対の駆動用ＭＩＳＦＥＴのそれ
ぞれのソース領域の上部の前記第１導電膜とドレイン領
域の上部の前記第１導電膜とを前記ゲート電極の上部の
前記第１絶縁膜を介して互いに分離すると共に、前記一
対の負荷用ＭＩＳＦＥＴのそれぞれのソース領域の上部
の前記第１導電膜とドレイン領域の上部の前記第１導電
膜とを前記ゲート電極の上部の前記第１絶縁膜を介して
互いに分離する工程、を含んでいる。
積回路装置の製造方法は、（ａ）半導体基板上に駆動用
ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳ
ＦＥＴのゲート電極材料を堆積し、次いで前記ゲート電
極材料の上部に第１絶縁膜を堆積した後、前記第１絶縁
膜および前記ゲート電極材料をエッチングしてゲート電
極を形成する工程、（ｂ）前記半導体基板に不純物をイ
オン打ち込みして前記駆動用ＭＩＳＦＥＴ、負荷用ＭＩ
ＳＦＥＴおよび転送用ＭＩＳＦＥＴのソース領域、ドレ
イン領域を形成した後、または前記ソース領域、ドレイ
ン領域を形成する工程に先立って、前記ゲート電極の側
壁に前記第１絶縁膜からなるサイドウォールスペーサを
形成する工程、（ｃ）後の工程で形成される局所配線と
前記ゲート電極とを電気的に接続する領域の前記第１絶
縁膜および前記サイドウォールスペーサをエッチングし
て前記ゲート電極の一部を露出させる工程、（ｄ）前記
半導体基板上に前記第１絶縁膜とはエッチング速度が異
なる第２絶縁膜を堆積した後、前記第２絶縁膜を平坦化
すると共に、前記ゲート電極の上部の前記第１絶縁膜を
露出させる工程、（ｅ）前記第２絶縁膜をエッチングし
て、一方の駆動用ＭＩＳＦＥＴのソース領域、ドレイン
領域から他方の駆動用ＭＩＳＦＥＴのソース領域、ドレ
イン領域にまたがる第１接続孔と、一方の負荷用ＭＩＳ
ＦＥＴのソース領域、ドレイン領域から他方の負荷用Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域にまたがる第２
接続孔とを形成する工程、（ｆ）前記半導体基板上に第
１導電膜を堆積した後、前記第１接続孔および前記第２
接続孔の内部以外の領域の前記第１導電膜を除去すると
共に、前記ゲート電極の上部の前記第１絶縁膜を露出さ
せることにより、前記一対の駆動用ＭＩＳＦＥＴのそれ
ぞれのソース領域の上部の前記第１導電膜とドレイン領
域の上部の前記第１導電膜とを前記ゲート電極の上部の
前記第１絶縁膜を介して互いに分離すると共に、前記一
対の負荷用ＭＩＳＦＥＴのそれぞれのソース領域の上部
の前記第１導電膜とドレイン領域の上部の前記第１導電
膜とを前記ゲート電極の上部の前記第１絶縁膜を介して
互いに分離する工程、を含んでいる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１５】（実施の形態１）本実施の形態は、図１に
示すような１個のｎチャネル型ＭＩＳＦＥＴＱｎと１個
のｐチャネル型ＭＩＳＦＥＴＱｐとで構成されるＣＭＯ
Ｓインバータの製造方法に適用したものである。
示すような１個のｎチャネル型ＭＩＳＦＥＴＱｎと１個
のｐチャネル型ＭＩＳＦＥＴＱｐとで構成されるＣＭＯ
Ｓインバータの製造方法に適用したものである。
【００１６】まず、図２（ＣＭＯＳインバータの平面
図）および図３（（ａ）は図２のＡ−Ａ’線に沿った断
面図、（ｂ）はＢ−Ｂ’線に沿った断面図）に示すよう
に、ｐ- 型単結晶シリコンからなる半導体基板１の活性
領域ＡＲの周囲（素子分離領域）に素子分離溝２を形成
する。この素子分離溝２は、素子分離領域の半導体基板
１をエッチングして溝を形成し、その内部に酸化シリコ
ンなどの絶縁膜を埋め込んだ後、絶縁膜の表面をエッチ
バック（あるいは化学的機械研磨（ＣＭＰ）法）で平坦
化して形成する。その後、ｎチャネル型ＭＩＳＦＥＴＱ
ｎを形成する活性領域ＡＲの基板にｐ型不純物（Ｂ）を
イオン打ち込みしてｐ型ウエル３を形成し、ｐチャネル
型ＭＩＳＦＥＴＱｐを形成する活性領域ＡＲの基板にｎ
型不純物（ＰまたはＡｓ）をイオン打ち込みしてｎ型ウ
エル４を形成する。
図）および図３（（ａ）は図２のＡ−Ａ’線に沿った断
面図、（ｂ）はＢ−Ｂ’線に沿った断面図）に示すよう
に、ｐ- 型単結晶シリコンからなる半導体基板１の活性
領域ＡＲの周囲（素子分離領域）に素子分離溝２を形成
する。この素子分離溝２は、素子分離領域の半導体基板
１をエッチングして溝を形成し、その内部に酸化シリコ
ンなどの絶縁膜を埋め込んだ後、絶縁膜の表面をエッチ
バック（あるいは化学的機械研磨（ＣＭＰ）法）で平坦
化して形成する。その後、ｎチャネル型ＭＩＳＦＥＴＱ
ｎを形成する活性領域ＡＲの基板にｐ型不純物（Ｂ）を
イオン打ち込みしてｐ型ウエル３を形成し、ｐチャネル
型ＭＩＳＦＥＴＱｐを形成する活性領域ＡＲの基板にｎ
型不純物（ＰまたはＡｓ）をイオン打ち込みしてｎ型ウ
エル４を形成する。
【００１７】次に、図４および図５に示すように、活性
領域ＡＲの基板表面にゲート酸化膜６を形成した後、そ
の上部にｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型
ＭＩＳＦＥＴＱｐに共通のゲート電極８を形成する。ゲ
ート電極８を形成するには、例えば半導体基板１上にＣ
ＶＤ法で多結晶シリコン膜、Ｗ（タングステン）シリサ
イド膜、窒化シリコン膜（キャップ絶縁膜）７を順次堆
積した後、フォトレジストをマスクにしてこれらの膜を
パターニングする。
領域ＡＲの基板表面にゲート酸化膜６を形成した後、そ
の上部にｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型
ＭＩＳＦＥＴＱｐに共通のゲート電極８を形成する。ゲ
ート電極８を形成するには、例えば半導体基板１上にＣ
ＶＤ法で多結晶シリコン膜、Ｗ（タングステン）シリサ
イド膜、窒化シリコン膜（キャップ絶縁膜）７を順次堆
積した後、フォトレジストをマスクにしてこれらの膜を
パターニングする。
【００１８】次に、図６に示すように、ｎ型ウエル４に
ｐ型不純物（Ｂ）をイオン打ち込みしてｐチャネル型Ｍ
ＩＳＦＥＴＱｐのｐ型半導体領域５（ソース領域、ドレ
イン領域）を形成する。また、同図には示さないｐ型ウ
エル３にｎ型不純物（Ｐ）をイオン打ち込みしてｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域（ソース領
域、ドレイン領域）を形成する。その後、ゲート電極８
の側壁にサイドウォールスペーサ９を形成する。サイド
ウォールスペーサ９は、ＣＶＤ法で堆積した窒化シリコ
ン膜を反応性イオンエッチング（ＲＩＥ）法で加工して
形成する。なお、ゲート電極８の上部のキャップ絶縁膜
および側壁のサイドウォールスペーサは、酸化シリコン
膜をエッチングする際にエッチングされにくい絶縁材料
であれば、窒化シリコン膜以外のもの（例えばアルミナ
など）を使用することもできる。
ｐ型不純物（Ｂ）をイオン打ち込みしてｐチャネル型Ｍ
ＩＳＦＥＴＱｐのｐ型半導体領域５（ソース領域、ドレ
イン領域）を形成する。また、同図には示さないｐ型ウ
エル３にｎ型不純物（Ｐ）をイオン打ち込みしてｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域（ソース領
域、ドレイン領域）を形成する。その後、ゲート電極８
の側壁にサイドウォールスペーサ９を形成する。サイド
ウォールスペーサ９は、ＣＶＤ法で堆積した窒化シリコ
ン膜を反応性イオンエッチング（ＲＩＥ）法で加工して
形成する。なお、ゲート電極８の上部のキャップ絶縁膜
および側壁のサイドウォールスペーサは、酸化シリコン
膜をエッチングする際にエッチングされにくい絶縁材料
であれば、窒化シリコン膜以外のもの（例えばアルミナ
など）を使用することもできる。
【００１９】次に、図７に示すように、後の工程で入力
線が接続される領域のゲート電極８を覆っている窒化シ
リコン膜７と側壁のサイドウォールスペーサ９とをエッ
チングで除去し、ゲート電極８を露出させる。
線が接続される領域のゲート電極８を覆っている窒化シ
リコン膜７と側壁のサイドウォールスペーサ９とをエッ
チングで除去し、ゲート電極８を露出させる。
【００２０】次に、図８に示すように、半導体基板１上
にＣＶＤ法で薄い窒化シリコン膜１０と厚い酸化シリコ
ン膜１１とを堆積した後、酸化シリコン膜１１を化学的
機械研磨（ＣＭＰ）法で研磨してその表面を平坦化す
る。酸化シリコン膜１１の研磨は、ゲート電極８の上部
の窒化シリコン膜１０が露出するまで行う。
にＣＶＤ法で薄い窒化シリコン膜１０と厚い酸化シリコ
ン膜１１とを堆積した後、酸化シリコン膜１１を化学的
機械研磨（ＣＭＰ）法で研磨してその表面を平坦化す
る。酸化シリコン膜１１の研磨は、ゲート電極８の上部
の窒化シリコン膜１０が露出するまで行う。
【００２１】次に、図９および図１０に示すように、ｐ
チャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領
域の上部、ｎチャネル型ＭＩＳＦＥＴＱｎのソース領
域、ドレイン領域の上部、後の工程で入力線が接続され
る領域のゲート電極８の上部の酸化シリコン膜１１と窒
化シリコン膜１０とをエッチングすることにより、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのソース領域からドレイン領
域にまたがる接続孔１２、ｎチャネル型ＭＩＳＦＥＴＱ
ｎのソース領域からドレイン領域にまたがる接続孔１
３、ゲート電極８と入力線とを接続するための接続孔１
４を形成する。
チャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領
域の上部、ｎチャネル型ＭＩＳＦＥＴＱｎのソース領
域、ドレイン領域の上部、後の工程で入力線が接続され
る領域のゲート電極８の上部の酸化シリコン膜１１と窒
化シリコン膜１０とをエッチングすることにより、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのソース領域からドレイン領
域にまたがる接続孔１２、ｎチャネル型ＭＩＳＦＥＴＱ
ｎのソース領域からドレイン領域にまたがる接続孔１
３、ゲート電極８と入力線とを接続するための接続孔１
４を形成する。
【００２２】酸化シリコン膜１１のエッチングは、窒化
シリコン膜（窒化シリコン膜１０、７およびサイドウォ
ールスペーサ９）をほどんどエッチングしない条件で行
い、窒化シリコン膜１０のエッチングは、酸化シリコン
膜（素子分離溝２に埋め込まれた酸化シリコン膜）をほ
どんどエッチングしない条件で行う。
シリコン膜（窒化シリコン膜１０、７およびサイドウォ
ールスペーサ９）をほどんどエッチングしない条件で行
い、窒化シリコン膜１０のエッチングは、酸化シリコン
膜（素子分離溝２に埋め込まれた酸化シリコン膜）をほ
どんどエッチングしない条件で行う。
【００２３】これにより、接続孔１２、１３の内部のゲ
ート電極８を覆う窒化シリコン膜７と側壁のサイドウォ
ールスペーサ９はほとんどエッチングされないので、こ
の窒化シリコン膜７の高さと接続孔１２、１３、１４以
外の領域の酸化シリコン膜１１の高さがほぼ等しくな
る。一方、接続孔１４の内部のゲート電極８は、窒化シ
リコン膜７とサイドウォールスペーサ９があらかじめ除
去されているので、その表面が露出する。
ート電極８を覆う窒化シリコン膜７と側壁のサイドウォ
ールスペーサ９はほとんどエッチングされないので、こ
の窒化シリコン膜７の高さと接続孔１２、１３、１４以
外の領域の酸化シリコン膜１１の高さがほぼ等しくな
る。一方、接続孔１４の内部のゲート電極８は、窒化シ
リコン膜７とサイドウォールスペーサ９があらかじめ除
去されているので、その表面が露出する。
【００２４】また、素子分離溝２に埋め込まれた酸化シ
リコン膜はほどんどエッチングされないので、接続孔１
２、１３とソース領域、ドレイン領域との合わせずれが
生じた場合でも、ソース領域、ドレイン領域と半導体基
板１（ｐ型ウエル３またはｎ型ウエル４）とが短絡する
ことはない。
リコン膜はほどんどエッチングされないので、接続孔１
２、１３とソース領域、ドレイン領域との合わせずれが
生じた場合でも、ソース領域、ドレイン領域と半導体基
板１（ｐ型ウエル３またはｎ型ウエル４）とが短絡する
ことはない。
【００２５】次に、図１１に示すように、半導体基板１
上にＣＶＤ法またはスパッタリング法でＴｉＮ膜１５お
よびＷ膜１６を堆積した後、それらを化学的機械研磨
（ＣＭＰ）法で研磨し、接続孔１２、１４（および同図
には示さない接続孔１３）の内部以外の領域のＴｉＮ膜
１５およびＷ膜１６を除去する。このとき、接続孔１
２、１３の内部のゲート電極８を覆う窒化シリコン膜７
の高さと接続孔１２、１３、１４以外の領域の酸化シリ
コン膜１１の高さはほぼ等しいので、接続孔１２、１３
の内部の窒化シリコン膜７の表面と接続孔１２、１３、
１４以外の領域の酸化シリコン膜１１の表面はほぼ同時
に露出する。これにより、接続孔１２、１３に埋め込ま
れたＴｉＮ膜１５およびＷ膜１６は、ソース領域側とド
レイン領域側とがゲート電極８上の窒化シリコン膜７に
よって自己整合（セルフアライン）で分離される。な
お、接続孔１２、１３、１４の内部に埋め込む導電材料
は、ＴｉＮ膜１５とＷ膜１６の積層膜に限らず、他のメ
タル材料や多結晶シリコンなどを使用することができ
る。
上にＣＶＤ法またはスパッタリング法でＴｉＮ膜１５お
よびＷ膜１６を堆積した後、それらを化学的機械研磨
（ＣＭＰ）法で研磨し、接続孔１２、１４（および同図
には示さない接続孔１３）の内部以外の領域のＴｉＮ膜
１５およびＷ膜１６を除去する。このとき、接続孔１
２、１３の内部のゲート電極８を覆う窒化シリコン膜７
の高さと接続孔１２、１３、１４以外の領域の酸化シリ
コン膜１１の高さはほぼ等しいので、接続孔１２、１３
の内部の窒化シリコン膜７の表面と接続孔１２、１３、
１４以外の領域の酸化シリコン膜１１の表面はほぼ同時
に露出する。これにより、接続孔１２、１３に埋め込ま
れたＴｉＮ膜１５およびＷ膜１６は、ソース領域側とド
レイン領域側とがゲート電極８上の窒化シリコン膜７に
よって自己整合（セルフアライン）で分離される。な
お、接続孔１２、１３、１４の内部に埋め込む導電材料
は、ＴｉＮ膜１５とＷ膜１６の積層膜に限らず、他のメ
タル材料や多結晶シリコンなどを使用することができ
る。
【００２６】次に、図１２および図１３に示すように、
酸化シリコン膜１１の上部にスパッタリング法またはＣ
ＶＤ法で堆積した導電膜（例えばＴｉＮ膜）をパターニ
ングして入力線（ＩＮ）１７および出力線１８（ＯＵ
Ｔ）を形成する。出力線１８（ＯＵＴ）の一部は前記接
続孔１２を通じてｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス領域、ドレイン領域の一方と電気的に接続され、他の
一部は前記接続孔１３を通じてｎチャネル型ＭＩＳＦＥ
ＴＱｎのソース領域、ドレイン領域の一方と電気的に接
続される。また、入力線（ＩＮ）１７の一部は前記接続
孔１４を通じてｎチャネル型ＭＩＳＦＥＴＱｎとｐチャ
ネル型ＭＩＳＦＥＴＱｐとに共通のゲート電極８と電気
的に接続される。
酸化シリコン膜１１の上部にスパッタリング法またはＣ
ＶＤ法で堆積した導電膜（例えばＴｉＮ膜）をパターニ
ングして入力線（ＩＮ）１７および出力線１８（ＯＵ
Ｔ）を形成する。出力線１８（ＯＵＴ）の一部は前記接
続孔１２を通じてｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス領域、ドレイン領域の一方と電気的に接続され、他の
一部は前記接続孔１３を通じてｎチャネル型ＭＩＳＦＥ
ＴＱｎのソース領域、ドレイン領域の一方と電気的に接
続される。また、入力線（ＩＮ）１７の一部は前記接続
孔１４を通じてｎチャネル型ＭＩＳＦＥＴＱｎとｐチャ
ネル型ＭＩＳＦＥＴＱｐとに共通のゲート電極８と電気
的に接続される。
【００２７】次に、図１４および図１５に示すように、
入力線（ＩＮ）１７および出力線１８（ＯＵＴ）の上部
にＣＶＤ法で窒化シリコン膜１９と酸化シリコン膜２０
とを堆積した後、この酸化シリコン膜２０と窒化シリコ
ン膜１９とをエッチングすることにより、ｐチャネル型
ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の他方の
上部に接続孔２１を形成し、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのソース領域、ドレイン領域の他方の上部に接続孔
２２を形成する。
入力線（ＩＮ）１７および出力線１８（ＯＵＴ）の上部
にＣＶＤ法で窒化シリコン膜１９と酸化シリコン膜２０
とを堆積した後、この酸化シリコン膜２０と窒化シリコ
ン膜１９とをエッチングすることにより、ｐチャネル型
ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の他方の
上部に接続孔２１を形成し、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのソース領域、ドレイン領域の他方の上部に接続孔
２２を形成する。
【００２８】次に、図１６および図１７に示すように、
接続孔２１、２２の内部にプラグ２３を埋め込んだ後、
酸化シリコン膜２０の上部に電源電圧（Ｖcc）線２４お
よび基準電圧（Ｖss）線２５を形成する。接続孔２１、
２２の内部にプラグ２３を埋め込むには、例えば酸化シ
リコン膜２０の上部にＣＶＤ法またはスパッタリング法
でＴｉＮ膜とＷ膜とを堆積し、接続孔２１、２２の内部
以外の領域のＴｉＮ膜とＷ膜とをエッチバックで除去す
る。また、電源電圧（Ｖcc）線２４および基準電圧（Ｖ
ss）線２５を形成するには、酸化シリコン膜２０の上部
にスパッタリング法などで導電膜（例えばＴｉＮ膜、Ａ
ｌ膜、ＴｉＮ膜の３層膜）を堆積した後、フォトレジス
トをマスクにしてこの導電膜をパターニングする。
接続孔２１、２２の内部にプラグ２３を埋め込んだ後、
酸化シリコン膜２０の上部に電源電圧（Ｖcc）線２４お
よび基準電圧（Ｖss）線２５を形成する。接続孔２１、
２２の内部にプラグ２３を埋め込むには、例えば酸化シ
リコン膜２０の上部にＣＶＤ法またはスパッタリング法
でＴｉＮ膜とＷ膜とを堆積し、接続孔２１、２２の内部
以外の領域のＴｉＮ膜とＷ膜とをエッチバックで除去す
る。また、電源電圧（Ｖcc）線２４および基準電圧（Ｖ
ss）線２５を形成するには、酸化シリコン膜２０の上部
にスパッタリング法などで導電膜（例えばＴｉＮ膜、Ａ
ｌ膜、ＴｉＮ膜の３層膜）を堆積した後、フォトレジス
トをマスクにしてこの導電膜をパターニングする。
【００２９】これにより、前記接続孔２１および前記接
続孔１２を通じて電源電圧（Ｖcc）線２４とｐチャネル
型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の他方
とが電気的に接続され、前記接続孔２２および前記接続
孔１３を通じて基準電圧（Ｖss）線２５とｎチャネル型
ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域の他方と
が電気的に接続される。以上の工程により、本実施の形
態のＣＭＯＳインバータが完成する。
続孔１２を通じて電源電圧（Ｖcc）線２４とｐチャネル
型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の他方
とが電気的に接続され、前記接続孔２２および前記接続
孔１３を通じて基準電圧（Ｖss）線２５とｎチャネル型
ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域の他方と
が電気的に接続される。以上の工程により、本実施の形
態のＣＭＯＳインバータが完成する。
【００３０】（実施の形態２）本実施の形態は、図１８
に示すような４個のｎチャネル型ＭＩＳＦＥＴと２個の
ｐチャネル型ＭＩＳＦＥＴとで構成されるＳＲＡＭのメ
モリセルの製造方法に適用したものである。
に示すような４個のｎチャネル型ＭＩＳＦＥＴと２個の
ｐチャネル型ＭＩＳＦＥＴとで構成されるＳＲＡＭのメ
モリセルの製造方法に適用したものである。
【００３１】図示のように、このメモリセルは、一対の
相補性データ線（データ線ＤＬ、データ線／（バー）Ｄ
Ｌ）とワード線ＷＬとの交差部に配置され、かつ一対の
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、一対の負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 および一対の転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 で構成されている。これらのＭＩＳＦＥＴの
うち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 はｎチャネル型で構成され、負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｐチャネル型で構成さ
れている。すなわち、このメモリセルは、４個のｎチャ
ネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴ
とを使った完全ＣＭＯＳ型で構成されている。
相補性データ線（データ線ＤＬ、データ線／（バー）Ｄ
Ｌ）とワード線ＷＬとの交差部に配置され、かつ一対の
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、一対の負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 および一対の転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 で構成されている。これらのＭＩＳＦＥＴの
うち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 はｎチャネル型で構成され、負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｐチャネル型で構成さ
れている。すなわち、このメモリセルは、４個のｎチャ
ネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴ
とを使った完全ＣＭＯＳ型で構成されている。
【００３２】上記メモリセルを構成する６個のＭＩＳＦ
ＥＴのうち、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 と
一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、１ビットの
情報を記憶する情報蓄積部としてのフリップフロップ回
路を構成している。このフリップフロップ回路の一方の
入出力端子（蓄積ノード）は転送用ＭＩＳＦＥＴＱｔ1
のソース、ドレイン領域の一方と電気的に接続され、他
方の入出力端子（蓄積ノード）は転送用ＭＩＳＦＥＴＱ
ｔ2 のソース、ドレイン領域の一方と電気的に接続され
ている。
ＥＴのうち、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 と
一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、１ビットの
情報を記憶する情報蓄積部としてのフリップフロップ回
路を構成している。このフリップフロップ回路の一方の
入出力端子（蓄積ノード）は転送用ＭＩＳＦＥＴＱｔ1
のソース、ドレイン領域の一方と電気的に接続され、他
方の入出力端子（蓄積ノード）は転送用ＭＩＳＦＥＴＱ
ｔ2 のソース、ドレイン領域の一方と電気的に接続され
ている。
【００３３】転送用ＭＩＳＦＥＴＱｔ1 のソース、ドレ
イン領域の他方にはデータ線ＤＬが電気的に接続され、
転送用ＭＩＳＦＥＴＱｔ2 のソース、ドレイン領域の他
方にはデータ線／ＤＬが電気的に接続されている。ま
た、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2 の各ソース領域）は電源電圧（Ｖcc）に接
続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の各ソ
ース領域）は基準電圧（Ｖss）に接続されている。電源
電圧（Ｖcc）は例えば３Ｖであり、基準電圧（Ｖss）は
例えば０Ｖ（ＧＮＤ）である。フリップフロップ回路の
入出力端子間は、一対の局所配線Ｌ1,Ｌ2 を介して交差
結合している。
イン領域の他方にはデータ線ＤＬが電気的に接続され、
転送用ＭＩＳＦＥＴＱｔ2 のソース、ドレイン領域の他
方にはデータ線／ＤＬが電気的に接続されている。ま
た、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2 の各ソース領域）は電源電圧（Ｖcc）に接
続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の各ソ
ース領域）は基準電圧（Ｖss）に接続されている。電源
電圧（Ｖcc）は例えば３Ｖであり、基準電圧（Ｖss）は
例えば０Ｖ（ＧＮＤ）である。フリップフロップ回路の
入出力端子間は、一対の局所配線Ｌ1,Ｌ2 を介して交差
結合している。
【００３４】本実施の形態のＳＲＡＭのメモリセルを製
造するには、まず図１９（メモリセルの平面図）および
図２０（図１９のＣ−Ｃ’線に沿った断面図）に示すよ
うに、半導体基板１の活性領域ＡＲの周囲（素子分離領
域）に素子分離溝２を形成した後、駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2を
形成する活性領域ＡＲの基板にｐ型ウエル３を形成し、
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を形成する活性領域Ａ
Ｒの基板にｎ型不純物（ＰまたはＡｓ）をイオン打ち込
みしてｎ型ウエル４を形成する。
造するには、まず図１９（メモリセルの平面図）および
図２０（図１９のＣ−Ｃ’線に沿った断面図）に示すよ
うに、半導体基板１の活性領域ＡＲの周囲（素子分離領
域）に素子分離溝２を形成した後、駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2を
形成する活性領域ＡＲの基板にｐ型ウエル３を形成し、
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を形成する活性領域Ａ
Ｒの基板にｎ型不純物（ＰまたはＡｓ）をイオン打ち込
みしてｎ型ウエル４を形成する。
【００３５】次に、活性領域ＡＲの基板表面にゲート酸
化膜６を形成した後、その上部に駆動用ＭＩＳＦＥＴＱ
ｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 に共通のゲート電
極８と、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳ
ＦＥＴＱｐ2 に共通のゲート電極８と、転送用ＭＩＳＦ
ＥＴＱｔ1 および転送用ＭＩＳＦＥＴＱｔ2 に共通のゲ
ート電極８（ワード線ＷＬ）とを形成する。ゲート電極
８を形成するには、例えば半導体基板１上にＣＶＤ法で
多結晶シリコン膜、Ｗシリサイド膜、窒化シリコン膜
（キャップ絶縁膜）７を順次堆積した後、フォトレジス
トをマスクにしてこれらの膜をパターニングする。
化膜６を形成した後、その上部に駆動用ＭＩＳＦＥＴＱ
ｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 に共通のゲート電
極８と、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳ
ＦＥＴＱｐ2 に共通のゲート電極８と、転送用ＭＩＳＦ
ＥＴＱｔ1 および転送用ＭＩＳＦＥＴＱｔ2 に共通のゲ
ート電極８（ワード線ＷＬ）とを形成する。ゲート電極
８を形成するには、例えば半導体基板１上にＣＶＤ法で
多結晶シリコン膜、Ｗシリサイド膜、窒化シリコン膜
（キャップ絶縁膜）７を順次堆積した後、フォトレジス
トをマスクにしてこれらの膜をパターニングする。
【００３６】次に、図２０に示すように、ｐ型ウエル３
にｎ型不純物（Ｐ）をイオン打ち込みして駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2(および転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2)のｎ型半導体領域３０（ソース領域、ドレイン領
域）を形成する。また、同図には示さないｎ型ウエル４
にｐ型不純物（Ｂ）をイオン打ち込みして負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のｐ型半導体領域（ソース領域、ド
レイン領域）を形成する。
にｎ型不純物（Ｐ）をイオン打ち込みして駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2(および転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2)のｎ型半導体領域３０（ソース領域、ドレイン領
域）を形成する。また、同図には示さないｎ型ウエル４
にｐ型不純物（Ｂ）をイオン打ち込みして負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のｐ型半導体領域（ソース領域、ド
レイン領域）を形成する。
【００３７】次に、図２１に示すように、ゲート電極８
の側壁に窒化シリコンのサイドウォールスペーサ９を形
成し、続いて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2(および転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2)のｎ型半導体領域３０
（ソース領域、ドレイン領域）の表面を覆うゲート酸化
膜６と、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のｐ型半導体
領域（ソース領域、ドレイン領域）の表面を覆うゲート
酸化膜６とをエッチングで除去した後、それらの表面に
Ｔｉシリサイド層３１を形成する。Ｔｉシリサイド層３
１を形成するには、半導体基板１上にスパッタリング法
で堆積したＴｉ膜をアニール（熱処理）して半導体基板
１と反応させた後、未反応のＴｉ膜をエッチングで除去
する。
の側壁に窒化シリコンのサイドウォールスペーサ９を形
成し、続いて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2(および転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2)のｎ型半導体領域３０
（ソース領域、ドレイン領域）の表面を覆うゲート酸化
膜６と、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のｐ型半導体
領域（ソース領域、ドレイン領域）の表面を覆うゲート
酸化膜６とをエッチングで除去した後、それらの表面に
Ｔｉシリサイド層３１を形成する。Ｔｉシリサイド層３
１を形成するには、半導体基板１上にスパッタリング法
で堆積したＴｉ膜をアニール（熱処理）して半導体基板
１と反応させた後、未反応のＴｉ膜をエッチングで除去
する。
【００３８】次に、図２２および図２３に示すように、
駆動用ＭＩＳＦＥＴＱｄ2(負荷用ＭＩＳＦＥＴＱｐ2)の
ゲート電極８の上部の窒化シリコン膜７およびサイドウ
ォールスペーサ９の各一部をエッチングして接続孔３２
を形成する。また同時に、駆動用ＭＩＳＦＥＴＱｄ1(負
荷用ＭＩＳＦＥＴＱｐ1)のゲート電極８の上部の窒化シ
リコン膜７およびサイドウォールスペーサ９の各一部を
エッチングして接続孔３３を形成する。
駆動用ＭＩＳＦＥＴＱｄ2(負荷用ＭＩＳＦＥＴＱｐ2)の
ゲート電極８の上部の窒化シリコン膜７およびサイドウ
ォールスペーサ９の各一部をエッチングして接続孔３２
を形成する。また同時に、駆動用ＭＩＳＦＥＴＱｄ1(負
荷用ＭＩＳＦＥＴＱｐ1)のゲート電極８の上部の窒化シ
リコン膜７およびサイドウォールスペーサ９の各一部を
エッチングして接続孔３３を形成する。
【００３９】次に、図２４に示すように、半導体基板１
上にＣＶＤ法で薄い窒化シリコン膜１０と厚い酸化シリ
コン膜１１とを堆積した後、酸化シリコン膜１１を化学
的機械研磨（ＣＭＰ）法で研磨してその表面を平坦化す
る。酸化シリコン膜１１の研磨は、ゲート電極８の上部
の窒化シリコン膜１０が露出するまで行う。
上にＣＶＤ法で薄い窒化シリコン膜１０と厚い酸化シリ
コン膜１１とを堆積した後、酸化シリコン膜１１を化学
的機械研磨（ＣＭＰ）法で研磨してその表面を平坦化す
る。酸化シリコン膜１１の研磨は、ゲート電極８の上部
の窒化シリコン膜１０が露出するまで行う。
【００４０】次に、図２５および図２６に示すように、
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の各ｎ型半導体領域３
０（ソース領域、ドレイン領域）の上部および前記接続
孔３２の上部の酸化シリコン膜１１と窒化シリコン膜１
０とをエッチングすることにより、駆動用ＭＩＳＦＥＴ
Ｑｄ1 のｎ型半導体領域３０（ソース領域、ドレイン領
域）から駆動用ＭＩＳＦＥＴＱｄ2 のｎ型半導体領域３
０（ソース領域、ドレイン領域）にまたがる接続孔３４
を形成する。また同時に、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 の各ｐ型半導体領域（ソース領域、ドレイン領域）
の上部および前記接続孔３３の上部の酸化シリコン膜１
１と窒化シリコン膜１０とをエッチングすることによ
り、負荷用ＭＩＳＦＥＴＱｐ1 のｐ型半導体領域（ソー
ス領域、ドレイン領域）から負荷用ＭＩＳＦＥＴＱｐ2
のｐ型半導体領域（ソース領域、ドレイン領域）にまた
がる接続孔３５を形成する。また同時に、転送用ＭＩＳ
ＦＥＴＱｔ1 のドレイン領域の上部の酸化シリコン膜１
１と窒化シリコン膜１０とをエッチングすることにより
接続孔３６を形成し、転送用ＭＩＳＦＥＴＱｔ2 のドレ
イン領域の上部の酸化シリコン膜１１と窒化シリコン膜
１０とをエッチングすることにより接続孔３７を形成す
る。
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の各ｎ型半導体領域３
０（ソース領域、ドレイン領域）の上部および前記接続
孔３２の上部の酸化シリコン膜１１と窒化シリコン膜１
０とをエッチングすることにより、駆動用ＭＩＳＦＥＴ
Ｑｄ1 のｎ型半導体領域３０（ソース領域、ドレイン領
域）から駆動用ＭＩＳＦＥＴＱｄ2 のｎ型半導体領域３
０（ソース領域、ドレイン領域）にまたがる接続孔３４
を形成する。また同時に、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 の各ｐ型半導体領域（ソース領域、ドレイン領域）
の上部および前記接続孔３３の上部の酸化シリコン膜１
１と窒化シリコン膜１０とをエッチングすることによ
り、負荷用ＭＩＳＦＥＴＱｐ1 のｐ型半導体領域（ソー
ス領域、ドレイン領域）から負荷用ＭＩＳＦＥＴＱｐ2
のｐ型半導体領域（ソース領域、ドレイン領域）にまた
がる接続孔３５を形成する。また同時に、転送用ＭＩＳ
ＦＥＴＱｔ1 のドレイン領域の上部の酸化シリコン膜１
１と窒化シリコン膜１０とをエッチングすることにより
接続孔３６を形成し、転送用ＭＩＳＦＥＴＱｔ2 のドレ
イン領域の上部の酸化シリコン膜１１と窒化シリコン膜
１０とをエッチングすることにより接続孔３７を形成す
る。
【００４１】酸化シリコン膜１１のエッチングは、窒化
シリコン膜（窒化シリコン膜１０、７およびサイドウォ
ールスペーサ９）をほどんどエッチングしない条件で行
い、窒化シリコン膜１０のエッチングは、酸化シリコン
膜（素子分離溝２に埋め込まれた酸化シリコン膜）をほ
どんどエッチングしない条件で行う。
シリコン膜（窒化シリコン膜１０、７およびサイドウォ
ールスペーサ９）をほどんどエッチングしない条件で行
い、窒化シリコン膜１０のエッチングは、酸化シリコン
膜（素子分離溝２に埋め込まれた酸化シリコン膜）をほ
どんどエッチングしない条件で行う。
【００４２】これにより、接続孔３４、３５の内部のゲ
ート電極８を覆う窒化シリコン膜７と側壁のサイドウォ
ールスペーサ９はほとんどエッチングされないので、窒
化シリコン膜７の高さと接続孔３４、３５以外の領域の
酸化シリコン膜１１の高さがほぼ等しくなる。また、接
続孔３２、３３の内部のゲート電極８は、窒化シリコン
膜７とサイドウォールスペーサ９があらかじめ除去され
ているので、その表面が露出する。
ート電極８を覆う窒化シリコン膜７と側壁のサイドウォ
ールスペーサ９はほとんどエッチングされないので、窒
化シリコン膜７の高さと接続孔３４、３５以外の領域の
酸化シリコン膜１１の高さがほぼ等しくなる。また、接
続孔３２、３３の内部のゲート電極８は、窒化シリコン
膜７とサイドウォールスペーサ９があらかじめ除去され
ているので、その表面が露出する。
【００４３】一方、素子分離溝２に埋め込まれた酸化シ
リコン膜はほどんどエッチングされないので、駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 の各ｎ型半導体領域３０（ソー
ス領域、ドレイン領域）と接続孔３４との合わせずれが
生じた場合でも、ｎ型半導体領域３０（ソース領域、ド
レイン領域）と半導体基板１（ｐ型ウエル３）とが短絡
することはない。同様に、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 の各ｐ型半導体領域（ソース領域、ドレイン領域）
と接続孔３５との合わせずれが生じた場合でも、ｐ型半
導体領域（ソース領域、ドレイン領域）と半導体基板１
（ｎ型ウエル４）とが短絡することはない。
リコン膜はほどんどエッチングされないので、駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 の各ｎ型半導体領域３０（ソー
ス領域、ドレイン領域）と接続孔３４との合わせずれが
生じた場合でも、ｎ型半導体領域３０（ソース領域、ド
レイン領域）と半導体基板１（ｐ型ウエル３）とが短絡
することはない。同様に、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 の各ｐ型半導体領域（ソース領域、ドレイン領域）
と接続孔３５との合わせずれが生じた場合でも、ｐ型半
導体領域（ソース領域、ドレイン領域）と半導体基板１
（ｎ型ウエル４）とが短絡することはない。
【００４４】次に、図２７に示すように、半導体基板１
上にＣＶＤ法またはスパッタリング法でＴｉＮ膜１５お
よびＷ膜１６を堆積した後、それらを化学的機械研磨
（ＣＭＰ）法で研磨し、接続孔３４、３５、３６、３７
の内部以外の領域のＴｉＮ膜１５およびＷ膜１６を除去
する。
上にＣＶＤ法またはスパッタリング法でＴｉＮ膜１５お
よびＷ膜１６を堆積した後、それらを化学的機械研磨
（ＣＭＰ）法で研磨し、接続孔３４、３５、３６、３７
の内部以外の領域のＴｉＮ膜１５およびＷ膜１６を除去
する。
【００４５】このとき、接続孔３４、３５の内部のゲー
ト電極８を覆う窒化シリコン膜７の高さと接続孔３４、
３５、３６、３７以外の領域の酸化シリコン膜１１の高
さはほぼ等しいので、接続孔３４、３５の内部の窒化シ
リコン膜７の表面と接続孔３４、３５、３６、３７以外
の領域の酸化シリコン膜１１の表面はほぼ同時に露出す
る。これにより、接続孔３４に埋め込まれたＴｉＮ膜１
５およびＷ膜１６は、駆動用ＭＩＳＦＥＴＱｄ1 のソー
ス領域側とドレイン領域側とがゲート電極８上の窒化シ
リコン膜７を介して自己整合（セルフアライン）で分離
され、駆動用ＭＩＳＦＥＴＱｄ2 のソース領域側とドレ
イン領域側とがゲート電極８上の窒化シリコン膜７を介
して自己整合（セルフアライン）で分離される。同様
に、接続孔３５に埋め込まれたＴｉＮ膜１５およびＷ膜
１６は、負荷用ＭＩＳＦＥＴＱｐ1のソース領域側とド
レイン領域側とがゲート電極８上の窒化シリコン膜７を
介して自己整合（セルフアライン）で分離され、負荷用
ＭＩＳＦＥＴＱｐ2 のソース領域側とドレイン領域側と
がゲート電極８上の窒化シリコン膜７を介して自己整合
（セルフアライン）で分離される。
ト電極８を覆う窒化シリコン膜７の高さと接続孔３４、
３５、３６、３７以外の領域の酸化シリコン膜１１の高
さはほぼ等しいので、接続孔３４、３５の内部の窒化シ
リコン膜７の表面と接続孔３４、３５、３６、３７以外
の領域の酸化シリコン膜１１の表面はほぼ同時に露出す
る。これにより、接続孔３４に埋め込まれたＴｉＮ膜１
５およびＷ膜１６は、駆動用ＭＩＳＦＥＴＱｄ1 のソー
ス領域側とドレイン領域側とがゲート電極８上の窒化シ
リコン膜７を介して自己整合（セルフアライン）で分離
され、駆動用ＭＩＳＦＥＴＱｄ2 のソース領域側とドレ
イン領域側とがゲート電極８上の窒化シリコン膜７を介
して自己整合（セルフアライン）で分離される。同様
に、接続孔３５に埋め込まれたＴｉＮ膜１５およびＷ膜
１６は、負荷用ＭＩＳＦＥＴＱｐ1のソース領域側とド
レイン領域側とがゲート電極８上の窒化シリコン膜７を
介して自己整合（セルフアライン）で分離され、負荷用
ＭＩＳＦＥＴＱｐ2 のソース領域側とドレイン領域側と
がゲート電極８上の窒化シリコン膜７を介して自己整合
（セルフアライン）で分離される。
【００４６】次に、図２８および図２９に示すように、
窒化シリコン膜１３の上部に局所配線Ｌ1,Ｌ2 を形成す
る。局所配線Ｌ1,Ｌ2 は、半導体基板１上にスパッタリ
ング法またはＣＶＤ法で堆積したＴｉＮ膜を、フォトレ
ジストをマスクにしたドライエッチングでパターニング
して形成する。局所配線Ｌ1 は、接続孔３２を通じて負
荷用ＭＩＳＦＥＴＱｐ2 および駆動用ＭＩＳＦＥＴＱｄ
2 に共通のゲート電極８と電気的に接続され、接続孔３
４を通じて駆動用ＭＩＳＦＥＴＱｄ1 のｎ型半導体領域
３０（ドレイン領域）と電気的に接続され、接続孔３５
を通じて負荷用ＭＩＳＦＥＴＱｐ1 のｐ型半導体領域
（ドレイン領域）と電気的に接続される。また、局所配
線Ｌ2 は、接続孔３３を通じて負荷用ＭＩＳＦＥＴＱｐ
1 および駆動用ＭＩＳＦＥＴＱｄ1 に共通のゲート電極
８と電気的に接続され、接続孔３４を通じて駆動用ＭＩ
ＳＦＥＴＱｄ2 のｎ型半導体領域３０（ドレイン領域）
と電気的に接続され、接続孔３５を通じて負荷用ＭＩＳ
ＦＥＴＱｐ2 のｐ型半導体領域（ドレイン領域）と電気
的に接続される。
窒化シリコン膜１３の上部に局所配線Ｌ1,Ｌ2 を形成す
る。局所配線Ｌ1,Ｌ2 は、半導体基板１上にスパッタリ
ング法またはＣＶＤ法で堆積したＴｉＮ膜を、フォトレ
ジストをマスクにしたドライエッチングでパターニング
して形成する。局所配線Ｌ1 は、接続孔３２を通じて負
荷用ＭＩＳＦＥＴＱｐ2 および駆動用ＭＩＳＦＥＴＱｄ
2 に共通のゲート電極８と電気的に接続され、接続孔３
４を通じて駆動用ＭＩＳＦＥＴＱｄ1 のｎ型半導体領域
３０（ドレイン領域）と電気的に接続され、接続孔３５
を通じて負荷用ＭＩＳＦＥＴＱｐ1 のｐ型半導体領域
（ドレイン領域）と電気的に接続される。また、局所配
線Ｌ2 は、接続孔３３を通じて負荷用ＭＩＳＦＥＴＱｐ
1 および駆動用ＭＩＳＦＥＴＱｄ1 に共通のゲート電極
８と電気的に接続され、接続孔３４を通じて駆動用ＭＩ
ＳＦＥＴＱｄ2 のｎ型半導体領域３０（ドレイン領域）
と電気的に接続され、接続孔３５を通じて負荷用ＭＩＳ
ＦＥＴＱｐ2 のｐ型半導体領域（ドレイン領域）と電気
的に接続される。
【００４７】次に、図３０および図３１に示すように、
局所配線Ｌ1,Ｌ2 の上部にＣＶＤ法で酸化シリコン膜３
８を堆積した後、フォトレジストをマスクにしたドライ
エッチングで駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞ
れのｎ型半導体領域３０、３０（ソース領域）の上部の
酸化シリコン膜３８をエッチングして接続孔３９、３９
を形成する。また同時に、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 のそれぞれのｐ型半導体領域（ソース領域）の上部
の酸化シリコン膜３８をエッチングして接続孔４０、４
０を形成し、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞ
れのｎ型半導体領域（ドレイン領域）の上部の酸化シリ
コン膜３８をエッチングして接続孔４１、４１を形成す
る。
局所配線Ｌ1,Ｌ2 の上部にＣＶＤ法で酸化シリコン膜３
８を堆積した後、フォトレジストをマスクにしたドライ
エッチングで駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞ
れのｎ型半導体領域３０、３０（ソース領域）の上部の
酸化シリコン膜３８をエッチングして接続孔３９、３９
を形成する。また同時に、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 のそれぞれのｐ型半導体領域（ソース領域）の上部
の酸化シリコン膜３８をエッチングして接続孔４０、４
０を形成し、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞ
れのｎ型半導体領域（ドレイン領域）の上部の酸化シリ
コン膜３８をエッチングして接続孔４１、４１を形成す
る。
【００４８】次に、接続孔３９、４０、４１の内部に導
電膜（例えばＴｉＮ膜とＷ膜）を埋め込んでプラグ４２
を形成した後、酸化シリコン膜３８の上部に電源電圧
（Ｖcc）線４３、基準電圧線（Ｖss）４４およびパッド
層４５を形成する。電源電圧（Ｖcc）線４３、基準電圧
線（Ｖss）４４およびパッド層４５は、酸化膜８上に例
えばスパッタリング法でＴｉＮ膜、Ａｌ膜、ＴｉＮ膜を
順次堆積した後、フォトレジストをマスクにしたドライ
エッチングでこれらの膜をパターニングして形成する。
電源電圧（Ｖcc）線４３は、接続孔４０、４０を通じて
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の各ｐ型半導体領域
（ソース領域）と電気的に接続され、基準電圧線（Ｖs
s）４４は、接続孔３９、３９を通じて駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 の各ｎ型半導体領域３０、３０（ソー
ス領域）と電気的に接続される。また、一方のパッド層
４５は、一方の接続孔４１を通じて転送用ＭＩＳＦＥＴ
Ｑｔ1 のｎ型半導体領域（ドレイン領域）と電気的に接
続され、他方のパッド層４５は、他方の接続孔４１を通
じて転送用ＭＩＳＦＥＴＱｔ2 のｎ型半導体領域（ドレ
イン領域）と電気的に接続される。
電膜（例えばＴｉＮ膜とＷ膜）を埋め込んでプラグ４２
を形成した後、酸化シリコン膜３８の上部に電源電圧
（Ｖcc）線４３、基準電圧線（Ｖss）４４およびパッド
層４５を形成する。電源電圧（Ｖcc）線４３、基準電圧
線（Ｖss）４４およびパッド層４５は、酸化膜８上に例
えばスパッタリング法でＴｉＮ膜、Ａｌ膜、ＴｉＮ膜を
順次堆積した後、フォトレジストをマスクにしたドライ
エッチングでこれらの膜をパターニングして形成する。
電源電圧（Ｖcc）線４３は、接続孔４０、４０を通じて
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の各ｐ型半導体領域
（ソース領域）と電気的に接続され、基準電圧線（Ｖs
s）４４は、接続孔３９、３９を通じて駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 の各ｎ型半導体領域３０、３０（ソー
ス領域）と電気的に接続される。また、一方のパッド層
４５は、一方の接続孔４１を通じて転送用ＭＩＳＦＥＴ
Ｑｔ1 のｎ型半導体領域（ドレイン領域）と電気的に接
続され、他方のパッド層４５は、他方の接続孔４１を通
じて転送用ＭＩＳＦＥＴＱｔ2 のｎ型半導体領域（ドレ
イン領域）と電気的に接続される。
【００４９】その後、図示は省略するが、電源電圧（Ｖ
cc）線４３、基準電圧線（Ｖss）４４およびパッド層４
５の上部に酸化シリコンなどの層間絶縁膜を堆積した
後、その上部にデータ線ＤＬ、／ＤＬを形成する。以上
の工程により、本実施の形態のＳＲＡＭのメモリセルが
略完成する。
cc）線４３、基準電圧線（Ｖss）４４およびパッド層４
５の上部に酸化シリコンなどの層間絶縁膜を堆積した
後、その上部にデータ線ＤＬ、／ＤＬを形成する。以上
の工程により、本実施の形態のＳＲＡＭのメモリセルが
略完成する。
【００５０】以上、本発明者によってなされた発明を実
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【００５１】前記実施の形態ではＣＭＯＳインバータお
よびＳＲＡＭのメモリセルの製造方法に適用した場合に
ついて説明したが、本発明は、微細化されたＭＩＳＦＥ
Ｔのソース領域およびドレイン領域に配線を接続するプ
ロセス一般に適用することができる。
よびＳＲＡＭのメモリセルの製造方法に適用した場合に
ついて説明したが、本発明は、微細化されたＭＩＳＦＥ
Ｔのソース領域およびドレイン領域に配線を接続するプ
ロセス一般に適用することができる。
【００５２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５３】本発明の製造方法によれば、ＭＩＳＦＥＴ
のソース領域上の接続孔内に形成された導電膜とドレイ
ン領域上の接続孔内に形成された導電膜とをゲート電極
上の絶縁膜によって自己整合的に分離することができる
ので、ＭＩＳＦＥＴを微細化した場合でも、ソース領域
とドレイン領域の短絡を確実に防止することができる。
のソース領域上の接続孔内に形成された導電膜とドレイ
ン領域上の接続孔内に形成された導電膜とをゲート電極
上の絶縁膜によって自己整合的に分離することができる
ので、ＭＩＳＦＥＴを微細化した場合でも、ソース領域
とドレイン領域の短絡を確実に防止することができる。
【００５４】本発明の製造方法によれば、ＭＩＳＦＥＴ
のソース領域上およびドレイン領域上に接続孔を形成す
る際、ゲート電極の上部のキャップ絶縁膜と側壁のサイ
ドウォールスペーサとをエッチングストッパにしてゲー
ト電極の削れを防止することにより、ＭＩＳＦＥＴを微
細化した場合でも、ゲート電極とソース領域、ドレイン
領域との短絡を確実に防止することができる。
のソース領域上およびドレイン領域上に接続孔を形成す
る際、ゲート電極の上部のキャップ絶縁膜と側壁のサイ
ドウォールスペーサとをエッチングストッパにしてゲー
ト電極の削れを防止することにより、ＭＩＳＦＥＴを微
細化した場合でも、ゲート電極とソース領域、ドレイン
領域との短絡を確実に防止することができる。
【図１】本発明の実施の形態１であるＣＭＯＳインバー
タの等価回路図である。
タの等価回路図である。
【図２】本発明の実施の形態１であるＣＭＯＳインバー
タの製造方法を示す平面図である。
タの製造方法を示す平面図である。
【図３】本発明の実施の形態１であるＣＭＯＳインバー
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図４】本発明の実施の形態１であるＣＭＯＳインバー
タの製造方法を示す平面図である。
タの製造方法を示す平面図である。
【図５】本発明の実施の形態１であるＣＭＯＳインバー
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図６】本発明の実施の形態１であるＣＭＯＳインバー
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図７】本発明の実施の形態１であるＣＭＯＳインバー
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図８】本発明の実施の形態１であるＣＭＯＳインバー
タの製造方法を示す断面図である。
タの製造方法を示す断面図である。
【図９】本発明の実施の形態１であるＣＭＯＳインバー
タの製造方法を示す平面図である。
タの製造方法を示す平面図である。
【図１０】本発明の実施の形態１であるＣＭＯＳインバ
ータの製造方法を示す断面図である。
ータの製造方法を示す断面図である。
【図１１】本発明の実施の形態１であるＣＭＯＳインバ
ータの製造方法を示す断面図である。
ータの製造方法を示す断面図である。
【図１２】本発明の実施の形態１であるＣＭＯＳインバ
ータの製造方法を示す平面図である。
ータの製造方法を示す平面図である。
【図１３】本発明の実施の形態１であるＣＭＯＳインバ
ータの製造方法を示す断面図である。
ータの製造方法を示す断面図である。
【図１４】本発明の実施の形態１であるＣＭＯＳインバ
ータの製造方法を示す平面図である。
ータの製造方法を示す平面図である。
【図１５】本発明の実施の形態１であるＣＭＯＳインバ
ータの製造方法を示す断面図である。
ータの製造方法を示す断面図である。
【図１６】本発明の実施の形態１であるＣＭＯＳインバ
ータの製造方法を示す平面図である。
ータの製造方法を示す平面図である。
【図１７】本発明の実施の形態１であるＣＭＯＳインバ
ータの製造方法を示す断面図である。
ータの製造方法を示す断面図である。
【図１８】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの等価回路図である。
リセルの等価回路図である。
【図１９】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
リセルの製造方法を示す平面図である。
【図２０】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
リセルの製造方法を示す断面図である。
【図２１】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
リセルの製造方法を示す断面図である。
【図２２】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
リセルの製造方法を示す平面図である。
【図２３】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
リセルの製造方法を示す断面図である。
【図２４】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
リセルの製造方法を示す断面図である。
【図２５】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
リセルの製造方法を示す平面図である。
【図２６】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
リセルの製造方法を示す断面図である。
【図２７】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
リセルの製造方法を示す断面図である。
【図２８】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
リセルの製造方法を示す平面図である。
【図２９】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
リセルの製造方法を示す断面図である。
【図３０】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す平面図である。
リセルの製造方法を示す平面図である。
【図３１】本発明の実施の形態２であるＳＲＡＭのメモ
リセルの製造方法を示す断面図である。
リセルの製造方法を示す断面図である。
１ 半導体基板 ２ 素子分離溝 ３ ｐ型ウエル ４ ｎ型ウエル ５ ｐ型半導体領域（ソース領域、ドレイン領域） ６ ゲート酸化膜 ７ 窒化シリコン膜 ８ ゲート電極 ９ サイドウォールスペーサ １０ 窒化シリコン膜 １１ 酸化シリコン膜 １２ 接続孔 １３ 接続孔 １４ 接続孔 １５ ＴｉＮ膜 １６ Ｗ膜 １７ 入力線（ＩＮ） １８ 出力線（ＯＵＴ） １９ 窒化シリコン膜 ２０ 酸化シリコン膜 ２１ 接続孔 ２２ 接続孔 ２３ プラグ ２４ 電源電圧（Ｖcc）線 ２５ 基準電圧（Ｖss）線 ３０ ｎ型半導体領域（ソース領域、ドレイン領域） ３１ Ｔｉシリサイド層 ３２ 接続孔 ３３ 接続孔 ３４ 接続孔 ３５ 接続孔 ３６ 接続孔 ３７ 接続孔 ３８ 酸化シリコン膜 ３９ 接続孔 ４０ 接続孔 ４１ 接続孔 ４２ プラグ ４３ 電源電圧（Ｖcc）線 ４４ 基準電圧（Ｖss）線 ４５ パッド層 ＡＲ 活性領域 ＤＬ，／ＤＬ データ線 Ｌ1,Ｌ2 局所配線 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｄ1,Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1,Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1,Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11
Claims (9)
- 【請求項１】 ＭＩＳＦＥＴを有する半導体集積回路装
置の製造方法であって、（ａ）半導体基板上にＭＩＳＦ
ＥＴのゲート電極材料を堆積し、次いで前記ゲート電極
材料の上部に第１絶縁膜を堆積した後、前記第１絶縁膜
および前記ゲート電極材料をエッチングしてゲート電極
を形成する工程、（ｂ）前記半導体基板に不純物をイオ
ン打ち込みして前記ＭＩＳＦＥＴのソース領域、ドレイ
ン領域を形成した後、または前記ソース領域、ドレイン
領域を形成する工程に先立って、前記ゲート電極の側壁
に前記第１絶縁膜からなるサイドウォールスペーサを形
成する工程、（ｃ）前記半導体基板上に前記第１絶縁膜
とはエッチング速度が異なる第２絶縁膜を堆積した後、
前記第２絶縁膜を平坦化すると共に、前記ゲート電極の
上部の前記第１絶縁膜を露出させる工程、（ｄ）前記第
２絶縁膜をエッチングして、前記ソース領域から前記ド
レイン領域にまたがる第１接続孔を形成する工程、
（ｅ）前記半導体基板上に第１導電膜を堆積した後、前
記第１接続孔の内部以外の領域の前記第１導電膜を除去
すると共に、前記ゲート電極の上部の前記第１絶縁膜を
露出させることにより、前記ソース領域の上部の前記第
１導電膜と前記ドレイン領域の上部の前記第１導電膜と
を前記ゲート電極の上部の前記第１絶縁膜を介して互い
に分離する工程、を含むことを特徴とする半導体集積回
路装置の製造方法。 - 【請求項２】 ＭＩＳＦＥＴを有する半導体集積回路装
置の製造方法であって、（ａ）半導体基板上にＭＩＳＦ
ＥＴのゲート電極材料を堆積し、次いで前記ゲート電極
材料の上部に第１絶縁膜を堆積した後、前記第１絶縁膜
および前記ゲート電極材料をエッチングしてゲート電極
を形成する工程、（ｂ）前記半導体基板に不純物をイオ
ン打ち込みして前記ＭＩＳＦＥＴのソース領域、ドレイ
ン領域を形成した後、または前記ソース領域、ドレイン
領域を形成する工程に先立って、前記ゲート電極の側壁
に前記第１絶縁膜からなるサイドウォールスペーサを形
成する工程、（ｃ）後の工程で形成される配線と前記ゲ
ート電極とを電気的に接続する領域の前記第１絶縁膜お
よび前記サイドウォールスペーサをエッチングして前記
ゲート電極の一部を露出させる工程、（ｄ）前記半導体
基板上に前記第１絶縁膜とはエッチング速度が異なる第
２絶縁膜を堆積した後、前記第２絶縁膜を平坦化すると
共に、前記ゲート電極の上部の前記第１絶縁膜を露出さ
せる工程、（ｅ）前記第２絶縁膜をエッチングして、前
記ソース領域から前記ドレイン領域にまたがる第１接続
孔と、後の工程で形成される配線と前記ゲート電極とを
電気的に接続する第２接続孔とを形成する工程、（ｆ）
前記半導体基板上に第１導電膜を堆積した後、前記第１
接続孔および前記第２接続孔の内部以外の領域の前記第
１導電膜を除去すると共に、前記ゲート電極の上部の前
記第１絶縁膜を露出させることにより、前記ソース領域
の上部の前記第１導電膜と前記ドレイン領域の上部の前
記第１導電膜とを前記ゲート電極の上部の前記第１絶縁
膜を介して互いに分離する工程、を含むことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項３】 ＭＩＳＦＥＴを有する半導体集積回路装
置の製造方法であって、（ａ）半導体基板上にＭＩＳＦ
ＥＴのゲート電極材料を堆積し、次いで前記ゲート電極
材料の上部に第１絶縁膜を堆積した後、前記第１絶縁膜
および前記ゲート電極材料をエッチングしてゲート電極
を形成する工程、（ｂ）前記半導体基板に不純物をイオ
ン打ち込みして前記ＭＩＳＦＥＴのソース領域、ドレイ
ン領域を形成した後、または前記ソース領域、ドレイン
領域を形成する工程に先立って、前記ゲート電極の側壁
に前記第１絶縁膜からなるサイドウォールスペーサを形
成する工程、（ｃ）前記半導体基板上に前記第１絶縁膜
とはエッチング速度が異なる第２絶縁膜を堆積した後、
前記第２絶縁膜を平坦化すると共に、前記ゲート電極の
上部の前記第１絶縁膜を露出させる工程、（ｄ）前記第
２絶縁膜をエッチングして、前記ソース領域から前記ド
レイン領域にまたがる第１接続孔を形成する工程、
（ｅ）前記半導体基板上に第１導電膜を堆積した後、前
記第１接続孔の内部以外の領域の前記第１導電膜を除去
すると共に、前記ゲート電極の上部の前記第１絶縁膜を
露出させることにより、前記ソース領域の上部の前記第
１導電膜と前記ドレイン領域の上部の前記第１導電膜と
を前記ゲート電極の上部の前記第１絶縁膜を介して互い
に分離する工程、（ｆ）前記ソース領域、ドレイン領域
の一方の上部に第１配線を形成し、前記第１接続孔を通
じて前記ソース領域、ドレイン領域の一方と前記第１配
線とを電気的に接続する工程、（ｇ）前記第１配線の上
部に第３絶縁膜を堆積した後、前記ソース領域、ドレイ
ン領域の他方の上部の前記第３絶縁膜に第２接続孔を形
成する工程、（ｈ）前記第３絶縁膜の上部に第２配線を
形成し、前記第２接続孔および前記第１接続孔を通じて
前記ソース領域、ドレイン領域の他方と前記第２配線と
を電気的に接続する工程、を含むことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法であって、前記（ｂ）工程の後、前
記半導体基板上に前記第１絶縁膜を堆積し、次いで前記
第１絶縁膜上に前記第１絶縁膜とはエッチング速度が異
なる第２絶縁膜を堆積した後、前記第２絶縁膜を平坦化
すると共に、前記ゲート電極の上部の前記第１絶縁膜を
露出させる工程、を含むことを特徴とする半導体集積回
路装置の製造方法。 - 【請求項５】 請求項１、２、３または４記載の半導体
集積回路装置の製造方法であって、前記第１絶縁膜が窒
化シリコン膜であり、前記第２絶縁膜が酸化シリコン膜
であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項６】 一対の駆動用ＭＩＳＦＥＴおよび一対の
負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と一
対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲ
ＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板上に駆動用ＭＩＳＦＥＴ、負荷用ＭＩ
ＳＦＥＴおよび転送用ＭＩＳＦＥＴのゲート電極材料を
堆積し、次いで前記ゲート電極材料の上部に第１絶縁膜
を堆積した後、前記第１絶縁膜および前記ゲート電極材
料をエッチングしてゲート電極を形成する工程、（ｂ）
前記半導体基板に不純物をイオン打ち込みして前記駆動
用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩ
ＳＦＥＴのソース領域、ドレイン領域を形成した後、ま
たは前記ソース領域、ドレイン領域を形成する工程に先
立って、前記ゲート電極の側壁に前記第１絶縁膜からな
るサイドウォールスペーサを形成する工程、（ｃ）後の
工程で形成される局所配線と前記ゲート電極とを電気的
に接続する領域の前記第１絶縁膜および前記サイドウォ
ールスペーサをエッチングして前記ゲート電極の一部を
露出させる工程、（ｄ）前記半導体基板上に前記第１絶
縁膜とはエッチング速度が異なる第２絶縁膜を堆積した
後、前記第２絶縁膜を平坦化すると共に、前記ゲート電
極の上部の前記第１絶縁膜を露出させる工程、（ｅ）前
記第２絶縁膜をエッチングして、一方の駆動用ＭＩＳＦ
ＥＴのソース領域、ドレイン領域から他方の駆動用ＭＩ
ＳＦＥＴのソース領域、ドレイン領域にまたがる第１接
続孔と、一方の負荷用ＭＩＳＦＥＴのソース領域、ドレ
イン領域から他方の負荷用ＭＩＳＦＥＴのソース領域、
ドレイン領域にまたがる第２接続孔とを形成する工程、
（ｆ）前記半導体基板上に第１導電膜を堆積した後、前
記第１接続孔および前記第２接続孔の内部以外の領域の
前記第１導電膜を除去すると共に、前記ゲート電極の上
部の前記第１絶縁膜を露出させることにより、前記一対
の駆動用ＭＩＳＦＥＴのそれぞれのソース領域の上部の
前記第１導電膜とドレイン領域の上部の前記第１導電膜
とを前記ゲート電極の上部の前記第１絶縁膜を介して互
いに分離すると共に、前記一対の負荷用ＭＩＳＦＥＴの
それぞれのソース領域の上部の前記第１導電膜とドレイ
ン領域の上部の前記第１導電膜とを前記ゲート電極の上
部の前記第１絶縁膜を介して互いに分離する工程、を含
むことを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 一対の駆動用ＭＩＳＦＥＴおよび一対の
負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と一
対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲ
ＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板上に駆動用ＭＩＳＦＥＴ、負荷用ＭＩ
ＳＦＥＴおよび転送用ＭＩＳＦＥＴのゲート電極材料を
堆積し、次いで前記ゲート電極材料の上部に第１絶縁膜
を堆積した後、前記第１絶縁膜および前記ゲート電極材
料をエッチングしてゲート電極を形成する工程、（ｂ）
前記半導体基板に不純物をイオン打ち込みして前記駆動
用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩ
ＳＦＥＴのソース領域、ドレイン領域を形成した後、ま
たは前記ソース領域、ドレイン領域を形成する工程に先
立って、前記ゲート電極の側壁に前記第１絶縁膜からな
るサイドウォールスペーサを形成する工程、（ｃ）後の
工程で形成される局所配線と前記ゲート電極とを電気的
に接続する領域の前記第１絶縁膜および前記サイドウォ
ールスペーサをエッチングして前記ゲート電極の一部を
露出させる工程、（ｄ）前記半導体基板上に前記第１絶
縁膜とはエッチング速度が異なる第２絶縁膜を堆積した
後、前記第２絶縁膜を平坦化すると共に、前記ゲート電
極の上部の前記第１絶縁膜を露出させる工程、（ｅ）前
記第２絶縁膜をエッチングして、一方の駆動用ＭＩＳＦ
ＥＴのソース領域、ドレイン領域から他方の駆動用ＭＩ
ＳＦＥＴのソース領域、ドレイン領域にまたがる第１接
続孔と、一方の負荷用ＭＩＳＦＥＴのソース領域、ドレ
イン領域から他方の負荷用ＭＩＳＦＥＴのソース領域、
ドレイン領域にまたがる第２接続孔とを形成する工程、
（ｆ）前記半導体基板上に第１導電膜を堆積した後、前
記第１接続孔および前記第２接続孔の内部以外の領域の
前記第１導電膜を除去すると共に、前記ゲート電極の上
部の前記第１絶縁膜を露出させることにより、前記一対
の駆動用ＭＩＳＦＥＴのそれぞれのソース領域の上部の
前記第１導電膜とドレイン領域の上部の前記第１導電膜
とを前記ゲート電極の上部の前記第１絶縁膜を介して互
いに分離すると共に、前記一対の負荷用ＭＩＳＦＥＴの
それぞれのソース領域の上部の前記第１導電膜とドレイ
ン領域の上部の前記第１導電膜とを前記ゲート電極の上
部の前記第１絶縁膜を介して互いに分離する工程、
（ｇ）前記第２絶縁膜の上部に、フリップフロップ回路
の入出力端子間を交差結合する一対の局所配線を形成す
る工程、（ｈ）前記一対の局所配線の上部に、前記フリ
ップフロップ回路の一端に電源電圧を供給するための配
線と、前記フリップフロップ回路の他端に基準電圧を供
給するための配線とを形成する工程、を含むことを特徴
とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項６または７記載の半導体集積回路
装置の製造方法であって、前記（ｃ）工程の後、前記半
導体基板上に前記第１絶縁膜を堆積し、次いで前記第１
絶縁膜上に前記第１絶縁膜とはエッチング速度が異なる
第２絶縁膜を堆積した後、前記第２絶縁膜を平坦化する
と共に、前記ゲート電極の上部の前記第１絶縁膜を露出
させる工程、を含むことを特徴とする半導体集積回路装
置の製造方法。 - 【請求項９】 請求項６、７または８記載の半導体集積
回路装置の製造方法であって、前記第１絶縁膜が窒化シ
リコン膜であり、前記第２絶縁膜が酸化シリコン膜であ
ることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235340A JPH1079505A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235340A JPH1079505A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079505A true JPH1079505A (ja) | 1998-03-24 |
Family
ID=16984657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8235340A Pending JPH1079505A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079505A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000031300A (ja) * | 1998-07-09 | 2000-01-28 | Fujitsu Ltd | スタティック型半導体記憶装置 |
| JP2007173466A (ja) * | 2005-12-21 | 2007-07-05 | Toshiba Corp | 半導体装置 |
| JP2010157704A (ja) * | 2008-12-29 | 2010-07-15 | Internatl Business Mach Corp <Ibm> | ゲート・スタック、ゲート・スペーサ及びコンタクト・ビアを用いる垂直型金属−絶縁体−金属（ｍｉｍ）キャパシタ |
| JP2013524529A (ja) * | 2010-04-09 | 2013-06-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタを形成するための方法および電界効果トランジスタ・デバイス |
-
1996
- 1996-09-05 JP JP8235340A patent/JPH1079505A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000031300A (ja) * | 1998-07-09 | 2000-01-28 | Fujitsu Ltd | スタティック型半導体記憶装置 |
| JP2007173466A (ja) * | 2005-12-21 | 2007-07-05 | Toshiba Corp | 半導体装置 |
| JP2010157704A (ja) * | 2008-12-29 | 2010-07-15 | Internatl Business Mach Corp <Ibm> | ゲート・スタック、ゲート・スペーサ及びコンタクト・ビアを用いる垂直型金属−絶縁体−金属（ｍｉｍ）キャパシタ |
| JP2013524529A (ja) * | 2010-04-09 | 2013-06-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタを形成するための方法および電界効果トランジスタ・デバイス |
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