FR2508686A1

FR2508686A1 - Appareil pour la reproduction d'un signal d'information

Info

Publication number: FR2508686A1
Application number: FR8211530A
Authority: FR
Inventors: Shigeaki Wachi
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-06-30
Filing date: 1982-06-30
Publication date: 1982-12-31
Also published as: DE3224478A1; JPH0223945B2; NL8202642A; US4466089A; JPS583118A; CA1185011A; FR2508686B1; DE3224478C2; GB2104276A; GB2104276B

Abstract

A.APPAREIL POUR LA REPRODUCTION D'UN SIGNAL D'INFORMATION. B.APPAREIL CARACTERISE PAR UN CIRCUIT DE CORRECTION DE VITESSE 60, UN CIRCUIT DE CORRECTION D'ASYMETRIE 70, DES COMPTEURS 61, 71 DES CONVERTISSEURS 62, 72; UNE ROUE DE SIGNAUX DE CADENCE 28 DES DIVISEURS DE FREQUENCE 31A, 31B ET UN CIRCUIT D'ASSERVISSEMENT DU MOTEUR. C.L'INVENTION CONCERNE LA LECTURE DE DISQUES A CODAGE PCM, A VITESSE LINEAIRE CONSTANTE.

Description

Appareil pour la reproduction d'un signal d'infor-

mation ".

Lea présente invention concerne de façon géné-

raie un appareil pour la reproduction d'un signal d'infor- mation sur un enregistrement en forme de disque et plus particulièrement un appareil pour reproduire des données

numériques enregistrées sur un disque.

Il est connu d'enregistrer un signal audio ou tout autre signal d'information sous forme numérique sur un disque A titre d'exemple dans le cas d'un signal

audio, on a un disque optique et le signal audio est en-

registré en modulation par impulsions codées (appelée "modulation PCM") En fait pour enregistrer un signal en modulation par impulsions codées sur un disque, on a proposé un procédé d'enregistrement à vitesse angulaire

constante et un procédé d'enregistrement à vitesse li-

néaire constante Du fait de l'augmentation de la densité

d'enregistrement, il est préférable de choisir un enre-

gistrement à vitesse linéaire constante Le disque sur lequel est enregistré le signal PCM à vitesse linéaire constante doit être reproduit également à la vitesse

linéaire constante.

On connaît un procédé pour régler ou com-

mander la vitesse de rotation du disque à vitesse li-

néaire constante à la lecture; selon ce procédé, on détecte la position de la tète de lecture à l'aide d'un

potentiomètre et comme le nombre correspondant à la vites-

se de rotation est l'inverse du nombre correspondant à la position, on obtient un signal de sortie qui est appliqué à un diviseur pou obtenir l'information de commande Ce procédé nécessite un montage formé d'un détecteur de po-

sition ou potentiomètre et d'un diviseur, ce qui se tra-

duit par un montage complexe et coûteux.

Pour remédier aux deux inconvénients ci-

dessus, on a proposé d'utiliser le signal reproduit du

disque sans utiliser de détecteur pour détecter la posi-

tion de la tête de lecture de façon à commander la rota-

tion du disque à une vitesse linéaire constante.

Par exemple dans le cas d'un disque audio numérique pour un système de détection optique, le disque

optique est en général fabriqué selon les phases opéra-

toires suivantes: au cours d'une première opération, on

réalise le disque d'origine dans lequel les cavités cor-

respondent à des états logiques " 1 " ou " O " du signal en-

registré à l'aide d'un faisceau laser modulé de façon optique par le signal d'enregistrement; un procédé pour

dupliquer le disque audio numérique à partir de ce dis-

que d'origine selon le même procédé que celui d'un dis-

que analogique normal Toutefois dans ce cas suivant la

phase de réalisation principale ou analogue, les dimen-

sions des cavités sont décalées ou déplacées uniformé-

ment d'une longueur prédéterminée, si bien que même

lorsque le rapport état passant/état conducteur du si-

gnal enregistré est égal à 50 %, le rapport correspon-

dant dans le signal reproduit n'atteint pas 50 % c'est-

à-dire qu'il y a un phénomène d'asymétrie En d'autres

termes, dans un circuit de conversion de courbe du sys-

tème de reproduction, le signal reproduit est transfor-

mé en un signal impulsionnel et la largeur de l'impulsion diffère de celle du signal enregistré Il en résulte la

difficulté que le traitement de la démodulation des don-

nées reproduites ou autres ne se fait pas correctement.

Dans l'appareil de reproduction connu, lorsque le signal lu sur le disque est fourni à un comparateur utilisé comme circuit de conversion de courbe de façon à assurer la conversion de la courber on règle un niveau de référence pour servir à la comparaison (niveau de seuil);

ce réglage se fait manuellement pour remédier au pro-

blème ci-dessus Or, cette opération de réglage est très délicate. En outre lorsqu'un signal audio est mis sous la forme d'un signal numérique en étant converti en un signal de type PCM pour être enregistré, le signal audio est enregistré dans un système à bande de base qui n'est pas un système à modulation de porteuse telle

qu'une modulation d'amplitude ou une modulation de fré-

quence Dans ces conditions, on utilise normalement un

procédé de modulation tel qu'un code à longueur de défi-

lement, limitée Ce procédé de modulation de code à longueur de défilement limitée consiste pour les données

d'états "O" ou " 1 ", d'allonger un intervalle de transi-

tion minimum T min entre deux données pour augmenter le

rendement de l'enregistrement et de réduire l'interval-

le de transition maximum T max pour faciliter l'établisse-

ment d'une cadence automatique à la lecture.

On prend comme référence la déviation de l'intervalle de transition maximum ou minimum à partir d'une valeur de référence pour la vitesse linéaire et on utilise ce signal comme information pour corriger ou

compenser l'asservissement en vitesse et l'asymétrie.

En d'autres termes, le moyen de correction

ou de compensation envisagé ci-dessus comporte un cir-

cuit de maintien qui conserve la valeur maximale pour dériver l'intervalle de transition maximum T qui max

apparatt successivement deux fois dans les signaux re-

produits à partir du disque et à conserver le maximum de cet intervalle, un autre circuit de maintien de valeur maximale servant à inverser l'intervalle de transition maximum Tmax ci-dessus et à y bloquer la valeur maximale du signal inversé, ainsi qu'un circuit pour dériver un signal de différence entre les signaux de sortie des deux circuits de maintien de la valeur maximale, en utilisant

le signal de sortie, différentiel comme signal pour com-

penser l'asymétrie De m 9 me en fonction de la composante de cadence contenue dans le signal reproduit du disque, on commande un circuit PLL (circuit à boucle verrouillée en phase) Le signal de sortie de ce circuit PLL et la cadence d'un oscillateur de cadence de référence sont comparés l'un avec l'autre pour permettre de commander

l'entraînement du moteur.

Le procédé décrit ci-dessus comporte un sys-

tème de commande de signal réalisé sous forme analogique

ce qui rend impossible la correction précise ou la com-

pensation de l'asymétrie ou la commande précise de la

vitesse du moteur et de sa phase.

La présente invention a pour but de créer un appareil de reproduction d'un signal d'information permettant de corriger ou de compenser l'asymétrie du

signal reproduit selon la technique numérique, non seule-

ment en corrigeant ou en compensant cette asymétrie, mais

en fournissant également un signal d'asservissement ap-

pliqué au moteur entraînant le disque.

L'invention a également pour but de créer un appareil de reproduction dans lequel le montage est simplifié par un circuit de détection de l'asymétrie dans un signal reproduit et un circuit donnant un signal de commande de vitesse d'un moteur pour faire tourner un

disque qui sont partiellement communs.

A cet effet, l'invention concerne un appa-

reil de reproduction d'un signal d'information, caracté-

3 S risé en ce que le disque sur lequel est enregistré un signal d'information est en modulation de code à longueur de défilement limitée, un moyen pour reproduire le signal d'information à partir du disque, un moteur pour faire tourner le disque, un comparateur pour comparer le niveau du signal d'information reproduit à une tension de seuil

donnant un signal rectangulaire, continu, un premier dé-

tecteur détectant un intervalle de polarité positive pour l'intervalle de transition maximum ou minimum du

signal rectangulaire et un intervalle de polarité néga-

tive de l'intervalle de transition maximum ou minimum du signal rectangulaire, un compteur-décompteur pour compter une impulsion de cadence de façon que l'état de comptage augmente (ou diminue) lorsque l'intervalle de

la partie polarité positive est supérieur à un inter-

valle prédéterminé et pour que l'état du compteur dimi-

nue (ou augmente) lorsque l'intervalle de polarité né-

gative est supérieur à l'intervalle prédéterminé, un convertisseur numérique/analogique (D/A) pour convertir un signal numérique fourni par le compteur/décompteur

en un signal analogique correspondant à la valeur numé-

rique et un moyen pour fournir le signal analogique au comparateur comme tension de seuil de façon à donner un signal ayant des intervalles de polarités positive et négative, égaux pour l'intervalle de transition maximum

ou minimum.

La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels:

la figure 1 est un schéma-bloc d'un exem-

ple d'appareil de reproduction de signal d'information

selon l'invention.

les figures 2 A-2 K, 3 A-3 C et 4 sont des chronogrammes utilisés pour expliquer le fonctionnement de l'appareil de reproduction du signal d'information

selon la figure 1.

la figure 5 est un schéma d'un autre

détail du schéma-bloc de la figure 1.

La figure 1 montre schématiquement un mon-

tage d'ensemble d'un appareil de reproduction d'un signal

d'information selon l'invention.

Selon la figure 1, la référence D est un dis-

que optique sur lequel est enregistré par exemple un si-

gnal audio en modulation d'impulsions codées PCM suivant le procédé de modulation de code à longueur de défilement limitée Pour augmenter la densité de l'enregistrement, le signal audio PCM est enregistré sur le disque D à vitesse linéaire constante Le procédé de modulation à code à longueur de défilement limitée est préparé par rapport aux données " O " et " 1 " pour que l'intervalle de transition minimum Tmin entre deux données soit augmenté pour augmenter le rendement de l'enregistrement et que l'intervalle de transition maximum T max entre deux signaux soit raccourci pour faciliter le cadencement

propre du c 8 té de la lecture.

De plus dans ce cas en utilisant avantageu-

sement le fait qu'une sortie modulée avec un intervalle de transition maximum T continu n'apparaît pas dans la modulation habituelle et qu'un schéma de bit dans

lequel l'intervalle de transition maximum T est suc-

Max

cessivement doublé, apparaît comme l'intervalle des par-

ties de polarités positive et négative est utilisé comme

signal de synchronisation d'image (appelé ci-après sim-

plement "signal de synchronisation") C'est pourquoi, en tenant compte du fait que le signal de synchronisation d'image apparaît toujours dans une période d'image, on commande la rotation du disque pour que l'intervalle de

transition maximum T soit égal à une valeur de réfé-

max rence.

A titre d'exemple, l'intervalle de transi-

tion maximum ci-dessus T est fixé à 5,5 T (T repré-

max sentant une période de cellule de bit de la donnée

d'entrée à enregistrer).

De même, la référence 1 s'applique à un dé-

tecteur optique ou photodétecteur qui envoie un faisceau

de lumière sur le disque D, et détecte le faisceau réflé-

chi par le disque D et qui est modulé par les signaux en-

registrés pour transformer ces signaux en un signal élec-

trique Ce détecteur optique 1 donne un signal SP de type PCM, reproduit, dont la forme de la courbe est écrétée suivant une forme essentiellement sinusoïdale Ce signal SP de type PCM est appliqué par l'amplificateur 2 à un comparateur 3 qui le compare à une tension de seuil VT comme cela sera explicité Le comparateur 3 fournit ainsi un signal de sortie S rectangulaire correspondant o

aux états " 1 " ou " O " du signal enregistré.

Dans le mode de réalisation de l'invention, on détecte si la longueur d'un intervalle de transition maximum T Max du signal reproduit est fixée comme valeur de référence par exemple égale à 5,5 T Pour cela, on forme une cadence de fréquence constante suffisamment plus élevée que la fréquence de bit du signal reproduit et on compte le nombre de signaux de cadence contenus dans l'intervalle de transition maximum T max du signal

So et on vérifie si ce nombre-est égal au nombre conte-

nu dans l'intervalle de transition maximum Tmax lorsque l'intervalle de transition est égal à 5,5 T, c'est-à-dire

si la vitesse linéaire correspond à une vitesse prédé-

terminée. A la figure 1, la référence 21 concerne un compteur pour détecter si l'intervalle de transition maximum Tmax du signal reproduit est égal à 5,5 T; la référence 22 s'applique à un générateur de cadence qui génère une cadence de fréquence suffisamment supérieure à la fréquence de bit du signal reproduit Le signal de cadence de sortie Cp du générateur de cadence 22 est appliqué à la borne de cadence ou borne d'horloge CK du compteur 21 Le compteur 21 est effacé lorsque sa borne d'effacement CL reçoit le signal logique d'état " O "; le compteur est mis dans un état permettant le comptage des cadences d'impulsions lorsque sa borne d'effacement CL reçoit le signal d'état " 1 ". La référence 25 s'applique à un générateur de signal d'effacement qui génère un signal d'effacement et le fournit le compteur 21 La référence 23 concerne un circuit de commutation dont l'une des bornes d'entrée reçoit directement le signal de sortie S (figure 2 A) du comparateur 3 et dont l'autre borne d'entrée reçoit le signal S (figure 2 B) qui est l'inverse du signal de

sortie 50 fourni par l'inverseur 24 Le circuit de com-

mutation 23 commute en alternance sur l'une ou l'autre des bornes d'entrée sous l'effet du signal S comme w cela sera indiqué ultérieurement, à chaque période d'une donnée d'image (appelée ci-après simplement "période de

synchronisation d'image") ou à une période d'image pré-

cise C'est pourquoi, les signaux S et Sô sont four-

nis l'un après l'autre par le circuit de commutation 23 pour être appliqués au générateur de signal d'effacement 25.

Le signal 50 est également fourni à un dé-

tecteur de signal de synchronisation 26 qui comporte un circuit PLL (circuit à boucle verrouillée en phase) Dans ces conditions, une fois que le disque D est mis à une

vitesse linéaire constante, le circuit PLL est synchroni-

sé sur la composante de cadence contenue dans le signal Sp reproduit Suivant la cadence fournie par le circuit

PLL ci-dessus, le circuit détecte deux fois successive-

ment le signal de synchronisation d'image pour un in-

tervalle de transition maximum Tmax égal à 5,5 T Le détecteur de signal de synchronisation d'image 26 génère un signal de sortie de détection SF qui passe à l'état

" 1 " en l'absence de détection du signal de synchronisa-

tion d'image, ce signal passant à l'état " 1 " lors de la

détection de ce signal de synchronisation d'image.

Comme le signal de synchronisation d'image disparaît parfois par suite d'une absence de signal ou analogue, il est prévu que le détecteur de signal de synchronisation d'image 26 fournisse un signal SFG

(figure 2 C) qui est synchronisé sur le signal de détec-

tion SF et qui permet de rétablir la partie de signal perdue contenue dans le signal SF Dans ces conditions, à l'état stationnaire, après que le disque D ait été mis à une vitesse linéaire constante, le signal SFG

contient une information indiquant la position à la-

quelle peut exister le signal de synchronisation d'image; comme représenté à la figure 2 C, ce signal SFG est à

l'état "O" pendant l'intervalle du signal de synchronisa-

tion d'image et pendant une période TFS contenant une

faible partie des périodes adjacentes.

Le signal SFG de ce détecteur de signal de synchronisation d'image 26 est appliqué à une borne d'entrée d'un circuit de commutation 30 Par ailleurs, le

signal de sortie d'un oscillateur à quartz 28 est appli-

qué à un diviseur de fréquence 29 qui fournit un signal de période constante égale à la période du signal de

synchronisation d'image lorsque la vitesse linéaire cor-

respond à la valeur prédéterminée c'est-à-dire un signal SFX (figure 2 H) à la période de l'image; ce signal est

appliqué à l'autre borne d'entrée du circuit de commuta-

tion 30.

Dans ces conditions comme cela découle de la figure 2 H, le signal SFX est un signal impulsionnel

positif à faible largeur d'impulsion.

Le circuit de commutation 30 commute du

côté du diviseur de fréquence 29 jusqu'à ce que le dis-

que D soit mis à une vitesse linéaire constante et le signal de commutation s'obtient comme suit: le signal de sortie du circuit de commutation 30 est appliqué à un diviseur de fréquence 31 A pour diviser sa fréquence par deux; le signal de sortie de division de fréquence est fourni à un diviseur de fréquence 31 B qui le divise dans un rapport de un-à-huit, si bien que le signal de sortie du circuit de commutation 30 est un signal de division de fréquence dans un rapport total de un/seize; ce signal est fourni à un détecteur d'existence du signal de synchronisation d'image 32 Ce détecteur d'existence de signal de synchronisation d'image 32 est également

fourni avec le signal de détection SF à partir du détec-

teur de signal de synchronisation d'image 26 de façon à donner un signal de sortie DFS qui passe à l'état " O " lorsque le signal de synchronisation d'image n'est pas détecté par exemple dans une succession de 16 périodes d'image, c'est-à-dire lorsque le disque D n'est toujours pas arrivé à une vitesse linéaire constante; ce signal

passe à l'état " 1 " de la détection du signal de synchro-

nisation d'image c'est-à-dire lorsque le disque D est mis à une vitesse linéaire constante Ce signal de sortie DFS est fourni comme signal de commande de commutation au circuit de commutation 30, de sorte que lorsque le signal de sortie DFS est à l'état " O X, le circuit de commutation 30 commute dans la position opposée à celle représentée à la figure 1; lorsque le signal de sortie D est à l'état " 1 ", le circuit de commutation ocuppe FS

l'état représenté à la figure 1.

Ainsi lorsque le disque D n'est pas mis à la vitesse linéaire constante, le circuit de commutation donne un signal de sortie SFX fourni par le diviseur de fréquence 29 alors que lorsque le disque D est mis à la vitesse linéaire constante et que le signal de synchronisation d'image est détecté de façon stable, le

circuit de commutation 30 fournit le signal SFG.

Le signal dérivé du circuit de commutation 30 est appliqué au générateur de signal d'effacement 25 il et au diviseur de fréquence 31 A Le diviseur de fréquence 31 A donne un signal Sw qui répète de façon alternée les

états " 1 " et " O " pour chaque période d'image ou pour cha-

que seconde période de synchronisation d'image Ce signal Sw est appliqué au circuit de commutation 23 comme signal

de commande de commutation de façon que pendant la pé-

riode lorsque le signal Sw est par exemple à l'état " 1 ", le circuit de commutation 23 commute à l'état représenté à la figure alors que dans la période lorsque le signal Sw est à l'état " O ", il commute à l'état opposé à celui représenté à la figure Les signaux S et S sont ainsi o o dérivés en alternance du circuit de commutation 23 pour chaque seconde période d'image ou pour chaque période de synchronisation d'image Le signal de sortie du circuit de commutation 23 est fourni au générateur de signal

d'effacement 25.

Le générateur de signal d'effacement 25 fournit le signal de sortie du circuit de commutation 23

pendant la période lorsque le signal de sortie du cir-

cuit de commutation 30 est à l'état " O " et il fournit également le signal d'effacement '0 " pendant le temps lorsque le signal de sortie du circuit de commutation 30 est à l'état " 1 " Ce signal d'effacement est ainsi fourni

à la borne d'effacement CL du compteur 21.

Comme indiqué précédemment, le compteur 21 est à l'état d'effacement lorsque sa borne d'effacement CL reçoit le signal d'état " O " alors que le compteur 21

compte la cadence d'entrée CP lorsque la borne d'effa-

cement CL reçoit le signal d'état " 1 " Ainsi lorsque le signal de sortie du circuit de commutation 30 est à l'état " O " et que le signal S ou 59 est fourni à la o o borne d'effacement CL du compteur 21 pendant la durée du signal 50, le compteur 21 compte la cadence d'entrée

CP pendant l'intervalle de transition de polarité posi-

tive alors que pendant la durée du signal S, la cadence

d'entrée CP est comptée par le compteur 21 pendant l'in-

tervalle de transition de polarité négative En résumé, le compteur 21 compte le nombre de cadences CP contenues dans les intervalles de transition de polarités positive et négative. Lorsque le signal de sortie du circuit de commutation 30 est égal à " 1 ", le signal fourni à la borne d'effacement CL du compteur 21 est à l'état " O ",

si bien que le compteur 21 est mis à l'état d'effacement.

La position pour laquelle le signal de sortie du circuit

de commutation 30 passe de l'état " 1 " à l'état " O " appa-

rait à chaque période d'image ou à chaque période de synchronisation d'image, de sorte que le compteur 21 est également effacé à chaque seconde période d'image ou

à chaque période de synchronisation d'image.

Dans ces conditions comme le circuit de commutation 23 fournit en alternance des signaux 50 et

pour chaque période d'image ou chaque période de syn-

chronisation d'image,les détectionsde la longueur des

intervalles de transition des polarités positive et néga-

tive se font toutes les deux pour chaque période d'ima-

ge ou pour chaque période de synchronisation d'image et

cela en temps partagé.

Dans une période d'image ou une période de synchronisation d'image, le compteur 21 fournit un signal de sortie No qui passe à l'état " O " s'il n'y a plus d'intervalle de transition dans le signal 50 ou dans le signal S lorsque le nombre de cadences CP comptées, dépasse de plus d'unités celui des cadences CP contenues dans l'intervalle de transition maximum d'une longueur

de 5,5 T, et que la vitesse linéaire du disque D corres-

pondant à la vitesse prédéterminée; dans le cas con-

traire, le signal passe à l'état " 1 " Lorsque le signal de sortie No passe à l'état " O ", le compteur 21 est mis à l'état d'interdiction de comptage, car le signal de sortie N O est fourni à la borne d'autorisation du compteur

21; comme, ce signal de sortie No est appliqué au généra-

teur de signal d'effacement 25, le compteur 21 n'est plus effacé par le signal S ou par le signal S Cet état se o o poursuit jusqu'à ce que le compteur 21 soit effacé par le signal SFX de la période d'image suivante ou par le

signal SFG de la période de synchronisation d'image.

En d'autres termes, le signal de sortie N O du compteur 21 est mis à jour à chaque période d'image

ou à chaque période de synchronisation d'image.

Le signal de sortie No du compteur 21 est

appliqué à la borne D du flip-flop D, 40 Le flanc mon-

tant du signal SFX ou SFG fourni par le circuit de com-

mutation 30, signaux qui sont appliqués à la borne CK du

flip-flop 40, provoque le verrouillage du signal de sor-

tie No du compteur 21 dans le flip-flop D, 40 Le signal de sortie du circuit de commutation 30 est alors retardé par le générateur de signal d'effacement 25 de façon que le compteur 21 soit effacé par le signal SFX ou SFG après la fin du verrouillage du signal de sortie N dans le

flip-flop D, 40.

Le signal de sortie du flip-flop D, 40 en-

traine la mise à la vitesse linéaire constante, l'asser-

vissement en vitesse et les corrections d'asymétrie.

La référence 60 s'applique de façon généra-

le à un système assurant la mise à la vitesse linéaire constante et l'asservissement de vitesse; la référence

s'applique de façon générale à un système de correc-

tion de l'asymétrie Les systèmes 60 et 70 comportent deux compteursdécompteurs 61, 71 et des circuits de

traitement de sortie (convertisseurs numériques/analo-

giques) 62, 72 pour transformer les signaux de sortie de

l'état de comptage des compteurs en des signaux numéri-

ques par conversion numérique/ analogique La cadence fournie par le générateur d'impulsions de cadence 50 est

appliquée aux bornes de comptage (addition) U ou aux bor-

nes de décomptage (soustraction) D des compteurs-décomp-

teurs 61 et 71 en fonction du signal de sortie du flip-

flop D, 40.

De façon plus précise, le générateur d'impul-

sions de cadence 50 reçoit le signal de sortie Sw du divi-

seur de fréquence 31 A pour dériver une impulsion PU le temps que le signal Sw est à l'état 1 "l et une impulsion

PD le temps que le signal S W est à l'état " O ".

L'impulsion PU est fournie à la borne de comptage U du compteurdécompteur 71 par l'intermédiaire de la porte 73; l'impulsion PD est fournie à la borne de décomptage D du décompteur 71 par l'intermédiaire de la

porte 74 De plus, l'impulsion PD est fournie par le cir-

cuit de porte 63 et le circuit de commutation 64 à la borne de comptage U du compteur-décompteur 61 ainsi que par la porte 74 et le circuit de commutation 64 à la borne de décomptage D du compteur-décompteur 61 Puis, lorsque la sortie Q, VS du flip-flop D, 40 est à l'état "l", les portes 73 et 74 s'ouvrent; lorsque la sortie

Q VS est à l'état " 1 ", la porte 63 se bloque.

* La tension du circuit de traitement de sor-

tie 62 est appliquée à un comparateur de niveau 7 qui donne un signal de sortie sur la borne de sortie 8 pour commander le moteur M d'entraînement du disque D alors que le circuit de traitement de sortie 72 développe une tension de seuil VT qui est fournie au comparateur 3

pour servir à la conversion de la courbe.

Le circuit de commutation 64 sert à commuter le système d'asservissement de vitesse 60 sur le système d'asservissement de phase une fois que le disque D est

mis à la vitesse linéaire constante par envoi d'un si-

gnal impulsionnel 3 fx (figure 3 A) dont la fréquence est triple de la fréquence d'image; ce signal est obtenu

par division de fréquence du signal de sortie de l'oscil-

lateur à quartz 28 dans le diviseur de fréquence 65 et un signal impulsionnel 3 f (figure 3 B) dont la fréquence est p

égale à trois fois la fréquence du signal de synchronisa-

tion d'image obtenu par division de fréquence à la sor-

tie par exemple du circuit PLL du détecteur de signal de synchronisation d'image 26 Ce circuit de commutation 64

commute pour choisir soit les signaux de sortie des por-

tes 63 et 74 par le signal de sortie DFS du détecteur d'existence de signal synchronisation d'image 32 jusqu'à ce que la rotation du disque soit arrivée à la vitesse linéaire constante Après que la rotation du disque soit mise à la vitesse linéaire constante, le circuit de commutation 64 commute pour choisir l'un des deux signaux 3 fx et 3 f Dans la situation lorsque les signaux 3 fx et 3 f sont choisis par le circuit de commutation 64, le p compteur 61 reçoit sur sa borne de comptage lesignal 3 fx; il reçoit également sur sa borne de décomptage D le signal 3 f Puis, le signal de sortie SL du pic le moins significatif dérivé du compteur 61 devient un signal qui passe à l'état " 1 " à chaque apparition du

signal 3 f et il revient à l'état " O " à chaque appari-

x

tion du signal 3 fp En d'autres termes, la durée du si-

gnal SL est égale à celle du signal 3 fx et le rapport de travail correspond à la différence de phase entre les signaux 3 fx et 3 fp Comme les bits supérieurs à cela ne changent pas, le moteur M reçoit une tension qui varie en réponse à une largeur d'impulsion d'au moins un bit

significatif ainsi commandé Cela signifie que l'asser-

vissement de phase se met en oeuvre pour le moteur M.

La description suivante du mode de réalisa-

tion de la figure 1 concerne le fonctionnement jusqu'à

ce que le disque D soit mis à la vitesse linéaire cons-

tante. Jusqu'à ce que le disque D soit mis à la vitesse linéaire constante, le signal de sortie DFS du détecteur d'existence de signal de synchronisation d'image 32 est à l'état " O ", si bien que le circuit de commutation donne le signal de sortie SFX (figure 2 H) du diviseur de fréquence 29 C'est pourquoi, le signal de sortie Sw w du diviseur de fréquence 31 A devient le signal 8 wî qui répète les états " 1 " et "o" l'un après l'autre à chaque seconde période d'image comme le montre la figure 2 I;

le circuit de commutation 23 fournit le signal S pen-

dant une période d'image FA lorsque ce signal Swl est à l'état " 1 " et le signal S pendant la période d'image FB

lorsque le signal Swl est à l'état " O ".

Dans ces conditions, le signal SFX est un signal d'impulsion positive avec une largeur d'impulsion

très étroite, si bien que le générateur de signal d'effa-

cement 25 donne le signal 50 tel quel pendant la période FA et le signal 50, tel quel pendant la période FB Ainsi

pendant la période FA, on détecte la longueur de l'inter-

valle de transition de la polarité positive du signal re-

produit et pendant la période FB, on détermine la longueur de l'intervalle de transition de la polarité négative sur

des périodes successives d'une image.

Au cours de chacune des périodes d'image FA et FB, le compteur 21 donne un signal de sortie No qui passe à l'état "O" s'il y a un intervalle de transition plus long que l'intervalle de transition maximum 5,5 T pour lequel la vitesse linéaire du disque D correspond à la valeur prédéterminée c'est-à-dire lorsque la vitesse linéaire du disque D est faible C'est pourquoi, lorsque la vitesse de rotation du disque est lente, avant que le disque D ne soit mis à la vitesse linéaire constante, la sortie Q, VS du flip-flop D, 40 est à l'état " O " et la sortie Q, VS est à l'état " 1 ", ce qui force uniquement la porte 63 à s'ouvrir A ce moment, 14 circuit de commutation 64 est mis dans un état tel par le signal DFS du détecteur d'existence de signal de synchronisation d'image 32 que le circuit choisit les signaux de sortie des circuits de porte 63 et 74 Ainsi bien que le générateur de cadence o génère une impulsion PU (figure 2 J) au début de la période FA et une impulsion PD (figure 2 K) au début de la période FB, l'impulsion PD est appliquée à la borne de comptage U du compteur-décompteur 61 par le circuit de porte 63 et le circuit de commutation 64 de façon à

augmenter son état de comptage En conséquence, une ten-

sion progressivement croissante est fournie par le cir-

cuit de traitement de sortie 62 pour être appliquée au

comparateur de niveau 7 de façon que la tension appli-

quée au moteur M augmente et permette dtaugmenter la vitesse de rotation du moteur M. Comme dans ces conditions, les portes 73 et 74 sont fermées, le compteur 71 du système de correction d'asymétrie 70 ne reçoit pas de cadence de comptage ou de décomptage et le circuit de traitement de sortie 72 dérive une tension correspondant à la valeur de l'état de comptage précédent; cette tension est utilisée comme

tension de seuil VT.

Lorsque la vitesse de rotation du moteur M augmente et atteint pratiquement la vitesse linéaire prédéterminée, l'intervalle de transition maximum Tmax du signal 50 ou 50 devient voisin de 5,5 T, si bien qu'en association avec la précision de détection du compteur 21, les intervalles de transition maximum qui sont plus longs ou plus courts que 5,5 T apparaissent et la sortie N du compteur 21 passe à l'état " 1 " ou à l'état

" O " En d'autres termes, lorsque l'intervalle de transi-

tion maximum Tmax est inférieur à 515 T c'est-à-dire lorsque la vitesse est légèrement supérieure à la valeur prédéterminée, le signal de sortie No passe à l'état " 1 " si bien que la sortie Q, VS du flip-flop D, 40 passe à l'état " 1 " et la sortie Q, VS passe à l'état " 0 " A ce moment, le circuit de porte 74 s'ouvre et permet à l'impulsion de cadence PD dérivée du générateur de cadence

de passer ainsi que dans le commutateur 64 pour atta-

quer la borne de décomptage D du compteur-décompteur 61 de façon à en diminuer l'état de comptage La tension de sortie du circuit de traitement de sortie 62 diminue, ce qui diminue la vitesse de rotation du moteur M. Lorsque les longueursdes intervalles pour lesquels-la sortie Q, VS du flip-flop D, 40 est à l'état " 1 " et à l'état " O sont égales étant donné la constante de temps du circuit de traitement de sortie 62, l'état

de comptage du compteur-décompteur 61 devient pratique-

ment constant, si bien que le circuit de traitement de sortie 62 fournit une tension correspondant à cet état de comptage de faç,on à faire tourner le disque D à une

vitesse linéaire constante.

A ce moment, si l'impulsion de cadence PD ou P est dérivée du générateur de cadence 50 pendant le U temps lorsque la sortie Q, VS du flip-flop D, 40 est à l'état " 1 ", l'une des impulsions de cadence PD ou PU est appliquée à la borne de comptage ou de décomptage U ou D du compteurdécompteur 71 puisque les portes 73

et 74 sont ouvertes, ce qui permet de corriger le phé-

nomène d'asymétrie comme cela sera décrit intérieurement.

Après que la rotation du disque soit fixée à une vitesse linéaire constante, le signal de détection SF fourni par le détecteur de signal de synchronisation d'image-26 passe à l'état " O et fait passer à l'état " 1 " le signal de sortie DFS du détecteur d'existence de signal de synchronisation d'image 32, si bien que le

circuit de commutation 30 commute sur la position repré-

sentée à la figure i et fournit le signal SFG De meme

ce signal de sortie DÉS commute le circuit de commuta-

tion 64 de façon à choisir l'un des signaux 3 f ou 3 f x p pour appliquer l'asservissement de phase au moteur M. Comme dans ces conditions, le circuit de commutation 64 passe à l'état de sélection de l'un des

signaux 3 fx ou 3 fp, le compteur 21 fonctionne comme détec-

teur d'intervalle de transition ou détecteur du système de correction d'asymétrie 70 Le signal SFG dérivé à ce moment du circuit de commutation 30 contient une informa-

tion relative à l'intervalle dans lequel il existe le si-

gnal de synchronisation d'image Ainsi, cet exemple uti-

lise le signal ci-dessus SFG de façon que le compteur 21 détecte l'intervalle de transition seulement au voisinage

de la partie du signal de synchronisation d'image c'est-

à-dire la partie voisine dans laquelle les parties de

polarités positive et négative des intervalles de tran-

sition maximum Tmax se succèdent C'est pourquoi dans ce cas, la correction de l'asymétrie se fait pour fixer le rapport état conducteur/état bloqué de l'intervalle de

transition maximum Tmax de la partie de signal de syn-

chronisation de trame du signal reproduit à une valeur

égale à 50 %.

Lorsque le signal reproduit correspond à l'intervalle de transition maximum Tmax dans d'autres périodes en plus de la partie correspondant au signal

de synchronisation d'image, on corrige seulement l'asy-

métrie dans la partie du signal de synchronisation d'ima-

ge comme indiqué ci-dessus La raison en est la suivante: Autrement que dans l'intervalle du signal de synchronisation d'image, l'intervalle de transition maximum Tmax est contenu dans d'autres intervalles qui s'établissent de façon aléatoire Par ailleurs dans le cas d'un appareil de reproduction d'un disque audio de

type PCM, la correction de l'asymétrie se fait généra-

lement en même temps que l'asservissement de la vitesse du disque en modifiant la vitesse de rotation du disque

à chaque instant m 9 me au cours d'une période d'image.

Ainsi en relation avec ce qui précède, l'intervalle de

transition maximum Tmax qui se produit de façon aléa-

toire, varie, si bien qu'à moins que le rapport état con-

ducteur/état passant du signal à la position déterminée ne soit comparé l'un avec l'autre, il est impossible de juger de la précision du rapport état conducteur/état bloqué. De plus, si le rapport état conducteur/état bloqué du signal est comparé dans un intervalle autre que celui du signal de synchronisation d'image, lorsque l'intervalle de transition long est engendré par une rayure du disque, l'influence définie par l'intervalle de transition long rend impossible la correction précise de l'asymétrie Ce cas est également envisagé dans le

présent mode de réalisation.

La correction de l'asymétrie sera décrite ci-après: Le signal SFG (figure 2 C) fournit par le circuit de commutation 30 est appliqué au générateur de signal d'effacement 25 et au diviseur de-fréquence 31 A. Comme le signal SFG coïncide en durée avec le signal

de synchronisation d'image du signal reproduit, le si-

gnal de sortie Sw fourni par le diviseur de fréquence 31 A devient le signal Sw 2 qui, comme représenté à la figure 2 D, répète en alternance les états " 1 " et "O" pour chaque période de synchronisation d'image fournie au

circuit de commutation 23, si bien que ce circuit 23 don-

ne le signal 50 pendant une période de synchronisation d'image TA lorsque le signal Sw 2 est à l'état " 1 " et le signal S pendant la période de synchronisation d'image TB lorsque le signal Sw 2 est à l'état " O t De même les cadences de sortie PU et PD du générateur de cadence 50

sont dérivées respectivement comme représenté aux figu-

res'2 E et 2 F au début de chacune des périodes de synchro-

nisation d'image TA et TB.

Dans chaque période de synchronisation d'image, le générateur de signal d'effacement 25 produit directement le signal S ou 50 fourni par le circuit de commutation 23 pour la période TFS contenant la partie de signal de synchronisation d'image pour le signal SFG à l'état n O" et pendant les autres périodes lorsque le signal SFG est à l'état " 1 "', le générateur de signal d'effacement 25 fournit un signal d'effacement qui passe

toujours à l'état " O " Ce signal d'effacement est appli-

quéà la borne d'effacement CL du compteur 21 pour que le compteur 21 détecte si l'intervalle de transition

maximum Tm du signal de synchronisation d'image dé-

veloppé pendant cette période TFS est plus court ou plus long que 5,5 T Pendant la période TA lorsque le signal S est dérivé du circuit de commutation 23, le compteur 21 détecte l'intervalle de transition maximum

TMàx de polarité positive; pendant la période TB lors-

que le signal SW est dérivé du circuit de commutation 23, o

le compteur 21 détecte l'intervalle de transition maxi-

mum Tmax de polarité négative.

La sortie de détection No du compteur 21 est verrouillée dans le flipflop D, 40 par le flanc montant du signal SFG pour que la sortie Q, VS et la sortie Q. VS du flip-flop Dr 40 soient respectivement mises à jour à chaque fin des périodes TFS comme représenté à la figure 2 G. Par exemple pendant la période TA lorsque

l'intervalle de transition maximum Tmax de polarité posi-

tive est détecté, si la longueur de l'intervalle de transition maximum T x de polarité positive du signal est inférieure à 5,5 T, la sortie No du compteur 21 est à l'état 'l", si bien que comme représenté à la figure 2 G, la sortie Q, VS du flip-flop D, 40 reste à l'état "nn à partir de la fin de la période TFS dans la

période TA jusqu'à la fin de la période TFS de la pério-

de TB suivante Puis pendant cette période, les portes 73 et 74 sont ouvertes et seule l'impulsion PD fournie

par le générateur d'impulsions de cadence 50 pendant cet-

te période et qui est appliquée à la borne de décomptage

du compteur 71 par la porte 74 se traduit par une di-

minution de l'état de comptage du compteur 71 et de la valeur de la tension de seuil de comparaison VT.

Comme la longueur de l'intervalle de tran-

sition maximum Tmax de polarité positive est réduite lorsque comme représenté à la figure 4, la tension de seuil de comparaison VT passe à la valeur VTU qui est supérieure à la tension VTO en l'absence d'asymétrie, la

valeur de la tension de seuil de comparaison VT est di-

minuée et est corrigée pour changer la tension V et TU

donner la tension correcte VTO comme décrit.

Par ailleurs pendant la période TB lorsque la longueur de l'intervalle de transition maximum Tmax de polarité négative est détectée, si la longueur de l'intervalle de transition maximum Tmax de polarité négative du signal S est inférieure à 5,5 T, la sortie N du compteur 21 passe également à l'état " 1 " A ce moment, la sortie Q, VS du flip-flop D, 40 conserve l'état " 1 " à partir de la fin de la période TFS dans la

période TB jusqu'à la fin de la période TFS de la pério-

de TA suivante (polarité qui devient la polarité opposée de celle de la figure 2 G) Puis comme pendant cette période, seule l'impulsion PU est dérivée du générateur d'impulsions de cadence 50, cette impulsion PU est appliquée à la borne de comptage U du compteur 71 par la porte 73 de façon à en augmenter l'état de comptage et permettre d'augmenter la grandeur de la tension de

seuil de comparaison VT.

La longueur de l'intervalle de transi-

tion maximum Tmax de la polarité négative est diminuée lorsque la tension de seuil VT change et passe à la valeur V inférieure à la tension correcte V comme

TD TO

cela découle clairement à la figure 4 C'est pourquoi, comme déjà indiqué, on augmente la valeur de la tension VT pour corriger la tension VTD et obtenir-la tension correcte V To Lorsque le disque tourne de façon stable à une vitesse linéaire essentiellement constante comme in- diqué cidessus, si un phénomène d'asymétrie se produit à la sortie du convertisseur de courbe, en réponse aux signaux de sortie de détection des parties de polarités

positive et négative de l'intervalle de transition maxi-

mum Tax et dans la sortie du convertisseur de courbe, le compteur/décompteur compte ou décompte pour permettre

lao Drrection du phénomène d'asymétrie.

De plus lorsque l'asservissementde phase est appliqué par les signaux 3 fx et 3 fp et que la vitesse de rotation du moteur Mfluctue de façon notable par suite d'une disparition de signal ou autres raisons qui

font que le détecteur de signal de synchronisation d'ina-

ge 26 ne détecte pas ce signal dans plus de 16 périodes de synchronisation d'image successives, le signal de

sortie DFS du détecteur d'existence de signal de synchro-

nisation d'image 32 passe à l'état "O" et permet au cir-

cuit de commutation 64 d'être commuté dans un état per-

mettant de choisir l'un des signaux de sortie des circuits de porte 63 et 74 Le signal de sortie VS de la sortie Q et le signal de sortie Q de la sortie VS du flip-flop D

sont les signaux dérivés de la sortie N O du comp-

teur 21 pour détecter l'intervalle de transition maximum T Max, pour appliquer la cadence de comptage et la cadence de décomptage au compteurdécompteur 61 pour réaliser un asservissement de vitesse, rapide pour que la vitesse

linéaire corresponde à la vitesse prédéterminée.

Lors de la détection du signal de synchroni-

sation d'image, le signal de sortie DFS du détecteur

d'existence de signal de synchronisation d'image 32 re-

vient à l'état " 1 " et ainsi le commutateur 64 passe dans

un état mettant en oeuvre l'asservissement de phase.

Un exemple de montage pratique de l'appareil de la figure 1 tel que mentionné ci-dessus est représenté

à la figure 5.

Dans cet exemple de la figure 5, la sortie de détection No du compteur 21 est dérivée par la porte NAND 21 N, qui, lorsque le nombre de signaux de cadence CP contenus dans la période de comptage d'un intervalle de transition maximum T égal à 5,5 T, fait que toutes max les sorties de comptage des bits prédéterminés passent à l'état " 1 ", si bien que la sortie N de la porte NAND, o

21 N passe à l'état " O ".

Le générateur de cadence 22 qui génère la cadence CP se compose d'un oscillateur à quartz 22 A et d'un compteur 22 B pour diviser la fréquence de sortie de l'oscillateur à quartz 22 A Pour le flanc montant du signal dérivé du générateur de signal d'effacement 25, le compteur 22 B reçoit une grandeur prédéterminée (état de

comptage prédéterminé), de sorte que le début de l'inter-

valle de transition à détecter et la phase de génération des signaux de cadence CP fournis par ce compteur 22 B

pouvant toujours rester liés suivant une relation cons-

tante. Le générateur de signal d'effacement 25 se compose d'une porte NAND, 25 A et de trois inverseurs 25 B, C, 25 D Chacun des inverseurs 25 B, 25 C, 25 D est utilisé pour retarder le signal de sortie dérivé du circuit de

commutation 30.

Le circuit de commutation 23 est formé de portes NAND (NON/ET) 23 A, 23 B et d'un inverseur 23 C; le signal S est appliqué à la porte NAND 23 A et le signal SO est appliqué à la porte NAND 23 B Le signal S o w fourni par le diviseur de fréquence 31 A est appliqué directement à la porte NAND 23 B ainsi qu'à la porte NAND 24 A par l'intermédiaire de l'inverseur 23 C de façon que les portes NAND 23 A et 23 B s'ouvrent en alternance Le signal de sortie No de la porte NAND 21 N est appliqué aux portes NAND 23 A et 23 B de façon que lorsque la sortie

N passe à l'état " O ", les portes NAND 23 A et 23 B se fer-

ment et elles ne laissent pas passer les signaux S et S Le circuit de commutation 30 se compose de trois portes NAND 30 A, 30 B, 30 C; la porte NAND 30 A reçoit le signal SFX de la période d'image et est commandée à

l'ouverture et à la fermeture par la sortie DFS du détec-

teur d'existence de signal de synchronisation d'image 32 la porte NAND 30 B reçoit le signal SFG à la fréquence de synchronisation d'image et est commandée à l'ouverture et à la fermeture par le signal de sortie DFS inversé par l'inverseur 32 C. Les diviseurs de fréquence 31 A et 31 B sont

constitués dans ce cas par un compteur 31.

Le détecteur d'existence de signal de synchro-

nisation d'image 32 est formé d'un compteur 32 A et d'une porte NAND 32 B Le signal SF est appliqué à la borne de remise à l'état initial R du compteur 32 A et à la porte NAND 32 B; un signal de sortie divisé en fréquence selon le rapport -n-, fourni par le compteur de division de fréquence 31 est appliqué à la borne de cadence CK du

compteur 32 A Lorsque le détecteur de signal de synchroni-

sation d'image 26 détecte le signal de synchronisation d'image, le signal SF est à l'état " O ", si bien que le compteur 32 A est remis à l'état initial et la sortie DFS de la porte NAND 32 B passe à l'état " 1 " Par contre

lorsque le détecteur de signal de synchronisation d'ima-

ge 26 ne détecte pas le signal de synchronisation d'image, le signal SF passe à l'état "l", si bien que le compteur 32 A passe à l'état de comptage possible Ainsi après le

passage de 16 périodes de synchronisation d'image, com-

me aucun signal de synchronisation d'image n'a été dé-

tecté, la sortie de division de fréquence selon le rapport 1/16 du compteur 31 A passe à l'état " 1 ", si bien que la sortie du compteur 32 A passe à l'état " 1 " et la

sortie D de la porte NAND 32 B passe à l'état " O ".

FS

Le partie de circuit du générateur de si-

gnal de cadence 50 qui génère l'impulsion de cadence PD se compose de trois inverseurs 50 A, 50 B, 50 C qui agissent chacun comme circuit de retard, une porte NAND 50 D et un inverseur 50 E Le signal Sw et le signal correspondant au signal Sw mais retardé par les inverseurs 50 A, 50 B, 50 C sont fournis par la porte NAND 50 D de façon que l'inverseur 50 E donne l'impulsion PD dont la largeur correspond au retard appliqué par les trois inverseurs A, 50 B, 50 C au début de la période TA ou FA De même le générateur fournissant l'impulsion de cadence PU faisant partie du générateur de signal de cadence 50 se compose de trois inverseurs 50 F, 50 G et 50 H dont chacun fonctionne comme un circuit de retard, ainsi qu'une

porte NAND 50 I et un inverseur 50 J La sortie de l'in-

verseur SOC et une sortie qui est le signal fourni par l'inverseur 50 C retardé par les inverseurs 50 F, 50 G et H sont appliquées à la porte NAND 50 I de façon que l'inverseur 50 J donne une-impulsion PU dont la largeur

correspond au temps de retard appliqué par les trois in-

verseurs 50 F, 50 G et 50 H au début de la période TB ou FB.

Les portes 63, 73, 74 sont toutes consti-

tuées par des portes NAND.

Le circuit de commutation 64 est formé des portes NAND 64 A, 64 B, 64 C, 64 D, 64 E et 64 F; la porte NAND 64 A reçoit le signal 3 f et la porte NAND 64 B reçoit le signal 3 fp; la sortie DFS du détecteur d'existence de signal de synchronisation d'image 32 est appliquée aux portes NAND 64 A et 64 B de façon à ouvrir celles-ci lorsque le signal de synchronisation d'image

est détecté, de façon stable De plus, le signal de sor-

tie de la porte NAND 63 est appliqué à la porte NAND 64 C et la sortie de la porte NAND 74 est appliquée à la porte NAND 64 D respective; la sortie D, inversée par l'inverseur 32 C étant appliquée aux portes NAND 64 C et 64 D; les portes NAND 64 C et 64 D s'ouvrent lorsque le signal de synchronisation d'image n'est pas détecté dans 16 périodes d'image successives ou pendant les périodes

supérieures à 16 périodes d'image successives.

Les signaux de sortie des portes NAND 64 A, 64 C sont appliqués à la porte NAND 64 E dont le signal de sortie est fourni à la borne de comptage (addition) U du compteur/décompteur 61 alors que le signal de sortie des portes NAND 64 B et 64 D est appliqué à la porte NAND 64 F dont la sortie attaque la borne de décomptage

(soustraction) D du compteur/décompteur 61.

Dans cet exemple, le compteur 61 est un compteur à 4 bits et dans le circuit de traitement de sortie 62, les signaux de sortie de comptage des 3 bits supérieurs des sorties de comptage de 4 bits dérivées du compteur 61 sont transformés par une conversion numérique/analogique (D/A) par les résistances 62 A,

62 B et 62 C, résistances dont les extrémités sont re-

liées l'une à l'autre La sortie de comptage du bit le moins significatif du compteur 61 est ajoutée par la porte NAND 62 F, l'inverseur 62 G et la résistance 62 H à la sortie de conversion numérique/analogique D/A et est

utilisée comme asservissement de phase.

Dans ces conditions, lorsqu'on arrive à l'état de comptage plein lors du comptage (addition) dans le compteur/décompteur 61 ou lorsqu'on arrive à l'état de comptage nul lors d'un décomptage, si les opérations de comptage ou de décomptage ne sont pas arrêtées, cela aboutit à un mauvais fonctionnement du circuit d'asservissement C'est pourquoi, les signaux

de sortie des portes NAND 62 D et 62 E, portes qui reçoi-

vent chacune les états de comptage correspondant aux 3 bits supérieurs, sont fournis aux portes NAND 64 E et 64 F pour fermer celles-ci lorsque le compteur 61 atteint

l'état de comptage maximum et l'état de comptage zéro.

Le compteur/décompteur 71 est de la même manière un compteur à 4 bits dans lequel les signaux de sortie de comptage de 3 bits supérieurs sont convertis

par une 'conversion numérique/analogique par les résis-

tances 72 A, 72 B et 72 C du circuit de traitement de sor-

tie 72 et deviennent la tension de seuil VT.

De plus lorsque le verrouillage de l'asser-

vissement de phase est inopérant pour quelques raisons en particulier lorsque la rotation du disque est à la vitesse linéaire constante et que le disque tourne de façon stable avec une vitesse linéaire constante, il est envisagé en particulier de couper l'asservissement de phase et de mettre en oeuvre facilement l'asservissement

de vitesse pour récupérer rapidement un état stable.

De façon plus précise selon la figure 5, la référence 80 concerne un circuit de verrouillage et de mise à la vitesse linéaire constante; ce circuit est formé d'un flip-flop D 80 A, des portes NAND 80 B et 80 C et des inverseurs 80 D, 80 E dans lesquels les signaux de

sortie DFS du détecteur d'existence de signal de synchro-

nisation d'image 32 sont appliqués à la porte NAND 80 B qui reçoit également le signal de sortie Q du flip-flop D 80 A La borne D de ce flipflop 80 A est mis au niveau haut alors que la borne de cadence CK reçoit le signal de sortie de division de fréquence selon le rapport 16 fourni par le compteur 31 fonctionnant comme diviseur de fréquence Le signal de sortie des portes NAND 62 D et 62 E est appliqué à la porte NAND 80 C dont la sortie est fournie à la borne d'effacement CL de ce flip-flop D 80 A par l'intermédiaire de l'inverseur 80 D. Le signal de sortie de la porte NAND 80 B est appliqué à la porte NAND d'asservissement de phase

62 F ainsi qu'à la borne d'entrée d'inversion du compara-

teur de niveau 7 par l'intermédiaire de l'inverseur 80 E.

Ainsi lorsqu'il y a un signal de synchroni-

sation d'image et que la sortie DFS est à l'état " 1 ", si le oempteur/décompteur 61 n'est ni à l'état de comptage

plein, ni à l'état de comptage-nul, la sortie de l'inver-

seur 80 D est égale à " 1 " Ainsi, le flip-flop D, SOA est effacé, si bien que sa sortie Q passe à l'état "O" et la

sortie de la porte NAND 80 B passe à l'état " 1 "; la por-

te NAND 82 F s'ouvre et permet au circuit d'asservisse-

ment de phase de se mettre en oeuvre; le signal de sor-

tie de l'inverseur 80 E dont le niveau est égal à la ten-

sion de référence de comparaison du comparateur de niveau

7 passe à un niveau bas.

Par ailleurs dans la situation lorsque le

signal de sortie DFS est à l'état " 1 ", et que le comp-

teur/décompteur 61 est à l'état de comptage complet ou à l'état de comptage nul, c'est-à-dire lorsqu'il est

dans un état pour lequel le verrouillage de l'asservis-

sement est invalidé, la sortie de la porte NAND 80 C passe à l'état "l" et la sortie de l'inverseur 80 D passe à l'état "'", si bien que la sortie divisée en fréquence selon le rapport 16 du compteur 31 donne la cadence au flip-flop D 80 A de façon que sa sortie Q passe à l'état " 1 " Puis, la sortie de la porte NAND 80 B devient égale à "O", si bien que la porte NAND 62 F se ferme et le signal est appliqué à l'entrée inversée ducomparateur de niveau 7 qui passe au niveau haut pour permettre la

mise en oeuvre rapide de l'asservissement de vitesse.

De plus du fait du compteur 21 qui est remis à l'état initial spécialement par le signal SFX à la période d'image dérivée de l'oscillateur à quartz de

façon à détecter la longueur de l'intervalle de transi-

tion suivant l'unité de la durée d'une image, jusqu'à ce que la rotation du disque soit mise à-la vitesse

linéaire constante donnée ci-après Si le signal de pé-

riode de synchronisation d'image SFG est utilisé jus-

qu'à ce que la rotation du disque soit mise à la vitesse linéaire constante, en l'absence de détection du signal de synçhrotiisation d'image, ce signal SFG a une fréquence notablement supérieure à la période d'image puisqu'il s'agit du signal divisé en fréquence suivant la fréquence

libre du circuit PLL, si bien que pour le signal repro-

duit qui a une période d'image plus longue, ce signal

SFG souvent ne contient pas dans une période, l'inter-

valle de transition maximum Tmax; on risque ainsi de ne pouvoir mettre la rotation du disque à une vitesse

linéaire constante.

Comme cécrit ci-dessus, on utilise un comp-

teur/décompteur et on détecte les intervalles de transi-

tion des polarités positive et négative en temps partagé; le comptage (addition) effectué par le compteur se fait

par une sortie détectée alors que le décomptage (sous-

traction) se fait par l'autre sortie détectée, ce qui permet de corriger l'asymétrie Selon l'invention, comme l'asymétrie est corrigée numériquement comme indiqué

ci-dessus, on augmente la précision et la correction.

De plus, l'intervalle de transition maximum Tmax est détecté seulement dans la partie du signal de

synchronisation d'image contenant l'intervalle de tran-

sition maximum Tmax de façon à éviter un inconvénient précédemment indiqué selon lequel l'intervalle maximum

de transition T est détecté dans l'ensemble de l'in-

Max tervalle De plus, la période d'absence du signal de synchronisation d'image jusqu'à ce que la vitesse de rotation soit devenue stable, l'intervalle maximum de transition Tmax est détecté par l'unité de la

période d'image C'est pourquoi même si l'asservisse-

ment de vitesse se fait à l'aide de la sortie de détec-

tion de l'intervalle de transition maximum Tmax, on

n'a pas l'inconvénient de la mise en oeuvre de l'asservis-

sement de vitesse.

Dans ces conditions, lorsqu'on utilise un signal répétant l'intervalle minimum de transition Tmin comme signal de synchronisation d'image de données, il est inutile de préciser que l'intervalle minimum de transition Tmin est détecté par le compteur 21 pour en

corriger l'asymétrie.

Claims

REVENDICATIONS l' Appareil de reproduction d'un signal d information enregistré sur un disque, ce signal étant modulé selon un code à longueur de défilement limitée, un moyen pour reproduire le signal d'information du disque et un moteur pour entraîner le disque en rota- tion ainsi qu'un comparateur pour comparer le niveau du signal d'information reproduit et une tension de seuil pour donner un signal de forme rectangulaire, continu, un premier détecteur pour détecter un inter- valle de la partie de polarité positive d'un intervalle de transition maximum ou minimum dans le signal rec- tangulaire et un intervalle de la partie de polarité négative de l'intervalle de transition maximum ou minimum dans le signal rectangulaire, appareil carac- térisé par un compteur/décompteur ( 61) pour compter une impulsion de cadence et dont l'état de comptage augmente (diminue) lorsque l'intervalle de la partie de polarité positive est supérieur à un intervalle prédéterminé et l'état de comptage diminuant (aug- mentant) lorsque l'intervalle de la partie de pola- rité négative est supérieur à un intervalle prédéter- miné, un convertisseur numérique/analogique (D/A) ( 62) pour convertir un signal numérique fourni par le compteur/décompteur ( 61) en un signal analogique en réponse à une valeur numérique et un moyen pour fournir le signal analogique au comparateur ( 7) comme tension de seuil et donner un signal (So) ayant des inter- valles égaux de parties de polarité positive et négative de 1 'intervalle maximum ou minimum de tran- sition. ) Appareil de reproduction d'un signal d'information selon la revendication 1, caractérisé en ce que le disque contient un signal de synchroni- sation d'image et l'appareil comporte des moyens ( 26) pour obtenir le signal de synchronisation d'image (SF) e partir du signal d'information reproduit (So), un moyen pour obtenir un signal de référence à partir d'une source de signal de référence ( 26) lorsque le signal de synchronisation d'image n'est pas reproduit, un moyen de commutation ( 30) pour commuter sélecti vement le moyen d'obtention du signal desynchronisa- tiondiimage ( 26) et le moyen ( 28, 29) donnant le signal de référence l'un par rapport à l'autre, le premier moyen de détection ( 21) détectant l'inter- valle de transition maximum ou minimum du signal *reproduit par le signal de sortie du moyen de com- mutation. ) Appareil de reproduction d'un signal d'information selon la revendication 2, caractérisé en ce que le premier moyen de détection ( 21) est formé d'un compteur qui compte un signal de cadence fourni par un générateur de cadence ( 22) seulement pendant la période de l'intervalle de transition maximum ou minimum du signal reproduit. ) Appareil de reproduction d'un signal d'information selon la revendication 3, caractérisé en ce qu'il comporte en outre un second compteur/ décompteur ( 71) pour réduire le contenu du compteur lorsque ce contenu est supérieur à une-valeur prédé- terminée et à augmenter le contenu du compteur lors- qu'il est inférieur à la valeur prédéterminée, un second convertisseur analogique/numérique (D/A) ( 72) pour convertir le signal de sortie du second compteur/décompteur ( 71) en un signal analogique, ainsi qu'une boucle pour commander la rotation du disque par le signal de sortie du convertisseur numérique/analogique. ) Appareil de reproduction d'un signal d'information selon la revendication 4, caractérisé en ce qu:il comporte un moyen ( 50) fournissant un signal de cadence au second compteur/décompteur ( 71), un moyen pour générer une première impulsion de fré- quence supérieure au signal de synchronisation d'image et une seconde impulsion de fréquence supérieure à la fréquence d'image 9 F) du signal reproduit et un circuit de sélection pour fournir sélectivement l'un des signaux fournis par le moyen donnant le signal de cadence et le générateur d'impulsions au second compteur/décompteur. ) Appareil de reproduction d'un signal d'information selon la revendication 5, caractérisé en ce que le circuit de sélection est relié à un circuit qui donne un signal de synchronisation d'image dans lequel le signal de cadence est commuté en un signal impulsionnel lorsque le signal de synchronisation d'ima- ge en est dérivé.

70) Appareil de reproduction d'un signal d'information selon la revendication 5, caractérisé en ce que le second compteur/décompteur ( 71) comporte des parties à bits supérieurs et inférieurs, le second compteur/décompteur recevant respectivement sur sa borne de comptage (U) (ou de décomptage) le signal de cadence destiné à être comparé au signal de cadence de façon à donner un signal d'asservissement de vitesse par le bit supérieur de la sortie de comptage du second compteur/ décompteur ( 71) et un signal d'asservissement de phase

par le bit le moins significatif.