FI73103B - DIGITAL FASDETEKTOR. - Google Patents

Description

Digitaalinen vaiheilmaisin 7 310 3Digital phase detector 7 310 3

Keksintö koskee digitaalista vaiheilmaisinta vai-heensäätöjärjestelmää varten, jossa ilmaisimessa on ensim-5 mäinen sisääntulo, johon syötetään tarkistussignaali, ja toinen sisääntulo, johon syötetään vertailusignaali, ainakin yksi ulostulo, josta annetaan ensimmäinen ulostulosignaali, kun tarkistussignaalin vaihe on edellä vertailusig-naalin vaihetta, ja josta annetaan toinen ulostulosignaali, 10 kun tarkistussignaalin vaihe on jäljessä vertailusignaalin vaihetta, jolloin näiden ulostulosignaalien impulssileveys on kulloinkin verrannollinen tarkistussignaalin ja vertailusignaalin välisen vaihesiirron arvoon, sekä korjauskyt-kentä, jonka sisääntuloihin tarkistussignaali ja vertailu-15 signaali kulloinkin syötetään ja jonka ulostulot on liitetty vaiheilmaisimen sisääntuloihin.The invention relates to a digital phase detector for a phase control system, the detector having a first input to which a check signal is input and a second input to which a reference signal is input, at least one output giving a first output signal when the phase of the check signal is above the phase of the reference signal, and from which a second output signal is provided when the phase of the check signal lags behind the phase of the reference signal, the pulse width of these output signals being proportional to the phase shift value between the check signal and the reference signal, and a correction circuit input .

Tällainen vaiheilmaisin liitetään edullisesti vaihelukittujen piirien säätöjärjestelmiin, jotta esim. voidaan tahdistaa jänniteohjatun oskillaattorin ulostulosig-20 naali vertailusignaalina tarkistussignaalina toimivaan ohjaussignaaliin. Vaiheilmaisin vertaa tarkistussignaalin vaihetta vertailusignaalin vaiheeseen. Kulloisenkin vaihe-eron mukaan syntyy jompaan kumpaan vaiheilmaisimeen ulostuloon ulostulosignaali, jonka impulssinleveys on verran-25 nollinen vaihe-eron arvoon. Ulostulosignaali johdetaan vahvistimen ja suotimen kautta oskillaattorin säätöjännit-teenä.Such a phase detector is preferably connected to the control systems of the phase-locked circuits, so that, for example, the output signal of the voltage-controlled oscillator can be synchronized with the control signal acting as a reference signal as a reference signal. The phase detector compares the phase of the check signal with the phase of the reference signal. Depending on the respective phase difference, an output signal with a pulse width equal to zero to the value of the phase difference is generated at one of the two phase detector outputs. The output signal is passed through the amplifier and the filter as the oscillator control voltage.

Tunnetuissa vaiheilmaisimissa, jotka ovat edellä mainittua tyyppiä, syntyy aina silloin tarkistussignaalin 30 katkoksen tapauksessa virhetilanne, kun jälleen kytkeytyvän tarkistussignaalin vaihe on edellä alkuperäisen tarkistussignaalin vaihetta. Vaihetta verrataan tällöin arvoon 2 Jt nollan sijasta. Tämä virhetilanne tulee erityisesti silloin esiin, kun tarkistussignaali ennen katkosta 35 otetaan toisesta lähteestä kuin katkoksen jälkeinen tarkistussignaali.In known phase detectors of the above-mentioned type, in the event of an interruption of the control signal 30, an error situation always arises when the phase of the reconnected control signal is ahead of the phase of the original control signal. The phase is then compared to 2 Jt instead of zero. This error situation occurs in particular when the check signal before the break 35 is taken from a source other than the check signal after the break.

2 731032 73103

Keksinnön tehtävä on muodostaa jo mainitun laatuinen digitaalinen vaiheilmaisin, joka myös ohjattaessa kahdennetuilla, eri vaiheisilla tarkistussignaaleilla signaa-likatkoksen yhteydessä joka tapauksessa vertaa vaihetta 5 arvoon nolla.The object of the invention is to provide a digital phase detector of the type already mentioned, which, even when controlled by duplicated, different-phase check signals in connection with a signal interruption, in any case compares phase 5 with a value of zero.

Tämä tehtävä ratkaistaan keksinnön mukaisesti siten, että korjauskytkentää ohjataan yksinomaan tarkistus-ja vertailusignaalilla ja että korjauskytkennän sisääntulot tarkistussignaalin katkoksen jälkeen läpikytkeytyvät 10 sen ulostuloihin siten, että vertailusignaalin laskureuna tulee ulostuloon tarkistussignaalin laskureunan jälkeen.According to the invention, this object is solved in that the correction circuit is controlled exclusively by the check and reference signal and that the inputs of the correction circuit after the interruption of the control signal are switched to its outputs so that the reference edge of the reference signal enters the output after the control signal.

Tällä tavoin tulevat tarkistussignaalit ja vertai-lusignaali riippumatta ohjaussignaalin vaihesiirrosta ennen ja jälkeen katkoksen aika tietyssä järjestyksessä di-15 gitaaliseen vaiheilmaisimeen sen varmistamiseksi, että vaihevertailu suoritetaan arvoon 0 eikä arvoon 2 T£ .In this way, the check signals and the reference signal, regardless of the phase shift of the control signal before and after the interruption time, enter the di-15 digital phase detector in a certain order to ensure that the phase comparison is performed at 0 and not at 2 T £.

Tämän oikea-aikaisen tarkistus- ja vertailusignaa-lien läpikytkennän saavuttamiseksi vaiheilmaisimen sisääntuloihin on yhden suoritusmuodon mukaisesti menetelty si-20 ten, että korjauskytkennässä on kaksi läpikytkentäporttia, joiden ulostulot on liitetty korjauskytkennän ulostuloihin, että kummassakin läpikytkentäportissa on kaksi sisääntuloa, joista toinen on liitetty korjauskytkennän asianomaiseen sisääntuloon ja toista ohjataan logiikkakytkennällä, joka 25 suorittaa läpikytkentäportin oikea-aikaisen ohjauksen tarkistussignaalin poisjäämisen jälkeen.In order to achieve this timely switching of the check and comparison signals to the inputs of the phase detector, according to one embodiment, it is arranged that the correction circuit has two switching ports, the outputs of which are connected to the outputs of the correction circuit, the input and the other is controlled by a logic circuit which performs timely control of the via port after the check signal fails.

Jotta tämä logiikkakytkentä voi yksinkertaisella tavalla määrätä tarkistussignaalin katkoksen alun ja lopun on eräässä toisessa rakenteessa menetelty siten, että lo-30 giikkakytkennässä on yksiasentoinen kiikkukytkentä, jota ohjaavat tarkistussignaalin nousureunat ja joka pysyy kyt-keytymistilassa niin kauan kuin tarkistussignaali on läsnä ja joka tarkistussignaalin jäädessä pois pitoajan kuluttua aloittaa läpikytkentäporttien sulkeutumisen.In order for this logic circuit to simply determine the beginning and end of the check signal interruption, in another structure, the logic circuit has a single-position flip-flop controlled by the rising edges of the check signal and remains in the switching signal as long as the check signal remains after starting to close the feed-through ports.

35 Korjauskytkennän läpikytkentäportin ohjaus saavute taan erään suoritusmuodon mukaisesti siten, että logiikka- 3 73103 kytkennässä on kiikkukytkentä, joka yksiasentoisen kiikku-kytkennän lepotilassa on lepoasennossa, että kiikkukytken-nän toinen ulostulo on invertterin kautta liitetty tarkis-tussignaalin ohjaaman läpikytkentäportin toiseen sisään-5 tuloon, että kiikkukytkennän toinen ulostulo on liitetty vertailusignaalin ohjaaman läpikytkentäportin toiseen sisääntuloon ja että kiikkukytkentä saatetaan toimintatilaan porttikytkennän kautta, jota ohjaavat yksiasentoisen kiikkukytkennän ulostulosignaali ja vertailusignaali.According to one embodiment, the control switch-through port of the correction circuit is achieved such that the logic circuit has a flip-flop circuit which is in the rest position of the single-position flip-flop circuit in the rest position, the second output of the flip-flop circuit is connected to the second that the second output of the flip-flop circuit is connected to the second input of the via port controlled by the reference signal and that the flip-flop circuit is brought into operation via a gate circuit controlled by the output signal of the single-position flip-flop circuit and the reference signal.

10 Tarkistussignaalin ajallinen viivästys varmiste taan erään suoritusmuodon mukaisesti siten, että portti-kytkentä palauttaa kiikkukytkennän toimintatilaan, kun yksiasentoinen kiikkukytkentä on kytkeytymistilassa ja vertailusignaali on läsnä, että tarkistussignaalin ohjaa-15 man läpikytkentäportin toisen sisääntulon ja maan välissä on kondensaattori.According to one embodiment, the time delay of the check signal is provided such that the gate switching returns the flip-flop operation to the operating state when the single-position flip-flop switching is in the switching state and the reference signal is present, the control signal

Keksintöä kuvataan lähemmin kuvioiden avulla, joissa kuvio 1 esittää vaiheilmaisimella varustetun vai-20 heensäätöpiirin lohkokaaviota, kuvio 2 esittää lohkokaaviota korjauskytkennälle, joka on keksinnön mukaisesti kytketty vaiheilmaisimen eteen, kuvio 3 esittää tunnetun vaiheilmaisimen signaali-25 diagrammeja, ja kuvio 4 esittää keksinnön mukaisen korjauskytken-nällä varustetun vaiheilmaisimen signaalidiagrammeja.The invention will be described in more detail with reference to the figures, in which Figure 1 shows a block diagram of a phase control circuit with a phase detector, Figure 2 shows a block diagram of a correction circuit connected in front of a phase detector according to the invention, Figure 3 shows signal diagrams of a known phase detector, and Figure 4 shows a correction circuit according to the invention. signal diagrams of a phase detector equipped with

Kuvion 1 mukaisessa vaihelukitun piirin säätöjärjestelmässä säädetään ohjattavan oskillaattorin VCO taa-30 juus ja vaihe tarkistussignaalin taajuuteen ja vaiheeseen. Tarkistussignaali R johdetaan digitaalisen vaiheilmaisimen PDT yhteen sisääntuloon samalla kun oskillaattorin VCO ulostulosignaali viedään vertailusignaalina V vaiheilmaisimen PDT toiseen sisäänmenoon. Vaiheilmaisimen PDT toimin-35 ta on sellainen, että ulostuloon PU tulee ulostulosignaali, kun tarkistussignaalin R vaihe on edellä vertailusignaalin 4 73103 V vaihetta, ja että ulostuloon PD tulee ulostulosignaali, kun tarkistussignaalin R vaihe on jäljessä vertailusignaa-lin V vaihetta. Ulostulosignaalilla on tällöin impulssile-veys, joka on verrannollinen vaihe-eron arvoon ja se vie-5 dään vahvistimen Vr ja alipäästösuotimen F kautta säätö-jännitteenä Ur jänniteohjatun oskillaattorin VCO säätösi-sääntuloon.In the phase-locked circuit control system according to Fig. 1, the frequency and phase of the controlled oscillator VCO are adjusted to the frequency and phase of the check signal. The check signal R is applied to one input of the digital phase detector PDT while the output signal of the oscillator VCO is applied as a reference signal V to the other input of the phase detector PDT. The operation of the phase detector PDT is such that an output signal is applied to the output PU when the phase of the check signal R is above the phase of the reference signal 4 73103 V, and an output signal is input to the output PD when the phase of the check signal R lags behind the phase of the reference signal V. The output signal then has a pulse width proportional to the value of the phase difference and is applied via the amplifier Vr and the low-pass filter F as the control voltage Ur to the control input of the voltage-controlled oscillator VCO.

Vaiheilmaisin PDT koostuu kahdesta symmetrisestä puoliskosta. Tarkistussignaalin R sisääntuloon on liitet-10 ty ulostulo PU ja vertailusignaalin V sisäänmenoon ulostulo PD. Neutraalista perustilasta, jossa ulostulot PU ja PD ovat H-tilassa, ts. epäaktiivisia, kytkeytyy asianomaisen laskureunan yhteydessä asianomainen ulostulo L-tilaan ts. aktivoituu. Jos ulostulo on jo aktivoitunut, eivät 15 asianomaisen sisääntulon muut laskureunat enää vaikuta ulostulon tilaan. Jos ulostulo on aktivoitunut ja ei aktivoidun puoliskon sisääntuloon tulee laskureuna, niin silloin kytkeytyy aktivoitunut ulostulo jälleen epäaktiivi-seksi (H-tilaan) ja vaiheilmaisin ottaa jälleen neutraalin 20 perustilansa (PS=H, PD=H). Jos molemmat ulostulot ovat epäaktiivisia (H-tila) ja molempiin sisääntuloihin tulee samanaikaisesti laskureunat, niin silloin ilmestyy molempiin ulostuloihin PU ja PD ainoastaan lyhyet jänniteimpulssit, jotka kompensoivat toistensa vaikutuksen.The phase detector PDT consists of two symmetrical halves. An input PU is connected to the input of the check signal R and an output PD to the input of the reference signal V. From the neutral basic state, where the outputs PU and PD are in the H state, i.e. inactive, the corresponding output is switched to the L state, i.e. activated, in connection with the respective landing edge. If the output is already activated, the other counting edges of the respective input 15 no longer affect the status of the output. If the output is activated and a landing edge enters the input of the non-activated half, then the activated output switches back to inactive (H state) and the phase detector again takes on its neutral base state (PS = H, PD = H). If both outputs are inactive (H mode) and both inputs have falling edges at the same time, then only short voltage pulses appear on both outputs PU and PD, which compensate for each other's effect.

25 Seuraavassa nimitetään lähtien vaiheilmaisimen PDT25 The PDT of the phase detector is hereinafter referred to as

perustilasta, kun PU=H ja PD=H, ensimmäistä laskureunaa, joka aktivoi asianomaisen ulostulon (L-tila) etureunaksi ja kutakin laskureunaa, joka aikaansaa ulostulon kytkeytymisen epäaktiiviseen tilaan (H-tila) takareunaksi. Ulostu-30 lon PU ollessa aktivoituna (L-tila) viivästetään jännite-ohjatun oskillaattorin VCO vaihetta vaihelukitun silmukan säätöpiirissä ja ulostulon PD ollessa aktivoituna sitä sitävastoin edistetään.from the ground state when PU = H and PD = H, the first counting edge that activates the respective output (L mode) as the leading edge and each counting edge that causes the output to switch to the inactive state (H mode) as the trailing edge. When the output PU is activated (L mode), the phase of the voltage-controlled oscillator VCO is delayed in the phase-locked loop control circuit, and when the output PD is activated, it is promoted.

Käyttötapauksessa on varauduttava tarkistussignaa-35 Iin R poisjäämiseen tai katkokseen. Tämä katkos voi olla seuraus myös kytkeytymisestä ensimmäisestä toiseen tarkis- 5 73103 tussignaalilähteeseen. Tarkistussignaalin poisjäänti tai katkos täytyy tunnustaa. Katkoksen jälkeen esiintyvällä tarkistussignaalilla voi rakenneosien toleranssien tai vastaavien johdosta olla ennen katkosta tai poisjäämistä 5 vaikuttaneen tarkistussignaalin suhteen vaihesiirto positiiviseen tai negatiiviseen suuntaan. Kun katkoksen jälkeisen tarkistussignaalin vaihe on edellä katkosta edeltäneen tarkistussignaalin vaihetta, seuraa vaihevertailu väärään suuntaan, kuten on esitetty kuvion 3 signaalidia-10 grammin avulla.In the event of use, provision must be made for the test signal-35 Iin R to be omitted or interrupted. This interruption may also be the result of switching from the first to the second check signal source. Absence or interruption of the check signal must be acknowledged. Due to the tolerances of the components or the like, the control signal occurring after the interruption may have a phase shift in the positive or negative direction with respect to the control signal which acted before the interruption or omission. When the phase of the post-break check signal is ahead of the pre-break check signal phase, the phase comparison follows in the wrong direction, as shown by the signal dia-10 grams in Figure 3.

Ajanhetkenä tl on vaiheilmaisin PDT neutraalissa perustilassa (PU=H, PD=H). Ajanhetkenä t2 ilmestyvä tarkistussignaalin R laskureuna toimii siten etureunana ja aktivoi ulostulon PU (L-tilaan). Vertailusignaalin V las-15 kureuna ajanhetkenä t3 toimii takareunana ja kytkee ulostulon PU jälleen epäaktiiviseen tilaan (H-tila). Ulostulon PU ulostulosignaalin impulssileveys saadaan aikaerona t3-t2. Ideaalitapauksessa t3-t2=0 ts. tarkistussignaali R on vaiheessa vertailusignaalin V kanssa. Myös ajanhetkenä t4 20 ovat molemmat ulostulot PU ja PD epäaktiiviset (H-tila). Tämän jälkeen vaikuttaa vertailusignaalin V laskureuna ajanhetkenä t5 etureunana ja aktivoi ulostulon PD (L-tila). Ajanhetkenä t6 tulee ensimmäisen kerran tarkistussignaalin R katkoksen jälkeen esiin tämän tarkistussignaalin R las-25 kureuna. Koska tänä ajanhetkenä t6 ulostulo PD on aktivoituna (L-tila) toimii tarkistussignaalin laskureuna R takareunana ja kytkee ulostulon PD epäaktiiviseksi (H-tila). Vaiheilmaisimen PDT perustila (PU=H, PD=H) on siten jälleen vallitsevana. Ajanhetkenä tl pidetään siten vertailu-30 signaalin V laskureunaa jälleen etureunana myös, kun aika-tai vaihe-ero Λ0 t7:n ja t6:n välillä kattaa vain pienen signaalijakson murto-osan. Ulostulon PD ulostulosignaalilla on siten impulssileveys, jonka määrää lauseke (2ΤΓ-Α0). Vaihevirhe suurennetaan arvoon 2Tl .At time t1, the phase detector PDT is in the neutral ground state (PU = H, PD = H). The falling edge of the check signal R appearing at time t2 thus acts as a leading edge and activates the output PU (L state). The curve edge of the reference signal V las-15 at time t3 acts as the trailing edge and switches the output PU again to the inactive state (H state). The pulse width of the output signal of the output PU is obtained as the time difference t3-t2. Ideally, t3-t2 = 0, i.e. the check signal R is in phase with the reference signal V. Also at time t4 20, both outputs PU and PD are inactive (H state). The falling edge of the reference signal V then acts as the leading edge at time t5 and activates the output PD (L mode). At time t6, for the first time after the interruption of the check signal R, the curve edge of this check signal R appears. Since at this time t6 the output PD is activated (L mode), the counting edge R of the check signal acts as the trailing edge and switches the output PD inactive (H mode). The basic state of the phase detector PDT (PU = H, PD = H) is thus again prevalent. At time t1, the falling edge of the reference 30 signal V is thus again considered to be the leading edge even when the time or phase difference Λ0 between t7 and t6 covers only a fraction of a small signal period. The output PD output signal thus has a pulse width determined by the expression (2ΤΓ-Α0). The phase error is increased to 2Tl.

35 Tunnetun vaiheilmaisimen PDT toimintatapaa voidaan 6 73103 siis kuvata seuraavasti: Tarkistussignaalin R laskureuno- jen jäädessä pois toteaa vaiheilmaisin PDT, että vertailu-signaalin V laskureunat esiintyvät aivan liian nopeassa tahdissa. Tämän johdosta viivästetään vertailusignaalin V 5 laskureunoja niin pitkään kunnes jälleen vallitsee samanaikaisuus tarkistussignaalin R laskureunojen kanssa. Siinä tapauksessa, että jälleen kytkeytyvän tarkistussignaalin R laskureunat ovat jäljessä vertailusignaalin V laskureunoja vaihekulmalla Δ 0 (joka kattaa ainoastaan muorto-osan sig-10 naalijaksosta 2 Ti), johtaa vertailusignaalin V laskureuno-jen viivästäminen vaihekulman pienenemiseen kohti arvoa nolla. Jos sitävastoin jälleen kytkeytyvän tarkistussignaalin R laskureunat ovat edellä vertailusignaalin V laskureunoja vaihekulmalla Δ0, suurennetaan tämä vaihekulma 15 arvoon 2 X , sillä vasta tällä vaihekulmalla on tarkistus-signaalin R ja vertailusignaalin V laskureunoilla jälleen yhteensopiva vaihetila. Tarkistussignaalin R edellä olevien laskureunojen yhteydessä on siten vaiheilmaisimen siirtokäyttäytymisen korjaus välttämätön.Thus, the operation of the known phase detector PDT can be described as follows: With the falling edges of the check signal R omitted, the phase detector PDT detects that the falling edges of the reference signal V occur at a rate that is far too fast. As a result, the falling edges of the reference signal V 5 are delayed until coincidence again with the falling edges of the check signal R. In the case that the falling edges of the reconnected check signal R lag behind the falling edges of the reference signal V by a phase angle Δ 0 (covering only the transform portion of the signal period 2 Ti), delaying the falling edges of the reference signal V results in a phase angle decrease to zero. If, on the other hand, the falling edges of the reconnected check signal R are above the falling edges of the reference signal V by a phase angle Δ0, this phase angle 15 is increased to 2 X, since only this phase angle has a matching phase again at the falling edges of the check signal R and the reference signal V. Thus, in connection with the above falling edges of the check signal R, it is necessary to correct the transfer behavior of the phase detector.

20 Tätä tarkoitusta palvelee kuvion 2 mukainen kor- jauskytkentä KS, joka on kytketty tunnetun vaiheilmaisimen PDT eteen. Korjauskytkennässä KS on kaksi ulostuloa, jotka on kytketty vaiheilmaisimen PDT molempiin sisääntuloihin. Tarkistussignaali R johdetaan nyt korjauskytkennän KS toi-25 seen sisääntuloon, kun taas vertailusignaali V viedään korjauskytkennän KS toiseen sisääntuloon. Tämä korjauskyt-kentä KS aikaansaa, että tarkistussignaalin R poisjäämisen tai katkoksen yhteydessä molemmat vaiheilmaisimen PDT ulostulot saatetaan aktivoimattomaan tilaan (H-tila) ja 30 että tarkistussignaalin R jälleenkytkeytymisen jälkeen ensin johdetaan vertailusignaalin V laskureuna vaiheilmaisimen PDT vertailusignaaliin V liittyvään sisääntuloon ja vasta sen jälkeen tarkistussignalain R laskureuna vaiheilmaisimen PDT tarkistussignaaliin liittyvään sisääntuloon. 35 Tällöin jää vertailusignaalin V laskureuna ilman vaikutusta sillä vaiheilmaisimen PDT ulostulo PD on tänä ajanhet- 73103 kenä jo aktivoitu (PD=L). Tämän johdosta on tarkistussig-naalin R laskureunalla takareunan vaikutus ja se saattaa vaiheilmaisimen PDT perustilaansa (PD=H, PU=H). Muut tar-kistussignaalin R ja vertailusignaalin V laskureunat tule-5 vat esiin vasta seuraavan signaalijakson yhteydessä. Koska vaiheilmaisin PDT tänä ajanhetkenä on perustilassaan (PD=H, PU=H) verrataan nyt vaihetta oikein.This purpose is served by the correction circuit KS according to Figure 2, which is connected in front of the known phase detector PDT. The correction circuit KS has two outputs connected to both inputs of the phase detector PDT. The check signal R is now applied to the second input of the correction circuit KS, while the reference signal V is applied to the second input of the correction circuit KS. This correction circuit KS causes that in the event of a failure or interruption of the check signal R, both outputs of the phase detector PDT are inactivated (H mode) and that after reconnecting the check signal R, the counting edge to the input associated with the PDT check signal of the phase detector. 35 In this case, the falling edge of the reference signal V remains unaffected because the output PD of the phase detector PDT is already activated at this time 73103 (PD = L). As a result, the falling edge of the check signal R has the effect of the trailing edge and returns the phase detector PDT to its basic state (PD = H, PU = H). The other falling edges of the check signal R and the reference signal V do not appear until the next signal period. Since the phase detector PDT is currently in its basic state (PD = H, PU = H), the phase is now compared correctly.

Keksinnön mukaisen korjauskytkennän toimintatapaa kuvataan lähemmin kuvion 2 kytkentäkaavion ja kuvion 4 10 mukaisen signaalidiagrammin avulla. Palautettavan yksi- asentoisen kiikkukytkennän MF avulla valvotaan, onko tar-kistussignaali R läsnä. Niin kauan kuin tarkistussignaa-liin R liittyvään korjauskytkennän KS sisääntuloon tulee tarkistussignaalin R nousureunoja, pysyy yksiasentoisen 15 kiikun MF ulostulo Q H-tilassa. Tällöin ottaa porteista G4 ja G5 koostuva kiikkukytkentä toiminta-asentonsa (D=L, B=H), sillä pisteessä Q on H-tilaa vastaava potentiaali ja pisteeseen A tulee jaksottaisesti L-tilaa vastaava potentiaali. Kiikun toinen ulostulo johtaa portin G6 muodosta-20 man invertterin kautta tarkistussignaaliin R liittyvään, läpikytkentäportin Gl toiseen sisääntuloon samalla, kun toinen ulostulo on liitetty suoraan vertailusignaaliin V liittyvään, läpipäästöportin G2 toiseen sisääntuloon. Kiikun toiminta-asennossa ovat läpipäästöportit Gl ja G2 tar-25 kistussignaalia R ja ve.rtailusignaalia V varten avoimet, koska pisteessä E ja B on H-tilaa vastaava potentiaali.The operation of the correction circuit according to the invention is described in more detail by means of the circuit diagram of Fig. 2 and the signal diagram of Fig. 4. The resettable single-position flip-flop connection MF monitors whether a check signal R is present. As long as the rising edges of the check signal R enter the input of the correction circuit KS associated with the check signal R, the MF output of the single-position flip-flop 15 remains in the H state. In this case, the flip-flop connection consisting of gates G4 and G5 assumes its operating position (D = L, B = H), since point Q has a potential corresponding to the H state and point A periodically enters a potential corresponding to the L state. The second output of the flip-flop leads through the gate of the gate G6 to the second input of the pass-through port G1 associated with the check signal R, while the second output is connected directly to the second input of the pass-through port G2 associated with the reference signal V. In the operating position of the flip-flop, the pass-through ports G1 and G2 are open for the control signal R and the reference signal V, because the points E and B have a potential corresponding to the H-state.

: Jos tarkistussignaali R jää pois ajanhetkenä tll, niin yksiasentoinen kiikku MF siirtyy pitoaikansa ts jälkeen tilaan, jossa ulostulossa Q on L-tila. Näin on ajan-30 hetkenä tl2. Pisteen Q potentiaalin muutoksen kautta siirtyy myös kiikku lepotilaansa (B=L, D=H). Tämän johdosta läpipäästöportit Gl ja G2 salpautuvat. Vaiheilmaisimelle PDT johdetut signaalit R' ja V ovat H-tilassa. Ajanhetkenä tl3 esiintyy ensimmäinen, jälleen kytkeytyvän tarkistus-35 signaalin R nousureuna niin, että yksiasentoinen kiikku MF ottaa jälleen H-tilan ulostuloonsa Q. Jos piste Q on H-ti- 8 73103 lassa ja vertailusignaali V on läsnä, niin silloin tulee pisteeseen A laskureuna ajanhetkenä tl5. Koska tähän ajan-hetkeen portin G4 sisääntulossa on pisteen Q H-tilaa vastaava potentiaali, asettuu kiikku pisteen A laskureunan 5 johdosta jälleen toiminta-asentoonsa.: If the check signal R is omitted at time t11, then the one-position flip-flop MF switches to the state where the output Q has an L state after its holding time ts. This is the time-30 at time tl2. Through the change in the potential of the point Q, the flip-flop also enters its rest state (B = L, D = H). As a result, the pass ports G1 and G2 are blocked. The signals R 'and V applied to the phase detector PDT are in the H state. At time t13, the first rising edge of the reconnecting check-35 signal R occurs, so that the one-position flip-flop MF again takes the H state to its output Q. If the point Q is in the H state and the reference signal V is present, then the falling edge comes to the point A. at time tl5. Since at this point in time the input of the gate G4 has a potential corresponding to the H state of the point Q, the flip-flop returns to its operating position due to the falling edge 5 of the point A.

Sen jälkeen tulee seuraavaksi pisteeseen B ajanhetkenä tl6 nousureuna ja portin pitoajan jälkeen ajahetkenä tl7 laskureuna pisteeseen D. Lopuksi tulee jälleen portin pitoajan jälkeen ajanhetkenä tl8 läpipäästöportin G1 si-10 sääntuloon (piste E) nousureuna. Tämän sisääntulon rinnalle kytketyn kondensaattorin Cl johdosta voidaan jälkimmäinen portin pitoaika tehdä suhteellisen suureksi. Tällä ta-sosiirtymien sarjalla saadaan aikaan, että ensin läpipäästöportin G2 pisteessä B on H-tilaa vastaa potentiaali 15 (ajanhetki tl6) ja vasta kaksi portin pitoaikaa myöhemmin (ajanhetki tl8) läpipäästöportin G1 pisteessä E. Toisaalta saadaan myös aikaan, että näinä ajanhetkinä tl6 ja tl8 lä-pipäästöportilla Gl on tarkistussignaali R ja läpipäästö-portilla G2 vertailusignaali V. Näille molemmille kytkentä-20 tiloille läpipäästöporteilla Gl ja G2 oli kuitenkin edellytyksenä, että laskureuna ylipäänsä tulee pisteeseen A ajanhetkenä tl5. Tämä laksureunahan pisteessä A oli saattanut kiikun toimintatilaansa. Täten on saavutetu asetettu tavoite, että tarkistussignaalin R jälleenkytkeytymisen jälkeen 25 ensin johdetaan vertailusignaalin V laskureuna vaiheilmai-simelle PDT ja vasta sen jälkeen tarkistussignaalin R laskureuna ja tämä riippumatta tarkistussignaalin R ja vertailusignaalin V vaihesiirrosta.Then, at time tl6, the rising edge comes to point B, and after the gate holding time, at time tl7, the falling edge comes to point D. Finally, after the gate holding time, at time tl8, the rising edge of pass-through port G1 si-10 (point E) enters the rising edge. Due to this capacitor C1 connected in parallel with this input, the latter gate holding time can be made relatively large. This series of plane shifts ensures that first the H-state at point B of pass-through port G2 corresponds to potential 15 (time tl6) and only two gate hold times later (time tl8) at point E of pass-through port G1. On the other hand, it is also provided that at these times tl6 and tl8 the pass-through gate G1 has a check signal R and the pass-through gate G2 has a reference signal V. However, for these two switching-20 states, the pass-through gates G1 and G2 had the condition that the landing edge generally reaches point A at time tl5. This knocking edge at point A had put the flip-flop into its operating state. Thus, the set goal is achieved that after reconnection of the check signal R, the falling edge of the reference signal V is first passed to the phase detector PDT and only then the falling edge of the checking signal R, and this independently of the phase shift of the checking signal R and the reference signal V.

Säädetyssä tilassa ei korjauskytkentä KS tuo mitään 30 epätarkkuutta vaiheasentoon, koska molemmat signaalit R ja V kytketään samanlaisten läpipäästöporttien Gl ja G2 läpi. Vaiheilmaisimen PDT sisäisten pitoaikojen perusteella riittää, kun molemmat aktiiviset, vertailusignaalin V ajanhetkenä tl9 ja tarkistussignaalin R' ajanhetkenä t20 laskureu-35 nat kytkeytyvät samanaikaisesti. Ulostulon tilan ollessa PU=H ja PD=L arvioidaan nimittäin tarkistussignaalin R' 9 73103 laskureuna vasta sitten takareunaksi, kun se esiintyy noin portin pitoajan verran ennen vertailusignaalin V aktiivista laskureunaa.In the adjusted state, the correction circuit KS does not bring any inaccuracy to the phase position, because both signals R and V are connected through similar pass ports G1 and G2. Based on the internal holding times of the phase detector PDT, it is sufficient when both the counting edges of the reference signal V at time t19 and the check signal R 'at time t20 are switched on simultaneously. Namely, when the state of the output is PU = H and PD = L, the falling edge of the check signal R '9 73103 is only estimated as the trailing edge when it occurs approximately by the gate holding time before the active falling edge of the reference signal V.

Itsestäänselvästi voidaan myös vertailusignaaliin 5 V liittyvää, korjauskytkennän KS sisääntuloa valvoa samalla tavalla.Obviously, the input of the correction circuit KS associated with the reference signal 5 V can also be monitored in the same way.

Claims (6)

73103 1073103 10 1. Digitaalinen vaiheilmaisin vaiheensäätöjärjestelmää varten, jossa ilmaisimessa on ensimmäinen sisään- 5 tulo, johon syötetään tarkistussignaali, ja toinen sisääntulo, johon syötetään vertailusignaali, ainakin yksi ulostulo, josta annetaan ensimmäinen ulostulosignaali, kun tarkistussignaalin vaihe on edellä vertailusignaalin vaihetta, ja josta annetaan toinen ulostulosignaali, kun tar-10 kistussignaalin vaihe on jäljessä vertailusignaalin vaihetta, jolloin näiden ulostulosignaalien impulssileveys on kulloinkin verrannollinen tarkistussignaalin ja vertailusignaalin välisen vaihesiirron arvoon, sekä korjauskyt-kentä, jonka sisääntuloihin tarkistussignaali ja vertailu-15 signaali kulloinkin syötetään ja jonka ulostulot on liitetty vaiheilmaisimen sisääntuloihin, tunnettu siitä, että korjauskytkentää (KS) ohjataan yksinomaan tarkistus- ja vertailusignaalilla ja että korjauskytkennän (KS) sisääntulot tarkitussignaalin (R) katkoksen jälkeen 20 läpikytkeytyvät sen ulostuloihin siten, että vertailusignaalin (V) laskureuna tulee ulostuloon tarkistussignaalin (R') laskureunan jälkeen.A digital phase detector for a phase control system, the detector having a first input to which a check signal is input and a second input to which a reference signal is input, at least one output from which a first output signal is output when the phase of the check signal is above the reference signal phase and a second output signal when the phase of the check signal lags behind the phase of the reference signal, the pulse width of these output signals being in each case proportional to the value of the phase shift between the check signal and the reference signal, and a correction circuit at the inputs of that the correction circuit (KS) is controlled exclusively by the check and reference signal and that the inputs of the correction circuit (KS) after the interruption of the control signal (R) 20 are connected to its outputs so that v the falling edge of the reference signal (V) is output after the falling edge of the check signal (R '). 2. Patenttivaatimuksen 1 mukainen vaiheilmaisin, tunnettu siitä, että korjauskytkennässä (KS) on 25 kaksi läpikytkentäporttia (Gl, G2), joiden ulostulot on liitetty korjauskytkennän (KS) ulostuloihin, että kummassakin läpikytkentäportissa (Gl, G2), on kaksi sisääntuloa, joista toinen on liitetty korjauskytkennän (KS) asianomaiseen sisääntuloon ja toista ohjataan logiikkakytkennällä 30 (MF, G4, G5, G6), joka suorittaa läpikytkentäportin (Gl, G2) oikea-aikaisen ohjauksen tarkistussignaalin (R) poisjäämisen jälkeen.Phase detector according to Claim 1, characterized in that the correction circuit (KS) has two via gates (G1, G2), the outputs of which are connected to the outputs of the correction circuit (KS), that each of the via ports (G1, G2) has two inputs, one of which is is connected to the relevant input of the correction circuit (KS) and the other is controlled by a logic circuit 30 (MF, G4, G5, G6) which performs timely control of the via port (G1, G2) after the check signal (R) is omitted. 3. Patenttivaatimuksen 2 mukainen vaiheilmaisin, tunnettu siitä, että logiikkakytkennässä on yksi- 35 asentoinen kiikkukytkentä (MF), jota ohjaavat tarkistus-signaalin (R) nousureunat ja joka pysyy kytkeytymistilas- 11 73103 sa (Q=H) niin kauan kuin tarkistussignaali (R) on läsnä ja joka tarkistussignaalin (R) jäädessä pois pitoajan (ts) kuluttua aloittaa läpikytkentäporttien (Gl, G2) sulkeutumisen.Phase detector according to Claim 2, characterized in that the logic circuit has a single-position flip-flop circuit (MF) which is controlled by the rising edges of the check signal (R) and which remains in the switching state (Q = H) as long as the check signal (R) ) is present and which, when the check signal (R) is omitted after the hold time (ts), starts the closing of the via gates (G1, G2). 4. Patenttivaatimuksen 2 tai 3 mukainen vaiheilmai- sin, tunnettu siitä, että logiikkakytkennässä on kiikkukytkentä (G4, G5), joka yksiasentoisen kiikkukytken-nän (MF) lepotilassa (Q=L) on lepoasennossa (D=H, B=L), että kiikkukytkennän (G4, G5) toinen ulostulo (D) on in-10 vertterin (G6) kautta liitetty tarkistussignaalin (R) ohjaaman läpikytkentäportin (Gl) toiseen sisääntuloon, että kiikkukytkennän (G4, G5) toinen ulostulo (B) on liitetty vertailusignaalin (V) ohjaaman läpikytkentäportin (G2) toiseen sisääntuloon ja että kiikkukytkentä (G4, G5) saa-15 tetaan toimintatilaan (D=L, B=H) porttikytkennän (G3) kautta, jota ohjaavat yksiasentoisen kiikkukytkennän (MF) ulostulosignaali (Q) ja vertailusignaali (V).Phase detector according to Claim 2 or 3, characterized in that the logic circuit has a flip-flop circuit (G4, G5) which, in the rest position (Q = L) of the single-position flip-flop circuit (MF), is in the rest position (D = H, B = L). that the second output (D) of the flip-flop (G4, G5) is connected via an in-10 vertical (G6) to the second input of the via port (G1) controlled by the check signal (R), that the second output (B) of the flip-flop (G4, G5) is connected to the reference signal (G) V) to the second input of the through-gate (G2) and that the flip-flop (G4, G5) is brought to the operating state (D = L, B = H) via the gate (G3) controlled by the output signal (Q) of the single-position flip-flop (MF) and the reference signal (V). 5. Patenttivaatimuksen 4 mukainen vaiheilmaisin, tunnettu siitä, että porttikytkentä (G3) palauttaa 20 kiikkukytkennän (G4, G5) toimintatilaan, kun yksiasentoi-nen kiikkukytkentä (MF) on kytkeytymistilassa (Q=H) ja vertailusignaali (V) on läsnä.Phase detector according to Claim 4, characterized in that the gate circuit (G3) returns the flip-flop circuit (G4, G5) to the operating state when the single-position flip-flop circuit (MF) is in the switching state (Q = H) and the reference signal (V) is present. " 6. Patenttivaatimuksen 4 tai 5 mukainen vaiheilmai sin, tunnettu siitä, että tarkistussignaalin oh-25 jaaman läpikytkentäportin (Gl) toisen sisääntulon ja maan välissä on kondensaattori (Cl). 73103 12"Phase detector according to Claim 4 or 5, characterized in that a capacitor (Cl) is provided between the second input of the via port (G1) controlled by the control signal and ground. 73103 12