EP0470092A1 - Schaltungsanordnung zum erzeugen von synchronisationssignalen bei einer übertragung von daten - Google Patents
Schaltungsanordnung zum erzeugen von synchronisationssignalen bei einer übertragung von datenInfo
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- EP0470092A1 EP0470092A1 EP90906119A EP90906119A EP0470092A1 EP 0470092 A1 EP0470092 A1 EP 0470092A1 EP 90906119 A EP90906119 A EP 90906119A EP 90906119 A EP90906119 A EP 90906119A EP 0470092 A1 EP0470092 A1 EP 0470092A1
- Authority
- EP
- European Patent Office
- Prior art keywords
- counter
- signal
- synchronization
- data
- circuit arrangement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Definitions
- Circuit arrangement for generating synchronization signals when transmitting data.
- the invention relates to a circuit arrangement for generating synchronization signals during data transmission, according to the preamble of patent claim 1.
- a clock control is provided in the reception unit, which generates reception clocks from the received data signals and feeds them to a sampling stage. There, the receive clocks scan the data signals and recover the transmitted data from the data signals. For this purpose, the data signals should be sampled in their middle as far as possible.
- Such a receiving unit is shown in the form of a block diagram in FIG. 1 and its mode of operation is explained in more detail together with the time diagrams shown in FIG. 2, in which the time t in the abscissa direction and the instantaneous values of signals are shown in the ordinate direction.
- the binary-coded data signals D are supplied on the one hand to a pulse generator IG and on the other hand to the sampling stage AB, which recovers the transmitted data from the data signals D using reception clocks ET and makes them available as reception data ED for further processing poses.
- the receive clocks ET are generated in a clock control TS.
- the pulse generator IG generates synchronization signals SY. These synchronization signals SY are applied to the clock control TS and this adjusts the phase position of the receive clocks ET in such a way that the receive clocks ET always sample the data signals D in the middle thereof.
- the pulse generator IG At respectively corresponding times on the falling edges of the data signals D, the pulse generator IG generates the synchronization signals SY, by means of which the phase position of the reception clocks ET generated in the clock control TS is set such that the data signals D are in the middle thereof at the times t1 to t5 can be scanned by the rising edges of the receive clocks ET in order to recover the received data ED.
- the data signals can be subject to distortion. If of these data signals the
- Receive clocks are derived, the data signals can not be sampled safely, since the receive clocks are only synchronized by the edges of the data signals.
- the invention is therefore based on the object of specifying a circuit arrangement for generating synchronization signals, the use of which means that the data signals are also scanned with great certainty if they are subject to distortion.
- a special feature of the invention is that the distortions of the data signals are taken into account when generating the synchronization signals.
- the invention enables data signals with distortions of up to 50% of their pulse duration to be reliably detected Most and yet the circuit arrangement requires little effort and it can be manufactured as an integrated circuit. Advantageous developments of the invention are specified in the subclaims.
- FIG. 1 shows a block diagram of a receiving unit for transmitted data signals
- FIG. 3 shows a block diagram of a circuit arrangement according to the invention
- a clock generator TG generates clock pulses T1 and T2.
- the clock pulses T2 have half the repetition frequency of the clock pulses T1 and are generated from them by frequency division, for example by means of a flip-flop.
- the clock pulses T1 and T2 are supplied to the various components of the circuit arrangement, only the feed to a switching stage SS is shown.
- the repetition frequency of the clock pulses T1 is, for example, equal to 128 times the nominal repetition frequency of the data signals D. Further details of the circuit arrangement are explained in more detail below in connection with the time diagrams shown in FIG. 4, in which the time t in the abscissa direction and the instantaneous values of signals in the ordinate direction , and counter readings ZS of a counter Z are shown analogously.
- the data signals D are present at a synchronization stage SYS, in which they are synchronized with the clock pulses T1.
- a data signal D assumes the binary value 1
- the synchronization stage SYS generates a load pulse L, which sets the counter Z to an initial value AN, for example 64, by means of initial value signals ANS and resets a release level FR, and via the synchronization stage SYN a blocking signal Sl for the switching stage SS picks up.
- the synchronization stage SYS generates a switchover signal D3 for the clock pulses T1 and T2, a data signal which switches the clock pulses T2 through the switching stage SS as clock pulses T3 to the counter Z.
- the clock pulses T3 advance the counter Z and count it down to a final value EN, for example 0. As soon as it reaches a counter reading 32 which corresponds to half the initial value AN, it emits a signal Z1 which sets the release level FR and for generation of an enable signal FR1, since then the data signal D has a pulse duration of at least 50% of the target duration in the undistorted case. Otherwise, the output of the clock pulses T3 would be blocked immediately by the blocking signal S1 and the counting would thus be ended.
- the synchronization stage SYS also outputs an enable signal FR2 to the output stage AS and this generates a synchronization signal SY which is used to set the phase position of the receive clocks ET.
- Synchronization signal SY generates the blocking signal S1, with which the switching stage SS is blocked and the counting is ended.
- the data signal D is sampled again in the middle by a reception clock ET. With the next change in the binary value of the data signal D, a similar process is repeated and the data signal D is sampled again at the time t3.
- the synchronization stage SYS outputs the data signal D4 as a changeover signal to the switching stage SS and this now also switches the clock pulses T1 the higher repetition frequency to the counter Z so that it reaches its final value EN faster and the synchronization signal SY is emitted earlier at the time t5.
- the phase position of the reception clocks ET is thus reset, so that the corresponding data signal D is sampled closer to its center at time t6.
- the counter Z can also be counted up instead of downwards.
- the initial value signal ANS always sets it to the initial value AN of 0 and the clock pulses T3 then count it up to a final value EN of 64.
- the data signals D are shortened by up to 50% due to distortion.
- the corresponding undistorted data signals D are shown in dashed lines.
- the synchronization signals SY are not always due to the distorted data signals D on their edges, but by the
- Counter Z is generated, which is counted from the predetermined initial value AN to the predetermined final value EN.
- the synchronization signal SY is generated, with which the reception clock ET is synchronized.
- the clock pulses T2 with a low repetition frequency are switched over to the clock pulses T1 with a high repetition frequency, so that the end value EN is reached more quickly and the reception clock ET can be synchronized in advance.
- a switch is made to the clock pulses T1 with the higher sequence frequency, and at times t5 and t9 the leading synchronization signals SY are generated.
- FIG. 5 of the circuit arrangement is explained in more detail below together with the time diagrams shown in FIG. 6, in which the time t in the abscissa direction and the instantaneous values of signals and the counter readings ZS of the counter Z are shown analogously in the ordinate direction.
- a clock generator TG is provided, which clock pulses T1, T and T2 generated, the clock pulses T1 having twice the repetition frequency as the clock pulses T2 and the clock pulses corresponding to the inverted clock pulses T1.
- the repetition frequency of the clock pulses T1 is, for example, equal to 128 times the repetition frequency of the undistorted data signals D.
- the circuit arrangement is reset by a reset signal R, which is applied to the components in the manner shown and resets flip-flops F1 to F3, F8 and F9.
- the data signals D are present at an input of an antivalence element A, by means of which the polarity of the data signals D can optionally be inverted.
- the antivalence element A outputs the data signal D1 at its output, which is present at the clock input of the flip-flop F1, at whose data input the binary value 1 is present.
- the binary value of the data signal D changes, for example from 0 to 1, provided that the flip-flop F9 is reset, the binary value of the data signal D1 at the output of the antivalence element A also changes from 0 to 1 and the flip-flop F1 is set.
- the output of the flip-flop F1 is connected to the data input of the flip-flop F2, at the clock input of which the clock pulses T1 are present and that together with the flip-flop F3 for the synchronization of the data signals D and D1 with the clock pulses T1 and 1 serves.
- the flip-flop F2 is set with the next clock pulse T1.
- the non-inverting output of flip-flop F2 is connected to an input of a NOR gate N2, to the data input of flip-flop F3, to the reset input of a flip-flop F4 and to a first input of a NAND gate N1, the second input of which is connected to the inverting output of the flip-flop F3 is connected. Since the flip-flop F3 is reset, the NAND gate N1 emits the load pulse L with the binary value 0, which loads the value 64 into the counter Z by means of initial value signals ANS with the binary values 1000000 and resets a flip-flop F5 via an inverter I.
- the enable signal FR1 at the inverting output of the flip-flop F5 enables an AND gate U2.
- the inverting output of the flip-flop F2 is connected to the data input of the flip-flop F4, at whose clock input the clock pulses T1 are present.
- the flip-flop F4 is already reset, so that the state of the flip-flop F4 does not change with the next clock pulse T1.
- the clock pulses are at the clock input of the flip-flop F3 on and with the next clock pulse this flip-flop F3 is also set.
- the charging pulse L thus again assumes the binary value 1 and it sets a further flip-flop F6, which releases two NAND elements N3 and N4 by means of a blocking signal S1. These are each connected to an output of the flip-flop F3 and the data signals D3 and D4 are present on them on the one hand as changeover signals and on the other hand the clock pulses T1 and T2. Since the flip-flop F3 is set, inverted clock pulses T2 are emitted via the NAND gate N3 and supplied to the counter Z as clock pulses T3 via an AND gate U1. This begins by counting down from its initial value 64 to an end value.
- the counter Z As soon as the counter Z has reached its counter reading 32 at the time t2, it emits a corresponding counter signal Z1 which is present at the data input of the flip-flop F5 and sets it.
- the enable signal FR1 at the inverting output of this flip-flop F5 now blocks the AND gate U2.
- the flip-flop F5 essentially forms the release stage FR and the circuit arrangement is only released when the data are each longer than 50% of their desired duration. Otherwise, the AND gate U2 would generate a reset signal that blocks the switching stage SS.
- data signal D again assumes binary value 0 and thus data signal D1 also assumes binary value 0.
- the flip-flop F1 is reset.
- the flip-flop F2 is also reset with the next clock pulse T1.
- the next clock pulse sets flip-flop F3 back.
- the next clock pulse T1 sets the flip-flop F4 and this in turn holds the flip-flop F5 in the set state by a set signal SE.
- the counter Z As soon as the counter Z has reached its final value 0, it outputs an overflow signal with the binary value 0 at its output at time t4 as the final value signal ES, which sets a flip-flop F7 via the NOR gate N2.
- the flip-flop F7 outputs the synchronization signal SY at its output.
- the synchronization signal SY resets the flip-flop F6 via an OR gate 02, which in turn blocks the NAND gates N3 and N4 by means of the blocking signal S1 and prevents a further counting of the counter Z.
- the flip-flop F7 is reset again and the synchronization signal SY is ended again.
- the synchronization signal SY adjusts the phase of the reception clock ET and at time t5 the data signal D is sampled again. A similar process as after time t1 is repeated after time t6.
- the NOR gate N2 does not emit a set signal to the flip-flop F7, since the flip-flop F2 is set and thereby the NOR gate N2 is blocked.
- the counter Z If the counter Z has reached a counter reading before changing the binary value of the data signal D from 1 to 0, which is assigned to a distortion of the data signal D by more than 100%, it outputs a counter signal Z2 to a flip-flop F8 via an AND gate U3 this sets and at its exit Issues blocking signal S2.
- This blocking signal S2 also resets the flip-flop F6 and prevents the delivery of further clock pulses T1 or T2 to the counter Z. It also resets the flip-flop F1 and sets a flip-flop F9, the output of which is connected to the antivalence element A.
- the antivalence element A now inverts the data signal D and with the next change in the binary value of the data signal D at the time t6, a similar process is repeated as between the times t1 and t2.
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
Schaltungsanordnung zum Erzeugen von Synchronisationssignalen bei einer Übertragung von Daten.
Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Erzeugen von Synchronisationssignalen bei einer Übertragung von Daten, gemäß dem Oberbegriff des Patentanspruchs 1.
Es ist allgemein bekannt, Daten durch binäre Datensignale von einer Sendeeinheit zu einer Empfangseinheit ohne begleitende Taktimpusle zu übertragen. Bei einer derartigen Übertragung ist in der Empfangseinheit eine Taktsteuerung vorgesehen, die aus den empfangenen Datensignalen Empfangstakte erzeugt und einer Abtaststufe zuführt. Dort tasten die Empfangstakte die Datensignale ab und gewinnen aus den Datensignalen die übertragenen Daten wieder zurück. Zu diesem Zweck sollen die Datensignale möglichst jeweils in ihrer Mitte abgetastet werden.
Eine derartige Empfangseinheit nach dem Stand der Technik ist in Form eines Blockschaltbilds in FIG 1 dargestellt und ihre Funktionsweise wird zusammen mit den in FIG 2 dargestellten Zeitdiagrammen näher erläutert, bei denen in Abszissenrichtung die Zeit t und in Ordinatenrichtung die Momentanwerte von Signalen dargestellt sind.
Bei der in FIG 1 als Blockschaltbild dargestellten Empfangseinheit werden die binär codierten Datensignale D einerseits einem Impulsgeber IG und andererseits der Abtaststufe AB zugeführt, die aus den Datensignalen D unter Verwendung von Empfangstakten ET die übertragenen Daten wiedergewinnt und als Empfangsdaten ED für eine weitere Verarbeitung zur Verfügung stellt. Die Empfangstakte ET werden in einer Taktsteuerung TS erzeugt. Zur Synchronisation der Empfangstakte ET mit den Datensignalen D erzeugt der Impulsgeber IG Synchronisationssignale SY. Diese Synchronisationssignale SY liegen an der Taktsteuerung TS an
und diese stellt die Phasenlage der Empfangstakte ET derart ein, daß die Empfangstakte ET die Datensignale D möglichst immer in deren Mitten abtasten. Die in FIG 2 dargestellten Datensignale D sind unverzerrte Datensignale, d.h. sie ändern ihre Binärwerte zu ganzzahligen Vielfachen von vorgegebenen Zeitabständen. Zu jeweils einander entsprechenden Zeitpunkten an den abfallenden Flanken der Datensignale D erzeugt der Impulsgeber IG die Synchronisations- Signale SY, mittels denen die Phasenlage der in der Taktsteuerung TS erzeugten Empfangstakte ET derart eingestellt wird, daß die Datensignale D in deren Mitten zu den Zeitpunkten t1 bis t5 durch die ansteigenden Flanken der Empfangstakte ET, abgetastet werden, um die Empfangsdaten ED wiederzugewinnen.
Bei der Übertragung der Daten, beispielsweise über eine mit Störungen behaftete Funkstrecke, können die Datensignale Verzerrungen unterliegen. Wenn von diesen Datensignalen die
Empfangstakte abgeleitet werden, können die Datensignale nicht sicher abgetastet werden, da die Empfangstakte nur durch die Flanken der Datensignale synchronisiert werden.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung zum Erzeugen von Synchronisationssignalen anzugeben, bei deren Verwendung die Datensignale auch dann mit großer Sicherheit abgetastet werden, wenn sie Verzerrungen unterliegen.
Erfindungsgemäß wird die Aufgabe bei einer Schaltungsanordnung der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.
Ein besonderes Merkmal der Erfindung besteht darin, daß die Verzerrungen der Datensignale bei der Erzeugung der Synchronisationssignale berücksichtigt werden.
Durch die Erfindung wird es ermöglicht, auch Datensignale mit Verzerrungen von bis zu 50 % ihrer Impulsdauer sicher abzuta
sten und dennoch erfordert die Schaltungsanordnung nur einen geringen Aufwand und sie kann als integrierter Schaltkreis hergestellt werden. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Eine Empfangseinheit nach dem Stand der Technik ist in den Zeichnungen dargestellt und ein Ausführungsbeispiel einer
Schaltungsanordnung gemäß der Erfindung wird im folgenden anhand der Zeichnungen näher erläutert. Es zeigen
FIG 1 ein Blockschaltbild einer Empfangseinheit für übertragene Datensignale,
FIG 2 Zeitdiagramme von Signalen bei einem Empfang von unverzerrten Datensignalen,
FIG 3 ein Blockschaltbild einer Schaltungsanordnung gemäß der Erfindung,
FIG 4 Zeitdiagramme von Signalen bei einem Empfang von verzerrten Datensignalen, FIG 5 ein Schaltbild einer Schaltungsanordnung gemäß der Erfindung, und
FIG 6 Zeitdiagramme von Signalen an verschiedenen Punkten der Schaltungsanordnung.
Bei der in FIG 3 dargestellten Schaltungsanordnung, die als Impulsgeber IG entsprechend FIG 1 einsetzbar ist, erzeugt ein Taktgeber TG Taktimpulse T1 und T2. Die Taktimpulse T2 haben die halbe Folgefrequenz der Taktimpulse T1 und werden aus die- sen durch Frequenzteilung, beispielsweise mittels eines Flipflops erzeugt. Die Taktimpulse T1 und T2 werden den verschiedenen Baueinheiten der Schaltungsanordnung zugeführt, wobei nur
die Zuführung zu einer Schaltstufe SS dargestellt ist. Die Folgefrequenz der Taktimpulse T1 ist beispielsweise gleich der 128-fachen Nennfolgefrequenz der Datensignale D. Weitere Einzelheiten der Schaltungsanordnung werden im folgenden im Zusammenhang mit den in FIG 4 dargestellten Zeitdiagrammen näher erläutert, bei denen in Abszisseπrichtung die Zeit t und in Ordinatenrichtung die Momentanwerte von Signalen, sowie Zählerstände ZS eines Zählers Z analog dargestellt sind.
Die Datensignale D liegen an einer Synchronisierstufe SYS an, in der s ie mit den Taktimp ul sen T1 s ynchronisiert werden . Wenn ein Datensignal D den Binärwert 1 annimmt, erzeugt die Synchronisierstufe SYS einen Ladeimpuls L, der den Zähler Z durch Anfangswertsignale ANS auf einen Anfangswert AN, beispielsweise 64 einstellt und eine Freigabestufe FR zurücksetzt sowie über die Synchronisationsstufe SYN ein Sperrsignal Sl für die Schaltstu fe SS aufhebt . Außerdem erzeugt die Synchronisierstufe SYS ein Umschaltsignal D3 für die Taktimpulse T1 und T2 ein Datensignal, das die Taktimpulse T2 über die Schaltstufe SS als Taktimpulse T3 zum Zähler Z durchschaltet. Die Taktimpulse T3 schalten den Zähler Z fort und zählen ihn abwärts bis zu einem Endwert EN, beispielsweise 0. Sobald er einen Zählerstand 32 erreicht, der dem halben Anfangswert AN entspricht, gibt er ein Signal Z1 ab, das die Freigabestufe FR setzt und zum Erzeugen eines Freigabesignals FR1 veranlaßt, da dann das Datensignal D eine Impulsdauer von mindestens 50 % der Solldauer im unverzerrten Fall aufweist. Andernfalls würde sofort durch das Sperrsignal S1 die Abgabe der Taktimpulse T3 gesperrt werden und damit das Zählen beendet werden.
Falls die Datensignale D unverzerrt sind, wird das entsprechende Datensignal D zum Zeitpunkt t1 genau in seiner Mitte durch den Empfangstakt ET abgetastet und der Zähler Z erreicht den Endwert EN mit dem Wert 0 gerade dann, wenn das Datensignal D seinen Binärwert von 1 nach 0 ändert. In diesem Fall gibt er ein Endwertsignal ES an eine Ausgangsstufe AS ab. Mit der finde
rung des Binärwertes gibt die Synchronisierstufe SYS auch ein Freigabesignal FR2 an die Ausgangsstufe AS ab und diese erzeugt ein Synchronisationssignal SY, das zur Einstellung der Phasenlage der Empfangstakte ET dient. Außerdem wird durch das
Synchronisationssignal SY das Sperrsignal S1 erzeugt, mit dem die Schaltstufe SS gesperrt wird und das Zählen beendet wird. Zum Zeitpunkt t2 wird das Datensignal D wieder in seiner Mitte durch einen Empfangstakt ET abgetastet. Mit der nächsten Änderung des Binärwerts des Datensignals D wiederholt sich dann ein ähnlicher Vorgang und das Datensignal D wird zum Zeitpunkt t3 erneut abgetastet.
Falls das Datensignsl D verzerrt ist und bereits zum Zeitpunkt t4 seinen Binärwert von 1 nach 0 ändert, bevor der Zähler Z seinen Endwert EN erreicht, gibt die Synchronisierstufe SYS als Umschaltsignal das Datensignal D4 an die Schaltstufe SS ab und diese schaltet nun die Taktimpulse T1 mit der höheren Folgefrequenz zum Zähler Z durch, so daß dieser schneller seinen Endwert EN erreicht und zum Zeitpunkt t5 das Synchronisations- Signal SY entsprechend früher abgegeben wird. Damit wird die Phasenlage der Empfangstakte ET neu eingestellt, so daß das entsprechende Datensignal D zum Zeitpunkt t6 näher zu seiner Mitte hin abgetastet wird. Zwischen den Zeitpunkten t6 und t9 wiederholen sich dann ähnliche Vorgänge wie zwischen den Zeitpunkten t2 und t5 und zum Zeitpunkt t8 wird das entsprechende Datensignal D wieder näher zu seiner Mitte hin abgetastet als dies ohne die Umschaltung der Taktimpulse T1 und T2 erfolgen würde. Falls ein Datensignal D länger als die Solldauer im unverzerrten Fall dauert, erzeugt der Zähler Z ein Zählsignal. Dieses Zählsignal Z2 liegt an einer Sperrstufe SP an, die dann ein Sperrsignal S2 erzeugt, mit dem über die Synchronisationsstufe SY ebenfalls die Schaltstufe SS durch das Sperrsignal S1 gesperrt wird. Außerdem wird die Synchronisierstufe SYS gesperrt und die Polarität der Datensignale D wird invertiert, da diese keine Solldauer haben dürfen, die größer als 103 % ist. Mit der
nächsten Änderung des Binärwerts des Datensignals D wiederholen sich dann die entsprechenden Vorgänge wie bei den übrigen Änderungen. Der Zähler Z kann anstelle von abwärts auch aufwärts gezählt werden. In diesem Fall stellt ihn beispielsweise das Anfangswertsignal ANS immer auf den Anfangswert AN von 0 ein und die Taktimpulse T3 zählen ihn dann bis zu einem Endwert EN von 64 hoch.
Bei der Darstellung in FIG 4 sind die Datensignale D infolge von Verzerrungen bis zu 50 % verkürzt. Die entsprechenden unverzerrten Datensignale D sind gestrichelt dargestellt. Die Synchronisationssignale SY werden infolge der verzerrten DatenSignale D nicht immer an deren Flanken, sondern durch den
Zähler Z erzeugt, der jeweils von dem vorgegebenen Anfangswert AN bis zu dem vorgegebenen Endwert EN gezählt wird . Bei jedem Erre ichen des Endwerts EN wird das Synchronisationssignal SY erzeugt, mit dem der Empfangstakt ET synchronisiert wird. Am Ende jedes Datensignals D mit abfallenden Flanken wird von den Taktimpulsen T2 mit niedriger Folgefrequenz auf die Taktimpulse T1 mit hoher Folgefrequenz umgeschaltet, so daß der Endwert EN schneller erreicht wird und der Empfangstakt ET voreilend synchronisiert werden kann. Zu den Zeitpunkten t4 und t8 wird jeweils auf die Taktimpulse T1 mit der höheren Folgefrsquenz umgeschaltet und zu den Zeitpunkten t5 und t9 werden die voreilenden Synchronisationssignale SY erzeugt.
Das in FIG 5 dargestellte Schaltbild der Schaltungsanordnung wird im folgenden zusammen mit den in FIG 6 dargestellten Zeitdiagrammen näher erläutert, bei denen in Abszissenrichtung die Zeit t und in Ordinatenrichtung die Momentanwerte von Signalen sowie die Zählerstände ZS des Zählers Z analog dargestellt sind.
Bei dem in FIG 5 dargestellten Schaltbild der Schaltungsanordnung ist ein Taktgeber TG vorgesehen, der Taktimpulse T1, T
und T2 erzeugt, wobei die Taktimpulse T1 die doppelte Folgefrequenz aufweisen wie die Taktimpulse T2 und die Taktimpulse den invertierten Taktimpulsen T1 entsprechen. Die Folgefrequenz der Taktimpulse T1 ist beispielsweise gleich der 128- fachen Folgefrequenz der unverzerrten Datensignale D.
Zu Beginn wird die Schaltungsanordnung durch ein Rücksetzsignal R zurückgesetzt, das in der dargestellten Weise an den Bauteilen anliegt und Flipflops F1 bis F3, F8 und F9 zurücksetzt. Die Datensignale D liegen an einem Eingang eines Antivalenzglieds A an, unter dessen Verwendung die Polarität der Datensignale D gegebenenfalls invertiert werden kann. Das Antivalenzglied A gibt an seinem Ausgang das Datensignal D1 ab, das am Takteingang des Flipflops F1 anliegt, an dessen Dateneingang der Binärwert 1 anliegt. Wenn zum Zeitpunkt t1 der Binärwert des Datensignals D sich beispielsweise von 0 nach 1 ändert, ändert sich, unter der Voraussetzung, daß das Flipflop F9 zurückgesetzt ist, der Binärwert des Datensignals D1 am Ausgang des Antivalenzglieds A ebenfalls von 0 nach 1 und das Flipflop F1 wird gesetzt. Der Ausgang des Flipflops F1 ist mit dem Dateneingang des Flipflops F2 verbunden, an dessen Takteingang die Taktimpulse T1 anliegen und das zusammen mit dem Flipflop F3 zur Synchronisation der Datensignale D bzw. D1 mit den Taktimpulsen T1 und
1 dient. Mit dem nächsten Taktimpuls T1 wird das Flipflop F2 gesetzt.
Der nichtinvertierende Ausgang des Flipflops F2 ist mit einem Eingang eines NOR-Glieds N2, mit dem Dateneingang des Flipflops F3, mit dem Rücksetzeingang eines Flipflops F4 und mit einem ersten Eingang eines NAND-Glieds N1 verbunden, dessen zweiter Eingang mit dem invertierenden Ausgang des Flipflops F3 verbunden ist. Da das Flipflop F3 zurückgesetzt ist, gibt das NAND- Glied N1 den Ladeimpuls L mit dem Binärwert 0 ab, der durch Anfangswertsignale ANS mit den Binärwerten 1000000 den Wert 64 in den Zähler Z lädt und über einen Inverter I ein Flipflop F5 zuzurücksetzt. Das Freigabesignal FR1 am invertierenden Ausgang des Flipflops F5 gibt ein UND-Glied U2 frei.
Der invertierende Ausgang des Flipflops F2 ist mit dem Dateneingang des Flipflops F4 verbunden, an dessen Takteingang die Taktimpulse T1 anliegen. Das Flipflop F4 ist bereits zurückgesetzt, so daß mit dem nächsten Taktimpuls T1 keine Änderung des Zustands des Flipflops F4 erfolgt.
An dem Takteingang des Flipflops F3 liegen die Taktimpulse
an und mit dem nächsten Taktimpuls
wird auch dieses Flipflop F3 gesetzt. Damit nimmt der Ladeimpuls L wieder den Binärwert 1 an und er setzt ein weiteres Flipflop F6, das durch ein Sperrsignal S1 zwei NAND-Glieder N3 und N4 freigibt. Diese sind jeweils mit einem Ausgang des Flipflops F3 verbunden und an ihnen liegen einerseits die Datensignale D3 und D4 als Umschaltesignale und andererseits die Taktimpulse T1 bzw. T2 an. Da das Flipflop F3 gesetzt ist, werden über das NAND-Glied N3 invertierte Taktimpulse T2 abgegeben und über ein UND-Glied U1 als Taktimpulse T3 dem Zähler Z zugeführt. Dieser beginnt damit, von seinem Anfangswert 64 bis zu einem Endwert abwärts zu zählen.
Sobald der Zähler Z zum Zeitpunkt t2 seinen Zählerstand 32 erreicht hat, gibt er ein entsprechendes Zählersignal Z1 ab, das am Dateneingang des Flipflops F5 anliegt und dieses setzt. Das Freigabesignal FR1 am invertierenden Ausgang dieses Flipflops F5 sperrt nun das UND-Glied U2. Das Flipflop F5 bildet im wesentlichen die Freigabestufe FR und es gibt die Schaltungsanordnung erst dann frei, wenn die Daten jeweils länger als 50 % ihrer Solldauer sind. Andernfalls würde das UND-Glied U2 ein Rücksetzsignal erzeugen, das die Schaltstufe SS sperrt.
Zum Zeitpunkt t3 nimmt das Datensignal D wieder den Binärwert 0 an und damit nimmt auch das Datensignal D1 den Binärwert 0 an. Über ein NOR-Glied N5, an dessen erstem Eingang das Datensignal D1 anliegt und dessen zweiter Eingang mit dem invertierenden Ausgang des Flipflops F1 verbunden ist, sowie über ein ODER- Glied 01 wird das Flipflop F1 zurückgesetzt. Mit dem nächster, Taktimpuls T1 wird auch das Flipflop F2 zurückgesetzt. In ent
sprechender Weise setzt der nächste Taktimpuls
das Flipflop F3 zurück. Der nächste Taktimpuls T1 setzt das Flipflop F4 und dieses wiederum hält durch ein Setzsignal SE das Flipflop F5 im gesetzten Zustand.
Mit dem Rücksetzen des Flipflops F3 wird das NAND-Glied N3 gesperrt und das NAND-Glied N4 freigegeben. Dieses schaltet durch die Datensignale D4 nun die Taktimpulse T1 mit der doppelten Frequenz zum Zähler Z durch, so daß dieser seinen Endwert 0 schneller erreicht.
Sobald der Zähler Z seinen Endwert 0 erreicht hat, gibt er an seinem Ausgang zum Zeitpunkt t4 als Endwertsignal ES ein Überlaufsignal mit dem Binärwert 0 ab, das über das NOR-Glied N2 ein Flipflop F7 setzt. An seinem Ausgang gibt das Flipflop F7 das Synchronisationssignal SY ab.
Das Synchronisationssignal SY setzt über ein ODER-Glied 02 das Flipflop F6 zurück, das seinerseits durch das Sperrsignal S1 die NAND-Glieder N3 und N4 sperrt und ein weiteres Zählen des Zählers Z verhindert. Mit dem nächsten Taktimpuls T2 wird das Flipflop F7 wieder zurückgesetzt und damit wird das Synchronisationssignal SY wieder beendet. Das Synchronisationssignal SY stellt die Phase des Empfangstaktes ET neu ein und zum Zeitpunkt t5 wird das Datensignal D erneut abgetastet. Ein ähnlicher Vorgang wie nach dem Zeitpunkt t1 wiederholt sich nach dem Zeitpunkt t6. Falls sich der Binärwert des Datensignals D zu spät ändert und der Zähler Z vorher seinen Endwert erreicht und das Endwertsignal ES abgibt, gibt das NOR-Glied N2 kein Setzsignal an das Flipflop F7 ab, da das Flipflop F2 gesetzt ist und dadurch das NOR-Glied N2 gesperrt ist.
Falls der Zähler Z vor der Änderung des Binärwerts des Datensignals D von 1 nach 0 einen Zählerstand erreicht hat, der einer Verzerrung des Datensignals D um mehr als 100 % zugeordnet ist, gibt er über ein UND-Glied U3 ein Zählersignal Z2 an ein Flipflop F8 ab, das dieses setzt und an seinem Ausgang ein
Sperrsignal S2 abgibt. Dieses Sperrsignal S2 setzt ebenfalls das Flipflop F6 zurück und verhindert die Abgabe von weiteren Taktimpulsen T1 oder T2 an den Zähler Z. Weiterhin setzt es das Flipflop F1 zurück und setzt ein Flipflop F9, dessen Ausgang mit dem Antivalenzglied A verbunden ist. Das Antivalenzglied A invertiert nun das Datensignal D und mit der nächsten Änderung des Binärwerts des Datensignals D zum Zeitpunkt t6 wiederholt sich ein ähnlicher Vorgang wie zwischen den Zeitpunkten t1 und t2.
Claims
1. Schaltungsanordnung zum Erzeugen von Synchronisationssignalen bei einer Übertragung von Daten von einer Sendeeinheit zu einer Empfangseinheit, wobei die Daten durch binär codierte Datensignale übertragen werden, die für die Wiedergewinnung der übertragenen Daten durch Empfangstakte abgetastet werden und wobei die Empfangstakte durch den Datensignalen zugeordnete Synchronisationssignale phasenmäßig unter Verwendung eines Zählers synchronisiert werden, der durch Taktimpulse, deren Folgefrequenz wesentlich größer ist als die Folgefrequenzen der Datensignale jeweils von einem Anfangswert bis zu einem Endwert forfgeschaltet wird,
d a d u r c h g e k e n n z e i c h n e t , daß der Zähler (Z) jeweils von einem konstanten Anfangswert (AN) bis zu einem konstanten Endwert (EN) fortschaltbar ist,
daß eine Synchronisationsstufe (SYS) vorgesehen ist, an der die Datensignale (D) anliegen, die bei jeder Änderung des Binärwertes der Datensignale (D) von einem ersten Binärwert (0) zu einem zweiten Binärwert (1) ein Ladesignal (L) erzeugt, das den Zähler (Z) auf seinen Anfangswert (AN) einstellt und die bei jeder Änderung der Binärwerte der Datensignale (D) Umschaltsignale (D3, D4) erzeugt,
daß dem Zähler (Z) eine Schaltεtufe (SS) vorgeschaltet ist, an der die Umschaltsignale (D3, D4) anliegen, die immer dann, wenn ein Datensignal (D) den ersten Binärwert (0) aufweist, erste Taktimpulse (T1) höherer Folgefrequenz und immer dann, wenn es den zweiten Binärwert (1) aufweist, zweite Taktimpulse (T2) mit niedrigerer Folgefrequenz zum Zähler (Z) durchschaltet, und daß eine Ausgangsstufe (AS) vorgesehen ist, die immer dann ein Synchronisationssignal (SY) abgibt, wenn der Zähler (Z) seinen Endwert (EN) erreicht.
2. S chaltungsanordnung nach Anspruch 1, d a d u r c h
g e k e n n z e i c h n e t, daß die Schaltstufe (SS) nach dem Auftreten jedes Synchronisationssignals (SY) den Zähler (Z) sperrt.
3. Schaltungsanordnung nach Anspruch 1 oder Anspruch 2,
d a d u r c h g e k e n n z e i c h n e t , daß die Folgefrequenz der ersten Taktimpulse (T1) doppelt so groß ist wie die Folgefrequenz der zweiten Taktimpulse (T2).
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß die Synchronisationsstufe (SYS) ein Freigabesignal (FR2) erzeugt und an die Ausgangsstufe (AS) abgibt und dort die Abgabe der Synchronisationsεignale (SY) nur dann freigibt, wenn das Datensignal (D) den ersten Binärwert (0) aufweist.
5. Schaltungsanordnung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß eine Freigabestufe (FR) vorgesehen ist, die beim Erreichen eines vorgegebenen Zählerstandes des Zählers (Z), der kleiner ist als der Endwert (EN), ein Freigabesignal (FR1) an die Synchronisationsstufe (SYS) abgibt, das die Erzeugung eines Synchronisationssignals (SY) freigibt.
6. Schaltungsanordnung nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß die Freigabestufe (FR) ein Flipflop (F5) enthält, das durch ein dem vorgegebenen Zählerstand zugeordnetes Zählersignal (Z1) gesetzt und durch das Ladesignal (L) zurückgesetzt wird und an dessen invertierendem Ausgang das Freigabesignal (FR1) abgegeben wird.
7. Schaltungsanordnung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß eine Sperrstufe (SP) vorgesehen ist, die beim Überschreiten eines vorgegebenen Zählerstandes durch den Zähler (Z) ein Sperrsignal (S2) an die Synchronisationsstufe (SYS) abgibt, mittels dem dort die Polarität der Datensignale (D) invertiert wird und ein Sperrsignal (S1) erzeugt wird, mit d m in der Schaltstufe (SS) die Taktimpulse (T1, T2) gesperrt werden.
8. Schaltungsanordnung nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß die Synchronisationsstufe (SYS) ein Antivalenzglied (A) enthält, an dessen einem Eingang die Datensignale (D) anliegen und an deεsen anderem Eingang ein Ausgangssignal eines Flipflops (F9) anliegt, das durch das Sperrsignal (S2) in die jeweils entgegengesetzte Lage gekippt wird.
9. Schaltungsanordnung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Synchronisationsstufe (SYS) ein Flipflop (F2) enthält, mit dem die Datensignale (D) mit den Taktimpulsen (T1) synchronisierbar sind.
10. Schaltungsanordnung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Zähler (Z) jeweils vom vorgegebenen Anfangswert (AN) bis zum vorgegebenen Endwert (EN) abwärts gezählt wird.
11. Schaltungsanordnung nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t, daß ein der Ausgangsstufe (AS) zugeführtes Ausgangssignal (ES) des Zählers (Z) einem Überlaufsignal des Zählers (Z) zugeordnet ist.
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