DE69838759T2

DE69838759T2 - Schaltung zum fangen eines rahmensynchronisiersignals in einem empfänger

Info

Publication number: DE69838759T2
Application number: DE69838759T
Authority: DE
Inventors: Kenichi Yokohama-shi SHIRAISHI; Akihiro Zama-shi HORII
Original assignee: Kenwood KK
Current assignee: Kenwood KK
Priority date: 1997-12-29
Filing date: 1998-12-11
Publication date: 2008-10-30
Anticipated expiration: 2018-12-12
Also published as: CN1124009C; CA2316177A1; CN1283355A; DE69838759D1; CA2316177C; EP1039708A1; EP1039708A4; EP1039708B1; US6625239B1; DE1039708T1; WO1999034568A1

Description

Technisches Gebiet
Die vorliegende Erfindung bezieht sich auf eine Rahmensynchronisationssignal-Erfassungsschaltung eines Empfängers, insbesondere auf eine Rahmensynchronisationssignal-Erfassungsschaltung eines Empfängers, der einen Rahmensynchronisationssignal-Abschnitt in zwei Serien von I- und Q-Symbolstromdaten erfasst, die durch Empfangen und Demodulieren eines PSK-modulierten Signals erhalten werden, in welchem ein BPSK-moduliertes Rahmensynchronisationssignal oder ein BPSK-moduliertes Rahmensynchronisationssignal und ein Überrahmen-Identifikationssignal, ein 8PSK-moduliertes digitales Signal, ein QPSK-moduliertes digitales Signal und ein BPSK-moduliertes digitales Signal einem Zeitmultiplexen unterzogen sind in Übereinstimmung mit einem hierarchischen Übertragungssystem oder Ähnlichem.
Stand der Technik
Die praktische Anwendung digitalen Satelliten-TV-Rundfunks ist hochentwickelt, was einer Vielzahl von Modulationssystemen entspricht, welche voneinander verschiedene C/Ns verlangen, dazu gehören z. B. hierarchische Übertragungssysteme, in denen eine Welle, die mittels 8-PSK moduliert wird, eine Welle, die mittels QPSK moduliert wird, und eine Welle, die mittels BPSK moduliert wird, einem Zeitmultiplexen unterzogen und in jedem Rahmen wiederholt übertragen werden.
Bei 7 handelt es sich um eine Darstellung, die eine Rahmenkonfiguration eines hierarchischen Übertragungssystems veranschaulicht. Ein Rahmen besteht aus einem Rahmensynchronisationssignal-Intervall mit 32 BPSK-modulierten Symbolen, einem TMCC-Signal-Intervall (Transmission and Multiplexing Configuration Control) mit 128 BPSK-modulierten Symbolen, um eine Mehrfach-Übertragungskonfiguration zu identifizieren, einem Überrahmen-Identifikationssignal-Intervall mit 32 Symbolen, einem Hauptsignal-Intervall mit 203 8PSK-modulierten Symbolen (Trellis-codierte 8PSK-Modulation), einem Burstsymbolsignal (BS)-Intervall mit vier Symbolen, in dem ein PRN-Signal (Pseudo Random Noise/Pseudozufallsrauschen) BPSK-moduliert ist, einem Hauptsignal-Intervall mit 203 8PSK modulierten Symbolen (Trellis-codierte 8PSK-Modulation), einem Burstsymbolsignal (BS)-Intervall mit vier Symbolen, in dem ein PRN-Signal (Pseudo Random Noise/Pseudozufallsrauschen) BPSK-moduliert ist, ..., einem Hauptsignal-Intervall mit 203 QPSK-modulierten Symbolen, einem Burstsymbolsignal (BS)-Intervall mit vier Symbolen, in dem ein PRN-Signal (Pseudo Random Noise/Pseudozufallsrauschen) BPSK-moduliert ist, einem Hauptsignal-Intervall mit 203 QPSK-modulierten Symbolen und einem Burstsymbolsignal (BS)-Intervall mit vier BPSK-modulierten Symbolen in Reihenfolge.
8 ist eine Darstellung, die eine dem hierarchischen Übertragungssystem entsprechende Überrahmenkonfiguration zeigt. Ein Überrahmen besteht aus acht aufeinanderfolgenden Rahmen, und ein Überrahmen-Identifikationssignal liefert die Informationen zur Identifikation eines Überrahmens. Die 192 Symbole vom Kopf eines Rahmensynchronisationssignal-Intervalls bis zum Ende eines Überrahmen-Identifikationssignal-Intervalls werden auch als Header bezeichnet.
Die 20 Symbole der ersten Hälfte eines Rahmensynchronisationssignal-Intervalls mit 32 Symbolen werden in der Tat als Rahmensynchronisationssignal benutzt. Dies ist der Fall, weil in einem 32-Symbol-Intervall die 20 Symbole der ersten Hälfte, die ursprünglich für einen anderen Zweck verwendet werden sollten, als Einzelwort (Unique Word) dienen, und das Einzelwort als Rahmensynchronisationssignal eingesetzt wird. Ein 20 Symbole umfassendes Rahmensynchronisationssignal wird auch als „W1" bezeichnet, das durch den folgenden Ausdruck dargestellt ist: W1 = (S0S1 ... S18S19) = (11101100110100101000)(Dies wird von der S0-Seite aus übertragen.)
In ähnlicher Weise werden die 20 Symbole der ersten Hälfte eines Überrahmen-Identifikationssignals mit 32 Symbolen in der Tat als Überrahmen-Identifikationssignal benutzt. Auch dies ist der Fall, weil die 20 Symbole der ersten Hälfte eines 32-Symbol-Intervalls, die ursprünglich für einen anderen Zweck verwendet werden sollten, als Einzelwort dienen, und das Einzelwort als Überrahmen-Identifikationssignal eingesetzt wird. Der erste Rahmen eines Überrahmens im 20 Symbole umfassenden Überrahmen-Identifikationssignal wird auch als „W2" bezeichnet, das durch den folgenden Ausdruck dargestellt ist: W2 = (U0U1 ... U18U19) = (00001011011001110111)(Dies wird von der U0-Seite aus übertragen.)
Rahmen, bei denen es sich nicht um den ersten Rahmen eines Überrahmens in einem Überrahmen-Identifikationssignal handelt, werden auch als „W3" bezeichnet, das durch Invertieren jedes Bits aus W2 erhalten wird, und W3 ist durch den folgenden Ausdruck dargestellt: W3 = (V0V1 ... V18V19) = (11110100100110001000)(Dies wird von der V0-Seite aus übertragen.)
Nachstehend wird das Umsetzen für jedes Modulationssystem an der Übertragungsseite mit Blick auf die 9A bis 9C erläutert. 9A zeigt Signalpunktanordnungen auf der I-Q-Phasenebene (die auch I-Q-Vektorebene oder I-Q- Signalraumdiagramm genannt wird) bei Verwendung von 8PSK für ein Modulationssystem. Das 8PSK-Modulationssystem überträgt ein digitales 3-Bit-Signal (abc) durch ein Symbol, und es gibt acht Arten von Bit-Kombinationen, die ein Symbol bilden, nämlich (000), (001), (010), (011), (100), (101), (110) und (111). In 9A werden diese digitalen 3-Bit-Signale zu den Signalpunktanordnungen „0" bis „7" auf der übertragungsseitigen I-Q-Phasenebene gewandelt, und diese Wandlung wird als 8PSK-Umsetzung (8PSK Mapping) bezeichnet.
Beim in 9A dargestellten Beispiel wird eine Bitfolge (000) zu einer Signalpunktanordnung „0" gewandelt, eine Bitfolge (001) zu einer Signalpunktanordnung „1", eine Bitfolge (011) zu einer Signalpunktanordnung „2", eine Bitfolge (010) zu einer Signalpunktanordnung „3", eine Bitfolge (100) zu einer Signalpunktanordnung „4", eine Bitfolge (101) zu einer Signalpunktanordnung „5", eine Bitfolge (111) zu einer Signalpunktanordnung „6" und eine Bitfolge (110) zu einer Signalpunktanordnung „7".
9B veranschaulicht Signalpunktanordnungen auf der I-Q-Phasenebene bei Verwendung von QPSK für ein Modulationssystem. Das QPSK-Modulationssystem überträgt ein digitales 2-Bit-Signal (de) durch ein Symbol, und es gibt vier Arten von Bit-Kombinationen, die das Symbol bilden, nämlich (00), (01), (10) und (11). Beim Beispiel aus 9B wird eine Bitfolge (00) zu einer Signalpunktanordnung „1" gewandelt, eine Bitfolge (01) zu einer Signalpunktanordnung „3", eine Bitfolge (11) zu einer Signalpunktanordnung „5" und eine Bitfolge (10) zu einer Signalpunktanordnung „7".
9C zeigt Signalpunktanordnungen zum Zeitpunkt der Verwendung von BPSK für ein Modulationssystem. Das BPSK-Modulationssystem überträgt ein digitales 1-Bit-Signal (f) durch ein Symbol. Im Fall des digitalen Signals (f) wird Bit (0) zu einer Signalpunktanordnung „0" und Bit (1) zu einer Signalpunktanordnung „4" gewandelt. Beziehungen zwischen Signalpunktanordnungen und Anordnungszahlen verschiedener Modulationssysteme werden auf Grundlage von 8PSK gleich gestaltet.
Die I-Achse und die Q-Achse sowohl des hierarchischen QPSK- als auch des hierarchischen BPSK-Übertragungssystems stimmen mit der I-Achse und der Q-Achse von 8BPSK überein.
Was einen Empfänger zum Empfangen einer digitalen Welle anbelangt, die entsprechend dem hierarchischen Übertragungssystem moduliert wird (eine Welle, die PSK-moduliert wird), wie in 10 veranschaulicht, wird ein Zwischenfrequenzsignal ZF eines Signals, das von einer nicht dargestellten Empfangsschaltung empfangen wird, von einer Demodulationsschaltung 1 demoduliert, und so werden für jedes Symbol I- und Q-Basisbandsignale (nachstehend auch I- und Q-Symbolstromdaten genannt) erhalten, die momentane Werte der I-Achse und der Q-Achse zeigen, die orthogonal zueinander sind. Wenn ein Rahmensynchronisationssignal in jedem bestimmten Rahmenzyklus aus den demodulierten I- und Q- Basisbandsignalen durch eine Rahmen-Sync-Detektions- /Wiederherstellungsschaltung 2 wiederholt erfasst wird, erfolgt die Feststellung, dass eine Rahmen-Sync hergestellt ist, und so wird ein Rahmensynchronisationsimpuls FSYNC oder ein wiederhergestelltes Rahmensynchronisationssignal ausgegeben.
Des Weiteren kann nach Herstellen der Rahmen-Sync der gegenwärtige Drehwinkel des empfangenen Signals aus der Signalpunktanordnung des Rahmensynchronisationsteils in den I-, Q-Basisbandsignalen erhalten werden, die von einer Rahmen-Sync-Detektions-/Wiederherstellungsschaltung 2 erfasst werden. Jede beliebige gewünschte Absoluteinphasung lässt sich entsprechend dem Phasenwinkel eines Übertragungssignals dadurch einrichten, dass die I-, Q-Basisbandsignale auf Grundlage des erhaltenen Drehwinkels des empfangenen Signals in umgekehrter Richtung phasengedreht werden.
Des Weiteren werden nach Herstellung der Rahmen-Sync Identifikationsinformationen (siehe TMCC in 7) über Übertragung mit Mehrfachkonfiguration getrennt, und es wird ermittelt, in welchem Modulationssystemabschnitt I- und Q-Basisbandsignale enthalten sind. Entsprechend dem Identifikationsergebnis werden ein Hauptsignal gemäß 8PSK-Modulation und ein Hauptsignal gemäß QPSK-Modulation von absoluteingephasten I- und Q-Basisbandsignalen getrennt.
Die Demodulationsschaltung 1 detektiert orthogonal ein Zwischenfrequenzsignal ZF durch Verwendung einer wiederhergestellten Trägerwelle und überträgt (auch I- und Q-Symbolstromdaten genannte) I- und Q-Basisbandsignale I(8) und Q(8) (die Ziffern in Klammern geben die Zahl der Quantisierungsbits an, und nachstehend wird unter Verzicht auf die Ziffer für die Quantisierungsbits auch die Bezeichnung I und Q gebraucht) mit acht Quantisierungsbits (Zweierkomplement-System), welche momentane Werte der I-Achse und der Q-Achse für jedes Symbol anzeigen. Die dem hierarchischen Übertragungssystem entsprechende Demodulationsschaltung 1 stellt eine Rahmen-Sync her und führt eine 8PSK-Demodulation durch, bevor die Identifikation eines Modulationssystems erfolgt. Nachdem die Rahmen-Sync hergestellt und ein Modulationssystem identifiziert worden ist, nimmt die Schaltung 1 eine für jedes Modulationssystem passende Demodulation in Übereinstimmung mit dem Modulationssystem eines empfangenen Signals vor.
Im Fall der Demodulationsschaltung 1 drehen sich die empfangsseitigen I- und Q-Achsen um (π/4) × n (mit n als einer der Ganzzahlen 0 bis 7) gegenüber den übertragungsseitigen I- und Q-Achsen in Abhängigkeit von einem Phasenzustand einer wiederhergestellten Trägerwelle für eine empfangene Trägerwelle, und eine Phase eines Empfangssignalpunkts auf der I-Q-Phasenebene in Übereinstimmung mit I- und Q-Basisbandsignalen I(8) und Q(8) an der Empfangsseite dreht sich beim Empfang digitaler Signale, die zu den Signalpunktanordnungen „0" bis „7" auf der I-Q-Phasenebene an der Übertragungsseite in Bezug stehen. Beispielsweise erscheinen die Bits (0) und (1), die an der Übertragungsseite durch BPSK-Umsetzung zu den Signalpunktanordnungen „0" und „4" umgesetzt sind, ebenso wie auf der Übertragungsseite an den Signalpunktanordnungen „0" und „4", wenn ein Empfangssignalphasen-Drehwinkel θ an der Empfangsseite gleich 0 ist.
Allerdings erscheinen die übertragungsseitigen Bits (0) und (1) auf den Signalpunktanordnungen „1" und „5", wenn sich eine Phase um θ = π/4 an der Empfangsseite dreht, sie erscheinen auf den Signalpunktanordnungen „2" und „6", wenn sich eine Phase um θ = 2π/4 an der Empfangsseite dreht, sie erscheinen auf den Signalpunktanordnungen „3" und „7", wenn sich eine Phase um θ = 3π/4 an der Empfangsseite dreht, sie erscheinen auf den Signalpunktanordnungen „4" und „0", wenn sich eine Phase um θ = 4π/4 an der Empfangsseite dreht, sie erscheinen auf den Signalpunktanordnungen „5" und „1", wenn sich eine Phase um θ = 5π/4 an der Empfangsseite dreht, sie erscheinen auf den Signalpunktanordnungen „6" und „2", wenn sich eine Phase um θ = 6π/4 an der Empfangsseite dreht, und sie erscheinen auf den Signalpunktanordnungen „7" und „3", wenn sich eine Phase um θ = 7π/4 an der Empfangsseite dreht. Die Rahmen-Sync-Detektions-/Wiederherstellungsschaltung 2 muss ein Rahmensynchronisationssignal korrekt erfassen, selbst wenn sich eine wiederhergestellte Trägerwelle der Demodulationsschaltung 1 in einem beliebigen Phasenzustand befindet.
Wie aus 10 ersichtlich, besteht die Rahmen-Sync-Detektions-/Wiederherstellungsschaltung 2 aus einer BPSK-Rückumsetzer-Sektion 3, den Sync-Detektionsschaltungen 40 bis 47, einer ODER-Gatterschaltung 53, einer Rahmensynchronisationsschaltung 5 und einem Rahmensynchronisationssignal-Generator 6.
Die aus der Demodulationsschaltung 1 ausgegebenen I- und Q-Basisbandsignale I(8) und Q(8) werden der BPSK-Rückumsetzer-Sektion 3 der Rahmen-Sync-Detektions-/Wiederherstellungsschaltung 2 zugeführt, um ein Rahmensynchronisationssignal zu erfassen, und die BPSK-rückumgesetzten Bitströme B0 bis B7 werden für jeden der acht Empfangssignalphasen-Drehwinkel θ ausgegeben. Die BPSK-Rückumsetzer-Sektion 3 besteht beispielsweise aus einem ROM.
Im hierarchischen Übertragungssystem wird ein Rahmensynchronisationssignal zusammen mit einem Überrahmen-Identifikationssignal übertragen, indem es BPSK-moduliert wird, um einen erforderlichen C/N zu minimieren. Bei einem Bitstrom eines aus 20 Bits bestehenden Rahmensynchronisationssignals ist W1 gleich (S0S1 ... S18S19) = (11101100110100101000), die ausgehend von S0 der Reihe nach übertragen werden. Durch das in 9C dargestellte BPSK-Umsetzen an der Übertragungsseite wird der Bitstrom zu einer Signalpunkanordnung „0" oder „4" gewandelt, und ein gewandelter Symbolstrom wird übertragen.
Wenn ein Empfangssignalphasen-Drehwinkel θ gleich 0 ist, erscheint Bit (0) eines Rahmensynchronisationssignals auf einer Signalpunktanordnung „0", und Bit (1) des Signals erscheint auf einer Signalpunktanordnung „4" an der Empfangsseite. Zur Erfassung von 20 Bits, das heißt, eines BSPK-modulierten und übertragenen Rahmensynchronisationssignals aus 20 Symbolen, ist es notwendig, empfangene Symbole zu Bitdaten durch das in 12A veranschaulichte BPSK-Rückumsetzen zu wandeln, und zwar in inverser Weise zum an der Übertragungsseite vorgenommenen Umsetzen. In 12A wird (0) festgestellt, wenn ein durch I- und Q-Basisbandsignale I und Q angezeigter Empfangssignalpunkt auf der rechten Seite von der Q-Achse (positive Seite der I-Achse; siehe den schraffierten Abschnitt) auf der empfangsseitigen I-Q-Phasenebene gehalten wird, und (1) wird festgestellt, wenn der Empfangssignalpunkt auf der linken Seite von der Q-Achse (negative Seite der I-Achse; siehe den unschraffierten Abschnitt) gehalten wird. Dies bedeutet, dass in 12A eine Ausgangsgröße als (0) oder (1) beurteilt wird in Abhängigkeit von einer der beiden Beurteilungsbereiche, die durch eine (mit der Q-Achse zusammenfallende) BPSK-Kriteriums-Grenzlinie eingeteilt sind, die durch eine dicke Linie dargestellt ist, und dadurch wird entschieden, dass die BPSK-Rückumsetzung erfolgt.
I- und Q-Basisbandsignale I(8) und Q(8) werden in einen BPSK-Rückumsetzer 30 der in 11 gezeigten BPSK-Rückumsetzer-Sektion 3 eingegeben, und der Bitstrom B0, an dem in 12A eine BPSK-Rückumsetzung vorgenommen wird, wird aus dem BPSK-Rückumsetzer 30 ausgegeben. Unter einem Rückumsetzer ist in dieser Spezifikation eine Schaltung zur Durchführung eines Rückumsetzens zu verstehen. Der Bitstrom B0 wird in die Sync-Detektionsschaltung 40 eingegeben, und ein Bitstrom eines Rahmensynchronisationssignals wird aus dem Bitstrom B0 in der Sync-Detektionsschaltung 40 erfasst.
Nachstehend ist die Sync-Detektionsschaltung 40 mit Blick auf 14 beschrieben. Die Sync-Detektionsschaltung 40 verfügt über zwanzig (im Folgenden als D-F/Fs bezeichnete) D-Flip-Flops D19 bis D0, die in Reihe geschaltet sind, und aus diesen D-F/Fs D19 bis D0 setzt sich ein 20-stufiges Schieberegister zusammen. Der Bitstrom B0 wird in das D-F/F D19 eingegeben und sukzessive bis zum D-F/F D0 hochgeschoben. Zur selben Zeit wird eine logische Inversion an vorbestimmten Bits der D-F/Fs D19 bis D0 vorgenommen, woraufhin Ausgangsgrößen der D-F/Fs D19 bis D0 einem UND-Gatter 51 zugeführt werden. Ein Ausgangssignal SYNA0 des UND-Gatters 51 wird ein Hoch-Potential-Signal, wenn Ausgangszustände (D0D1 ... D18D19) der D-F/Fs D19 bis D0 die Werte (11101100110100101000) annehmen. Das heißt, dass SYNA0 ein Hoch-Potential-Signal wird, wenn W1 erfasst wird.
Das Ausgangssignal SYNA0 der Sync-Detektionsschaltung 40 wird der Rahmensynchronisationsschaltung 5 durch die ODER-Gatter-Schaltung 53 zugeführt. In der Rahmensynchronisationsschaltung 5 wird festgestellt, dass eine Rahmen-Sync hergestellt ist, sobald bestätigt ist, dass ein von der ODER-Gatter-Schaltung 53 ausgegebenes Rahmensynchronisationssignal-Erfassungssignal SYNA wiederholt ein Hoch-Potential-Signal in jedem bestimmten Rahmenzyklus wird und ein Rahmensynchronisationsimpuls FSYNC in jedem Rahmenzyklus ausgegeben wird.
Ein Empfangssignalphasen-Drehwinkel θ kann einen anderen Winkel als 0 aufweisen. In diesem Fall ist es unmöglich, ein Rahmensynchronisationssignal mithilfe einer Kombination aus dem BPSK-Rückumsetzer 30 und der Sync-Detektionsschaltung 40 zu erfassen. Wie aus 11 hervorgeht, ist die BPSK-Rückumsetzer-Sektion 3 mit den BPSK-Rückumsetzern 31 bis 37 entsprechend den Empfangssignalphasen-Drehwinkeln θ = π/4, 2π/4, 3π/4, 4π/4, 5π/4, 6π/4 und 7π/4 ausgestattet.
12B stellt eine BPSK-Rückumsetzung dar, wenn ein Symbolstrom eines demodulierten Rahmensynchronisationssignals um θ = π/4 phasengedreht wird und Bit (0) auf einer Signalpunktanordnung „1" und Bit (1) auf einer Signalpunktanordnung „5" erscheint. In 12B ist eine durch eine dicke Linie dargestellte BPSK-Kriteriums-Grenzlinie um π/4 entgegen dem Uhrzeigersinn gedreht, ausgehend von der durch eine dicke Linie in 12A dargestellten Basis-BPSK-Kriteriums-Grenzlinie für die BPSK-Rückumsetzung, und zwar in dem Fall, wo die Phase beim Empfang die gleiche ist wie jene auf der Übertragungsseite. Der BPSK-Rückumsetzer 31 führt eine BPSK-Rückumsetzung in Übereinstimmung mit 12B durch. In 12B wird (0) festgestellt, wenn ein durch I- und Q-Basisbandsignale 1 und Q angezeigter Empfangssignalpunkt im oberen rechten Bereich von der BPSK-Kriteriums-Grenzlinie gehalten wird, und (1) wird festgestellt, wenn der Empfangssignalpunkt im linken unteren Bereich von der Grenzlinie gehalten wird. Ein vom BPSK-Rückumsetzer 31 BPSK-rückumgesetzter Bitstrom dient als Ausgangsgröße B1 der BPSK-Rückumsetzer-Sektion 3 in 10.
In ähnlicher Weise nehmen die BPSK-Rückumsetzer 32 bis 37 eine BPSK-Rückumsetzung an BPSK-Kriteriums-Grenzlinien vor, die um 2π/4, 3π/4, ... und 7π/4 entgegen dem Uhrzeigersinn gedreht sind, und zwar ausgehend von der durch eine dicke Linie in 12A dargestellten Basis-BPSK-Kriteriums-Grenzlinie für die BPSK-Rückumsetzung (siehe 12C und 12D und 13A bis 13D), um Rahmensynchronisationssignale stabil zu erfassen, die gegenüber der Übertragungsseite um θ = 2π/4, 3π/4, ... und 7π/4 phasengedreht sind. Von den BPSK-Rückumsetzern 32 bis 37 BPSK-rückumgesetzte Bitströme dienen als Ausgangsgrößen B2 bis B7 der BPSK-Rückumsetzer-Sektion 3 in 10.
Der Aufbau der Sync-Detektionsschaltungen 41 bis 47 ist der gleiche wie jener der Sync-Detektionsschaltung 40. Durch Einsatz dieser Sync-Detektionsschaltungen 40 bis 47 wird ein Rahmensynchronisationssignal in Übereinstimmung mit einer Kombination aus einem beliebigen BPSK-Rückumsetzer und einer beliebigen Sync-Detektionsschaltung erfasst, und zwar unabhängig von der Phasendrehung eines Basisbandsignals gegenüber der Übertragungsseite und entsprechend einem Phasenzustand einer wiederhergestellten Trägerwelle in der Demodulationsschaltung 1, und ein Hoch-Potential-Signal SYNAn (mit n als einer der Ganzzahlen 0 bis 7) wird aus einer Sync-Detektionsschaltung eines Systems übertragen, das ein Rahmensynchronisationssignal erfasst.
Die aus den Sync-Detektionsschaltungen 40 bis 47 ausgegebenen Signale SYNAn werden in die ODER-Gatter-Schaltung 53 eingegeben, in der die logische Summe berechnet wird. Wenn irgendein Signal SYNAn ein Hoch-Potential-Signal wird, wird ein Hoch-Potential-Rahmensynchronisationssignal-Erfassungssignal SYNA, welches die Erfassung eines Rahmensynchronisationssignals anzeigt, aus der ODER-Gatter-Schaltung 53 ausgegeben. Die Rahmensynchronisationsschaltung 5 stellt fest, dass eine Rahmen-Sync hergestellt ist, sobald bestätigt ist, dass ein hohes Potential von SYNA wiederholt in jedem bestimmten Rahmenintervall eingegeben wird, und gibt einen Rahmensynchronisationsimpuls FSYNC in jedem Rahmenzyklus aus. Wann immer der Rahmensynchronisationssignal-Generator 6 den Rahmensynchronisationsimpuls FSYNC aus der Rahmensynchronisationsschaltung 5 empfängt, erzeugt er einen (als wiederhergestelltes Rahmensynchronisationssignal bezeichneten) Bitstrom, der gleich einem Bitmuster W1 eines von der BPSK-Rückumsetzer-Sektion 3 und den Sync-Detektionsschaltungen 40 bis 47 erfassten Rahmensynchronisationssignals ist.
Vorstehend ist das Verfahren erläutert, in dem ein Rahmensynchronisationssignal aus I- und Q-Basisbandsignalen I(8) und Q(8), die aus der Demodulationsschaltung 1 ausgegeben werden, von der in 10 dargestellten Rahmen-Sync-Detektions-/Wiederherstellungsschaltung 2 erfasst wird und ein Rahmensynchronisationssignalsimpuls FSYNC nach einer bestimmten Zeit ausgegeben wird und ferner die Ausgabe eines wiederhergestellten Rahmensynchronisationssignals erfolgt.
Wenn eine Rahmen-Sync hergestellt wird, werden Vorgänge durchgeführt, wie z. B. eine Identifikation bei einer Mehrfach-Übertragungskonfiguration, die Detektion eines Empfangssignalphasen-Drehwinkels und eine Absolutphasenerzeugung, um eine Empfangssignalphase mit der Phase der Übertragungsseite in Übereinstimmung zu bringen. Beispielsweise erfolgt mithilfe einer nicht dargestellten Übertragungskonfiguration-Identifikationsschaltung ein Vorgang zur Identifikation jeder Übertragungskonfiguration, wie nachstehend erläutert. Wenn ein Rahmensynchronisationsimpuls FSYNC ausgegeben wird, erfasst die Übertragungskonfiguration-Identifikationsschaltung einen Bitstrom Bn eines Systems, wobei unter SYNA0 bis SYNA7 wiederholt ein hohes Potential entsteht, extrahiert das TMCC-Muster (siehe 9) unter Verwendung eines vorbestimmten Timingsignals, das aus dem Rahmensynchronisationsimpuls FSYNC erzeugt wird, decodiert das TMCC-Muster und gibt an die Demodulationsschaltung 1 und dergleichen ein Modulationssystem-Identifikationssignal aus, das anzeigt, von welchem Modulationssystem die vorliegenden I- und Q-Basisbandsignale I und Q abhängen. In Entsprechung zu dem eingegebenen Modulationssystem-Identifikationssignal nimmt die Demodulationsschaltung 1 eine Demodulation vor, die sich für das Modulationssystem eines empfangenen Signals eignet.
EP Offenlegungsschrift, Patent Gazette, EP 0 318 686 A2 und US-Patent 5,646,947 offenbaren lediglich ein Merkmal zur Bestimmung des Übereinstimmungsgrads als Gesamtsymbolmuster.
Allerdings beträgt unter der schlechtesten Empfangsumgebung, in der sich ein Empfangs-C/N auf 0 dB beläuft, eine Übertragungsfehlerrate des BPSK-Modulationssystems etwa 10^–1. Deshalb tritt in annähernd 2 Bits eines 20 Symbole umfassenden Rahmensynchronisationssignals ein Fehler auf. In diesem Fall stellt sich bei der oben beschriebenen herkömmlichen Rahmen-Sync-Detektions-/Wiederherstellungsschaltung 2 das Problem, dass keine der Sync-Detektionsschaltungen 40 bis 47 zur Erfassung eines Rahmensynchronisationssignals in der Lage ist, so dass sich eine Rahmen-Sync nicht herstellen lässt und kein digitales Signal empfangen werden kann. Falls zur Lösung des Problems jede der Sync-Detektionsschaltungen 40 bis 47 ein Rahmensynchronisationssignal ausgibt, indem sie einen Fehler von ungefähr mehreren Bits erlaubt, kann ein echtes Rahmensynchronisationssignal nicht erfasst werden, weil viele Muster, die einem Symbolmuster des Rahmensynchronisationssignals ähneln, in den I- und Q-Symbolströmen erscheinen.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Rahmensynchronisationssignal-Erfassungsschaltung für einen Empfänger zu bieten, die in der Lage ist, Rahmensynchronisationssignale selbst unter der schlechtesten Empfangsumgebung stabil zu erfassen.
Offenbarung der Erfindung
Die Rahmensynchronisationssignal-Erfassungsschaltung eines Empfängers nach Anspruch 1 der vorliegenden Erfindung, welche ein Rahmensynchronisationssignal aus I- und Q-Symbolstromdaten erfasst, die durch Empfangen und Demodulieren eines PSK-modulierten Signals erhalten wurden, in welchem ein BPSK-moduliertes Rahmensynchronisationssignal und ein Überrahmen-Identifikationssignal, ein 8PSK-moduliertes digitales Signal, ein QPSK-moduliertes digitales Signal und ein BPSK-moduliertes digitales Signal einem Zeitmultiplexen unterzogen sind, umfasst eine BPSK-Rückumsetzungseinrichtung, welche ein unabhängiges BPSK-Rückumsetzen von I- und Q-Symbolstromdaten in Übereinstimmung mit vier Kriteriums-Grenzlinien durchführt, die durch Drehen, um (π/4) × m, einer Kriteriums-Grenzlinie erhalten werden, um eine BPSK- Rückumsetzung auf Bits (0) und (1) (oder (1) und (0)) durchzuführen in Abhängigkeit von der Tatsache, dass ein Empfangssignalpunkt, welcher I- und Q-Symbolstromdaten entspricht, auf der rechten Seite oder auf der linken Seite von der Q-Achse auf der I-Q-Phasenebene vorhanden ist (m bezeichnet vier Ganzzahlen, die aus den Ganzzahlen 0 bis 7 so gewählt sind, dass die vier Ganzzahlen nicht doppelt vorkommen und ein gewählter Winkel nicht mit anderen übereinstimmt, selbst wenn er um π gedreht wird), und welche Bitströme von vier Systemen ausgibt; eine erste Vergleichseinrichtung, welche für jedes System von Ausgangsgrößen der BPSK-Rückumsetzungseinrichtung vorgesehen ist, um ein durch ein Schieberegister gehaltenes Datenmuster mit einem Rahmensynchronisationssignalmuster oder mit einem Invers-Rahmen-Synchronisationssignalmuster zu vergleichen, während ein Bitstrom dem Schieberegister zugeführt wird, und um eine Korrelationsdetektionsausgabe durchzuführen, wenn es übereinstimmende Anzahlen in der Biteinheit gleich oder größer als ein vorbestimmter erster spezifizierter Wert P gibt und es nur übereinstimmende Anzahlen gleich oder kleiner als ein vorbestimmter zweiter spezifizierter Wert R gibt; zweite Vergleichseinrichtungen, welche für jede Systemausgangsgröße der BPSK-Rückumsetzungseinrichtung vorgesehen sind, um ein durch ein Schieberegister gehaltenes Datenmuster mit einem Überrahmen-Identifikationssignalmuster oder mit einem Invers-Überrahmen-Identifikationssignalmuster zu vergleichen, während dem Schieberegister ein Bitstrom zugeführt wird, und um eine Korrelationsdetektionsausgabe durchzuführen, wenn es übereinstimmende Anzahlen in der Biteinheit gleich oder größer als ein vorbestimmter dritter spezifizierter Wert P' gibt und es nur übereinstimmende Anzahlen in der Biteinheit gleich oder kleiner als ein vorbestimmter vierter spezifizierter Wert R' gibt; und eine Rahmensynchronisationssignal-Erfassungssignal-Erzeugungseinrichtung, welche ein Rahmensynchronisationssignal-Erfassungssignal ausgibt, wenn eine von einer der ersten Vergleichseinrichtungen zugeführte Korrelationsdetektionsausgangsgröße und eine von einer der zweiten Vergleichseinrichtungen zugeführte Korrelationsdetektionsausgangsgröße in Übereinstimmung mit einer vorbestimmten zeitlichen Beziehung erzeugt werden.
Die BPSK-Rückumsetzungseinrichtung führt ein unabhängiges BPSK-Rückumsetzen von I- und Q-Symbolstromdaten in Übereinstimmung mit vier Kriteriums-Grenzlinien durch, die erhalten werden durch Drehen, um (π/4) × m, einer Basis-Kriteriums-Grenzlinie zur Durchführung einer BPSK-Rückumsetzung auf Bits (0) und (1) (oder (1) und (0)) in Abhängigkeit von der Tatsache, dass ein Empfangssignalpunkt, welcher I- und Q-Symbolstromdaten entspricht, auf der rechten Seite (positive Seite der I-Achse) oder auf der linken Seite (negative Seite der I-Achse) von der Q-Achse auf der I-Q-Phasenebene vorhanden ist (m bezeichnet vier Ganzzahlen, die aus den Ganzzahlen 0 bis 7 so gewählt sind, dass die vier Ganzzahlen nicht doppelt vorkommen und ein gewählter Winkel nicht mit anderen übereinstimmt, selbst wenn er um π gedreht wird), und die Einrichtung gibt Bitströme von vier Systemen aus. Wird davon ausgegangen, dass die Drehwinkel von vier Kriteriums-Grenzlinien gegenüber der Basis-Kriteriums-Grenzlinie gleich Θ₁ bis Θ₄ sind, werden in Empfangssignalphasen-Drehwinkeln von θ = Θ₁ und Θ₁ + π empfangene Symbolströme dadurch zu Bitströmen verändert, dass sie mithilfe einer Kriteriums-Grenzlinie von Θ₁ rückumgesetzt werden (allerdings wird im Fall von Θ₁ + π ein Bitstrom erhalten, in dem Bits (0) und (1) invertiert sind). Ein Symbolstrom wird zu einem Bitstrom verändert, wenn ein Empfangssignalphasen-Drehwinkel θ gleich 0, π/4, 2π/4, 3π/4, 4π/4, 5π/4, 6π/4, 7π/4 ist, in Kombination mit der Rückumsetzung unter Verwendung der Kriteriums-Grenzlinien von Θ₂ bis Θ₄.
Die ersten Vergleichseinrichtungen, welche einen an einer Kriteriums-Grenzline von Θ_i (mit i als einer der Ganzahlen 1 bis 4) rückumgesetzten Bitstrom zuführen, nehmen ausgehend von einer Bitlänge eines Rahmensynchronisationssignals als FL eine Korrekturdetektionsausgabe vor, wenn ein Rahmensynchronisationssignalmuster ein zu vergleichendes Objekt darstellt, ein Empfangssignalphasen-Drehwinkel θ gleich Θ_i ist und ein Muster, das nur einen Unterschied innerhalb (FL – P) Bits gegenüber einem Rahmensynchronisationssignal aufweist, im Bitstrom erscheint, und ferner nehmen sie eine Korrelationsdetektionsausgabe ausgehend davon vor, dass ein Muster, das außer bei Inversion nur einen Unterschied innerhalb R Bits gegenüber dem Rahmensynchronisationssignal aufweist, erscheint, wenn ein Muster, das mit dem Rahmensynchronisationssignal nur innerhalb R Bits übereinstimmt, in einem gegenüber der Übertragungsseite invertierten Bitstrom erscheint und ein Empfangssignalphasen-Drehwinkel θ gleich Θ_i + π ist (wenn überdies ein Invers-Rahmen-Synchronisationssignalmuster ein zu vergleichendes Objekt darstellt, ein Empfangssignalphasen-Drehwinkel θ gleich Θ_i ist und ein Muster, das mit einem Invers-Rahmen-Synchronisationssignal nur innerhalb R Bits übereinstimmt, in einem Bitstrom erscheint, nehmen die ersten Vergleichseinrichtungen eine Korrelationsdetektionsausgabe ausgehend davon vor, dass ein Muster erscheint, das nur einen Unterschied innerhalb von R Bits gegenüber einem Rahmensynchronisationssignal aufweist, und wenn ein Empfangssignalphasen-Drehwinkel θ gleich Θ_i ist und ein Muster, das einen Unterschied nur innerhalb (FL – P) Bits gegenüber einem Invers-Rahmen-Synchronisationssignal aufweist, in einem gegenüber der Übertragungsseite invertierten Bitstrom erscheint, nehmen die ersten Vergleichseinrichtungen eine Korrelationsdetektionsausgabe ausgehend davon vor, dass ein Muster erscheint, das außer bei Inversion nur einen Unterschied innerhalb (FL – P) Bits gegenüber dem Rahmensynchronisationssignal aufweist.
Des Weiteren nehmen die zweiten Vergleichseinrichtungen, welche einen an einer Kriteriums-Grenzlinie von Θ_i (mit i als einer der Ganzzahlen 1 bis 4) rückgesetzten Bitstrom zuführen, ausgehend von einer Bitlänge eines Überrahmen-Identifikationssignals als SFL eine Korrekturdetektionsausgabe vor, wenn ein Überrahmen-Identifikationssignalmuster ein zu vergleichendes Objekt darstellt, ein Empfangssignalphasen-Drehwinkel θ gleich Θ_i ist und ein Muster, das nur einem Unterschied innerhalb (SFL – P') Bits gegenüber einem Überrahmen-Identifikationssignal aufweist, im Bitstrom erscheint, und ferner nehmen sie eine Korrelationsdetektionsausgabe ausgehend davon vor, dass ein Muster, das außer bei Inversion nur einen Unterschied innerhalb R' Bits gegenüber dem Überrahmen-Identifikationssignal aufweist, erscheint, wenn ein Muster, das mit dem Rahmensynchronisationssignal nur innerhalb R' Bits übereinstimmt, in einem gegenüber der Übertragungsseite invertierten Bitstrom erscheint und ein Empfangssignalphasen-Drehwinkel θ gleich Θ_i + π ist (wenn überdies ein Invers-Überrahmen-Identifikationssignalmuster ein zu vergleichendes Objekt darstellt, ein Empfangssignalphasen-Drehwinkel θ gleich Θ_i ist und ein Muster, das mit einem Invers-Überrahmen-Identifikationssignal nur innerhalb R' Bits übereinstimmt, in einem Bitstrom erscheint, nehmen die zweiten Vergleichseinrichtungen eine Korrelationsdetektionsausgabe ausgehend davon vor, dass ein Muster erscheint, das außer bei Inversion nur einen Unterschied innerhalb R' Bits gegenüber einem Überrahmen-Identifikationssignal aufweist, und wenn ferner ein Empfangssignalphasen-Drehwinkel θ gleich Θ_i + π ist und ein Muster, das nur einen Unterschied innerhalb (SFL – P') Bits gegenüber einem Invers-Überrahmen-Identifikationssignal aufweist, in einem gegenüber der Übertragungsseite invertierten Bitstrom erscheint, nehmen die zweiten Vergleichseinrichtungen eine Korrelationsdetektionsausgabe ausgehend davon vor, dass ein Muster erscheint, das außer bei Inversion nur einen Unterschied innerhalb (SFL – P') Bits gegenüber dem Überrahmen-Identifikationssignal aufweist.
Die Rahmensynchronisationssignal-Erfassungssignal-Erzeugungseinrichtung gibt ein Rahmensynchronisationssignal-Erfassungssignal aus, wenn eine Korrelationsdetektionsausgangsgröße aus einer der ersten Vergleichseinrichtungen und eine Korrelationsdetektionsausgangsgröße aus einer der zweiten Vergleichseinrichtungen in Übereinstimmung mit einer vorbestimmten zeitlichen Beziehung erzeugt werden.
Im Fall des hierarchischen Übertragungssystems sind ein Rahmensynchronisationssignal und ein Überrahmen-Identifikationssignal in einem Rahmen entsprechend einer vorbestimmten positionellen Beziehung angeordnet. Wenn ein Muster, das einen Unterschied von nur einem Bit bis hin zu mehreren Bits gegenüber einem Muster eines Rahmensynchronisationssignals aufweist, und ein Muster, das einen Unterschied von nur einem Bit bis hin zu mehreren Bits gegenüber dem Muster des Rahmensynchronisationssignals aufweist, in demodulierten I- und Q-Symbolstromdaten in Übereinstimmung mit einer vorbestimmten, durch ein Rahmenformat spezifizierten zeitlichen Beziehung erscheinen, ist das Muster, das einen Unterschied von nur einem Bit bis hin zu mehreren Bits gegenüber dem Muster des Rahmensynchronisationssignals aufweist, mit sehr hoher Wahrscheinlichkeit ein Rahmensynchronisationssignal. Wenn die Korrelationsdetektionsausgangsgröße aus einer der ersten Vergleichseinrichtungen und die Korrelationsdetektionsausgangsgröße aus einer der zweiten Vergleichseinrichtungen in Übereinstimmung mit einer vorbestimmten zeitlichen Beziehung erzeugt werden, besteht somit die Möglichkeit, Rahmensynchronisationssignale stabil zu erfassen, indem ein Rahmensynchronisationssignal-Erfassungssignal ausgegeben wird, und deshalb fällt der Empfang nicht aus.
Die Rahmensynchronisationssignal-Erfassungsschaltung eines Empfängers nach Anspruch 2 der vorliegenden Erfindung umfasst eine BPSK-Rückumsetzungseinrichtung, welche ein unabhängiges BPSK-Rückumsetzen von I- und Q-Symbolstromdaten in Übereinstimmung mit vier Kriteriums-Grenzlinien durchführt, die erhalten werden durch Drehen, um (π/4) × m, einer Kriteriums-Grenzlinie zur Durchführung eines BPSK-Rückumsetzens auf Bits (0) und (1) (oder (1) und (0)) in Abhängigkeit von der Tatsache, dass ein Empfangssignalpunkt, der I- und Q-Symbolstromdaten entspricht, auf der rechten Seite oder auf der linken Seite von der Q-Achse auf der I-Q-Phasenebene vorhanden ist (m bezeichnet vier Ganzzahlen, die aus den Ganzzahlen 0 bis 7 so gewählt sind, dass die vier Ganzzahlen nicht doppelt vorkommen und ein gewählter Winkel nicht mit anderen übereinstimmt, selbst wenn er um π gedreht wird), und welche Bitströme von vier Systemen ausgibt; Vergleichseinrichtungen, die für jedes System von Ausgangsgrößen der BPSK-Rückumsetzungseinrichtung vorgesehen sind, um ein durch ein Schieberegister gehaltenes Datenmuster mit einem Rahmensynchronisationssignalmuster oder einem Invers-Rahmen-Synchronisationssignalmuster zu vergleichen, während ein Bitstrom dem Schieberegister zugeführt wird, und um eine Korrelationsdetektionsausgabe durchzuführen, wenn es übereinstimmende Anzahlen in der Biteinheit gleich oder größer als ein vorbestimmter erster spezifizierter Wert P gibt und es nur übereinstimmende Anzahlen gleich oder kleiner als ein vorbestimmter zweiter spezifizierter Wert R gibt; und eine Rahmensynchronisationssignal-Erfassungssignal-Erzeugungseinrichtung, die ein Rahmensynchronisationssignal-Erfassungssignal ausgibt, wenn eine Korrelationsdetektionsausgangsgröße von einer der Vergleichseinrichtungen erzeugt wird, und danach wird erneut eine Korrelationsdetektionsausgangsgröße von einer der Vergleichseinrichtungen zu einem Zeitpunkt erzeugt, wenn eine vorbestimmte Zeit verstrichen ist.
Im Fall des hierarchischen Übertragungssystems wird ein Rahmensynchronisationssignal an eine vorbestimmte Position in einem Rahmen gesetzt. Wenn ein Muster, das einen Unterschied von nur einem Bit bis hin zu mehreren Bits gegenüber einem Muster des Rahmensynchronisationssignals aufweist, in demodulierten I- und Q-Symbolstromdaten in jedem Rahmenzyklus erscheint, ist das Muster, das einen Unterschied von nur einem Bit bis hin zu mehreren Bits gegenüber dem Muster des Rahmensynchronisationssignals aufweist, mit sehr hoher Wahrscheinlichkeit ein Rahmensynchronisationssignal. Wenn eine Korrelationsdetektionsausgangsgröße von einer der Vergleichseinrichtungen erzeugt wird, und danach erneut eine Korrelationsdetektionsausgangsgröße von einer der Vergleichseinrichtungen zu einem Zeitpunkt erzeugt wird, wenn eine vorbestimmte Zeit, wie z. B. ein Rahmenzyklus oder zwei Rahmenzyklen, verstrichen ist, besteht somit die Möglichkeit, Rahmensynchronisationssignale stabil zu erfassen, indem ein Rahmensynchronisationssignal-Erfassungssignal ausgegeben wird, und deshalb fällt der Empfang nicht aus.
Die Rahmensynchronisationssignal-Erfassungsschaltung eines Empfängers nach Anspruch 3 der vorliegenden Erfindung umfasst eine BPSK-Rückumsetzungseinrichtung, welche ein unabhängiges BPSK-Rückumsetzen von I- und Q-Symbolstromdaten durchführt, um Bitströme von vier Systemen in Übereinstimmung mit vier Kriteriums-Grenzlinien auszugeben, die erhalten werden durch Drehen, um (π/4) × m, einer Kriteriums-Grenzlinie zur Durchführung einer BPSK-Rückumsetzung auf Bits (0) und (1) (oder (1) und (0)) in Abhängigkeit von der Tatsache, dass ein Empfangssignalpunkt, der I- und Q-Symbolstromdaten entspricht, auf der rechten Seite oder auf der linken Seite von der Q-Achse auf der I-Q-Phasenebene vorhanden ist (m bezeichnet vier Ganzzahlen, die aus den Ganzzahlen 0 bis 7 so gewählt sind, dass die vier Ganzzahlen nicht doppelt vorkommen und ein gewählter Winkel nicht mit anderen übereinstimmt, selbst wenn er um π gedreht wird); Vergleichseinrichtungen, die für jedes System von Ausgangsgrößen der BPSK-Rückumsetzungseinrichtung vorgesehen sind, um ein durch ein Schieberegister gehaltenes Datenmuster mit einem Überrahmen-Identifikationssignalmuster oder einem Invers-Überrahmen-Identifikationssignalmuster zu vergleichen, während dem Schieberegister ein Bitstrom zugeführt wird, und um eine Korrelationsdetektionsausgabe durchzuführen, wenn es übereinstimmende Anzahlen in der Biteinheit gleich oder größer als ein vorbestimmter spezifizierter Wert P' gibt und es nur übereinstimmende Anzahlen gleich oder kleiner als ein vorbestimmter spezifizierter Wert R' gibt; und eine Rahmensynchronisationssignal-Erfassungssignal-Erzeugungseinrichtung, welche ein temporäres Rahmensynchronisationssignal-Erfassungssignal ausgibt, wenn eine Korrelationsdetektionsausgangsgröße von einer der Vergleichseinrichtungen erzeugt wird, und danach wird erneut eine Korrelationsdetektionsausgangsgröße von einer der Vergleichseinrichtungen zu einem Zeitpunkt erzeugt, wenn eine vorbestimmte Zeit verstrichen ist.
Im Fall des hierarchischen Übertragungssystems werden ein Rahmensynchronisationssignal und ein Überrahmen-Identifikationssystem an vorbestimmte Positionen in einem Rahmen gesetzt. Wenn ein Muster, das einen Unterschied von nur einem Bit bis hin zu mehreren Bits gegenüber einem Muster des Überrahmen-Identifikationssignals aufweist, in demodulierten I- und Q-Symbolstromdaten in jedem Rahmenzyklus erscheint, ist das Muster, das einen Unterschied von nur einem Bit bis hin zu mehreren Bits gegenüber dem Muster des Überrahmen-Identifikationssignals aufweist, mit sehr hoher Wahrscheinlichkeit ein Überrahmen-Identifikationssignal, und eine Wahrscheinlichkeit, dass ein Rahmensynchronisationssignal in Übereinstimmung mit einer bestimmten zeitlichen Beziehung erscheint ist sehr hoch. Wenn eine Korrelationsdetektionsausgangsgröße von einer der Vergleichseinrichtungen erzeugt wird, und danach erneut eine Korrelationsdetektionsausgangsgröße von einer der Vergleichseinrichtungen zu einem Zeitpunkt erzeugt wird, wenn eine vorbestimmte Zeit, wie z. B. ein Rahmenyklus, zwei Rahmenzyklen oder ein Überrahmenzyklus, verstrichen ist, besteht somit die Möglichkeit, Rahmensynchronisationssignale stabil zu erfassen, indem ein temporäres Rahmensynchronisationssignal-Erfassungssignal ausgegeben wird, und deshalb fällt der Empfang nicht aus.
Kurzbeschreibung der Zeichnungen
1 ist ein Blockdiagramm, das einen Aufbau eines wesentlichen Abschnitts des Empfängers einer mittels PSK zu modulierenden Welle zeigt, der einer Ausführungsform der vorliegenden Erfindung entspricht;
2 ist ein Blockdiagramm, das einen Aufbau einer ersten Vergleichsschaltung aus 1 veranschaulicht;
3 ist eine Darstellung, welche Outputs und Inputs einer Übereinstimmungszahl-Messschaltung aus 2 zeigt;
4 ist ein Blockdiagramm, das einen Aufbau einer zweiten Vergleichsschaltung aus 1 veranschaulicht;
5 ist ein Blockdiagramm, das einen wesentlichen Abschnitt des Empfängers einer mittels PSK zu modulierenden Welle darstellt, der einer Modifikation der Ausführungsform aus 1 entspricht;
6 ist ein Blockdiagramm, das einen wesentlichen Abschnitt des Empfängers einer mittels PSK zu modulierenden Welle zeigt, der einer weiteren Modifikation der Ausführungsform aus 1 entspricht;
7 ist eine Darstellung, die eine Rahmenkonfiguration eines hierarchischen Übertragungssystems veranschaulicht;
8 ist eine Darstellung, die eine Überrahmenkonfiguration eines hierarchischen Übertragungssystems erläutert;
9A bis 9C sind Darstellungen, welche Signalpunktanordnungen zur PSK-Umsetzung zeigen;
10 ist ein Blockdiagramm, das eine Konfiguration um eine Demodulationsschaltung eines Empfängers einer mittels PSK zu modulierenden Welle in Übereinstimmung mit einem herkömmlichen hierarchischen Übertragungssystem darstellt;
11 ist ein Blockdiagramm, das eine Konfiguration einer BPSK-Rückumsetzer-Sektion aus 10 veranschaulicht;
12A bis 12D sind Darstellungen zur Erläuterung der BPSK-Rückumsetzung;
13A bis 13D sind Darstellungen zur Erläuterung der BPSK-Rückumsetzung; und
14 ist ein Schaltplan, der eine Konfiguration der Sync-Detektionsschaltung aus 10 zeigt.
Bester Weg zur Ausführung der Erfindung
Nachstehend wird eine Ausführungsform der vorliegenden Erfindung anhand 1 beschrieben.
Bei 1 handelt es sich um ein Blockdiagramm, das einen wesentlichen Abschnitt eines Empfängers einer PSK-modulierten Welle zeigt, welcher der vorliegenden Erfindung entspricht; Komponenten, welche die gleichen sind wie jene in 10 und 11, sind mit dem gleichen Symbol versehen.
Die aus einer Demodulationsschaltung 1 ausgegebenen I- und Q-Basisbandsignale I(8) und Q(8) werden einer BPSK-Rückumsetzer-Sektion 3A einer Rahmen-Sync-Detektions-/Wiederherstellungsschaltung 2A zugeführt, damit ein Rahmensynchronisationssignal erfasst wird, und es erfolgt die Ausgabe der Bitströme B0 bis B3, an denen eine BPSK-Rückumsetzung für jede von vier Gruppen vorgenommen wird, welche erhalten werden, indem je zwei Empfangssignalphasen-Drehwinkel aus acht Empfangssignalphasen-Drehwinkeln θ, wie 0, π/4, 2π/4, 3π/4, 4π/4, 5π/4, 6π/4 und 7π/4 so kombiniert werden, dass sich je zwei Empfangssignalphasen-Drehwinkel um π voneinander unterscheiden. Die BPSK-Rückumsetzer-Sektion 3A besteht beispielsweise aus einem ROM.
Die BPSK-Rückumsetzer-Sektion 3A verfügt über vier BPSK-Rückumsetzer 30 bis 33 (bezüglich der BPSK-Rückumsetzer 30 bis 33 sei auf 11 verwiesen). Zwecks Ausgabe von Bitströmen B0 bis B3 von vier Systemen führt jeder der BPSK-Rückumsetzer 30 bis 33 ein unabhängiges BPSK-Rückumsetzen von I- und Q-Symbolstromdaten I(8) und Q(8) in Übereinstimmung mit vier BPSK-Kriteriums-Grenzlinien durch, welche erhalten werden durch Drehen, um (Θ = π/4) × m, einer Basis-BPSK-Kriteriums-Grenzlinie (siehe die dicke Linie in 12A) zur Durchführung einer BPSK-Rückumsetzung auf die Bits (0) und (1) (oder (1) und (0)) in Abhängigkeit von der Tatsache, dass ein Empfangssignalpunkt in Übereinstimmung mit I- und Q-Symbolstromdaten I(8) und Q(8) auf der rechten Seite (positive Seite der I-Achse) oder auf der linken Seite (negative Seite der I-Achse) von der Q-Achse auf der I-Q-Phasenebene vorhanden ist (m bezeichnet vier Ganzzahlen, die aus den Ganzahlen 0 bis 7 so gewählt sind, dass die vier Ganzzahlen nicht doppelt vorkommen und ein ausgewählter Winkel nicht mit anderen übereinstimmt, selbst wenn er um π gedreht wird).
Insbesondere wird der BPSK-Rückumsetzer 30 eingesetzt, um eine korrekte BPSK-Rückumsetzung an einem empfangenen Symbolstrom vorzunehmen, wenn ein Empfangssignalphasen-Drehwinkel θ gleich 0 oder π ist, und er führt eine Rückumsetzung auf Bit (0) oder (1) in Abhängigkeit von der Tatsache durch, dass ein Empfangssignalpunkt in Übereinstimmung mit I- und Q-Symbolstromdaten I(8) und Q(8) auf der rechten Seite oder auf der linken Seite von einer Basis-BPSK-Kriteriums-Grenzlinie (die mit der Q-Achse übereinstimmt), also der in 12A dargestellten Basis-BPSK-Kriteriums-Grenzlinie, auf der I-Q-Phasenebene vorhanden ist, wenn m = 0 (Θ₁ = 0) ausgewählt wird. Ist der Empfangssignalphasen-Drehwinkel θ = 0, wird ein Bitstrom ausgegeben, welcher der gleiche ist wie jener auf der Übertragungsseite. Wenn allerdings θ gleich π ist, wird ein Bitstrom, in welchem Bits (0) und (1) invertiert sind, an die Übertragungsseite ausgegeben.
Des Weiteren wird der BPSK-Rückumsetzer 31 eingesetzt, um eine korrekte BPSK-Rückumsetzung an einem empfangenen Symbolstrom vorzunehmen, wenn ein Empfangssignalphasen-Drehwinkel θ gleich π/4 oder 5π/4 ist, und er führt eine Rückumsetzung auf Bit (0) oder (1) in Abhängigkeit von der Tatsache durch, dass ein Empfangssignalpunkt in Übereinstimmung mit I- und Q-Symbolstromdaten I(8) und Q(8) auf der oberen rechten Seite oder auf der unteren linken Seite von einer BPSK-Kriteriums-Grenzlinie auf der I-Q-Phasenebene vorhanden ist, und zwar jener BPSK-Kriteriums-Grenzlinie, welche erhalten wird, indem die in 12A dargestellte Basis-BPSK-Kriteriums-Grenzlinie um π/4 entgegen dem Uhrzeigersinn gedreht wird (siehe 12B), wenn m = 1 (Θ₂ = π/4) ausgewählt wird. Ist der Empfangssignalphasen-Drehwinkel θ gleich π/4, wird ein Bitstrom ausgegeben, welcher der gleiche ist wie jener der Übertragungsseite. Wenn allerdings θ gleich 5π/4 ist, wird ein Bitstrom, in welchem Bits (0) und (1) invertiert sind, an die Übertragungsseite ausgegeben.
Der BPSK-Rückumsetzer 32 wird eingesetzt, um eine korrekte BPSK-Rückumsetzung an einem empfangenen Symbolstrom vorzunehmen, wenn ein Empfangssignalphasen-Drehwinkel θ gleich 2π/4 oder 6π/4 ist, und er führt eine Rückumsetzung auf Bit (0) oder (1) in Abhängigkeit von der Tatsache durch, dass ein Empfangssignalpunkt in Übereinstimmung mit I- und Q-Symbolstromdaten I(8) und Q(8) auf der oberen Seite oder auf der unteren Seite von einer BPSK-Kriteriums-Grenzlinie auf der I-Q-Phasenebene vorhanden ist, und zwar jener BPSK-Kriteriums-Grenzlinie, welche erhalten wird, indem die in 12A dargestellte Basis-BPSK-Kriteriums-Grenzlinie um 2π/4 entgegen dem Uhrzeigersinn gedreht wird (siehe 12C), wenn m = 2 (Θ₃ = 2π/4) ausgewählt wird. Ist der Empfangssignalphasen-Drehwinkel θ gleich 2π/4, wird ein Bitstrom ausgegeben, welcher der gleiche ist wie jener der Übertragungsseite. Wenn allerdings θ gleich 6π/4 ist, wird ein Bitstrom, in welchem Bits (0) und (1) invertiert sind, an die Übertragungsseite ausgegeben.
Der BPSK-Rückumsetzer 33 wird eingesetzt, um eine korrekte BPSK-Rückumsetzung an einem empfangenen Symbolstrom vorzunehmen, wenn ein Empfangssignalphasen-Drehwinkel θ gleich 3π/4 oder 7π/4 ist, und er führt eine Rückumsetzung auf Bit (0) oder (1) in Abhängigkeit von der Tatsache durch, dass ein Empfangssignalpunkt in Übereinstimmung mit I- und Q-Symbolstromdaten I(8) und Q(8) auf der oberen linken Seite oder auf der unteren rechten Seite von einer BPSK-Kriteriums-Grenzlinie auf der I-Q-Phasenebene vorhanden ist, und zwar jener BPSK-Kriteriums-Grenzlinie, welche erhalten wird, indem die in 12A dargestellte Basis-BPSK-Kriteriums-Grenzlinie um 3π/4 entgegen dem Unterzeigersinn gedreht wird (siehe 12D), wenn m = 3 (Θ₄ = 3π/4) ausgewählt wird. Ist der Empfangssignalphasen-Drehwinkel θ gleich 3π/4, wird ein Bitstrom ausgegeben, welcher der gleiche ist wie jener der Übertragungsseite. Wenn allerdings θ gleich 7π/4 ist, wird ein Bitstrom, in welchem Bits (0) und (1) invertiert sind, an die Übertragungsseite ausgegeben.
Die ersten Vergleichsschaltungen 60 bis 63 und die zweiten Vergleichsschaltungen 64 bis 67 sind für Ausgangsseiten der BPSK-Rückumsetzer 30 bis 33 vorgesehen. Die ersten Vergleichsschaltungen 60 bis 63 besitzen den gleichen Aufbau, und der Aufbau der ersten Vergleichsschaltung 60 ist in 2 veranschaulicht. Die erste Vergleichsschaltung 60 verfügt über zwanzig (nachstehend als D-F/Fs bezeichnete) D-Flip-Flops D19 bis D0, die in Reihe geschaltet sind, und aus diesen D-F/Fs D19 bis D0 setzt sich ein 20-stufiges Schieberegister zusammen. Ein Bitstrom B0 wird dem D-F/F D19 zugeführt und sukzessive bis zum D-F/F D0 hochgeschoben. Die von den D-F/Fs D19 bis D0 gehaltenen (gespeicherten) Daten R19 bis R0 werden in einen Eingangsanschluss der zwanzig EX-NOR-Schaltungen EX19 bis EX0 eingegeben, die individuell eingerichtet sind. In die anderen Eingangsanschlüsse der EX-NOR-Schaltungen EX19 bis EX0 werden Bitdaten S19 bis S0 eingegeben, die ein Bitstrommuster W1 eines Rahmensynchronisationssignals bilden.
Die Ausgangsgrößen X0 bis X19 der EX-NOR-Schaltungen EX0 bis EX19 werden auf (1) gesetzt, wenn zwei Eingangsgrößen übereinstimmend sind, und sie werden auf (0) gesetzt, wenn zwei Eingangsgrößen nicht übereinstimmend sind. Fünf Übereinstimmungszahl-Messschaltungen 70 bis 74 sind für Ausgangsseiten der EX-NOR-Schaltungen EX0 bis EX19 vorgesehen, wobei jede der Schaltungen 70 bis 74 mit jeweils vier der Schaltungen EX0 bis EX19 verbunden ist. Die Übereinstimmungszahl-Messschaltungen 70 bis 74 messen die eingehende Anzahl von (1)-en und geben die gemessenen Übereinstimmungszahl-Daten ND0 bis ND4 aus. Beispielsweise gibt die Übereinstimmungszahl-Messschaltung 70 ND0 entsprechend der in 3 dargestellten Beziehung in Übereinstimmung mit den Zuständen von X0 bis X3 aus, die von den EX-NOR-Schaltungen EX0 bis EX3 zugeführt werden. Das Gleiche gilt für die anderen Übereinstimmungszahl-Messschaltungen 71 bis 74. Mittels eines ROMs oder einer Schaltung mit kombinatorischer Logik ist es möglich, diese Übereinstimmungszahl-Messschaltungen 70 bis 74 der Tabellenkonversion gemäß mit geringer Größe zu bilden.
Die Ausgangsgrößen ND0 bis ND4 der Übereinstimmungszahl-Messschaltungen 70 bis 74 werden durch einen Addierer 75 addiert, und ein Additionswert wird als ND in eine Vergleichs- und Beurteilungsschaltung 76 eingegeben. Die Vergleichs- und Beurteilungsschaltung 76 gibt ein Hoch-Potential-Korrelationsdetektionssignal SYNA0 aus, wenn ND gleich einem vorbestimmten ersten spezifizierten Wert P oder größer als derselbe ist oder wenn ND gleich einem vorbestimmten zweiten spezifizierten Wert R oder kleiner als derselbe ist. In diesem Fall wird davon ausgegangen, dass P auf 18 und R auf 2 gesetzt wird.
Nachstehend werden Operationen des BPSK-Rückumsetzers 30 und der ersten Vergleichsschaltung 60 beschrieben. Wenn ein Empfangssignalphasen-Drehwinkel θ gleich 0 ist und der Abschnitt eines BPSK-modulierten Rahmensynchronisationssignals W1 korrekt empfangen wird, wird ein Bitstrom B0, welcher der Abschnitt des Rahmensynchronisationssignals W1 ist und in welchem (0) oder (1) nicht invertiert ist, aus dem BPSK-Rückumsetzer 30 ausgegeben. In diesem Fall nehmen die Ausgangsgrößen ND0 bis ND5 der Übereinstimmungszahl-Messschaltungen 70 bis 74 den Wert 4 an, und eine Ausgangsgröße des Addierers 75 nimmt den Wert 20 an, wenn ein Rahmensynchronisationssignal-Abschnitt gerade von den D-F/Fs D0 bis D19, die ein Schieberegister der ersten Vergleichsschaltung 60 bilden, gehalten wird und Ausgangszustände (R0R1 ... R18R19) die Werte (11101100110100101000) annehmen. Hierbei zeigt die Vergleichs- und Beurteilungsschaltung 76 ND ≥ P an und weist einen Unterschied von (20 – P) Bits oder weniger gegenüber einem Bitmuster W1 auf. Deshalb gibt die Schaltung 76 ein Hoch-Potential-Korrelationsdetektionssignal SYNA0 aus (das Hoch-Potential-Korrelationsdetektionssignal SYNA0 zeigt die Erfassungsmöglichkeit bezüglich eines Rahmensynchronisationssignals an).
Ist ein Empfangssignalphasen-Drehwinkel θ gleich 0 und eine Empfangsumgebung gestört, tritt ein Fehler von 1 Bit oder von 2 Bits in einem Bitstrom B0 eines aus dem BPSK-Rückumsetzer 30 übertragenen Rahmensynchronisationssignal-Abschnitts auf. Wenn der Rahmensynchronisationssignal-Abschnitt gerade von den D-F/Fs D0 bis D19 gehalten wird, ist hierbei eine Ausgangsgröße ND des Addierers 75 gleich 18 oder 19, und die Vergleichs- und Beurteilungsschaltung 76 zeigt ND ≥ P an. Deshalb gibt die Schaltung 76 ein Hoch-Potential-Korrelationsdetektionssignal SYNA0 aus, das die Erfassungsmöglichkeit bezüglich eines Rahmensynchronisationssignals anzeigt. Allerdings gibt die Vergleichs- und Beurteilungsschaltung 76 auch dann ein Hoch-Potential-Korrelationsdetektionssignal SYNA0 aus, wenn ein Muster, das nur einen Unterschied von annähernd 2 Bits gegenüber einem Rahmensynchronisationssignal aufweist, an einem 20-Bit-Abschnitt des Bitstroms B0, das Rahmensynchronisationssignal ausgenommen, vorhanden ist. Deshalb erfolgt keine Feststellung, dass ein Rahmensynchronisationssignal erfasst wird, selbst wenn nur ein Ausdruck ND ≥ P herbeigeführt wird.
Wenn ein Empfangssignalphasen-Drehwinkel θ gleich π ist und ein BPSK-moduliertes Rahmensynchronisationssignal korrekt empfangen wird, wird ein Bitstrom B0, welcher der Abschnitt eines Rahmensynchronisationssignals (W1) ist und in welchem (0) und (1) invertiert sind, aus dem BPSK-Rückumsetzer 30 ausgegeben. In diesem Fall nehmen die Ausgangsgrößen ND0 bis ND5 der Übereinstimmungszahl-Messschaltungen 70 bis 74 den Wert 0 an, und eine Ausgangsgröße ND des Addierers 75 nimmt ebenfalls den Wert 0 an, wenn Ausgangszustände (R0R1 ... R18R19) der D-F/Fs D0 bis D19 der ersten Vergleichsschaltung 60 die Werte (00010011001011010111) annehmen, die durch Invertieren eines Bitmusters eines Rahmensynchronisationssignals erhalten werden. Hierbei zeigt die Vergleichs- und Beurteilungsschaltung 76 ND ≤ R an, was mit W1 in (20 – R) Bits oder mehr übereinstimmend ist, außer bei Inversion. Deshalb gibt die Schaltung 76 ein Hoch-Potential-Korrelationsdetektionssignal SYNA0 aus, das die Erfassungsmöglichkeit bezüglich eines Rahmensynchronisationssignals anzeigt.
Wenn ein Empfangssignalphasen-Drehwinkel θ gleich π und eine Empfangsumgebung gestört ist, tritt ein Fehler von 1 Bit oder von 2 Bits in einem Bitstrom B0 auf, in dem ein aus dem BPSK-Rückumsetzer 30 übertragener Rahmensynchronisationssignal-Abschnitt invertiert ist. Wenn ein invertiertes Muster des Rahmensynchronisationssignal-Abschnitts gerade von den D-F/Fs D0 bis D19 gehalten wird, ist in diesem Fall eine Ausgangsgröße ND des Addierers 75 gleich 1 bis 2, und die Vergleichs- und Beurteilungsschaltung 76 zeigt ND ≤ R an. Deswegen gibt die Schaltung 76 ein Hoch-Potential-Korrelationsdetektionssignal SYNA0 aus, das die Erfassungsmöglichkeit bezüglich eines Rahmensynchronisationssignals anzeigt. Wenn ein Muster, das einen Unterschied von nur annähernd 2 Bits gegenüber einem Invers-Rahmen-Synchronisationssignal aufweist, gelegentlich an einem 20-Bit-Abschnitt eines Bitstroms B0 vorhanden ist, das Invers-Rahmen-Synchronisationssignal ausgenommen, gibt die Vergleichs- und Beurteilungsschaltung 76 außerdem ein Hoch-Potential-Korrelationsdetektionssignal SYNA0 aus. Deshalb erfolgt keine Feststellung, dass ein Rahmensynchronisationssignal erfasst wird, selbst wenn nur ein Ausdruck ND ≤ R herbeigeführt wird.
Die ersten Vergleichsschaltungen 61 bis 63 sind komplett so aufgebaut wie die erste Vergleichsschaltung 60. Wenn ein Empfangssignalphasen-Drehwinkel θ gleich π/4 ist und ein BPSK-moduliertes Rahmensynchronisationssignal empfangen wird, wird ein nicht invertierter Bitstrom eines Rahmensynchronisationssignal-Abschnitts aus dem BPSK-Rückumsetzer 31 ausgegeben. Wenn ein Empfangssignalphasen-Drehwinkel θ gleich 5π/4 ist und ein BPSK-moduliertes Rahmensynchronisationssignal empfangen wird, wird ein invertierter Bitstrom eines Rahmensynchronisationssignal-Abschnitts aus dem BPSK-Rückumsetzer 31 ausgegeben. Wenn ein Rahmensynchronisationssignal korrekt empfangen wird oder eine Empfangsumgebung gestört ist und ein Fehler von 1 Bit oder von 2 Bits empfangen wird, gibt die erste Vergleichsschaltung 61 in ähnlicher Weise wie die erste Vergleichsschaltung 60 ein Hoch-Potential-Korrelationsdetektionssignal SYNA1 aus, das die Erfassungsmöglichkeit bezüglich eines Rahmensynchronisationssignals anzeigt.
Wenn ein Empfangssignalphasen-Drehwinkel θ gleich 2π/4 ist und ein BPSK-moduliertes Rahmensynchronisationssignal empfangen wird, wird ein nicht invertierter Bitstrom eines Rahmensynchronisationssignal-Abschnitts aus dem BPSK-Rückumsetzer 32 ausgegeben. Wenn ein Empfangssignalphasen-Drehwinkel θ gleich 6π/4 ist und ein BPSK-moduliertes Rahmensynchronisationssignal empfangen wird, wird ein invertierter Bitstrom eines Rahmensynchronisationssignal-Abschnitts aus dem BPSK-Rückumsetzer 32 ausgegeben. Wenn ein Rahmensynchronisationssignal korrekt empfangen wird oder eine Empfangsumgebung gestört ist und ein Rahmensynchronisationssignal mit einem Fehler von 1 Bit oder von 2 Bits empfangen wird, gibt die erste Vergleichsschaltung 62 ein Hoch-Potential-Korrelationsdetektionssignal SYNA2 aus, das die Erfassungsmöglichkeit bezüglich eines Rahmensynchronisationssignals anzeigt.
Wenn ein Empfangssignalphasen-Drehwinkel θ gleich 3π/4 ist und ein BPSK-moduliertes Rahmensynchronisationssignal empfangen wird, wird ein nicht invertierter Bitstrom eines Rahmensynchronisationssignal-Abschnitts aus dem BPSK-Rückumsetzer 33 ausgegeben. Wenn ein Empfangssignalphasen-Drehwinkel θ gleich 7π/4 ist und ein BPSK-moduliertes Rahmensynchronisationssignal empfangen wird, wird ein invertierter Bitstrom eines Rahmensynchronisationssignal-Abschnitts aus dem BPSK-Rückumsetzer 33 ausgegeben. Wenn ein Rahmensynchronisationssignal korrekt empfangen wird oder eine Empfangsumgebung gestört ist und ein Rahmensynchronisationssignal mit einem Fehler von 1 Bit oder von 2 Bits empfangen wird, gibt die erste Vergleichsschaltung 63 ein Hoch-Potential-Korrelationsdetektionssignal SYNA3 aus, das die Erfassungsmöglichkeit bezüglich eines Rahmensynchronisationssignals anzeigt.
Die zweiten Vergleichsschaltungen 64 bis 67 besitzen den gleichen Aufbau. 4 veranschaulicht einen Aufbau der zweiten Vergleichsschaltung 64. Die zweite Vergleichsschaltung 64 verfügt über zwanzig (nachstehend als D-F/Fs bezeichnete) D-Flip-Flops D19' bis D0', die in Reihe geschaltet sind. Aus diesen D-F/Fs D19' bis D0' setzt sich ein 20-stufiges Schieberegister zusammen. Ein Bitstrom B0 wird dem D-F/F D19' zugeführt und sukzessive bis zum D-F/F D0' hochgeschoben. Die von den D-F/Fs D19' bis D0' gehaltenen (gespeicherten) Daten R19' bis R0' werden in einen Eingangsanschluss der zwanzig EX-NOR-Schaltungen EX19' bis EX0' eingegeben, die individuell eingerichtet sind. In die anderen Eingangsanschlüsse der EX-NOR-Schaltungen EX19' bis EX0' werden die Bitdaten U19 bis U0 eingegeben, die das Bitstrommuster W2 eines Überrahmen-Identifikationssignals bilden.
Die Ausgangsgrößen X0' bis X19' der EX-NOR-Schaltungen EX0' bis EX19' nehmen den Wert (1) an, wenn zwei Eingangsgrößen übereinstimmend sind, und sie nehmen den Wert (0) an, wenn zwei Eingangsgrößen nicht übereinstimmend sind. Fünf Übereinstimmungszahl-Messschaltungen 80 bis 84 sind für Ausgangsseiten der EX-NOR-Schaltungen EX0' bis EX19' vorgesehen, so dass eine Übereinstimmungszahl-Messschaltung mit jeweils vier EX-NOR-Schaltungen verbunden ist. Die Übereinstimmungszahl-Messschaltungen 80 bis 84 messen die eingehende Anzahl von (1)-en und geben die gemessenen Übereinstimmungszahl-Daten ND0' bis ND4' aus. Beispielsweise gibt die Übereinstimmungszahl-Messschaltung 80 ND0' mit der gleichen Beziehung, wie sie für ND0 in 3 dargestellt ist, in Übereinstimmung mit den Zuständen von X0 bis X3 aus, die von den EX-NOR-Schaltungen EX0' bis EX3' zugeführt werden. Das Gleiche gilt für die anderen Übereinstimmungszahl-Messschaltungen 81 bis 84. Mittels eines ROMs oder einer Schaltung mit kombinatorischer Logik ist es möglich, diese Übereinstimmungszahl-Messschaltungen 80 bis 84 der Tabellenkonversion gemäß mit geringer Größe der zu bilden.
Die Ausgangsgrößen ND0' bis ND4' der Übereinstimmungszahl-Messschaltungen 80 bis 84 werden von einem Addierer 85 addiert, und ein Additionswert wird als ND' einer Vergleichs- und Beurteilungsschaltung 86 zugeführt. Die Vergleichs- und Beurteilungsschaltung 86 gibt ein Hoch-Potential-Korrelationsdetektionssignal SYNB0 aus, wenn ND' ≥ P' oder ND' ≤ R' für einen vorbestimmten ersten spezifizieren Wert P' und einen vorbestimmten zweiten spezifizierten Wert R' gültig ist. In diesem Fall wird davon ausgegangen, dass P' auf 18 und R' auf 2 gesetzt wird.
Nachstehend werden Operationen des BPSK-Rückumsetzers 30 und der zweiten Vergleichsschaltung 64 beschrieben. Wenn ein Empfangssignalphasen-Drehwinkel θ gleich 0 ist und der Abschnitt eines BPSK-modulierten Überrahmen-Identifikationssignals W2 korrekt empfangen wird, wird ein Bitstrom B0, welcher der Abschnitt des Überrahmen-Identifikationssignals W2 ist und in welchem (0) oder (1) nicht invertiert ist, vom BPSK-Rückumsetzer 30 ausgegeben. Wenn der Abschnitt des Überrahmen-Identifikationssignals W2 gerade von den D-F/Fs D0' bis D19' gehalten wird, die ein Schieberegister der zweiten Vergleichsschaltung 64 bilden, und Ausgangszustände (R0'R1' ... R18'R19') die Werte (00001011011001110111) annehmen, nehmen in diesem Fall die Ausgangsgrößen ND0' bis ND5' der Übereinstimmungszahl-Messschaltungen 80 bis 84 den Wert 4 an, und eine Ausgangsgröße ND' des Addierers 85 nimmt den Wert 20 an. Hierbei zeigt die Vergleichs- und Beurteilungsschaltung 86 ND' ≥ P' an (dies stellt nur einen Unterschied von (20 – P') Bits gegenüber dem Muster von W2 dar). Deshalb gibt die Schaltung 86 ein Hoch-Potential-Korrelationsdetektionssignal SYNB0 aus (das Hoch-Potential-Korrelationsdetektionssignal SYNB0 zeigt die Erfassungsmöglichkeit bezüglich eines Überrahmen-Identifikationssignals W2 oder W3 an).
Wenn des Weiteren ein Empfangssignalphasen-Drehwinkel θ gleich 0 ist und der Abschnitt eines BPSK-modulierten Überrahmen-Identifikationssignals W3 korrekt empfangen wird, wird ein Bitstrom B0, in dem der Abschnitt des Überrahmen-Identifikationssignals W3 nicht invertiert ist, vom BPSK-Rückumsetzer 30 ausgegeben. Wenn der Abschnitt des Überrahmen-Identifikationssignals W3 gerade von den D-F/Fs D0' bis D19' gehalten wird, die ein Schieberegister bilden, und Ausgangszustände (R0'R1' ... R18'R19') die Werte (11110100100110001000) annehmen, nehmen in diesem Fall die Ausgangsgrößen ND0' bis ND5' der Übereinstimmungszahl-Messschaltungen 80 bis 84 den Wert 0 an, und eine Ausgangsgröße ND' des Addierers 85 nimmt ebenfalls den Wert 0 an. Da die Vergleichs- und Beurteilungsschaltung 86 ND' ≤ R' anzeigt (dies stellt einen Unterschied von lediglich R' Bits gegenüber dem Muster von W3 dar), gibt hierbei die Schaltung 86 ein Hoch-Potential-Korrelationsdetektionssignal SYNB0 aus, das die Erfassungsmöglichkeit bezüglich des Überrahmen-Identifikationssignals W2 oder W3 anzeigt.
Wenn ein Empfangssignalphasen-Drehwinkel θ gleich 0 und eine Empfangsumgebung gestört ist, tritt ein Fehler von 1 Bit oder von 2 Bits im Bitstrom B0 am Abschnitt des vom BPSK-Rückumsetzer 30 ausgegebenen Überrahmen-Identifikationssignals W2 auf. In diesem Fall ist, wenn der Abschnitt des Überrahmen-Identifikationssignals W2 gerade von den D-F/Fs D0' bis D19' gehalten wird, eine Ausgangsgröße ND' des Addierers 85 gleich 18 bis 19, und die Vergleichs- und Beurteilungsschaltung 86 zeigt ND' ≥ P' an. Deshalb gibt die Schaltung 86 ein Hoch-Potential-Korrelationsdetektionssignal SYNB0 aus, das die Erfassungsmöglichkeit bezüglich des Überrahmen-Identifikationssignals W2 oder W3 anzeigt.
Des Weiteren tritt, wenn ein Empfangssignalphasen-Drehwinkel θ gleich 0 und eine Empfangsumgebung gestört ist, ein Fehler von 1 Bit oder von 2 Bits im Bitstrom B0 am Abschnitt des vom BPSK-Rückumsetzer 30 übertragenen Überrahmen-Identifikationssignals W3 auf. In diesem Fall ist, wenn der Abschnitt des Überrahmen-Identifikationssignals W3 gerade von den D-F/Fs D0' bis D19' gehalten wird, eine Ausgangsgröße ND' des Addierers 85 gleich 1 bis 2, und die Vergleichs- und Beurteilungsschaltung 86 zeigt ND' ≤ R' an. Deshalb gibt die Schaltung 86 ein Hoch-Potential-Korrelationsdetektionssignal SYNB0 aus, das die Erfassungsmöglichkeit bezüglich des Überrahmen-Identifikationssignals W2 oder W3 anzeigt.
Wenn ein Empfangssignalphasen-Drehwinkel θ gleich π ist und der Abschnitt des BPSK-modulierten Überrahmen-Identifikationssignals W2 korrekt empfangen wird, wird ein Bitstrom B0, welcher der Abschnitt des Überrahmen-Identifikationssignals W2 ist und in welchem (0) und (1) invertiert sind, vom BPSK-Rückumsetzer 30 übertragen. Wenn der invertierte Abschnitt des Überrahmen-Identifikationssignals W2 gerade von den D-F/Fs D0' bis D19' gehalten wird, die ein Schieberegister bilden, und Ausgangszustände (R0'R1' ... R18'R19') die Werte (11110100100110001000) annehmen, die durch Invertieren von Bits des Überrahmen-Identifikationssignals W2 erhalten werden, nehmen in diesem Fall die Ausgangsgrößen ND0' bis ND5' der Übereinstimmungszahl-Messschaltungen 80 bis 84 den Wert 0 an, und eine Ausgangsgröße ND' des Addierers 85 nimmt ebenfalls den Wert 0 an. Da die Vergleichs- und Beurteilungsschaltung 86 ND' ≤ R' anzeigt ((20 – R') Bits sind mit W2 übereinstimmend, außer bei Inversion), gibt hierbei die Schaltung 86 ein Hoch-Potential-Korrelationsdetektionssignal SYNB0 aus, das die Erfassungsmöglichkeit bezüglich des Überrahmen-Identifikationssignals W2 oder W3 anzeigt.
Des Weiteren wird, wenn ein Empfangssignalphasen-Drehwinkel θ gleich π ist und der Abschnitt des BPSK-modulierten Überrahmen-Identifikationssignals W3 korrekt empfangen wird, ein Bitstrom B0, welcher der Abschnitt des Überrahmen-Identifikationssignals W3 ist und in welchem (0) und (1) invertiert sind, vom BPSK-Rückumsetzer 30 übertragen. Wenn der invertierte Abschnitt des Überrahmen-Identifikationssignals W3 gerade von den D-F/Fs D0' bis D19' gehalten wird, die ein Schieberegister bilden, und Ausgangszustände (R0'R1' ... R18'R19') den Wert (00001011011001110111) annehmen, der durch Invertieren von Bits des Überrahmen-Identifikationssignals W3 erhalten wird, nehmen in diesem Fall die Ausgangsgrößen ND0' bis ND5' der Übereinstimmungszahl-Messschaltungen 80 bis 84 den Wert 4 an, und eine Ausgangsgröße ND' des Addierers 85 nimmt den Wert 20 an. Da die Vergleichs- und Beurteilungsschaltung 86 ND' ≥ P' anzeigt (mit lediglich einem Unterschied von (20 – P') Bits gegenüber W3, außer bei Inversion), gibt hierbei die Schaltung 86 ein Hoch-Potential-Korrelationsdetektionssignal SYNB0 aus, das die Erfassungsmöglichkeit bezüglich des Überrahmen-Identifikationssignals W2 oder W3 anzeigt.
Wenn ein Empfangssignalphasen-Drehwinkel θ gleich π und eine Empfangsumgebung gestört ist, tritt ein Fehler von 1 Bit oder von 2 Bits im Bitstrom B0 auf, in welchem der Abschnitt des vom BPSK-Rückumsetzer 30 übertragenen Überrahmen-Identifikationssignals W2 invertiert ist. In diesem Fall nimmt eine Ausgangsgröße ND' des Addierers 85, wenn das invertierte Muster des Abschnitts des Überrahmen-Identifikationssignals W2 gerade von den D-F/Fs D0' bis D19' gehalten wird, den Wert 1 oder 2 an, und die Vergleichs- und Beurteilungsschaltung 86 zeigt ND' ≤ R' an. Deshalb gibt die Schaltung 86 ein Hoch-Potential-Korrelationsdetektionssignai SYNB0 aus, das die Erfassungsmöglichkeit bezüglich des Überrahmen-Identifikationssignals W2 oder W3 anzeigt.
Des Weiteren tritt, wenn ein Empfangssignalphasen-Drehwinkel θ gleich π und eine Empfangsumgebung gestört ist, ein Fehler von 1 Bit oder von 2 Bits im Bitstrom B0 auf, in welchem der Abschnitt des vom BPSK-Rückumsetzer 30 übertragenen Überrahmen-Identifikationssignals W3 invertiert ist. In diesem Fall nimmt eine Ausgangsgröße ND' des Addierers 85, wenn das invertierte Muster des Abschnitts des Überrahmen-Identifikationssignals W3 gerade von den D-F/Fs D0' bis D19' gehalten wird, den Wert 18 oder 19 an, und die Vergleichs- und Beurteilungsschaltung 86 zeigt ND' ≥ P' an. Deshalb gibt die Schaltung 86 ein Hoch-Potential-Korrelationsdetektionssignal SYNB0 aus, das die Erfassungsmöglichkeit bezüglich des Überrahmen-Identifikationssignals W2 oder W3 anzeigt.
Die zweiten Vergleichsschaltungen 65 bis 67 sind völlig in ähnlicher Weise aufgebaut wie die zweite Vergleichsschaltung 64. Wenn ein Empfangssignalphasen-Drehwinkel θ gleich π/4 oder 5π/4 ist und das Überrahmen-Identifikationssignal W2 oder W3 korrekt oder mit einem Fehler von 1 Bit oder von 2 Bits empfangen wird, gibt die zweite Vergleichsschaltung 65 ein Hoch-Potential-Rahmensynchronisationssignal SYNB1 aus, das die Erfassungsmöglichkeit bezüglich des Überrahmen-Identifikationssignals W2 oder W3 anzeigt. Wenn ein Empfangssignalphasen-Drehwinkel θ gleich 2π/4 oder 6π/4 ist und das Überrahmen-Identifikationssignal W2 oder W3 korrekt oder mit einem Fehler von 1 Bit oder von 2 Bits empfangen wird, gibt die zweite Vergleichsschaltung 66 ein Hoch-Potential-Korrelationsdetektionssignal SYNB2 aus, das die Erfassungsmöglichkeit bezüglich des Überrahmen-Identifikationssignals W2 oder W3 anzeigt. Wenn ferner ein Empfangssignalphasen-Drehwinkel θ gleich 3π/4 oder 7π/4 ist und das Überrahmen-Identifikationssignal W2 oder W3 korrekt oder mit einem Fehler von 1 Bit oder von 2 Bits empfangen wird, gibt die zweite Vergleichsschaltung 67 ein Hoch-Potential-Korrelationsdetektionssignal SYNB3 aus, das die Erfassungsmöglichkeit bezüglich des Überrahmen-Identifikationssignals W2 oder W3 anzeigt.
Eine Rahmensynchronisationssignal-Erfassungssignal-Erzeugungsschaltung 90 ist für Ausgangsseiten der ersten Vergleichsschaltungen 60 bis 63 und der zweiten Vergleichsschaltungen 64 bis 67 vorgesehen. Die Rahmensynchronisationssignal-Erfassungssignal-Erzeugungsschaltung 90 verfügt über eine Funktion zum Ausgeben eines Rahmensynchronisationssignal-Erfassungssignals, wenn eine Korrelationsdetektionsausgangsgröße von einer der ersten Vergleichsschaltungen 60 bis 63 und eine Korrelationsdetektionsausgangsgröße von einer der zweiten Vergleichsschaltungen 64 bis 67 in Übereinstimmung mit einer vorbestimmten zeitlichen Beziehung auftreten. In der Rahmensynchronisationssignal-Erfassungssignal-Erzeugungsschaltung 90 bezeichnet Symbol 91 eine ODER-Gatter-Schaltung zur Gewinnung der logischen Summe von Ausgangsgrößen SYNA0 bis SYNA3 der ersten Vergleichsschaltungen 60 bis 63, Symbol 92 bezeichnet eine ODER-Gatter-Schaltung zur Gewinnung der logischen Summe von Ausgangsgrößen SYNB0 bis SYNB3 der zweiten Vergleichsschaltungen 64 bis 67, Symbol 93 bezeichnet eine Verzögerungsschaltung zur Verzögerung eines Outputs der ODER-Gatter-Schaltung 91 um eine Zeit (entsprechend 160 Symbolen) vom Ende eines Rahmensynchronisationssignals bis zum Ende eines Überrahmen-Identifikationssignals, und Symbol 94 bezeichnet eine UND-Schaltung zur Gewinnung des logischen Produkts von Ausgangsgrößen der Verzögerungsschaltung 93 und der ODER-Gatter-Schaltung 92.
Nicht nur wenn ein Rahmensynchronisationssignal unter einer vorzuziehenden Empfangsumgebung korrekt empfangen wird, sondern auch wenn ein Rahmensynchronisationssignal mit einem Fehler von 1 Bit oder von 2 Bits unter der schlechtesten Empfangsumgebung empfangen wird, wird ein Hoch-Potential-Korrelationsdetektionssignal, das eine Möglichkeit des Empfangs eines Rahmensynchronisationssignals anzeigt, von einer der ersten Vergleichsschaltungen 60 bis 63 ausgegeben, selbst wenn ein Empfangssignalphasen-Drehwinkel θ gleich (π/4) × n ist (mit n als einer der Ganzzahlen 0 bis 7). Bei Ausgabe eines hohen Potentials aus einer der ersten Vergleichsschaltungen 60 bis 63 besteht außerdem die Möglichkeit, dass ein ähnliches Muster, das lediglich einen Unterschied von 1 Bit oder von 2 Bits gegenüber einem Rahmensynchronisationssignal aufweist, empfangen wird.
Nicht nur wenn das Überrahmen-Identifikationssignal W2 oder W3 unter einer vorzuziehenden Empfangsumgebung korrekt empfangen wird, sondern auch wenn es mit einem Fehler von 1 Bit oder von 2 Bits unter der schlechtesten Empfangsumgebung empfangen wird, wird ferner ein Hoch-Potential-Korrelationsdetektionssignal, das eine Möglichkeit anzeigt, dass das Überrahmen-Identifikationssignal W2 oder W3 empfangen wird, von einer der zweiten Vergleichsschaltungen 64 bis 67 ausgegeben, selbst wenn ein Empfangssignalphasen-Drehwinkel θ gleich (π/4) × n ist (mit n als einer der Ganzzahlen 0 bis 7).
Wenn ein Rahmensynchronisationssignal empfangen wird, wird ein von einer der ersten Vergleichsschaltungen 60 bis 63 ausgegebenes Hoch-Potential-Korrelationsdetektionssignal in die Verzögerungsschaltung 93 durch die ODER-Schaltung 91 eingegeben, um eine 160 Symbolen entsprechende Zeit verzögert und dann der UND-Schaltung 94 zugeführt. Wenn das Überrahmen-Identifikationssignal W2 oder W3 empfangen wird, stimmt deshalb das Timing des Hoch-Potential-Korrelationsdetektionssignals mit jenem eines Hoch-Potential-Korrelationsdetektionssignals überein, das von einer der zweiten Vergleichsschaltungen 64 bis 67 ausgegeben und der UND-Schaltung 94 durch die ODER-Schaltung 92 zugeführt wird, und dadurch wird ein hohes Potential von der UND-Schaltung 94 ausgegeben. In umgekehrter Weise ausgedrückt, erscheint, wenn ein Ausgangssignal der UND-Schaltung 94 ein Hoch-Potential-Signal wird, ein Muster, das einen Unterschied von einem Bit bis hin zu höchstens mehreren Bits gegenüber einem Muster eines Rahmensynchronisationssignals aufweist, in I- und Q-Symbolströmen, und dann erscheint ein Muster, das einen Unterschied von einem Bit bis hin zu höchstens mehreren Bits gegenüber dem Muster des Überrahmen-Identifikationssignals W2 oder W3 aufweist, in I- und Q-Symbolströmen nach einer 160 Symbolen entsprechenden Zeit.
Im Fall des hierarchischen Übertragungssystems sind ein Rahmensynchronisationssignal und ein Überrahmen-Identifikationssignal in einem Rahmen in Übereinstimmung mit einer vorbestimmten positionellen Beziehung angeordnet (160 Symbole vom Ende des Rahmensynchronisationssignals bis zum Ende des Überrahmen-Identifikationssignals) (siehe 7). Wenn ein Muster, das einen Unterschied von einem Bit bis hin zu höchstens mehreren Bits gegenüber einem Muster eines Rahmensynchronisationssignals aufweist, und ein Muster, das einen Unterschied von einem Bit bis hin zu höchstens mehreren Bits gegenüber einem Muster eines Überrahmen-Identifikationssignals aufweist, konsekutiv in demodulierten I- und Q-Symbolstromdaten in Übereinstimmung mit einer vorbestimmten zeitlichen Beziehung, die durch ein Rahmenformat spezifiziert ist, erscheinen, besteht hinsichtlich des Musters, das einen Unterschied von einem Bit bis hin zu höchstens mehreren Bits gegenüber dem Muster des Rahmensynchronisationssignals aufweist, eine große Wahrscheinlichkeit, dass das vorherige Muster ein Rahmensynchronisationssignal ist. Deshalb besteht durch Ausgeben eines hohen Potentials der UND-Schaltung 94 als Rahmensynchronisationssignal-Erfassungssignal die Möglichkeit, ein Rahmensynchronisationssignal aus I- und Q-Symbolströmen mit einer bestimmten Verzögerungszeit zu erfassen.
Ein Ausgangssignal SYN der Rahmensynchronisationssignal-Erfassungssignal-Erzeugungsschaltung 90 wird der Rahmensynchronisationsschaltung 5 zugeführt. Die Rahmensynchronisationsschaltung 5 stellt fest, dass eine Rahmen-Sync hergestellt ist, sobald bestätigt ist, dass ein Rahmensynchronisationssignal SYN wiederholt in jedem bestimmten Rahmenzyklus ein Hoch-Potential-Signal wird, und gibt einen Rahmensynchronisationsimpuls FSYNC in jedem Rahmenzyklus aus. Der Rahmensynchronisationsimpuls FSYNC besitzt eine bestimmte zeitliche Beziehung zu einem Rahmensynchronisationssignal in empfangenen I- und Q-Symbolströmen. Wann immer der Rahmensynchronisationssignal-Generator 6 den Rahmensynchronisationsimpuls FSYNC aus der Rahmensynchronisationsschaltung 5 empfängt, erzeugt er einen Bitstrom (dieser wird als wiederhergestelltes Rahmensynchronisationssignal bezeichnet), welcher der gleiche ist wie ein Muster W1 eines Rahmensynchronisationssignals, das aus I- und Q-Symbolströmen von der BPSK-Rückumsetzer-Sektion 3A, den ersten Vergleichsschaltungen 60 bis 63, den zweiten Vergleichsschaltungen 64 bis 67 und der Rahmensynchronisationssignal-Erfassungssignal-Erzeugungsschaltung 90 erfasst wird.
Diese Ausführungsform ist so aufgebaut, dass sie ein Rahmensynchronisationssignal-Erfassungssignal erzeugt, wenn ein empfangenes Muster, das einen Unterschied von einem oder höchstens zwei Bits gegenüber einem Rahmensynchronisationssignal aufweist, detektiert wird und ferner ein empfangenes Muster, das einen Unterschied von einem Bit oder von zwei Bits gegenüber einem Überrahmen-Identifikationssignal aufweist, detektiert wird, und diese beiden Typen der Detektion treten in Übereinstimmung mit einer vorbestimmten zeitlichen Beziehung auf, die durch ein Rahmenformat spezifiziert ist. Deshalb besteht selbst bei starker Störung einer Empfangsumgebung die Möglichkeit, ein Rahmensynchronisationssignal aus I- und Q-Symbolströmen nach einer bestimmten Zeit stabil und schnell zu erfassen, und somit fällt der Empfang nicht aus. Wenn diese Ausführungsform mit einem ROM gebildet wird, reicht überdies die Verwendung von vier BPSK-Rückumsetzern aus, die jeweils eine große Kapazität erfordern. Deswegen ist eine Verringerung der Schaltungsgröße möglich.
Im Fall der obigen Ausführungsform werden P und P' jeweils auf 18 festgelegt, und R und R' werden jeweils auf 2 festgelegt, entsprechend der Tatsache, dass ein Rahmensynchronisationssignal und ein Überrahmen-Identifikationssignal jeweils eine Bitlänge von 20 Bits besitzen. Allerdings handelt es sich hierbei nur um ein Beispiel, und es ist ebenfalls zulässig, P und P' auf einen anderen Wert, etwa auf 17, festzulegen, und R und R' auf einen anderen Wert, etwa auf 3, festzulegen. Da eine Fehlerrate unter der schlechtesten Empfangsumgebung, von z. B. 0 dB, annähernd 10^–1 beträgt, ist es gewöhnlich vorzuziehen, (FL – P) auf R und ferner R auf annähernd FL/10 festzulegen, wenn von FL als einer Bitlänge eines Rahmensynchronisationssignals ausgegangen wird. Beläuft sich FL beispielsweise auf 20 Bits, wird R bevorzugt auf 1 bis 4 und besonders bevorzugt auf 2 oder 3 festgelegt. Wird von SFL als einer Bitlänge eines Überrahmen-Identifikationssignals ausgegangen, wird ferner (SFL – P') vorzugsweise auf R' festgelegt, und R' wird auf annähernd SFL/10 festgelegt. Beläuft sich SFL beispielsweise auf 20 Bits, wird R' bevorzugt auf 1 bis 4 und besonders bevorzugt auf 2 oder 3 festgelegt.
Des Weiteren ist es zulässig, die Verzögerungsschaltung 93 wegzulassen und eine andere Verzögerungsschaltung einzusetzen, um Daten um eine Zeit (entsprechend 39776 Symbolen) vom Ende eines Überrahmen-Identifikationssignals bis zum Ende des nächsten Rahmenidentifikationssignals zwischen der ODER-Gatter-Schaltung 92 und der UND-Schaltung 94 zu verzögern.
Indem die durch Invertieren des Rahmensynchronisationssignalmusters W1 erhaltenen Bits in einen der Eingangseinschlüsse der EX-NOR-Schaltungen EX0 bis EX19 (2) an irgendeiner der ersten Vergleichsschaltungen 60 bis 63 eingegeben werden und nicht die Bits S0 bis S19 des Rahmensynchronisationssignalmusters W1 in die obigen Eingangsanschlüsse eingegeben werden, ist es möglich, ein Muster zu erfassen, das einen Unterschied von höchstens mehreren Bits gegenüber einem Rahmensynchronisationssignal aufweist.
Wenn beispielsweise im Fall der ersten Vergleichsschaltung 60 ein Empfangssignalphasen-Drehwinkel θ gleich 0 ist und dadurch der Abschnitt des BPSK-modulierten Rahmensynchronisationssignals W1 mit einem Fehler von 2 Bits oder weniger empfangen wird und der Rahmensynchronisationssignal-Abschnitt gerade von den D-F/Fs D0 bis D19 gehalten wird, die ein Schieberegister der ersten Vergleichsschaltung 60 bilden, beläuft sich eine Ausgangsgröße DN des Addierers 75 auf 0 bis 2. Da die Vergleichs- und Beurteilungsschaltung 76 ND ≤ R anzeigt und dies mit einem Bitmuster W1 eines Rahmensynchronisationssignals in (20 – R) oder mehr übereinstimmend ist, gibt hierbei die Schaltung 76 ein Hoch-Potential-Korrelationsdetektionssignal SYNA0 aus, das eine Erfassungsmöglichkeit bezüglich eines Rahmensynchronisationssignals anzeigt.
Wenn allerdings ein Empfangssignalphasen-Drehwinkel θ gleich π ist und dadurch der Abschnitt des BPSK-modulierten Rahmensynchronisationssignals W1 mit einem Fehler von 2 Bits oder weniger empfangen wird und der Rahmensynchronisationssignal-Abschnitt gerade von den D-F/Fs D0 bis D19 gehalten wird, die ein Schieberegister der ersten Vergleichsschaltung 60 bilden, beläuft sich eine Ausgangsgröße ND des Addieres 75 auf 18 bis 20. Da die Vergleichs- und Beurteilungsschaltung 76 ND ≥ P anzeigt und dies einen Unterschied von nur (20 – P) Bits oder weniger gegenüber dem Bitmuster W1 eines Rahmensynchronisationssignals aufweist, gibt hierbei die Schaltung 76 ein Hoch-Potential-Korrelationsdetektionssignal SYNA0 aus, das eine Erfassungsmöglichkeit bezüglich eines Rahmensynchronisationssignals anzeigt.
Das Gleiche gilt für die anderen ersten Vergleichsschaltungen 61 bis 63. Indem die durch Invertieren von W2 erhaltenen Bits V0 bis V19 von W3 in einen der Eingangsanschlüsse der EX-NOR-Schaltungen EX0' bis EX19' (siehe 4) an irgendeiner der zweiten Vergleichsschaltungen 64 bis 67 eingegeben werden und nicht die Bits U0 bis U19 des Überrahmen-Identifikationssignalmusters W2 in den obigen einen Eingangsanschluss eingegeben werden, ist es möglich, ein Muster zu erfassen, das einen Unterschied von höchstens mehreren Bits gegenüber dem Überrahmen-Identifikationssignal W2 oder W3 aufweist.
Wenn beispielsweise im Fall der zweiten Vergleichsschaltung 64 ein Empfangssignalphasen-Drehwinkel θ gleich 0 ist, der Abschnitt des BPSK-modulierten Überrahmen-Identifikationssignals W2 mit einem Fehler von 2 Bits oder weniger empfangen wird und der Abschnitt des Überrahmen-Identifikationssignals W2 gerade von den D-F/Fs D0' bis D19' gehalten wird, die ein Schieberegister der zweiten Vergleichsschaltung 64 bilden, beläuft sich eine Ausgangsgröße ND' des Addierers 85 auf 0 bis 2. Da die Vergleichs- und Beurteilungsschaltung 86 ND' ≤ R' anzeigt und dies mit dem Bitmuster des Überrahmen-Identifikationssignals W2 in (20 – R') Bits oder mehr übereinstimmend ist, gibt hierbei die Schaltung 86 ein Hoch-Potential-Korrelationsdetektionssignal SYNB0 aus, das eine Erfassungsmöglichkeit bezüglich W2 oder W3 anzeigt.
Wenn des Weiteren ein Empfangssignalphasen-Drehwinkel θ gleich 0 ist, der Abschnitt des BPSK-modulierten Überrahmen-Identifikationssignals W3 mit einem Fehler von 2 Bits oder weniger empfangen wird und der Abschnitt des Überrahmen-Identifikationssignals W3 gerade von den D-F/Fs D0' bis D19' gehalten wird, die ein Schieberegister der zweiten Vergleichsschaltung 64 bilden, beläuft sich eine Ausgangsgröße ND' des Addierers 85 auf 18 bis 20. Da die Vergleichs- und Beurteilungsschaltung 86 ND' ≥ P' anzeigt und dies nur einen Unterschied von (20 – P') Bits oder weniger gegenüber dem Bitmuster des Überrahmen-Identifikationssignals W3 aufweist, gibt hierbei die Schaltung 86 ein Hoch-Potential-Korrelationsdetektionssignal SYNB0 aus, das eine Erfassungsmöglichkeit bezüglich W2 oder W3 anzeigt.
Wenn des Weiteren ein Empfangssignalphasen-Drehwinkel θ gleich π ist, der Abschnitt des BPSK-modulierten Überrahmen-Identifikationssignals W2 mit einem Fehler von 2 Bits oder weniger empfangen wird und der Abschnitt des Überrahmen-Identifikationssignals W2 gerade von den D-F/Fs D0' bis D19' gehalten wird, die ein Schieberegister der zweiten Vergleichsschaltung 64 bilden, beläuft sich eine Ausgangsgröße ND' des Addierers 85 auf 18 bis 20. Da die Vergleichs- und Beurteilungsschaltung 86 ND' ≥ P' anzeigt und dies einen Unterschied von lediglich (20 – P') Bits gegenüber dem Bitmuster des Überrahmen-Identifikationssignals W2 aufweist, gibt hierbei die Schaltung 86 ein Hoch-Potential-Korrelationsdetektionssignal SYNB0 aus, das eine Erfassungsmöglichkeit bezüglich W2 oder W3 anzeigt.
Wenn des Weiteren ein Empfangssignalphasen-Drehwinkel θ gleich π ist, der Abschnitt des BPSK-modulierten Überrahmen-Identifikationssignals W3 mit einem Fehler von 2 Bits oder weniger empfangen wird und der Abschnitt des Überrahmen-Identifikationssignals W2 gerade von den D-F/Fs D0' bis D19' gehalten wird, die ein Schieberegister der zweiten Vergleichsschaltung 64 bilden, beläuft sich eine Ausgangsgröße ND' des Addierers 85 auf 0 bis 2. Da die Vergleichs- und Beurteilungsschaltung 86 ND' ≤ R' anzeigt und dies mit dem Bitmuster des Überrahmen-Identifikationssignals W3 in (20 – R') Bits oder mehr übereinstimmend ist, gibt hierbei die Schaltung 86 ein Hoch-Potential- Korrelationsdetektionssignal SYNB0 aus, das eine Erfassungsmöglichkeit bezüglich W2 oder W3 anzeigt.
Das Gleiche gilt für die anderen zweiten Vergleichsschaltungen 65 bis 67. Wie anhand der Rahmen-Sync-Detektions-/Wiederherstellungsschaltung 2B in 5 veranschaulicht, ist es außerdem zulässig, die in 1 dargestellten zweiten Vergleichsschaltungen 64 bis 67 wegzulassen, eine Ausgangsgröße der ODER-Gatter-Schaltung 91 einer Verzögerungsschaltung 93B und der UND-Schaltung 94 zuzuführen, eine Ausgangsgröße der Verzögerungsschaltung 93B der UND-Schaltung 94 von einer Rahmensynchronisationssignal-Erfassungssignal-Erzeugungsschaltung 90B zuzuführen und schließlich die Ausgangsgrößen durch integrale Vielfache eines Rahmenzyklus, vorzugsweise um einen Rahmenzyklus oder um zwei Rahmenzyklen, in der Verzögerungsschaltung 93B zu verzögern.
Im Fall des hierarchischen Übertragungssystems werden Rahmensynchronisationssignale an vorbestimmten Positionen in einem Rahmen angeordnet (siehe 7). Wenn ein Muster, das einen Unterschied von einem Bit bis hin zu höchstens mehreren Bits gegenüber einem Muster eines Rahmensynchronisationssignals aufweist, in demodulierten I- und Q-Symbolstromdaten erscheint und dann das Muster nach integralen Vielfachen eines Rahmenzyklus erneut erscheint, ist bei dem Muster, das einen Unterschied von einem Bit bis hin zu höchstens mehreren Bits gegenüber dem Muster des Rahmensynchronisationssignals aufweist, die Wahrscheinlichkeit sehr hoch, dass das Muster ein Rahmensynchronisationssignal ist. Deshalb besteht durch Ausgeben eines hohen Potentials der UND-Schaltung 94 als Rahmensynchronisationssignal-Erfassungssignal SYN die Möglichkeit, Rahmensynchronisationssignale aus I- und Q-Symbolströmen stabil zu erfassen.
Entsprechend dem Beispiel aus 5 eröffnet sich die Möglichkeit, die Schaltungsgröße durch Weglassen der zweiten Vergleichsschaltungen 64 bis 67 stark zu verringern.
Wie durch die Rahmen-Sync-Detektions-/Wiederherstellungsschaltung 2C in 6 veranschaulicht, ist es allerdings auch zulässig, die ersten Vergleichsschaltungen 60 bis 63 wegzulassen, eine Ausgangsgröße der ODER-Schaltung 92 einer Verzögerungsschaltung 93C und der UND-Schaltung 94 zuzuführen, eine Ausgangsgröße der Verzögerungsschaltung 93C der UND-Schaltung 94 von einer Rahmensynchronisationssignal-Erfassungssignal-Erzeugungsschaltung 90C zuzuführen und schließlich die Ausgangsgrößen um integrale Vielfache eines Rahmenzyklus, vorzugsweise um einen Rahmenzyklus oder um zwei Rahmenzyklen, in der Verzögerungsschaltung 93C zu verzögern.
Im Fall des hierarchischen Übertragungssystems werden ein Rahmensynchronisationssignal W1 und die Überrahmen-Identifikationssignale W2 und W3 in einem Rahmen in Übereinstimmung mit einer vorbestimmten positionellen Beziehung angeordnet (siehe 7). Wenn ein Muster, das einen Unterschied von einem Bit bis hin zu höchstens mehreren Bits gegenüber dem Muster des Überrahmen-Identifikationssignals W2 oder W3 aufweist, in demodulierten I- Und Q-Symbolstromdaten erscheint und dann das Muster nach integralen Vielfachen eines Rahmenzyklus erneut erscheint, ist bei dem Muster, das einen Unterschied von einem Bit bis hin zu höchstens mehreren Bits gegenüber dem Überrahmen-Identifikationssignal W2 oder W3 aufweist, die Wahrscheinlichkeit sehr hoch, dass das Muster das Überrahmen-Identifikationssignal W2 oder W3 ist, und ferner besteht eine sehr hohe Wahrscheinlichkeit, dass ein Rahmensynchronisationssignal eine bestimmte Zeit vor dem Überrahmen-Identifikationssignal W2 oder W3 erscheint. Deshalb ist es möglich, Rahmensynchronisationssignale aus I- und Q-Symbolströmen mit einer bestimmten Verzögerungszeit stabil zu erfassen, und zwar durch Ausgeben eines hohen Potentials der UND-Schaltung 94 als temporäres Rahmensynchronisationssignal-Erfassungssignal SYN'.
Auch beim Beispiel aus 6 besteht die Möglichkeit, die Schaltungsgröße durch Weglassen der ersten Vergleichsschaltungen 60 bis 63 erheblich zu verringern.
Die Erläuterung der Ausführungsform aus 1 erfolgt, indem davon ausgegangen wird, dass das Überrahmen-Identifikationssignal W3 eines Rahmens, den Kopf eines Überrahmens ausgenommen, mit einem Bit-invertierten Muster des Überrahmen-Identifikationssignals W2 des Kopfrahmens des Überrahmens übereinstimmt. Wenn sich allerdings das Überrahmen-Identifikationssignal W3 eines Rahmens, den Kopf eines Überrahmens ausgenommen, vom Bit-invertierten Muster des Überrahmen-Identifikationssignals W2 des Kopfrahmens des Überrahmens unterscheidet, erfasst keine der zweiten Vergleichsschaltungen 64 bis 67 den Abschnitt des Überrahmen-Identifikationssignals W3, selbst wenn er empfangen wird.
Wird jedoch der Abschnitt des Überrahmen-Identifikationssignals W2 empfangen, wird er von einer der zweiten Vergleichsschaltungen 64 bis 67 erfasst, und ein hohes Potential wird aus der ODER-Gatter-Schaltung 92 ausgegeben. Wenn ein Rahmensynchronisationssignal von einer der ersten Vergleichsschaltungen 60 bis 63 um einen Zeitraum von 160-Symbolen früher erfasst wird, wird ein Hoch-Potential-Rahmensynchronisationssignal-Erfassungssignal SYN von der UND-Schaltung 94 ausgegeben. In diesem Fall ist es vorzuziehen, die Rahmensynchronisationsschaltung 5 zur Ausgabe eines Rahmensynchronisationsimpulses FSYNC in einem Rahmenzyklus zu veranlassen, indem davon ausgegangen wird, dass eine Rahmen-Sync hergestellt ist, wenn ein Hoch-Potential-Rahmensynchronisationssignal-Erfassungssignal SYN wiederholt aus der UND-Schaltung 94 in einem Überrahmenzyklus zugeführt wird.
Überdies erfolgt die Beschreibung der Modifikation aus 6, indem davon ausgegangen wird, dass das Überrahmen-Identifikationssignal W3 eines Rahmens, den Kopf eines Überrahmens ausgenommen, mit einem Bit-invertierten Muster des Überrahmen-Identifikationssignals W2 des Kopfrahmens des Überrahmens übereinstimmt. Wenn sich jedoch das Überrahmen-Identifikationssignal W3 des Rahmens, den Kopf des Überrahmens ausgenommen, von dem Bit-invertierten Muster des Überrahmen-Identifikationssignals W2 des Kopfrahmens des Überrahmens unterscheidet, erfasst keine der zweiten Vergleichsschaltungen 64 bis 67 den Abschnitt des Überrahmen-Identifikationssignals W3, selbst wenn er empfangen wird. Wenn allerdings der Abschnitt des Überrahmen-Identifikationssignals W3 empfangen wird, wird er von einer der zweiten Vergleichsschaltungen 64 bis 67 erfasst, und aus der ODER-Gattung-Schaltung 92 wird ein hohes Potential ausgegeben.
Durch Festlegen einer Verzögerungszeit der Verzögerungsschaltung 93C auf integrale Vielfache eines Überrahmenzyklus wird ein Hoch-Potential-Rahmensynchronisationssignal-Erfassungssignal SYN' aus der UND-Schaltung 94 ausgegeben, wenn der Abschnitt des Überrahmen-Identifikationssignals W2 empfangen wird und ein hohes Potential aus der ODER-Gattung-Schaltung 92 ausgegeben wird und das Überrahmen-Identifikationssignal W2 von einer der zweiten Vergleichsschaltungen 64 bis 67 um die Verzögerungszeit der Verzögerungsschaltung 93C früher erfasst wird. In diesem Fall wird bevorzugt die Rahmensynchronisationsschaltung 5 dazu veranlasst, einen Rahmensynchronisationsimpuls FSYNC in einem Rahmenzyklus auszugeben, indem davon ausgegangen wird, dass eine Rahmen-Sync hergestellt ist, wenn ein Hoch-Potential-Rahmensynchronisationssignal-Erfassungssignal SYN' wiederholt aus der UND-Schaltung 94 in einem Überrahmenzyklus zugeführt wird.
Hinsichtlich der Durchführung des BPSK-Umsetzens wird ein Fall beschrieben, wo ein Bit (0) zu einer Signalpunktanordnung „0" umgesetzt und ein Bit (1) zu einer Signalpunktanordnung „4" umgesetzt wird. Allerdings ist die vorliegende Erfindung nicht auf den obigen Fall beschränkt. Außerdem ist es möglich, die vorliegende Erfindung auf einen Fall anzuwenden, wo ein Bit (0) zu einer Signalpunkanordnung „4" und ein Bit (1) zu einer Signalpunktanordnung „0" umgesetzt wird. In diesem Fall ist es vorzuziehen, die Beurteilungsbereiche (0) und (1) einander zwecks BPSK-Rückumsetzung auszutauschen (siehe 12 und 13).
Industrielle Anwendbarkeit
Gemäß der vorliegenden Erfindung werden ein empfangenes Muster, das einen Unterschied von höchstens mehreren Bits gegenüber einem Rahmensynchronisationssignal aufweist, und ferner ein empfangenes Muster, das einen Unterschied von höchstens mehreren Bits gegenüber einem Überrahmen-Identifikationssignal aufweist, detektiert, um ein Rahmensynchronisationssignal-Erfassungssignal zu erzeugen, wenn diese beiden Detektionstypen in Übereinstimmung mit einer vorbestimmten zeitlichen Beziehung auftreten, die durch ein Rahmenformat spezifiziert ist. Deshalb ist es möglich, ein Rahmensynchronisationssignal aus einem empfangenen Symbolstrom stabil zu erfassen, selbst wenn eine Empfangsumgebung stark gestört ist.

Claims

Rahmensynchronisationssignal-Erfassungsschaltung eines Empfängers, welcher ein Rahmensynchronisationssignal aus I- und Q-Symbolstromdaten (I(8) und Q(8)) erfasst, die durch Empfangen und Demodulieren eines PSK-modulierten Signals erhalten wurden, in welchem ein BPSK-moduliertes Rahmensynchronisationssignal und ein Überrahmen-Identifikationssignal, ein 8PSK-moduliertes digitales Signal, ein QPSK-moduliertes digitales Signal und ein BPSK-moduliertes digitales Signal einem Zeitmultiplexen unterzogen sind, gekennzeichnet durch, eine BPSK-Rückumsetzungseinrichtung (3A), welche ein unabhängiges BPSK Rückumsetzen von I- und Q-Symbolstromdaten in Übereinstimmung mit vier Kriteriums-Grenzlinien durchführt, die durch ein Drehen, um (π/4) × m, einer Kriteriums-Grenzlinie zur Durchführung einer BPSK-Rückumsetzung auf Bits 0 und 1 (oder 1 und 0) erhalten wurden, und zwar auf Grundlage der Tatsache, dass ein Empfangssignalpunkt, welcher auf I- und Q-Symbolstromdaten hinweist, auf der rechten Seite oder auf der linken Seite von der Q-Achse auf der I-Q-Phasenebene vorhanden ist, und welche Bitströme von vier Systemen ausgibt, wo m vier Ganzzahlen bezeichnet, die aus den Ganzzahlen 0 bis 7 gewählt sind, so dass die vier Ganzzahlen nicht doppelt vorkommen und ein gewählter Winkel nicht mit anderen übereinstimmt, selbst wenn er um π gedreht wird; erste Vergleichseinrichtungen (60 bis 63), welche für jedes System von Ausgangsgrößen der BPSK-Rückumsetzungseinrichtung vorgesehen sind, um ein durch ein Schieberegister gehaltenes Datenmuster mit einem Rahmensynchronisationssignalmuster oder mit einem Invers-Rahmen-Synchronisationssignalmuster für jedes Bit zu vergleichen, während ein Bitstrom, der dem Datenmuster entspricht, dem Schieberegister zugeführt wird, und um eine Detektionsausgabe zu erzeugen, wenn Übereinstimmungen, für jedes Bit unter dem Datenmuster und dem Rahmensynchronisationssignalmuster, erkannt werden, die gleich einem vorbestimmten ersten spezifizierten Wert P oder größer als derselbe sind, oder wenn nur Übereinstimmungen, für jedes Bit unter dem Datenmuster und dem Invers-Rahmen-Synchronisationssignalmuster, erkannt werden, die gleich einem vorbestimmten zweiten spezifizierten Wert R oder kleiner als derselbe sind; zweite Vergleichseinrichtungen (64 bis 67), welche für jede Systemausgangsgröße der BPSK-Rückumsetzungseinrichtung vorgesehen sind, um ein durch ein Schieberegister gehaltenes Datenmuster mit einem Überrahmen-Identifikationssignalmuster oder mit einem Invers-Überrahmen-Identifikationssignalmuster für jedes Bit zu vergleichen, während ein Bitstrom, der dem Datenmuster entspricht, dem Schieberegister zugeführt wird, und um eine Detektionsausgabe zu erzeugen, wenn Übereinstimmungen, für jedes Bit unter dem Datenmuster und dem Überrahmen-Identifikationssignalmuster, erkannt werden, die gleich einem vorbestimmten dritten spezifizierten Wert P' oder größer als derselbe sind, oder wenn nur Übereinstimmungen, für jedes Bit unter dem Datenmuster und dem Invers-Überrahmen-Identifikationssignalmuster, erkannt werden, die gleich einem vorbestimmten vierten spezifizierten Wert R' oder kleiner als derselbe sind; und eine Rahmensynchronisationssignal-Erfassungssignal-Erzeugungseinrichtung (90), welche ein Rahmensynchronisationssignal-Erfassungssignal (SYN) ausgibt, wenn eine Korrelationsdetektionsausgangsgröße, die aus einer der ersten Vergleichseinrichtungen zugeführt wird, und eine Korrelationsdetektionsausgangsgröße, die aus einer der zweiten Vergleichseinrichtungen zugeführt wird, in Übereinstimmung mit einer vorbestimmten zeitlichen Beziehung erzeugt werden.
Rahmensynchronisationssignal-Erfassungsschaltung nach Anspruch 1, bei welcher die Rahmensynchronisationssignal-Erfassungsschaltung ein Rahmensynchronisationssignal aus I- und Q-Symbolstromdaten erfasst, die durch Empfangen und Demodulieren eines PSK-modulierten Signals erhalten wurden, in welchem ein BPSK-moduliertes Rahmensynchronisationssignal, ein 8PSK-moduliertes digitales Signal, ein QPSK-moduliertes digitales Signal und ein BPSK-moduliertes digitales Signal einem Zeitmultiplexen unterzogen sind, unter Verwendung der BPSK-Rückumsetzungseinrichtung (3A), der ersten Vergleichseinrichtungen (60 bis 63) und der Rahmensynchronisationssignal-Erfassungssignal-Erzeugungseinrichtung (90B), um ein Rahmensynchronisationssignal-Erfassungssignal (SYN) auszugeben, wenn eine Korrelationsdetektionsausgangsgröße von einer der Vergleichseinrichtungen erzeugt wird, und danach wird erneut eine Korrelationsdetektionsausgangsgröße von einer der ersten Vergleichseinrichtungen erzeugt, und zwar zu einem Zeitpunkt, zu dem eine vorbestimmte Zeit verstrichen ist.
Rahmensynchronisationssignal-Erfassungsschaltung nach Anspruch 1, bei welcher die Rahmensynchronisationssignal-Erfassungsschaltung ein Rahmensynchronisationssignal aus I- und Q-Symbolstromdaten erfasst, die durch Empfangen und Demodulieren eines PSK-modulierten Signals erhalten wurden, in welchem ein BPSK-moduliertes Rahmensynchronisationssignal und ein Überrahmen-Identifikationssignal, ein 8PSK-moduliertes digitales Signal, ein QPSK-moduliertes digitales Signal und ein BPSK moduliertes digitales Signal einem Zeitmultiplexen unterzogen sind, unter Verwendung der BPSK-Rückumsetzungseinrichtung (3A), der zweiten Vergleichseinrichtungen (64 bis 67) und der Rahmensynchronisationssignal-Erfassungssignal-Erzeugungseinrichtung (90C), um ein zeitweiliges Rahmensynchronisationssignal-Erfassungssignal (SYN') auszugeben, wenn eine Korrelationsdetektionsausgangsgröße von einer der zweiten Vergleichseinrichtungen erzeugt wird, und danach wird erneut eine Korrelationsdetektionsausgangsgröße von einer der Vergleichseinrichtungen erzeugt, und zwar zu einem Zeitpunkt, zu dem eine vorbestimmte Zeit verstrichen ist.