JP3115258B2 - 絶対位相化同期捕捉回路 - Google Patents
絶対位相化同期捕捉回路Info
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Description
回路に関し、さらに詳細には必要とするC/Nが異なる
複数の変調方式で伝送されてくるデジタル被変調波を受
信する受信機に用いられて、受信信号位相角を送信信号
位相角に一致させて絶対位相化する絶対位相化同期捕捉
回路に関する。
式で伝送されてくるデジタル被変調波、例えば8PSK
変調、QPSK変調、BPSK変調が時間毎に組み合わ
され、フレーム毎に繰り返し伝送されてくる階層化伝送
方式によるデジタル被変調波を受信する放送受信機で
は、復調されたベースバンド信号(以下、ベースバンド
信号をシンボルストリームとも記す)からフレーム同期
信号を捕捉し、捕捉したフレーム同期信号の信号点配置
から現在の受信信号位相回転角を求め、求められた受信
信号位相回転角をもとに復調されたベースバンド信号を
逆位相回転させることによって送信信号位相角に一致さ
せる絶対位相化を絶対位相化同期捕捉回路によって行っ
ている。
示すように復調回路1、フレーム同期検出ブロック2、
フレーム同期信号発生器6、ROMからなるリマッパ
7、受信信号位相検出ブロック8を備えている。フレー
ム同期検出ブロック2はBPSKデマッパ3、同期検出
回路40〜47、フレーム同期回路5から構成されてい
る。受信信号位相検出ブロック8はディレイ回路81、
82、0°/180°位相回転回路83、累積加算平均
回路85、86、受信位相判定回路87から構成されて
いる。
路は、受信したデジタル被変調波を所定の中間周波数に
周波数変換し、周波数変換された中間周波信号を復調回
路1に供給して復調し、復調回路1から例えば量子化ビ
ット数8ビットの復調されたベースバンド信号I
(8)、Q(8)(括弧内の数字はビット数を示し、以
下ビット数を省略して単にI、Qとも記す)を送出す
る。
例えばBPSK変調されたフレーム同期信号を捕捉する
ためフレーム同期検出ブロック2のBPSKデマッパ3
に入力され、BPSKデマッピングされたビットストリ
ームB0が出力される。BPSKデマッパ3は例えばR
OMによって構成されている。
ッピングについて図15を用いて説明する。図15
(a)は変調方式に8PSKを用いた場合の信号点配置
を示す。8PSK変調方式は3ビットのデジタル信号
(a、b、c)を1シンボルで伝送できて、1シンボル
を構成するビットの組み合わせは(0、0、0)、
(0、0、1)、〜(1、1、1)の8通りである。こ
れら3ビットのデジタル信号は図15(a)の送信側I
−Qベクトル平面上における信号点配置0〜7に変換さ
れ、この変換を8PSKマッピングと呼んでいる。
0、0)を信号点配置〃0〃に、ビット列(0、0、
1)を信号点配置〃1〃に、ビット列(0、1、1)を
信号点配置〃2〃に、ビット列(0、1、0)を信号点
配置〃3〃に、ビット列(1、0、0)を信号点配置〃
4〃に、ビット列(1、0、1)を信号点配置〃5〃
に、ビット列(1、1、1)を信号点配置〃6〃に、ビ
ット列(1、1、0)を信号点配置〃7〃に変換してい
る。
た場合の信号点配置を示し、QPSK変調方式では2ビ
ットのデジタル信号(d、e)を1シンボルで伝送でき
て、該シンボルを構成するビットの組み合わせは(0、
0)、(0、1)、(1、0)、(1、1)の4通りで
ある。図15(b)の例では例えばビット列(1、1)
を信号点配置〃1〃に、ビット列(0、1)を信号点配
置〃3〃に、ビット列(0、0)を信号点配置〃5〃
に、ビット列(1、0)を信号点配置〃7〃に変換す
る。なお、各変調方式の信号点配置と配置番号の関係
は、8PSKを基準とし信号点配置と配置番号との関係
を同一にしてある。
た場合の信号点配置を示し、BPSK変調方式では1ビ
ットのデジタル信号(f)を1シンボルで伝送する。デ
ジタル信号(f)は例えば(1)を信号点配置〃0〃
に、(0)を信号点配置〃4〃に変換される。
前記階層化伝送方式においては、フレーム同期信号は必
要とするC/Nが最も低いBPSK変調されて伝送され
る。16ビットで構成されるフレーム同期信号のビット
ストリームを(S0、S1、……、S14、S15)と
し、S0から順次送出されるものとすると、(0、0、
0、1、0、0、1、1、0、1、0、1、1、1、
1、0)、または後半8ビットが反転した(0、0、
0、1、0、0、1、1、1、0、1、0、0、0、
0、1)がフレーム毎に交互に送出される。以下、フレ
ーム同期信号のビットストリームを〃SYNCPAT〃
また、後半8ビットが反転したビットストリームを〃n
SYNCPAT〃とも記す。このビットストリームは送
信側にて図15(c)に示すBPSKマッピングにより
信号点配置〃0〃または〃4〃に変換され、変換された
シンボルストリームが伝送される。
ト、すなわち16シンボルのフレーム同期信号を捕捉す
るために、送信側にて変換されるマッピングとは逆に、
図16(a)に示すBPSKデマッピングによって受信
シンボルをビットに変換する必要がある。このため、図
16(a)に示すように受信I−Qベクトル平面上の斜
線のエリアに復調信号が受信された場合に〃1〃、また
斜線のない部分に受信した場合に〃0〃と判定する。す
なわち図16(a)において太線で示すBPSK判定境
界線によって分けられた2つの領域のどちらで受信した
かによって出力を〃1〃、または〃0〃とし、これをも
ってBPSKデマッパとしている。
換を行うためBPSKデマッパ3に入力され、BPSK
デマッパ3においてBPSKデマッピングされたビット
ストリームB0が出力される。本明細書においてデマッ
パとはデマッピングする回路のことを示す。ビットスト
リームB0は同期検出回路40に入力され、同期検出回
路40においてビットストリームB0からフレーム同期
信号のビットストリームが捕捉される。
よって説明する。ビットストリームB0がシフトレジス
タD15に入力され、逐次シフトレジスタD0までシフ
トアップされると同時にシフトレジスタD15〜D0の
出力が所定のビットに対して論理反転が施された後アン
ドゲート51とアンドゲート52に入力される。アンド
ゲート51ではシフトレジスタD15〜D0の状態(D
0、D1、…、D14、D15)が(0、0、0、1、
0、0、1、1、0、1、0、1、1、1、1、0)と
なった場合にアンドゲート51の出力SYNA0が高電
位となる。またアンドゲート52においては(0、0、
0、1、0、0、1、1、1、0、1、0、0、0、
0、1)の場合にアンドゲート52の出力SYNB0が
高電位となる。すなわち、SYNCPATを捕捉した場
合SYNA0が高電位になり、nSYNCPATを捕捉
した場合はSYNB0が高電位になる。
SYNB0は、フレーム同期回路5に入力され、フレー
ム同期回路5においてこれら入力が一定のフレーム間隔
毎に交互に繰り返し受信されることが確認されたときフ
レーム同期がとれていると判別され、フレーム周期毎に
フレーム同期パルスが出力される。
調方式が時間毎に組み合わされ、フレーム毎に繰り返し
伝送されてくる階層化伝送方式においては、それらの多
重構成を示すヘッダーデータが多重されており、フレー
ム同期がとれていると判別された後、フレーム同期回路
5から出力されるフレーム同期パルスによって生成され
るタイミング信号にて、多重構成を示すヘッダデータが
抽出される。この結果、フレーム多重構成を知って初め
て変調方式別の処理が可能となる。
までは、復調回路1は8PSK復調回路として動作する
ため、復調回路1における搬送波再生回路にて再生され
た復調用搬送波の位相状態によっては受信側のI−Qベ
クトル平面のI軸、Q軸が送信側のそれと比べ、θ=4
5°×n(n=0〜7の整数)位相回転する。すなわ
ち、図15(c)においてビット〃1〃に対して信号点
配置〃0〃に、またビット〃0〃に対して信号点配置〃
4〃にBPSKマッピングされたフレーム同期信号のシ
ンボルストリームは、復調用搬送波の位相状態によって
は送信側と同じくθ=0°である信号点配置〃0〃、〃
4〃に現れる場合と、θ=45°位相回転した信号点配
置〃1〃、〃5〃に現れる場合と、θ=90°位相回転
して信号点配置〃2〃、〃6〃に現れる場合と、という
ようにフレーム同期信号の復調される位相は8通りあ
る。このため、どのような位相においてフレーム同期信
号が復調された場合にもそれを捕捉できなくてはならな
い。
に示すようにθ=0°(n=0)、θ=45°(n=
1)、θ=90°(n−2)、……、θ=270°(n
=6)、θ=315°(n=7)の位相回転に対応させ
たBPSKデマッパ30〜37にて構成されている。
号のシンボルストリームがθ=45°位相回転し、ビッ
ト〃1〃が信号点配置〃1〃に、ビット〃0〃が"信号
点配置〃5〃に現れた場合に対するBPSKデマッピン
グを示している。図16(b)において太線で示したB
PSK判定境界線は、送信側と同位相で受信した場合の
図16(a)のBPSKデマッピングの太線で示すBP
SK判定境界線に対し、反時計方向に45°回転してい
る。このようなBPSKデマッパを用いることによりθ
=45°位相回転したフレーム同期信号を安定して捕捉
できる。BPSKデマッパ3のこの出力が図14に示し
たBPSKデマッパ3の出力B1ということになる。以
下、B2〜B7はθ=45°×n(n=2〜7の整数)
の場合におけるBPSKデマッパ3の出力である。
路構成は同期検出回路40と同様である。このように同
期検出回路40〜47を備えることにより、復調回路1
における搬送波再生回路にて再生された復調用搬送波の
位相状態によるベースバンド信号の位相回転にかかわら
ず、少なくとも一つ以上の同期検出回路40〜47にて
フレーム同期信号が捕捉され、フレーム同期信号が捕捉
された同期検出回路から、捕捉したフレーム同期信号の
パターン(SYNCPATまたはnSYNCPT)に応
じてSYNAn、SYNBn(n=0〜7の整数)が送
出される。
9(a)および図19(b)に示すオアゲート53、5
4においてSYNAn、SYNBnの信号を受けて、オ
アゲート53からSYNAnの論理和出力SYNAと、
オアゲート54からSYNBnの論理和出力SYNBと
が一定のフレーム間隔毎に交互に繰り返し受信されるこ
とが確認されたときフレーム同期が取れていると判断さ
れ、フレーム周期毎にフレーム同期パルスが出力され
る。
によりフレーム同期信号が捕捉され、フレーム同期検出
ブロック2からフレーム同期パルスが出力されるまでの
過程を説明した。次に捕捉したフレーム同期信号の信号
点配置から現在の受信信号位相回転角を求め、求められ
た位相回転角をもとに復調されたベースバンド信号を逆
位相回転させることによる絶対位相化について説明す
る。
され、復調回路1にてベースバンド信号に復調されたフ
レーム同期信号のシンボルストリームはBPSKデマッ
パ3によってビット〃1〃または〃0〃にデマッピング
されるが、このビット〃1〃または〃0〃にデマッピン
グされるそれぞれのフレーム同期信号のシンボルストリ
ームの位相差は180°である。そこで、ビット〃0〃
にデマッピングされるフレーム同期信号のシンボルスト
リームを180°位相回転することにより、すべてビッ
ト〃1〃にデマッピングされるシンボルストリームが得
られる。
ングされるシンボルストリームの平均値を求めることに
よりBPSKのビット〃1〃に対する受信信号点配置が
求められる。したがって、求められたBPSKのビット
〃1〃に対する受信信号点と、送信側にてビット〃1〃
にマッピングされた信号点配置〃0〃との位相差を求
め、これを受信信号位相回転角θとし、復調されたベー
スバンド信号全体に逆位相回転を施すことによって、ベ
ースバンド信号の絶対位相化が図れる。
参照)。フレーム同期回路5から出力されるフレーム同
期パルスを受けて、フレーム同期信号発生器6は捕捉し
たフレーム同期信号のパターンSYNCPAT、nSY
NCPATに対応したフレーム同期信号のビットストリ
ームを発生し、受信信号位相検出ブロック8における0
°/180°位相回転回路83に供給される。0°/1
80°位相回転回路83は、供給されたビットストリー
ム中のビット〃0〃、または〃1〃をもとに、〃0〃の
場合は180°位相回転をさせ、〃1〃の場合は位相回
転させずにそのまま出力する。
再生フレーム同期信号のビットストリームとフレーム同
期信号のシンボルストリームとのタイミングがディレイ
回路81、82により0°/180°位相回転回路83
の入力において一致させられ、またフレーム同期信号発
生器6から送出されるフレーム同期信号区間信号により
ゲートが開かれてディレイ回路81、82から出力され
るフレーム同期信号のシンボルストリームDI(8)、
DQ(8)はビットストリームが〃0〃の場合に、0°
/180°位相回転回路83において、180°位相回
転され、累積加算平均回路85、86に送出される。
°で受信した場合のフレーム同期信号の信号点配置を示
したものであり、図20(b)は0°/180°位相回
転回路83において変換された後のシンボルストリーム
VI(8)、VQ(8)の信号点配置を示したものであ
る。シンボルストリームVI(8)、VQ(8)はそれ
ぞれ累積加算平均回路85、86に送出され、所定区間
において累積加算平均回路85、86にて加算平均さ
れ、所定区間毎に加算平均されたシンボルストリームA
VI(8)、AVQ(8)が出力される。ここで、シン
ボルストリームVI(8)、VQ(8)に対して加算平
均を行うのは、受信C/Nの悪化による受信ベースバン
ド信号の微少な位相変化、振幅変動が生じた場合にも安
定して信号点配置が求められるようにするためである。
ト〃1〃に対するBPSKマッピングされた信号の受信
信号点〔AVI(8)、AVQ(8)〕が求められる。
次にその受信信号点〔AVI(8)、AVQ(8)〕が
ROMからなる受信信号位相判定回路87に入力され、
図21に示す受信信号位相判定テーブルによって位相回
転角に対応した3ビットの位相回転信号RT(3)が求
められる。図21における〃0〃〜〃7〃は位相回転信
号RT(3)に基づく10進数表示を示している。例え
ば図20(a)に示される受信信号位相回転角θ=0°
の場合、AVI(8)、AVQ(8)の信号点を受信信
号位相判定テーブルによって判定した位相回転信号は〃
0〃である。したがって、位相回転信号RT(3)に
(0、0、0)が送出される。また、受信信号位相回転
角θ=45°の場合、同様にして位相回転信号RT
(3)は〃1〃、したがって位相回転信号RT(3)に
(0、0、1)が送出される。
信号RT(3)を受けて、ベースバンド信号I(8)、
Q(8)を位相回転信号RT(3)に応じて位相回転さ
せることにより絶対位相化が図られる。
る。リマッパ7は受信したベースバンド信号の信号点配
置を、送信側におけるそれと同一にするための位相変換
回路を構成している。受信信号位相検出ブロック8にお
いて受信信号位相回転角θが算出され、受信信号位相回
転角θに対応した位相回転信号RT(3)がリマッパ7
に供給される。ここで、位相回転信号RT(3)は0〜
7の整数であり、位相回転角θとの関係は、次の(1)
式に示すように定義する。
る。
転角θに対して、逆回転すなわち(−θ)の位相回転を
施せばよい。したがって、リマッパ7は入力されたベー
スバンド信号I、Qを次の(2)式および(3)式にし
たがい角度φ(=−θ)だけ位相回転して、絶対位相化
されたベースバンド信号I´(8)、Q´(8)(以下
ビット数を省略してI´、Q´とも記す)を出力する。
従来の絶対位相化同期捕捉回路によるときは、BPSK
デマッパを必要とし、BPSKデマッパにROMによる
テーブル変換を用いた場合には64Kバイト(216×8
ビット)の記憶容量を必要とし、さらに8個の同期検出
回路に総数128個のレジスタを必要とするほか、大規
模な一致検出論理回路を必要とし、そのうえリマッパを
必要とし、リマッパにROMによるテーブル変換を用い
た場合には1Mバイト(219×16ビット)の記憶容量
を必要とするなど、回路が大規模となるという問題点が
あった。
化同期捕捉回路を提供することを目的とする。
化同期捕捉回路は、BPSK変調された変調波を復調し
たベースバンド信号からフレーム同期信号を捕捉し、捕
捉したフレーム同期信号から送信信号位相角に対する受
信信号位相回転角を検出して受信信号位相角を送信信号
位相角に一致させて絶対位相化する絶対位相化同期捕捉
回路において、復調ベースバンド信号中から交互に抽出
される第1のフレーム同期信号のビットストリームと、
第1の同期信号のビットストリームの後半部分のビット
を反転した第2の同期信号のビットストリームと、第1
のフレーム同期信号のビットストリームの各ビットを反
転した第3の同期信号のビットストリームと、第2のフ
レーム同期信号のビットストリームの各ビットを反転し
た第4の同期信号のビットストリームとを検出する同期
検出回路を備え、同期検出回路の出力に基づきフレーム
同期信号を捕捉することを特徴とする。
よれば、絶対位相化同期捕捉回路において、復調ベース
バンド信号中から第1のフレーム同期信号のビットスト
リームと第1の同期信号のビットストリームの後半部分
のビットを反転した第2の同期信号のビットストリーム
とが交互に抽出され、抽出された第1および第2の同期
信号のビットストリームと第1のフレーム同期信号のビ
ットストリームの各ビットを反転した第3の同期信号の
ビットストリームと第2のフレーム同期信号のビットス
トリームの各ビットを反転した第4の同期信号のビット
ストリームとが同期検出回路によって検出され、同期検
出回路の出力に基づきフレーム同期信号が捕捉される。
て、受信信号位相回転角θに対して、θ=0°とθ=1
80°とに対する出力、θ=45°とθ=225°とに
対する出力、θ=90°とθ=270°とに対する出
力、θ=135°とθ=315°とに対する出力の関係
は互いに反転の関係にあるため、本発明にかかる絶対位
相化同期捕捉回路によれば、同期検出回路は抽出された
第1および第2の同期信号のビットストリームと第1の
フレーム同期信号のビットストリームの各ビットを反転
した第3の同期信号のビットストリームと第2のフレー
ム同期信号のビットストリームの各ビットを反転した第
4の同期信号のビットストリームとが検出されるため
に、従来必要とした同期検出回路の数の1/2の数です
むことになって、従来必要とした同期検出回路のスフト
レジスタの数は半減することになり、回路規模は小さく
なる。
同期捕捉回路を実施の形態によって説明する。図1は本
発明の実施の一形態にかかる絶対位相化同期捕捉回路の
構成を示すブロック図である。
同期捕捉回路は、復調回路1、ROMからなるリマッパ
11、論理変換回路12、フレーム同期検出ブロック2
A、フレーム同期信号発生器6、受信信号位相検出ブロ
ック8Aを備えている。フレーム同期検出ブロック2A
は、同期検出回路40A〜43A、フレーム同期回路5
Aから構成され、受信信号位相検出ブロック8Aは、デ
ィレイ回路81、82、累積加減算平均回路85A、8
6A、受信信号位相判定回路87から構成されている。
ド信号I(8)、Q(8)は、リマッパ11に供給して
ベースバンド信号I(8)、Q(8)をθ=45°位相
回転させてベースバンド信号i(8)、q(8)として
送出させる。
マッパ11はROMからなり、リマッパ11に供給され
たベースバンド信号I(8)、Q(8)をθ=45°の
位相回転のみをさせてベースバンド信号i(8)、q
(8)として出力する。
(3)式に代入し、下記の(4)式および(5)式を求
め、演算すると下記の(6)式および(7)式が得られ
る。
れたベースバンド信号I(8)およびQ(8)は時計方
向に45°位相回転させたベースバンド信号にリマッピ
ングされることになる。このように、リマッパ11は位
相回転角信号RT(3)を入力として必要としないため
に、従来例のリマッパ7に対してROMの記憶容量が1
/8に削減されることになる。
れる位相回転角信号RT(3)、復調回路1において復
調されたベースバンド信号I(8)、Q(8)およびリ
マッパ11においてリマッピングされたベースバンド信
号i(8)、q(8)が論理変換回路12に入力され
る。
ける論理変換について説明する。図2(a)、(b)お
よび図3は論理変換回路12の作用を示す真理値表であ
り、図2(a)はn=偶数、すなわちθ=45°×n
(n=0、2、4、6)のときに対するものであり、図
2(b)はn=奇数、すなわちθ=45°×n(n=
1、3、5、7)のときに対するものであり、図3はθ
=45°×n(n=0、1、2、3、4、5、6、7)
の場合におけるBPSKデマッピング出力を示す真理値
表である。
偶数のとき、絶対位相化されたベースバンド復調信号 I
´(8)、Q´(8)は入力されるベースバンド信号I
(8)、Q(8)を位相回転角信号RT(3)に基づき
図2(a)にしたがって論理変換する。例えば位相回転
角信号RT(3)=〃000〃の場合は絶対位相で受信
しているのでベースバンド信号 I´(8)=ベースバン
ド信号 I(8)、ベースバンド信号Q´(8)=ベース
バンド信号Q(8)である。位相回転角信号RT(3)
=〃010〃の場合は、位相回転角θ=90°である。
従来は(2)式、(3)式により、下記の(8)式およ
び(9)式のように変換していた。
力されたベースバンド信号I(8)を符号反転し、符号
反転したベースバンド信号I(8)とベースバンド信号
Q(8)を交換することで簡単に得られる。位相回転角
信号RT(3)=〃100〃、RT(3)=〃110〃
の場合についても同様に図2(a)にしたがって変換す
ることで得られる。
奇数のとき、絶対位相化されたベースバンド復調信号
I´(8)、Q´(8)は入力されるベースバンド復調
信号i(8)、q(8)を位相回転角信号RT(3)に
基づき図2(b)にしたがって論理変換することで得ら
れる。例えば位相回転角信号RT(3)=〃001〃の
場合は位相回転角θ=45°であり、ベースバンド信号
I´(8)=ベースバンド信号 i(8)、ベースバン
ド信号Q´(8)=ベースバンド信号q(8)であっ
て、リマッパ11から出力されたベースバンド信号i
(8)、ベースバンド信号q(8)をそのままベースバ
ンド信号 I´(8)、ベースバンド信号 Q´(8)信
号として出力すればよい。
〃の場合は、位相回転角θ=135°である。位相回転
角θ=45°に対する位相回転されたベースバンド信号
i(8)、ベースバンド信号q(8)をさらに位相回転
角θ=90°の位相回転を行うのと等しい。したがっ
て、次の(10)式および(11)式に示すごとくであ
る。
たベースバンド信号i(8)を符号反転し、符号反転し
たベースバンド信号i(8)とベースバンド信号q
(8)を交換することで簡単に得られる。位相回転角信
号RT(3)=〃101〃、RT(3)=〃111〃の
場合についても同様に図2(b)にしたがって変換する
ことで得られる。
く位相回転角信号RT(3)、ベースバンド信号I
(8)、Q(8)、リマッパ11によってリマッピング
されたベースバンド信号i(8)、q(8)に対し、論
理変換回路12において、図3に示す変換を行ってBP
SKデマッピングされた出力として同期検出回路40
A、41A、42A、43Aへ送出する。
にBPSKデマッピングも含めて図4に基づいて説明す
る。論理変換回路12は反転器121〜124によりベ
ースバンド信号I(8)、Q(8)、リマッパ出力であ
るθ=45°の場合に対する位相回転を施されたベース
バンド信号i(8)、q(8)を反転し、ベースバンド
信号I(8)、Q(8)、i(8)、q(8)と反転さ
れたベースバンド信号I(8)、Q(8)、i(8)、
q(8)とを位相回転角信号RT(3)に基づいてマル
チプレクサ125において選択して、選択されたベース
バンド信号を出力ベースバンド信号I´(8)、Q´
(8)として送出する。この選択は図2(a)および図
2(b)に示すとおりであって、ベースバンド信号I´
(8)、Q´(8)が得られる。
スバンド信号中から、図4において実線にて示したよう
に、I(8)のMSBを抽出して出力B0とし、i
(8)のMSBを抽出して出力B1とし、Q(8)のM
SBを抽出して出力B2とし、q(8)のMSBを抽出
して出力B3として、それぞれ同期検出回路40A〜4
3Aへ送出する。したがって、BPSKデマッピングの
ために特別の回路を必要とせず、従来必要としたBPS
Kデマッパ3は不要となって、BPSKデマッパ3がR
OMによるテーブル変換で構成されているときはそのR
OMは不要となって216×8ビット分のメモリが削減で
きることになる。
ングについてみると明らかである。すなわち、図16
(a)において、ベースバンド信号の信号点をビット〃
1〃またはビット〃0〃に判定した結果は、その信号点
のI軸つまりベースバンド信号I(8)のMSBに等し
い。また、図12(b)に示したθ=45°の場合の判
定結果は、リマッパ11の出力であるベースバンド信号
i(8)のMSBに等しい。その他の位相回転角の場合
も同様であって、これらから、上記のように従来必要と
したBPSKデマッパ3を省略することができるのであ
る。
バンド信号中から、図4において破線で示した、反転し
たI(8)のMSBを抽出して出力B0とし、反転した
i(8)のMSBを抽出して出力B1とし、反転したQ
(8)のMSBを抽出して出力B2とし、反転したq
(8)のMSBを抽出して出力B3として、それぞれ同
期検出回路40A〜43Aへ送出してもよい。
0°とθ=180°に対する出力、また、θ=45°と
θ=225°に対する出力、θ=90°とθ=270°
に対する出力、また、θ=135°とθ=315°に対
する出力の関係は、それぞれ論理反転の関係にあること
から明らかである。
れについて、同期検出回路40Aを代表として説明す
る。同期検出回路における同期検出に際しても、受信位
相回転角θに対して、θ=0°とθ=180°に対する
出力、また、θ=45°とθ=225°に対する出力、
θ=90°とθ=270°に対する出力、また、θ=1
35°とθ=315°に対する出力の関係は、それぞれ
論理反転の関係にあることを利用し、〃SYNCPAT
〃、〃nSYNCPAT〃とさらにこれを論理反転した
ビットストリームを検出できるように同期検出回路を構
成する。
し、シフトレジスタD0〜D15と、シフトレジスタD
15、D10およびD8の出力を入力とするアンドゲー
ト55、シフトレジスタD15、D10およびD8の反
転出力を入力とするアンドゲート55A、シフトレジス
タD14〜D11およびD9の出力を入力とするアンド
ゲート56、シフトレジスタD14〜D11およびD9
の反転出力を入力とするアンドゲート56A、シフトレ
ジスタD7、D6およびD3の出力を入力とするアンド
ゲート57、シフトレジスタD7、D6およびD3の反
転出力を入力とするアンドゲート57A、シフトレジス
タD5、D4およびD2〜D0の出力を入力とするアン
ドゲート58、シフトレジスタD5、D4およびD2〜
D0の反転出力を入力とするアンドゲート58Aを備え
ている。
レーム同期信号のビットストリームは前記したように〃
SYNCPAT〃、〃nSYNCPAT〃に加えて、こ
れらをすべて論理反転したフレーム同期信号のビットス
トリーム(1、1、1、0、1、1、0、0、1、0、
1、0、0、0、0、1)と、その後半8ビットが反転
したビットストリーム(1、1、1、0、1、1、0、
0、0、1、0、1、1、1、1、0)である。この前
者を〃SYNCNPAT〃、後者を〃nSYNCNPA
T〃とも記す。
SYNCNPAT〃の後半8ビットが等しい、また〃n
SYNCPAT〃の後半8ビットと、〃nSYNCPA
T〃の後半8ビットが等しい。このことから、フレーム
同期信号の前半8ビットと、後半8ビットを分割し、同
期検出回路40Aでは、アンドゲート55〜58の出力
RRL0、RFH0、FRH0、FFL0、アンドゲー
ト55A〜58Aの出力RRH0、RFL0、FRL
0、FFH0を図6に示す論理積演算を行うことによっ
てフレーム同期信号のビットストリーム〃SYNCPA
T〃、〃nSYNCPAT〃、〃SYNCNPAT〃、
〃nSYNCNPAT〃が捕捉される。
に示した論理演算を行うことによってフレーム同期信号
のビットストリーム〃SYNCPAT〃、〃nSYNC
PAT〃、〃SYNCNPAT〃、〃nSYNCNPA
T〃が捕捉でき、さらに図7に示すように〃SYNCP
AT〃と〃SYNCNPAT〃との論理和演算をするこ
とによって同期検出出力SYNA0が得られ、〃nSY
NCPAT〃と〃nSYNCNPAT〃とを論理和演算
をすることによって同期検出出力SYNB0が得られ
る。
いても同様であって、同期検出回路41A、42A、4
3Aのアンドゲートの出力を出力RRH1〜3、RFL
1〜3、FRL1〜3、FFH1〜3として、図6およ
び図7に示す論理積演算および論理和演算を行うことに
よって、同期検出出力SYNA1、同期検出出力SYN
B1、同期検出出力SYNA2、同期検出出力SYNB
2、同期検出出力SYNA3、同期検出出力SYNB3
が得られる。
て従来の同期検出回路40と44とを兼ねることがで
き、論理変換回路12から出力されるθ=0°、θ=4
5°、θ=90°、θ=135°に対応したBPSKデ
マッピング出力B0〜B3を入力とする同期検出回路4
0A〜同期検出回路43Aによって、全ての受信位相回
転角に対するフレーム同期信号を捕捉することができ
る。
の数が1/2に減少し、シフトレジスタの全数も1/2
に減少して回路規模が小さくなる。
43Aの出力は、図8に示す論理和回路61および62
を備えたフレーム同期回路5Aに送出され、SYNAα
(α=0〜3)の論理和出力SYNAと、SYNBα
(α=0〜3)の論理和出力SYNBが一定のフレーム
間隔毎に交互に繰り返し受信されることが確認されたと
きフレーム同期が取れていると判断され、フレーム周期
毎にフレーム同期パルスが出力される。これは従来の場
合と同様である。
期信号発生器6および受信信号位相検出ブロック8Aに
ついて説明する。復調されたベースバンド信号I
(8)、Q(8)は受信信号位相検出ブロック8Aに供
給して位相回転角信号RT(3)を検出する。
回路5Aから出力されるフレーム同期パルスを受けて、
再生フレーム同期信号およびフレーム同期信号区間信号
を受信信号位相検出ブロック8Aに供給する。
たベースバンド信号I(8)、Q(8)中のフレーム同
期信号のシンボルストリームが累積加減算平均回路85
A、86Aへ供給され、累積加減算平均回路85A、8
6Aにおける入力タイミングがフレーム同期信号発生器
6から出力される再生フレーム同期信号との入力タイミ
ングに一致させるようにディレイ回路81、82にて遅
延され、フレーム同期信号発生器6から出力されるフレ
ーム同期信号区間信号によって累積加減算平均回路85
A、86Aの入力ゲートが開かれて、ディレイ回路8
1、82から出力されるフレーム同期信号のシンボルス
トリームDI(8)、DQ(8)は累積加減算平均回路
85A、86Aにおいて加減算処理される。
る加減算処理は、ビットストリームが〃1〃の場合に加
算処理され、ビットストリームが〃0〃の場合に減算処
理され、所定区間の演算後、その平均処理がなされて、
平均処理がなされた受信点信号AVI(8)、AVQ
(8)が累積加減算平均回路85A、86Aから出力さ
れる。
力される受信点信号AVI(8)、AVQ(8)は、R
OMからなる受信信号位相判定回路87に入力されて、
受信位相判定テーブルによって受信信号の位相回転角に
対応した3ビットの位相回転角信号RT(3)が論理変
換回路12へ出力される。位相回転角信号RT(3)を
受けた論理変換回路12から後段の作用は既に説明した
とおりである。
おいて、受信信号位相検出ブロック8における0°/1
80°位相回転回路83および累積加算平均回路85、
86に代わって累積加算平均回路85A、86Aを用い
ている。これは、0°/180°位相回転回路83の動
作である180°位相回転は、それぞれの軸における符
号反転に等しい。したがって、180°位相回転した受
信シンボルのそれぞれの軸における累積加算は、それぞ
れの軸における累積減算に等しい。
3と累積加算平均回路85、86とを累積加減算平均回
路85A、86Aに置き換えることができる。仮に、0
°/180°位相回転回路83がROMによる変換テー
ブルによって構成されているときは、128kバイト
(=216×16ビット)の記憶容量を削減することがで
きる。そこで、図14に示した従来の絶対位相化同期捕
捉回路における受信信号位相検出ブロック8に代わっ
て、受信信号位相検出ブロック8Aを用いても差し支え
なく、この場合においても0°/180°位相回転回路
83がROMによる変換テーブルによって構成されてい
るときは、128kバイトの記憶容量を削減させること
ができる。
かる絶対位相化同期捕捉回路において、リマッパ11に
よってベースバンド信号i(8)、q(8)信号を、θ
=45°の場合に対する位相回転を行う場合を例示した
が、θ=135°、θ=225°、θ=315°の位相
回転を行わせてもよい。
得るための論理変換回路12において、論理変換回路1
2においてn=奇数の場合、すなわちθ=45°×n
(n=1、3、5、7)の場合に、図2(a)に示す変
換はそのままで、図2(b)に代わってθ=135°の
位相回転させた場合は図9(a)に示す論理変換を行
い、θ=225°の位相回転させた場合は図9(b)に
示す論理変換を行い、θ=315°の位相回転をさせた
場合は図9(c)に示す論理変換を行い、かつ図3に示
す論理変換に代わって、図9(a)、図9(b)、また
は図9(c)の論理変換に対応して図10(a)、図1
0(b)、または図10(c)の論理変換を行ってもよ
い。
かる絶対位相化同期捕捉回路の第1変形例について説明
する。図11は本発明の実施の一形態にかかる絶対位相
化同期捕捉回路の第1変形例の構成を示すブロック図で
ある。
同期捕捉回路の第1変形例は、図14に示す従来例の絶
対位相化同期捕捉回路中のフレーム同期検出ブロック2
に代わって、フレーム同期検出ブロック2´を用いたも
のである。その他の構成は従来例の絶対位相化同期捕捉
回路の構成と同一である。
Kデマッパとして図12に示すBPSKデマッパ30、
31、32からなるBPSKデマッパ3Aの出力B0、
B1、B2、B3を格別に、図5に示す構成を有し、か
つ図6および図7の論理演算を処理をする同期検出回路
40A、41A、42A、43Aに供給し、同期検出回
路40Aの出力SYNA0およびSYNB0、同期検出
回路41Aの出力SYNA1およびSYNB1、同期検
出回路42Aの出力SYNA2およびSYNB2、同期
検出回路43Aの出力SYNA3およびSYNB3を、
図8に示す論理和回路を備えたフレーム同期検出回路5
Aへ供給するように構成してある。
形態にかかる絶対位相化同期捕捉回路の第1変形例にお
いて、フレーム同期検出ブロック2´では、復調された
ベースバンド信号I(8)、Q(8)を受けてBPSK
デマッパ3AによってBPSKデマッピングが行われて
出力B0、B1、B2、B3が得られ、本発明の実施の
一形態にかかる絶対位相化同期捕捉回路と同様に同期検
出回路40A〜43Aによって出力SYNAα、SYN
Bαが得られてフレーム同期回路5Aに送出され、フレ
ーム同期回路5Aからフレーム同期パルスが出力され
る。
同期捕捉回路の第1変形例によれば、BPSKデマッパ
3Aの規模はBPSKデマッパ3の規模の1/2です
み、さらに同期検出回路の数は同期検出回路40A〜4
3Aの4つですみその規模も従来の場合に比較して1/
2ですむことになる。
かる絶対位相化同期捕捉回路の第2変形例について説明
する。図13は本発明の実施の一形態にかかる絶対位相
化同期捕捉回路の第2変形例の構成を示すブロック図で
ある。
同期捕捉回路の第2変形例は、図1に示す本発明の実施
の一形態にかかる絶対位相化同期捕捉回路中におけるフ
レーム同期検出ブロック2Aに代わってフレーム同期検
出ブロック2A´を用いたものである。なお、受信信号
位相検出ブロックは従来のままである。
検出回路40A〜43Aに代わって従来の同期検出回路
40〜47を用いたものである。図6に示す論理変換回
路12から、さらに図6において破線で示した反転した
I(8)のMSB、反転したi(8)のMSB、反転し
たQ(8)のMSB、反転したq(8)のMSBを取り
出して出力B4、B5、B6、B7とし、それぞれ同期
検出回路40〜47へ送出し、同期検出回路40〜47
からの出力SYNA0〜SYNA7、SYNB0〜SY
NB7をフレーム同期回路5へ送出させるように構成し
てある。
PSKデマッピング出力である出力B0〜B7に基づい
てフレーム同期が検出される。この場合に従来必要とし
たBPSKデマッパ3は不要であって、構成の簡単な規
模の小さい論理変換回路12Aによってすむことなっ
て、絶対位相化同期捕捉回路の規模が小さくてすむ。
対位相化同期捕捉回路によれば、回路規模が大幅に低減
できて、絶対位相化同期捕捉回路をIC化する場合チッ
プ面積を有効に使用することができるという効果が得ら
れる。
捕捉回路の構成を示すブロック図である。
捕捉回路における論理変換回路の真理値表を示す図であ
る。
捕捉回路における論理変換回路の真理値表を示す図であ
る。
捕捉回路における論理変換回路の構成を示すブロック図
である。
捕捉回路における同期検出回路の一部の構成を示すブロ
ック図である。
捕捉回路における同期検出回路で実施される論理演算の
真理値表を示す図である。
捕捉回路における同期検出回路で実施される論理演算の
真理値表を示す図である。
捕捉回路におけるフレーム同期回路の一部の構成を示す
ブロック図である。
捕捉回路における論理変換回路の真理値表を示す図であ
る。
期捕捉回路における論理変換回路の真理値表を示す図で
ある。
期捕捉回路の第1変形例の構成を示すブロック図であ
る。
期捕捉回路の第1変形例におけるBPSKデマッパの構
成を示すブロック図である。
期捕捉回路の第1変形例の構成を示すブロック図であ
る。
ブロック図である。
置図である。
である。
検出回路の一部の構成を示すブロック図である。
SKデマッパの構成を示すブロック図である。
ーム同期回路の一部の構成を示すブロック図である。
/180°位相回転回路通過後のフレーム同期信号の信
号点配置図である。
る。
Claims (1)
- 【請求項1】BPSK変調された変調波を復調したベー
スバンド信号からフレーム同期信号を捕捉し、捕捉した
フレーム同期信号から送信信号位相角に対する受信信号
位相回転角を検出して受信信号位相角を送信信号位相角
に一致させて絶対位相化する絶対位相化同期捕捉回路に
おいて、復調ベースバンド信号中から交互に抽出される
第1のフレーム同期信号のビットストリームと、第1の
同期信号のビットストリームの後半部分のビットを反転
した第2の同期信号のビットストリームと、第1のフレ
ーム同期信号のビットストリームの各ビットを反転した
第3の同期信号のビットストリームと、第2のフレーム
同期信号のビットストリームの各ビットを反転した第4
の同期信号のビットストリームとを検出する同期検出回
路を備え、同期検出回路の出力に基づきフレーム同期信
号を捕捉することを特徴とする絶対位相化同期捕捉回
路。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09187176A JP3115258B2 (ja) | 1997-06-30 | 1997-06-30 | 絶対位相化同期捕捉回路 |
US09/446,460 US6678342B1 (en) | 1997-06-30 | 1998-06-29 | Absolute-phasing synchronization capturing circuit |
PCT/JP1998/002897 WO1999000955A1 (fr) | 1997-06-30 | 1998-06-29 | Circuit d'acquisition de synchronisation pour mise en phase absolue |
EP98929730A EP0994611B1 (en) | 1997-06-30 | 1998-06-29 | Circuit for capturing absolute phase synchronization |
CA002293629A CA2293629C (en) | 1997-06-30 | 1998-06-29 | Absolute-phasing synchronization capturing circuit |
DE69836019T DE69836019T2 (de) | 1997-06-30 | 1998-06-29 | Fangschaltung für absolute Phasensynchronisation |
CN98806722A CN1117458C (zh) | 1997-06-30 | 1998-06-29 | 绝对定相同步捕获电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09187176A JP3115258B2 (ja) | 1997-06-30 | 1997-06-30 | 絶対位相化同期捕捉回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1127335A JPH1127335A (ja) | 1999-01-29 |
JP3115258B2 true JP3115258B2 (ja) | 2000-12-04 |
Family
ID=16201445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09187176A Expired - Lifetime JP3115258B2 (ja) | 1997-06-30 | 1997-06-30 | 絶対位相化同期捕捉回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3115258B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1039708T1 (de) * | 1997-12-29 | 2001-03-15 | Kabushiki Kaisha Kenwood, Tokio/Tokyo | Schaltung zum fangen eines rahmensynchronisiersignals in einem empfänger |
-
1997
- 1997-06-30 JP JP09187176A patent/JP3115258B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1127335A (ja) | 1999-01-29 |
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