DE69832006T2

DE69832006T2 - Leitungstreiber

Info

Publication number: DE69832006T2
Application number: DE69832006T
Authority: DE
Inventors: Katsuhiro 1-4-1 Chuo Ohuchi; Morio 1-4-1 Chuo Sato
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 1997-06-05
Filing date: 1998-04-22
Publication date: 2006-04-20
Anticipated expiration: 2018-04-23
Also published as: EP0883267B1; DE69832006D1; US6301305B1; JPH10341143A; EP0883267A2; JP3727440B2; EP0883267A3

Description

Die vorliegende Erfindung bezieht sich auf eine Sendevorrichtung zum Ausgeben eines Signals mit binären Pegeln über eine Kommunikationsleitung oder dergleichen.
Im offengelegten japanischen Patent Nr. Hei 5-292101 wird eine Kommunikationsvorrichtung vorgeschlagen, in der Signale zwischen mehreren Kommunikationseinheiten über eine Kommunikationsleitung ausgetauscht werden, wobei jede Kommunikationseinheit eine Sendeschaltung zum Erzeugen eines Hochpegelsignals oder eines Niedrigpegelsignals in einer alternativen Weise und zum Ausgeben des erzeugten Signals auf die Kommunikationsleitung, sowie eine Sendesteuerschaltung zum Eingeben eines Steuersignals in die Sendeschaltung umfasst, so dass die Sendeschaltung das Hochpegelsignal oder das Niedrigpegelsignal ausgibt.
US 5164617 beschreibt ebenfalls eine Schaltung zum Ausgeben eines Hochpegel- oder Niedrigpegelsignals.
In diesem Dokument wird eine Kommunikationsvorrichtung vorgeschlagen, die dafür ausgelegt ist, die Auswirkung der Streukapazität zwischen der Kommunikationsleitung und Masse zu reduzieren, welche die Kommunikation verlangsamt, und somit eine schnelle Kommunikation zu bewerkstelligen, indem die Sendeschaltung aus einer Zeitgeberschaltung zum Ausgeben eines Zeitgebersignals für eine vorgegebene Zeitperiode nach der Inversion des Pegels des Steuersignals von einem ersten Pegel zu einem zweiten Pegel, einem ersten Transistor, der auf das Zeitgebersignal anspricht, um entweder den Hochpegel oder den Niedrigpegel auszugeben, und einem zweiten Transistor gebildet wird, der auf die Inversion des Pegels des Steuersignals vom zweiten Pegel zum ersten Pegel anspricht, um eine Signal mit dem anderen Pegel auf die Kommunikationsleitung auszugeben.
Ferner ist eine Sendevorrichtung des sogenannten Totempfahltyps bekannt, bei der ein erster Transistor zum Ausgeben eines Hochpegelsignals auf eine Kommunikationsleitung und ein zweiter Transistor zum Ausgeben eines Niedrigpegelsignals auf die Kommunikationsleitung in Serie verbunden und zwischen den Stromversorgungsanschlüssen angeordnet sind.
6 ist ein Schaltbild, das ein Beispiel einer Totempfahltyp-Sendevorrichtung des Standes der Technik zeigt.
6 zeigt eine Sendevorrichtung 101, die einen nichtinvertierenden Signalausgangsanschluss 103 zum Ausgeben eines Signals mit dem gleichen Logikpegel wie der Logikpegel der dem Dateneingangschluss 102 zugeführten gesendeten Daten, sowie einen invertierenden Signalausgangsanschluss 104 zum Ausgeben eines Signals mit dem logischen Pegel, der durch Umkehren des logischen Pegels der dem Dateneingangsanschluss 102 zugeführten gesendeten Daten erhalten wird, enthält.
Die in 6 gezeigte Sendevorrichtung 101 des Standes der Technik umfasst einen Inverter (logische Invertierungsschaltung) 105 zum Invertieren des Logikpegels der dem Dateneingangsanschluss 102 zugeführten gesendeten Daten und zwei Sätze von Ausgangsschaltungen 106 und 107.
Eine Ausgangsschaltung 106 umfasst einen PNP-Transistor Q1, einen NPN-Transistor Q2, einen P-Kanal-Anreicherungs-Feldeffekttransistor Q3, einen N-Kanal-Anreicherungs-Feldeffekttransistor Q4 und deren Peripherieschaltungen.
Der Emitter des PNP-Transistors Q1 ist mit einer positiven Spannungsquelle V+ verbunden, während der Kollektor des PNP-Transistors Q1 mit dem nichtinvertierenden Ausgangsanschluss 103 verbunden ist.
Die Basis des PNP-Transistors Q1 ist mit dem Ausgangsanschluss des Inverters 105 über einen Basiswiderstand R1 verbunden.
Der Emitter des NPN-Transistors Q2 ist mit Masse (oder einer negativen Spannungsquelle) verbunden, während der Kollektor des NPN-Transistors Q2 mit dem nichtinvertierenden Ausgangsanschluss 103 verbunden ist.
Die Basis des NPN-Transistors Q2 ist mit dem Ausgangsanschluss des Inverters 105 über einen Basiswiderstand R3 verbunden.
Der nichtinvertierende Ausgangsanschluss 103 ist mit der positiven Spannungsquelle V+ über einen Pull-Up-Widerstand R5 verbunden.
Wenn der PNP-Transistor Q1 und der NPN-Transistor Q2 sich beide in einem AUS-Zustand befinden (Leerlaufzustand), wird der Logikpegel des nichtinvertierenden Ausgangsanschlusses 103 mittels des Pull-Up-Widerstands R5 auf Hochpegel gehalten.
Die andere Ausgangsschaltung 107 entspricht im wesentlichen derjenigen, die oben beschrieben worden ist, mit der Ausnahme, dass der Ausgangsanschluss 104 über einen Widerstand R10 mit der Masseseite verbunden ist und zwischen den Basiseingängen von Q5 und Q6 und dem Dateneingangsanschluss kein Inverter eingesetzt ist.
Im Folgenden wird die Funktion der Sendevorrichtung 101 des Standes der Technik beschrieben.
Ein Ausgangsanschluss 106 ist so ausgelegt, dass die Basisströme des PNP-Transistors Q1 und des NPN-Transistors Q2 gemäß dem Ausgang des Inverters 105 gesteuert werden und einer der Transistoren Q1 und Q2 eingeschaltet wird.
Wenn der Logikpegel der dem Dateneingangsanschluss 102 zugeführten gesendeten Daten gleich Hochpegel ist, wird der Ausgang des Inverters 105 auf einen Niedrigpegel gebracht. Wenn der Ausgang des Inverters 105 auf Niedrigpegel liegt, wird der NPN-Transistor Q2 in einen AUS-Zustand versetzt, da dem NPN-Transistor Q2 kein Basisstrom zugeführt wird. Indes sen wird dem PNP-Transistor Q1 über den Basiswiderstand R1 ein Basisstrom zugeführt, wobei der PNP-Transistor Q1 in einen EIN-Zustand versetzt wird. Somit wird der Ausgang des nichtinvertierenden Ausgangsanschlusses 103 auf Hochpegel gebracht.
Wenn der Logikpegel der dem Dateneingangsanschluss 102 zugeführten gesendeten Daten gleich Niedrigpegel ist, wird der Ausgang des Inverters 105 auf Hochpegel gebracht. Wenn der Ausgang des Inverters 105 auf Hochpegel liegt, wird dem NPN-Transistor Q2 über den Basiswiderstand R3 ein Basisstrom zugeführt und der NPN-Transistor Q2 wird in einen EIN-Zustand versetzt, während gleichzeitig der PNP-Transistor Q1 in einen AUS-Zustand versetzt wird. Somit wird der Ausgang des nichtinvertierenden Ausgangsanschlusses 103 auf Niedrigpegel gebracht.
In einem bipolaren Transistor, wie z. B. einem PNP-Transistor und einem NPN-Transistor, wird selbst dann, wenn die Zufuhr des Basisstroms unterbrochen wird, durch die Wirkung der elektrischen Ladung, die in der Basisregion gespeichert ist, und dergleichen eine Verzögerung hervorgerufen, bis der Kollektorstrom unterbrochen wird.
Um die Abschaltverzögerungszeit (Abschaltzeit) zu verkürzen, wird in die Sendevorrichtung 101 des Standes der Technik ein Feldeffekttransistor zwischen der Basis und dem Emitter jedes Transistors angeschlossen, wobei durch Einschalten des Feldeffekttransistors die Basis über eine niedrige Impedanz mit dem Emitter kurzgeschlossen wird, so dass die Ladung in der Basis zwangsweise abgeleitet wird.
Durch die zwangsweise Ableitung der in der Basis gespeicherten Ladung kann die Abschaltverzögerungszeit (Abschaltzeit) verkürzt werden.
Im Folgenden wird die Funktion beschrieben. Wenn der Logikpegel der dem Dateneingangsanschluss 102 zugeführten gesendeten Daten gleich Hochpegel ist, befindet sich der P-Kanal-Anreicherungs-Feldeffekttransistor Q3 in einem AUS-Zustand und der PNP-Transistor Q1 wird durch die Niedrigpegelausgabe des Inverters 105 in einen EIN-Zustand versetzt.
Wenn der Logikpegel der dem Dateneingangsanschluss 102 zugeführten gesendeten Daten vom Hochpegel auf Niedrigpegel wechselt, wird der P-Kanal-Anreicherungs-Feldeffekttransistor Q3 in einen EIN-Zustand versetzt.
Durch das Einschalten des P-Kanal-Anreicherungs-Feldeffekttransistors Q3 wird die in der Basis des PNP-Transistors Q1 gespeicherte Ladung zwangsweise abgeleitet. Somit wird die Abschaltverzögerungszeit (Abschaltzeit) des PNP-Transistors Q1 verkürzt.
Wenn andererseits der Logikpegel der dem Dateneingangsanschluss 102 zugeführten gesendeten Daten gleich Niedrigpegel ist, befindet sich der N-Kanal-Anreicherungs-Feldeffekttransistor Q4 in einem AUS-Zustand und der NPN-Transistor Q2 wird durch die Hochpegelausgabe des Inverters 105 in einen EIN-Zustand versetzt.
Wenn der Logikpegel der dem Dateneingangsanschluss 102 zugeführten gesendeten Daten von Niedrigpegel auf Hochpegel wechselt, wird der N-Kanal-Anreicherungs-Feldeffekttransistor Q4 in einen EIN-Zustand versetzt.
Durch Einschalten des N-Kanal-Anreicherungs-Feldeffekttransistors Q4 wird die in der Basis des NPN-Transistors Q2 gespeicherte Ladung zwangsweise abgeleitet. Somit wird die Abschaltverzögerungszeit (Abschaltzeit) des NPN-Transistors Q2 verkürzt.
Da die in 6 gezeigte Sendevorrichtung 101 des Standes der Technik Feldeffekttransistoren verwendet, um die Abschaltverzögerungszeit (Abschaltzeit) der bipolaren Transistoren zu verkürzen, nimmt die Anzahl der Teile der diskreten Komponenten, die jeweils die Ausgangsschaltungen 106 und 107 bilden, zu.
Es wird daher in Betracht gezogen, die Schaltungen zum Verkürzen der Abschaltverzögerungszeit (Abschaltzeit) der bipolaren Transistoren in Form eines IC bereitzustellen, in welchem Drei-Zustand-Puffer verwendet werden.
7 ist ein Schaltbild einer Sendevorrichtung, die dafür ausgelegt ist, die Abschaltverzögerungszeit (Abschaltzeit) von Bipolartransistoren durch die Verwendung von Drei-Zustand-Puffern zu verkürzen. Die in 7 gezeigte Sendevorrichtung 111 umfasst einen Logikschaltungsabschnitt 112 und zwei Sätze von Ausgangsschaltungen 113 und 114. Der Logikschaltungsabschnitt 112 kann in Form eines IC mit zusammengelegten Logikschaltungsabschnitten bereitgestellt werden.
Jede der Ausgangsschaltungen 113 und 114 wird bereitgestellt, indem die Feldeffekttransistoren von den jeweiligen Ausgangsschaltungen 106 und 107, die in 6 gezeigt sind, eliminiert werden, wobei ansonsten die Schaltungskonfiguration die gleiche ist wie diejenige, die in 6 gezeigt ist.
Der Logikschaltungsabschnitt 112 umfasst einen Inverter 105 und vier Drei-Zustand-Puffer G1-G4. Der Eingangsanschluss G1a des ersten Drei-Zustand-Puffers G1 ist mit dem Ausgangsanschluss des Inverters 105 verbunden.
Der Ausgangsanschluss G1b des ersten Drei-Zustand-Puffers G1 ist mit der Basis des PNP-Transistors Q1 verbunden.
Der Ausgangsfreigabeanschluss G1c des ersten Drei-Zustand-Puffers G1 ist mit dem Ausgangsanschluss des Inverters 105 verbunden.
Der erste Drei-Zustand-Puffer G1 bringt dann, wenn der Logikpegel des Ausgangsfreigabesignals, das dem Ausgangsfreigabeanschluss G1c zugeführt wird, gleich Niedrigpegel ist, den Ausgangsanschluss G1b in einen Hochimpedanzzustand, und gibt dann, wenn der Logikpegel des dem Ausgangsfreigabeanschluss G1c zugeführten Ausgangsfreigabesignals gleich Hochpegel ist, ein Signal mit dem gleichen Logikpegel wie der Logikpegel des dem Eingangsanschluss G1a zugeführten Eingangssignals aus.
Für den ersten Drei-Zustand-Puffer G1 wird ein solcher verwendet, bei dem die Ausgangsimpedanz in ausreichender Weise kleiner ist als der Widerstandswert des Basis-Emitter-Widerstands R2 des PNP-Transistors Q1.
Im Folgenden wird mit Bezug auf den ersten Drei-Zustand-Puffer G1 die Funktion kurz beschrieben. Wenn der Logikpegel des dem Dateneingangs anschluss 102 zugeführten gesendeten Signals gleich Hochpegel ist, wird der Ausgang des Inverters 105 auf Niedrigpegel gebracht, wobei der Ausgangsfreigabeanschluss G1c des ersten Drei-Zustand-Puffers G1 auf die Niedrigpegel gebracht wird. Somit wird der Ausgang des ersten Drei-Zustand-Puffers G1 in einen Hochimpedanzzustand versetzt.
Durch den Niedrigpegelausgang des Inverters 105 wird dem PNP-Transistor Q1 über den Basiswiderstand R1 ein Basisstrom zugeführt, wodurch der PNP-Transistor Q1 in einen EIN-Zustand versetzt wird und der Ausgang des nichtinvertierenden Ausgangsanschlusses 103 auf Hochpegel gebracht wird.
Wenn der Logikpegel der dem Dateneingangsanschluss 102 zugeführten gesendeten Daten von Hochpegel auf Niedrigpegel wechselt, wechselt der Ausgang des Inverters 105 vom Niedrigpegel auf Hochpegel und sowohl der Ausgangsfreigabeanschluss G1c als auch der Eingangsanschluss G1a des ersten Drei-Zustand-Puffers G1 werden auf Hochpegel gebracht, so dass der Ausgang des ersten Drei-Zustand-Puffers G1 auf Hochpegel gebracht wird.
Somit wird die Basis des PNP-Transistors Q1 in einen solchen Zustand versetzt, dass sie mit der Seite der positiven Spannungsquelle V+ mittels einer niedrigen Impedanz über den Hochpegel ausgebenden Transistor innerhalb des ersten Drei-Zustand-Puffers G1 verbunden ist. Somit wird es möglich, die in der Basis des PNP-Transistors Q1 gespeicherte Ladung zwangsweise abzuführen und die Abschaltverzögerungszeit (Abschaltzeit) zu verkürzen.
Wie in den 6 und 7 gezeigt ist, sind dann, wenn eine solche Schaltungskonfiguration verwendet wird, die fähig ist, die Basis und den Emitter eines Bipolartransistors mittels einen niedrigen Impedanz kurzzuschließen, um die Abschaltzeit des Bipolartransistors, der den Ausgangsanschluss ansteuert, zu verkürzen, vier Signalleitungen erforderlich, die zwischen jeder Ausgangsschaltung und dem Logikschaltungsabschnitt angeordnet sein müssen, wodurch die Schnittstelle zwischen dem Logikschaltungsabschnitt und jeder Ausgangsschaltung kompliziert wird.
Wenn ferner versucht wird, den Logikschaltungsabschnitt in einem IC herzu stellen, wird die Anzahl der Ausgangsstifte unerwünscht erhöht.
Wenn eine solche Schaltungskonfiguration verwendet wird, bei der ein Feldeffekttransistor anstelle des Bipolartransistors verwendet wird, kann die Abschaltzeit verkürzt werden, indem über eine niedrige Impedanz dem Gate des Feldeffekttransistors eine Spannung zugeführt wird, um den Feldeffekttransistor in einen AUS-Zustand zu schalten. Es entsteht jedoch das Problem ähnlich dem obigen, dass die Schnittstelle zwischen dem Logikschaltungsabschnitt und jeder Ausgangsschaltung kompliziert wird.
Die vorliegende Erfindung wurde gemacht, um die obenbeschriebenen Probleme zu lösen, wobei es eine Aufgabe der Erfindung ist, eine Sendevorrichtung zu schaffen, die die Abschaltzeit des Ausgangstransistors unter Verwendung einer einfachen Schaltungskonfiguration verkürzen kann.
Gemäß der obenbeschriebenen Erfindung wird eine Sendevorrichtung geschaffen, die umfasst: eine Sendeschaltung, die alternativ ein Hochpegelsignal und ein Niedrigpegelsignal erzeugt und das erzeugte Signal über eine Kommunikationsleitung sendet; eine Steuerschaltung zum Bereitstellen eines Steuersignals zum Steuern der Sendeschaltung; einen ersten Transistor zum Aktivieren der Kommunikationsleitung auf einen Hochpegel, wenn das Steuersignal einen ersten Pegel aufweist; und einen zweiten Transistor zum Aktivieren der Kommunikationsleitung auf einen Niedrigpegel, wenn das Steuersignal einen zweiten Pegel aufweist; wobei das Potenzial des Niedrigpegelsignals über einen Widerstand in den Eingangsanschluss des ersten Transistors eingegeben wird und das Potenzial des Hochpegelsignals über einen Widerstand in den Eingangsanschluss des zweiten Transistors eingegeben wird; und wobei die mit den Eingangsanschlüssen der Transistoren verbundene Steuerschaltung einen Hochimpedanzzustand bezüglich des Eingangsanschlusses des ersten Transistors entwickelt und ein Niedrigpegelsignal an den Eingangsanschluss des zweiten Transistors ausgibt, wenn ein Hochpegelsignal auf die Kommunikationsleitung zu senden ist, und ein Hochpegelsignal an den Eingangsanschluss des ersten Transistors ausgibt und einen Hochimpedanzzustand bezüglich des Eingangsanschlusses des zweiten Transistors entwickelt, wenn ein Niedrigpegelsignal auf die Kommunikationsleitung auszugeben ist.
Die Steuerschaltung kann aus Drei-Zustand-Puffern aufgebaut sein. Die Ausgabe des Niedrigpegelsignals, die Ausgabe des Hochpegelsignals und die Entwicklung des Hochimpedanzzustands können von den Drei-Zustand-Puffern bewerkstelligt werden.
Die ersten und zweiten Transistoren können mittels Bipolartransistoren bereitgestellt werden, wobei die Basen als Eingänge verwendet werden können. Die Bipolartransistoren können so gesteuert werden, dass ihre Basen als Eingänge (Eingangsanschlüsse) verwendet werden.
Die ersten und zweiten Transistoren können mittels Feldeffekttransistoren bereitgestellt werden, wobei die Gates als Eingänge verwendet werden können. Die Feldeffekttransistoren können so gesteuert werden, dass ihre Gates als Eingänge (Eingangsanschlüsse) verwendet werden.
Im Folgenden wird eine Ausführungsform der Erfindung mit Bezug auf die beigefügten Zeichnungen beschrieben.
1 ist ein Schaltbild einer Sendevorrichtung gemäß der Erfindung.
2 ist ein Zeitablaufdiagramm, das die Funktion der in 1 gezeigten Sendevorrichtung zeigt.
3 ist ein Schaltbild einer Sendevorrichtung, die mit einer Sendestoppfunktion versehen ist.
4 ist ein Schaltbild einer Sendevorrichtung, die mit einer Sendestoppfunktion und einer Basisansteuerungsverhinderungsfunktion versehen ist.
5 ist ein Schaltbild, das ein Beispiel einer Variation der in 1 gezeigten Sendevorrichtung zeigt.
6 ist ein Schaltbild, das ein Beispiel einer Sendevorrichtung des Standes der Technik zeigt.
7 ist ein Schaltbild einer Sendevorrichtung, in der eine Bauform zum Verkürzen der Abschaltzeit der Transistoren unter Verwendung von Drei-Zustand-Puffern ausgeführt ist.
1 ist ein Schaltbild der Sendevorrichtung gemäß der Erfindung.
Die in 1 gezeigte Sendevorrichtung 1 enthält einen nichtinvertierenden Ausgangsanschluss 3 zum Ausgeben des gleichen Logikpegels wie der Logikpegel der gesendeten Daten, die dem Dateneingangsanschluss 2 zugeführt werden, und einen invertierenden Ausgangsanschluss 4 zum Ausgeben des Logikpegels, der erhalten wird durch Umkehren des Logikpegels der dem Dateneingangsanschluss 2 zugeführten gesendeten Daten. Die Sendevorrichtung 1 umfasst einen Logikschaltungsabschnitt 5 und zwei Sätze von Ausgangsschaltungen 6 und 7.
Eine Ausgangsschaltung 6 wird von einem PNP-Transistor Q1, einem NPN-Transistor Q2 und deren Peripherieschaltungen gebildet.
Der Emitter des PNP-Transistors Q1 ist mit der positiven Spannungsquelle V+ verbunden, während der Kollektor des PNP-Transistors Q1 mit dem nichtinvertierenden Ausgangsanschluss 3 verbunden ist.
Die Basis des PNP-Transistors Q1 ist über einen Basiswiderstand R1 mit Masse (oder einer negativen Spannungsquelle) verbunden. Der Widerstandswert des Basiswiderstands R1 ist so festgelegt, dass er einen Basisstrom zuführen kann, der ausreicht, um den PNP-Transistor Q1 einzuschalten.
Ein Basis-Emitter-Widerstand R2 ist parallel mit der Basis-Emitter-Schaltung des PNP-Transistors Q1 verbunden. Im übrigen kann der Basis-Emitter-Widerstand R2 weggelassen werden.
Zwischen dem Kollektor und dem Emitter des PNP-Transistors Q1 ist eine Diode D1 vorgesehen, um den PNP-Transistor Q1 vor einer Rückwärtsspannung und einem Rückwärtsstrom zu schützen.
Hinsichtlich der Diode D1 ist die Katode der Diode D1 mit der Emitter-Seite des PNP-Transistors Q1 verbunden, während die Anode der Diode D1 mit der Kollektor-Seite des PNP-Transistors Q1 verbunden ist.
Der Emitter des NPN-Transistors Q2 ist mit Masse (oder einer negativen Spannungsquelle) verbunden, während der Kollektor des NPN-Transistors Q2 mit dem nichtinvertierenden Ausgangsanschluss 3 verbunden ist.
Die Basis des NPN-Transistors Q2 ist mit der positiven Spannungsquelle V+ über einen Basiswiderstand R3 verbunden. Der Widerstandswert des Basiswiderstands R3 ist so festgelegt, dass er einen Basisstrom zuführen kann, der ausreicht, um den NPN-Transistor Q2 einzuschalten.
Ein Basis-Emitter-Widerstand R4 ist parallel mit der Basis-Emitter-Schaltung des NPN-Transistors Q2 verbunden. Im übrigen kann der Basis-Emitter-Widerstand R4 weggelassen werden.
Zwischen dem Kollektor und dem Emitter des NPN-Transistors Q2 ist eine Diode D2 vorgesehen, um den NPN-Transistor Q2 vor einer Rückwärtsspannung und einem Rückwärtsstrom zu schützen.
Bezüglich der Diode D2 ist die Katode der Diode D2 mit der Kollektorseite des NPN-Transistors Q2 verbunden, während die Anode der Diode D2 mit der Emitterseite des NPN-Transistors Q2 verbunden ist.
Der nichtinvertierende Ausgangsanschluss 3 ist mit der positiven Spannungsquelle V+ über einen Pull-Up-Widerstand R5 verbunden.
Die andere Ausgangsschaltung 7 wird von einem PNP-Transistor Q5, einem NPN-Transistor Q6 und deren Peripherieschaltungen gebildet.
Der Emitter des PNP-Transistors Q5 ist mit der positiven Spannungsquelle V+ verbunden, während der Kollektor des PNP-Transistors Q5 mit dem nichtinvertierenden Ausgangsanschluss 4 verbunden ist.
Die Basis des PNP-Transistors Q5 ist über einen Basiswiderstand R6 mit Masse (oder einer negativen Spannungsquelle) verbunden. Der Widerstandswert des Basiswiderstands R6 ist so festgelegt, dass er einen Basisstrom zuführen kann, der ausreicht, um den PNP-Transistor Q5 einzuschalten.
Ein Basis-Emitter-Widerstand R7 ist parallel mit der Basis-Emitter-Schaltung des PNP-Transistors Q5 verbunden. Im übrigen kann der Basis-Emitter-Widerstand R7 weggelassen werden.
Zwischen dem Kollektor und dem Emitter des PNP-Transistors Q5 ist eine Diode D3 vorgesehen, um den PNP-Transistor Q5 vor einer Rückwärtsspannung und einem Rückwärtsstrom zu schützen.
Hinsichtlich der Diode D3 ist die Katode der Diode D3 mit der Emitter-Seite des PNP-Transistors Q5 verbunden, während die Anode der Diode D3 mit der Kollektor-Seite des PNP-Transistors Q5 verbunden ist.
Der Emitter des NPN-Transistors Q6 ist mit Masse (oder einer negativen Spannungsquelle) verbunden, während der Kollektor des NPN-Transistors Q6 mit dem nichtinvertierenden Ausgangsanschluss 4 verbunden ist.
Die Basis des NPN-Transistors Q6 ist über einen Basiswiderstand R8 mit der positiven Spannungsquelle V+ verbunden. Der Widerstandswert des Basiswiderstands R8 ist so festgelegt, dass er einen Basisstrom zuführen kann, der ausreicht, um den NPN-Transistor Q6 einzuschalten.
Ein Basis-Emitter-Widerstand R9 ist parallel mit der Basis-Emitter-Schaltung des NPN-Transistors Q6 verbunden. Im übrigen kann der Basis-Emitter-Widerstand R9 weggelassen werden.
Zwischen dem Kollektor und dem Emitter des NPN-Transistors Q6 ist eine Diode D4 vorgesehen, um den NPN-Transistor Q6 vor einer Rückwärtsspannung und einem Rückwärtsstrom zu schützen.
Bezüglich der Diode D4 ist die Katode der Diode D4 mit der Kollektorseite des NPN-Transistors Q6 verbunden, während die Anode der Diode D4 mit der Emitterseite des NPN-Transistors Q6 verbunden ist.
Der invertierende Ausgangsanschluss 4 ist mit Masse (oder einer negativen Spannungsquelle) über einen Pull-Down-Widerstand R10 verbunden.
Wenn der PNP-Transistor Q5 und der NPN-Transistor Q6 sich beide in einem AUS-Zustand (Leerlaufzustand) befinden, wird der Logikpegel des invertierenden Ausgangsanschlusses 4 mittels des Pull-Down-Widerstands R10 auf Niedrigpegel gehalten.
Der Logikschaltungsabschnitt 5 besteht aus vier Drei-Zustand-Puffern 51, 52, 53 und 54.
Der Eingangsanschluss 51a des ersten Drei-Zustand-Puffers 51 ist mit dem Dateneingangsanschluss 2 verbunden.
Der Ausgangsanschluss 51b des ersten Drei-Zustand-Puffers 51 ist mit der Basis des PNP-Transistors Q1 verbunden.
Der Ausgangsfreigabeanschluss 51c des ersten Drei-Zustand-Puffers 51 ist mit dem Dateneingangsanschluss 2 verbunden.
Wenn der Logikpegel des dem Ausgangsfreigabeanschluss 51c zugeführten Ausgangsfreigabesignals gleich Hochpegel ist, bringt der erste Drei-Zustand-Puffer 51 seinen Ausgangsanschluss 51b in einen Hochimpedanzzustand, wobei dann, wenn der Logikpegel des dem Ausgangsfreigabeanschluss 51c zugeführten Ausgangsfreigabesignals gleich Niedrigpegel ist, ein Signal mit dem Logikpegel ausgegeben wird, der durch Umkehren des Logikpegels des dem Eingangsanschluss 51a zugeführten Eingangssignals erhalten wird.
Als erster Drei-Zustand-Puffer 51 wird ein solcher verwendet, der als Hochpegelausgabe die Spannung der positiven Spannungsquelle V+ über eine niedrige Impedanz ausgibt.
Der Eingangsanschluss 52a des zweiten Drei-Zustand-Puffers 52 ist mit dem Dateneingangsanschluss 2 verbunden.
Der Ausgangsanschluss 52b des zweiten Drei-Zustand-Puffers 52 ist mit der Basis des NPN-Transistors Q2 verbunden.
Der Ausgangsfreigabeanschluss 52c des zweiten Drei-Zustand-Puffers 52 ist mit dem Dateneingangsanschluss 2 verbunden.
Wenn der Logikpegel des dem Ausgangsfreigabeanschluss 52c zugeführten Ausgangsfreigabesignals gleich Niedrigpegel ist, bringt der zweite Drei-Zustand-Puffer 52 seinen Ausgangsanschluss 52b in einen Hochimpedanzzustand, wobei dann, wenn der Logikpegel des dem Ausgangsfreigabeanschluss 52c zugeführten Ausgangsfreigabesignals gleich Hochpegel ist, ein Signal mit dem Logikpegel ausgegeben wird, der durch Umkehren des Logikpegels des dem Eingangsanschluss 52a zugeführten Eingangssignals erhalten wird.
Als zweiter Drei-Zustand-Puffer 52 wird ein solcher verwendet, der als Niedrigpegelausgabe die Spannung der Masse (oder einer negativen Spannungsquelle) über eine niedrige Impedanz ausgibt.
Der Eingangsanschluss 53a des dritten Drei-Zustand-Puffers 53 ist mit dem Dateneingangsanschluss 2 verbunden.
Der Ausgangsanschluss 53b des dritten Drei-Zustand-Puffers 53 ist mit der Basis des PNP-Transistors Q5 verbunden.
Der Ausgangsfreigabeanschluss 53c des dritten Drei-Zustand-Puffers 53 ist mit dem Dateneingangsanschluss 2 verbunden.
Wenn der Logikpegel des dem Ausgangsfreigabeanschluss 53c zugeführten Ausgangsfreigabesignals gleich Niedrigpegel ist, bringt der dritte Drei-Zustand-Puffer 53 seinen Ausgangsanschluss 53b in einen Hochimpedanzzustand, wobei dann, wenn der Logikpegel des dem Ausgangsfreigabeanschluss 53c zugeführten Ausgangsfreigabesignals gleich Hochpegel ist, ein Signal mit dem Logikpegel ausgegeben wird, der durch Umkehren des Logikpegels des dem Eingangsanschluss 53a zugeführten Eingangssignals erhalten wird.
Als dritter Drei-Zustand-Puffer 53 wird ein solcher verwendet, der als Hochpegelausgabe die Spannung der positiven Spannungsquelle V+ über eine niedrige Impedanz ausgibt.
Der Eingangsanschluss 54a des vierten Drei-Zustand-Puffers 54 ist mit dem Dateneingangsanschluss 2 verbunden.
Der Ausgangsanschluss 54b des vierten Drei-Zustand-Puffers 54 ist mit der Basis des NPN-Transistors Q6 verbunden.
Der Ausgangsfreigabeanschluss 54c des vierten Drei-Zustand-Puffers 54 ist mit dem Dateneingangsanschluss 2 verbunden.
Wenn der Logikpegel des dem Ausgangsfreigabeanschluss 54c zugeführten Ausgangsfreigabesignals gleich Hochpegel ist, bringt der vierte Drei-Zustand-Puffer 54 seinen Ausgangsanschluss 54b in einen Hochimpedanzzustand, wobei dann, wenn der Logikpegel des dem Ausgangsfreigabeanschluss 54c zugeführten Ausgangsfreigabesignals gleich Niedrigpegel ist, ein Signal mit dem Logikpegel ausgegeben wird, der durch Umkehren des Logikpegels des dem Eingangsanschluss 54a zugeführten Eingangssignals erhalten wird.
Als vierter Drei-Zustand-Puffer 54 wird ein solcher verwendet, der als Niedrigpegelausgabe die Spannung der Masse (oder einer negativen Spannungsquelle) über eine niedrige Impedanz ausgibt.
Im Folgenden wird die Funktion der in 1 gezeigten Sendevorrichtung beschrieben.
2 ist ein Zeitablaufdiagramm, das die Funktion der in 1 gezeigten Sendevorrichtung zeigt.
Wenn die dem Dateneingangsanschluss 2 (dem in 2A gezeigten Eingang) zugeführten gesendeten Daten einen Hochpegel aufweisen, wird der Ausgang des ersten Drei-Zustand-Puffers 51 in einen Hochimpedanzzustand versetzt, wie in 2B gezeigt ist, wobei der Ausgang des zweiten Drei-Zustand-Puffers 52 auf Niedrigpegel gebracht wird, wie in 2C gezeigt ist.
Dementsprechend wird dem PNP-Transistor Q1 über den Basiswiderstand R1 ein Basisstrom zugeführt, wodurch der PNP-Transistor Q1 in einen EIN-Zustand versetzt wird und der NPN-Transistor Q2 in einen AUS-Zustand versetzt wird. Somit wird die Ausgabe des nichtinvertierenden Ausgangsanschlusses 3 auf Hochpegel gebracht, wie in 2D gezeigt ist.
Wenn die dem Dateneingangsanschluss 2 zugeführten gesendeten Daten auf Niedrigpegel gebracht werden, wird der Ausgang des ersten Drei-Zustand-Puffers 51 auf Hochpegel gebracht, wie in 2B gezeigt ist, während der Ausgang des zweiten Drei-Zustand-Puffers 52 in einen Hochimpedanzzustand versetzt wird, wie in 2C gezeigt ist.
Dementsprechend wird der PNP-Transistor Q2 in einen AUS-Zustand versetzt und dem NPN-Transistor Q2 wird über den Basiswiderstand R3 ein Basisstrom zugeführt, wodurch der NPN-Transistor Q2 in einen EIN-Zustand versetzt wird. Somit wird die Ausgabe des nichtinvertierenden Ausgangsanschlusses 3 auf Niedrigpegel gebracht, wie in 2D gezeigt ist.
Wenn die dem Dateneingangsanschluss 2 (dem in 2A gezeigten Eingang) zugeführten gesendeten Daten einen Hochpegel aufweisen, wird der Ausgang des dritten Drei-Zustand-Puffers 53 auf Hochpegel gebracht, wie in 2E gezeigt ist, wobei der Ausgang des vierten Drei-Zustand-Puffers 54 in einen Hochimpedanzzustand versetzt wird, wie in 2F gezeigt ist.
Dementsprechend wird der PNP-Transistor Q5 in einen AUS-Zustand versetzt und dem NPN-Transistor Q6 wird über den Basiswiderstand R8 ein Basisstrom zugeführt, wodurch der NPN-Transistor Q6 in einem EIN-Zustand versetzt wird. Somit wird die Ausgabe des invertierenden Ausgangsanschlusses 4 auf Niedrigpegel gebracht, wie in 2G gezeigt ist.
Wenn die dem Dateneingangsanschluss 2 zugeführten gesendeten Daten auf Niedrigpegel gebracht werden, wird der Ausgang des dritten Drei- Zustand-Puffers 53 in einen Hochimpedanzzustand versetzt, wie in 2E gezeigt ist, wobei der Ausgang des vierten Drei-Zustand-Puffers 54 auf Niedrigpegel gebracht wird, wie in 2F gezeigt ist.
Dementsprechend wird dem PNP-Transistor Q5 über den Basiswiderstand R6 ein Basisstrom zugeführt, wodurch der PNP-Transistor Q5 in einen EIN-Zustand versetzt wird und der NPN-Transistor Q6 in einen AUS-Zustand versetzt wird. Somit wird die Ausgabe des invertierenden Ausgangsanschlusses 4 auf Hochpegel gebracht, wie in 2G gezeigt ist.
In der in 1 gezeigten Sendevorrichtung ist eine Basisvorspannschaltung vorgesehen, um den PNP-Transistor Q1, Q5 in einen EIN-Zustand zu halten, wobei dann, wenn der PNP-Transistor Q1, Q5 abgeschaltet werden soll, die Spannung der positiven Spannungsquelle V+ vom Drei-Zustand-Puffer 51, 53 der Basis des PNP-Transistors Q1, Q5 mit einer niedrigen Impedanz zugeführt wird. Dementsprechend wird ermöglicht, den PNP-Transistor Q1, Q5 unter Verwendung einer einzigen Signalleitung abzuschalten. Durch Zuführen der Spannung der positiven Spannungsquelle V+ zur Basis des PNP-Transistors Q1, Q5 mit niedriger Impedanz kann ferner die Ladung in der Basis des PNP-Transistors Q1, Q5 schnell abgeleitet werden, wodurch die Abschaltzeit des PNP-Transistors Q1, Q5 verkürzt werden kann.
In ähnlicher Weise ist eine Vorspannschaltung vorgesehen, um den NPN-Transistor Q1, Q5 in einem EIN-Zustand zu halten, wobei dann, wenn der PNP-Transistor Q1, Q5 abgeschaltet werden soll, die Massespannung (oder eine negative Spannungsquelle) vom Drei-Zustand-Puffer 52, 54 an die Basis des NPN-Transistors Q2, Q6 über eine niedrige Impedanz angelegt wird. Dementsprechend wird ermöglicht, den NPN-Transistor Q2, Q6 unter Verwendung einer einzelnen Signalleitung abzuschalten. Durch die Zufuhr der Spannung der Masse (oder der negativen Spannungsquelle) zur Basis des NPN-Transistors Q2, Q6 mit einer niedrigen Impedanz kann ferner die Ladung in der Basis des NPN-Transistors Q2-Q6 schnell abgeleitet werden, wodurch die Abschaltzeit des NPN-Transistors Q2, Q6 verkürzt werden kann.
3 ist ein Schaltbild einer Sendevorrichtung, die mit einer Sendestoppfunktion versehen ist.
Die in 3 gezeigte Sendevorrichtung 11 wird geschaffen, indem zu der in 1 gezeigten Sendevorrichtung 1 ein Sendestoppsignaleingangsanschluss 8, sowie ein UND-Gatter 55, ein ODER-Gatter 56 und ein Inverter 57 hinzugefügt werden, mit denen alle Transistoren Q1, Q2, Q5 und Q6 entsprechend einem Sendestoppsignal (Leerlaufsignal), das einem Sendestoppsignaleingangsanschluss 8 zugeführt wird, abgeschaltet werden.
Die Sendevorrichtung 11 ist so ausgelegt, dass dann, wenn ein Eingangssignal mit Hochpegel in den Sendestoppsignaleingangsanschluss 8 eingegeben wird, alle Transistoren Q1, Q2, Q5 und Q6 abgeschaltet werden, und dann, wenn das Eingangssignal mit Niedrigpegel in den Sendestoppsignaleingangsanschluss 8 eingegeben wird, ein Ausgang entsprechend dem logischen Pegel der dem Dateneingangsanschluss 2 zugeführten gesendeten Daten erzeugt wird.
Im Sendestoppzustand wird der Logikpegel des nichtinvertierenden Ausgangsanschlusses 3 über den Pull-Up-Widerstand R5 auf Hochpegel gehalten, während der Logikpegel des invertierenden Ausgangsanschlusses 4 durch den Pull-Down-Widerstand R10 auf Niedrigpegel gehalten wird.
Da alle Transistoren Q1, Q2, Q5 und Q6 im Sendestoppzustand abgeschaltet sind, kann der Stromverbrauch zum Zeitpunkt des Stillstands und dergleichen verringert werden.
Wenn ein Eingangssignal mit Hochpegel in den Sendestoppsignaleingangsanschluss 8 eingegeben wird, wird ein Eingangssignal in das UND-Gatter 55 über den Inverter 57 auf Niedrigpegel gebracht und das Ausgangssignal vom UND-Gatter 55 wird auf Niedrigpegel gebracht. Das Ausgangssignal vom UND-Gatter 55 wird dem ersten Drei-Zustand-Puffer 51 und dem vierten Drei-Zustand-Puffer 54 zugeführt. Da das Ausgangssignal vom UND-Gatter 55 auf Niedrigpegel gebracht wird, wird das Ausgangssignal vom Anschluss 51b des ersten Drei-Zustand-Puffers 51 auf Hochpegel gebracht und der PNP-Transistor Q1 wird durch diese Hochpegelausgabe in einen AUS-Zustand versetzt. Da ferner das Ausgangssignal vom UND-Gatter 55 auf Niedrigpegel gebracht wird, wird das Ausgangssignal vom Anschluss des vierten Drei-Zustand-Puffers 54 auf Niedrigpegel gebracht, wobei durch diese Niedrigpegelausgabe der NPN-Transistor Q6 in einen AUS-Zustand versetzt wird.
Wenn das Eingangssignal mit Hochpegel in den Sendestoppsignaleingangsanschluss 8 eingegeben wird, wird dieses Hochpegelsignal dem zweiten Drei-Zustand-Puffer 52 und dem dritten Drei-Zustand-Puffer 53 über das ODER-Gatter 56 zugeführt. Da das Ausgangssignal vom Oder-Gatter 56 auf Hochpegel gebracht wird, wird der Ausgangsanschluss 52b des zweiten Drei-Zustand-Puffers 52 auf Niedrigpegel gebracht, wobei der NPN-Transistor Q2 durch diese Niedrigpegelausgabe in einen AUS-Zustand versetzt wird. Da das Ausgangssignal vom ODER-Gatter 56 auf Hochpegel gebracht wird, wird das Ausgangssignal vom Anschluss 53b des dritten Drei-Zustand-Puffers 53 auf Hochpegel gebracht, wobei durch diese Hochpegelausgabe der PNP-Transistor Q5 in einen AUS-Zustand versetzt wird.
4 ist ein Schaltbild einer Sendevorrichtung, die zusätzlich zu der Sendestoppfunktion mit einer Basisansteuerung-Verhinderungsfunktion versehen ist.
Die in 4 gezeigte Sendevorrichtung 21 wird geschaffen, indem zu der in 3 gezeigten Sendevorrichtung 11 ein PNP-Transistor Q7 zum Steuern der Zufuhr von Basisströmen zu den NPN-Transistoren Q2 und Q6, ein NPN-Transistor Q8 zum Steuern der Zufuhr von Basisströmen zu den PNP-Transistoren Q1 und Q5 und Peripherieschaltungen zu diesen Transistoren Q7 und Q8 hinzugefügt werden.
Wenn bei der in den 1 und 3 gezeigten Sendevorrichtung die Operation des Logikschaltungsabschnitts 5 beim Anstieg der Stromversorgung instabil wird und alle Ausgänge der Drei-Zustand-Puffer 51–54 in einen Hochimpedanzzustand versetzt werden, besteht die Möglichkeit, dass alle Transistoren Q1, Q2, Q5 und Q6 einschalten und die Stromquelle kurzschließen. In der in 4 gezeigten Sendevorrichtung wird von einer nicht gezeigten Spannungserfassungsschaltung oder dergleichen erfasst, wenn die Stromquellenspannungen eine vorgegebene Spannung erreichen, wobei ein erster Vorspannungszufuhrsteueranschluss 22 entsprechend der erfassten Ausga be der Quellenspannung auf Niedrigpegel gebracht wird und ein Basisstrom über einen Basiswiderstand R21 dem PNP-Transistor Q7 zugeführt wird, dessen Emitter mit der positiven Spannungsquelle V+ verbunden ist, um den PNP-Transistor Q7 einzuschalten, wodurch die Vorspannungen den ausgebenden NPN-Transistoren Q2 und Q6 zugeführt werden.
Ferner werden durch eine (nicht gezeigte) Spannungserfassungsschaltung oder dergleichen erfasst, wenn die Quellenspannungen eine vorgegebene Spannung erreichen, wobei ein Signal mit Hochpegel in einen zweiten Vorspannungszufuhrsteueranschluss 23 entsprechend der erfassten Ausgabe der Quellenspannung eingegeben wird, und wobei ein Basisstrom über einen Basiswiderstand R22 dem NPN-Transistor Q8 zugeführt wird, dessen Emitter mit Masse (oder einer negativen Spannungsquelle) verbunden ist, um den NPN-Transistor Q8 einzuschalten, wodurch die Vorspannungen den ausgebenden PNP-Transistoren Q1 und Q5 zugeführt werden.
Wenn sowohl der PNP-Transistor Q7 als auch der NPN-Transistor Q8 im AUS-Zustand sind, wird keinem der Transistoren Q1, Q2, Q5 und Q6 eine Vorspannung zugeführt, weshalb alle Ausgangstransistoren Q1, Q2, Q5 und Q6 unabhängig vom Ausgangszustand aller Drei-Zustand-Puffer 51–54 in den AUS-Zustand versetzt werden können.
Das Bezugszeichen R23 bezeichnet einen Basis-Emitter-Widerstand für den PNP-Transistor Q7, während R24 einen Pull-Up-Widerstand für den ersten Vorspannungszufuhrsteueranschluss 22 bezeichnet. Die Konfiguration kann so modifiziert sein, dass nur der Widerstand R23 oder der Widerstand R24 darin vorgesehen ist.
Das Bezugszeichen R25 bezeichnet einen Basis-Emitter-Widerstand für den NPN-Transistor Q8, während R26 einen Pull-Down-Widerstand für den ersten Vorspannungszufuhrsteueranschluss 23 bezeichnet. Die Konfiguration kann so modifiziert sein, dass nur der Widerstand R25 oder der Widerstand R26 darin vorgesehen ist.
Ferner ist es auch möglich, eine solche Konfiguration vorzusehen, dass eine Konstantspannungsschaltung, die von einer nicht gezeigten Spannungsre geldiode oder dergleichen gebildet wird, zwischen dem ersten Vorspannungszufuhrsteueranschluss 22 und dem zweiten Vorspannungszufuhrsteueranschluss 23 eingesetzt ist, und dass Basisströme dem PNP-Transistor Q7 und dem NPN-Transistor Q8 zugeführt werden, wenn die Spannungsquelle V+ die von der Konstantspannungsschaltung bestimmte Regelspannung übersteigt, wobei die Transistoren Q7 und Q8 in den EIN-Zustand versetzt werden und den Ausgangstransistoren Q1, Q2, Q5 und Q6 Vorspannungen zugeführt werden. In diesem Fall können der Pull-Up-Widerstand R24 und der Pull-Down-Widerstand R26 weggelassen werden.
5 ist ein Schaltbild eines Beispiels einer Variation der in 1 gezeigten Sendevorrichtung.
Die in 5 gezeigte Sendevorrichtung 1 weist eine solche Konfiguration auf, dass P-Kanal-Anreicherungs-Feldeffekttransistoren Q21 und Q23 anstelle der Ausgangs-PNP-Transistoren Q1 und Q5, die in 1 gezeigt sind, verwendet werden, und N-Kanal-Anreicherungs-Feldeffekttransistoren Q22 und Q24 anstelle der in 1 gezeigten Ausgangs-NPN-Transistoren Q2 und Q6 verwendet werden.
Die zum Einschalten des Ausgangs-P-Kanal-Anreicherungs-Feldeffekttransistors Q21 benötigte Gate-Spannung wird durch Spannungsteilung der Quellenspannung mittels eines Widerstands 61 und eines Widerstands 62 erzeugt. Die durch die Spannungsteilung mittels des Widerstands 61 und des Widerstands 62 erzeugte Spannung wird dem Gate des Ausgangs-P-Kanal-Anreicherungs-Feldeffekttransistors Q21 zugeführt.
Die zum Einschalten des Ausgangs-N-Kanal-Anreicherungs-Feldeffekttransistors Q22 benötigte Gate-Spannung wird durch Spannungsteilung der Quellenspannung mittels eines Widerstands 63 und eines Widerstands 64 erzeugt. Die durch die Spannungsteilung mittels des Widerstands 63 und des Widerstands 64 erzeugte Spannung wird dem Gate des Ausgangs-N-Kanal-Anreicherungs-Feldeffekttransistors Q22 zugeführt.
Die zum Einschalten des Ausgangs-P-Kanal-Anreicherungs-Feldeffekttransistors Q23 benötigte Gate-Spannung wird durch Spannungsteilung der Quellenspannung mittels eines Widerstands 65 und eines Widerstands 66 erzeugt. Die durch die Spannungsteilung mittels des Widerstands 65 und des Widerstands 66 erzeugte Spannung wird dem Gate des Ausgangs-P-Kanal-Anreicherungs-Feldeffekttransistors Q23 zugeführt.
Die zum Einschalten des Ausgangs-N-Kanal-Anreicherungs-Feldeffekttransistors Q24 benötigte Gate-Spannung wird durch Spannungsteilung der Quellenspannung mittels eines Widerstands 67 und eines Widerstands 68 erzeugt. Die durch die Spannungsteilung mittels des Widerstands 67 und des Widerstands 68 erzeugte Spannung wird dem Gate des Ausgangs-N-Kanal-Anreicherungs-Feldeffekttransistors Q24 zugeführt.
Wenn alle Feldeffekttransistoren Q21-Q24 vom EIN-Zustand in den AUS-Zustand gesteuert werden, kann die Abschaltzeit aller Feldeffekttransistoren Q21-Q24 verkürzt werden, indem über eine niedrige Impedanz die Spannung zum Ausschalten aller Feldeffekttransistoren Q21-Q24 dem Gate des jeweiligen Feldeffekttransistors Q21-Q24 zugeführt wird.
Ferner kann eine solche Konfiguration vorgesehen sein, in der, wie in 5 gezeigt ist, die Gate-Spannung zum Versetzen aller Feldeffekttransistoren Q21-Q24 in einen AUS-Zustand über den jeweiligen Drei-Zustand-Puffer 51–54 durch eine niedrige Impedanz zugeführt wird.
Wie oben beschrieben worden ist, ist die Sendevorrichtung gemäß der Erfindung so konfiguriert, dass der Basis oder dem Gate eines in einen EIN-Zustand gesteuerten Transistors über einen Drei-Zustand-Puffer eine Spannung zum Abschalten des Transistors zugeführt wird. Somit kann die Abschaltoperation des Transistors kontrolliert werden, indem jeder Transistor mit einer einzelnen Signalleitung in Verbindung steht.
Ferner ist sie so konfiguriert, dass die Spannung zum Abschalten des Transistors vom Drei-Zustand-Puffer über eine niedrige Impedanz ausgegeben wird, wobei die Abschaltzeit des Transistors verkürzt werden kann und der Signalwechsel zwischen Hochpegel und Niedrigpegel schnell gesendet werden kann.

Claims

Sendevorrichtung, umfassend: eine Sendeschaltung (1), die alternativ ein Hochpegelsignal und ein Niedrigpegelsignal erzeugt und das erzeugte Signal über eine Kommunikationsleitung sendet, wobei die Sendeschaltung umfasst: eine Steuerschaltung (51, 52) zum Bereitstellen eines Steuersignals innerhalb der Sendeschaltung; einen ersten Transistor (Q1) zum Aktivieren der Kommunikationsleitung auf einen Hochpegel, wenn das Steuersignal einen ersten Pegel aufweist; und einen zweiten Transistor (Q2) zum Aktivieren der Kommunikationsleitung auf einen Niedrigpegel, wenn das Steuersignal einen zweiten Pegel aufweist; wobei das Potential des Niedrigpegelsignals über einen Widerstand (R1) in den Eingangsanschluss des ersten Transistors eingegeben wird, und das Potential des Hochpegelsignals über einen Widerstand (R3) in den Eingangsanschluss des zweiten Transistors eingegeben wird, und die mit den Eingangsanschlüssen der Transistoren verbundene Steuerschaltung einen Hochimpedanzzustand bezüglich des Eingangsanschlusses des ersten Transistors entwickelt und ein Niedrigpegelsignal an den Eingangsanschluss des zweiten Transistors ausgibt, wenn ein Hochpegelsignal auf die Kommunikationsleitung zu senden ist, und ein Hochpegelsignal an den Eingangsanschluss des ersten Transistors ausgibt und einem Hochimpedanzzustand bezüglich des Eingangsanschlusses des zweiten Transistors entwickelt, wenn ein Niedrigpegelsignal auf die Kommunikationsleitung auszugeben ist.
Sendevorrichtung nach Anspruch 1, bei der die Steuerschaltung Drei-Zustand-Puffer umfasst.
Sendeschaltung nach Anspruch 2, bei der die ersten und zweiten Transistoren von Bipolartransistoren gebildet werden und die Eingänge die Basen sind.
Sendevorrichtung nach Anspruch 2, bei der die ersten und zweiten Transistoren von Feldeffekttransistoren gebildet werden und die Eingänge die Gates sind.