DE68918810T2 - Übertragungstor-Multiplexer. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf integrierte Halbleiterschaltkreise und genauer auf Schaltkreise vom Multiplexer-Typ, bei dem sowohl der Multiplexer als auch die den Multiplexer steuernden Schaltungen leicht zu prüfen sind.
• Schaltkreise vom Multiplexer-Typ sind allgemein bekannt, aber Verfahren für eine zufriedenstellende Prüfung von Multiplexern und der zur Steuerung der Multiplexer verwendeten Schaltungen stehen entweder nicht zur Verfügung oder sind sehr kompliziert, da die Multiplexer sich oft von Natur aus nur sehr schwer oder gar nicht prüfen lassen. Multiplexer mit Übertragungstoren sind dadurch geprüft worden, daß Impulse oder Signale, die von einer Steuerlogik, wie zum Beispiel einem Decoder, stammen, an die Steuerelemente der Übertragungstore angelegt wurden. Ist aber die Steuerlogik fehlerhaft, dann kann es passieren, daß ein Multiplexer eine Prüfung besteht, obwohl er eigentlich hätte durchfallen müssen. Oder, um es genauer auszudrücken, wenn eine Logikschaltung, die ein Steuerelement oder ein Übertragungstor ansteuert, im inaktiven Zustand verharrt, d. h. immer nur 0 oder Impulse mit niedrigem Pegel an das Steuerelement des Übertragungstors anlegt, dann hält der Ausgang des Multiplexers die Ladung von dem früheren Status eines anderen Eingangssignals. Es ist aber nicht sicher, ob der Ausgang des Multiplexers vorher auf den aktuell zu erwartenden Pegel aufgeladen wurde. Folglich kann es dazu kommen, daß die Prüfung positiv verläuft, obwohl sie eigentlich ein negatives Ergebnis hätte bringen sollen. Beharrt andererseits die das Steuerelement des Übertragungstors ansteuernde Steuerlogik im aktiven Zustand, d. h. es werden immer eine 1 oder Impulse mit höherem Pegel angelegt, dann kann es zu einer Mehrfachauswahl kommen, wobei dann der Ausgang des Multiplexers von den konkreten Dateneingabesignalen gesteuert wird, die durch die Übertragungstore zum Ausgang des Multiplexers übertragen werden. Der Ausgang kann dann undefiniert sein, wenn die Eingangsdaten eine entgegengesetzte Polarität aufweisen. Sind alle Steuerelemente der Übertragungstore inaktiviert, d. h. es liegen 0 oder Impulse mit niedrigem Pegel an den Steuerelementen aller Übertragungstore an, dann ist zu erwarten, daß sich der Ausgang des Multiplexers im hohen Impedanzzustand befindet. Die den Ausgang des Multiplexers steuernden Daten können gleich oder anders sein als die am Ausgang erwarteten. Folglich kann es dazu kommen, daß die Prüfung erfolgreich ist, obwohl sie eigentlich hätte negativ verlaufen müssen.
• Zu den bekannten Lösungen für dieses Problem gehört der Einsatz eines Anschlußgerätes oder einer Anschlußschaltung, die am Ausgang des Multiplexers zum Entladen der Ladung, die sich am Ausgang des Multiplexers aufgebaut hat, und genauer gesagt über den Störlastkondensator, der mit dem Ausgang des Multiplexers verbunden ist, angeschlossen ist. Eine solche Lösung wird in einer gemeinsamen Patentanmeldung mit dem Titel "Testable Passgate Logic Circuits" unter der Seriennummer 183.865 beschrieben, die von S.F. Oakland und C.R. Ogilvie am 20. 4. 1988 eingereicht wurde und EP-A-0 338 220, veröffentlicht am 20.10.1989, entspricht.
• Dem Fachmann sind verschiedene Arten von Multiplexern bekannt.
• Eine bekannte Art hat eine Baumstruktur, wie zum Beispiel beschrieben in den US-Patentschriften 3.614.327, eingereicht am 5.10.1970 von G.M. Low et al, und 3.654.394, eingereicht am 8.7.1969 vom B.M. Gordon, wobei Feldeffekttransistoren als Datenmultiplexer eingesetzt werden. Eine weiterer Schaltkreis, der für das Multiplexen einer Vielzahl von Eingangssignalen zu einem einzigen Ausgang eingesetzt wird, aber kein baumförmiges Netz darstellt, arbeitet mit N-Kanal- und P-Kanal-Feldeffekttransistoren.
• Er wird in der US-Patentschrift 4.390.988, welche am 14.7.1981 von D.W. Best et al eingereicht wurde, beschrieben.
• Die vorliegende Erfindung, wie sie in den Ansprüchen beschrieben ist, löst das Problem der Bereitstellung von verbesserten Schaltkreisen vom Multiplexer-Tvp, worin sowohl der Multiplexer als auch die Schaltung zum Steuern des Multiplexers voll geprüft werden können, und worin sowohl die Dichte als auch die Leistung des Multiplexers vergrößert werden.
• Zusammenfassend kann über die vorliegende Erfindung gesagt werden, daß sie einen Schaltkreis zur Verfügung stellt, der eine Koppeleinrichtung, wie z. B. einen Multiplexer enthält, der eine parallelgeschaltete P-Kanal-Bauelemente-Baumstruktur und eine N- Kanal-Bauelemente-Baumstruktur aufweist, wobei die P-Kanal-Bauelemente-Baumstruktur unter der Kontrolle von echten und komplementären Steuerimpulsen arbeitet. Genauer gesagt wird ein Multiplexer-Schaltkreis zur Verfügung gestellt, zu dem Übertragungstore gehören, die einen ersten und zweiten P-Kanal-Feldeffekttransistor und einen ersten und zweiten N-Kanal-Feldeffekttransistor enthalten, wobei ein erstes Datensignal an die ersten stromführenden Elektroden des ersten P-Kanal- und des ersten N-Kanal- Transistors und ein zweites Datensignal an die ersten stromführenden Elektroden des zweiten P-Kanal- und des zweiten N-Kanal- Transistors angelegt werden, und die zweiten stromführenden Elektroden des ersten und zweiten P-Kanal-Transistors sowie die zweiten stromführenden Elektroden des ersten und zweiten N-Kanal- Transistors zusammengeschaltet werden und an die stromführenden Elektroden des ersten und zweiten P-Kanal-Transistors gekoppelt werden. Ein echter Steuerimpuls wird an die Steuerelektroden des ersten N-Kanal-Transistors und des zweiten P-Kanal-Transistors angelegt, und ein Steuerimpuls, der das Komplement des echten Steuerimpulses darstellt, wird an die Steuerelektroden des ersten P-Kanal-Transistors und des zweiten N-Kanal-Transistors angelegt. Der Ausgang des Schaltkreises, der generell eine kapazitive Last darstellt, wird an die zweiten stromführenden Elektroden der Transistoren gekoppelt, um selektiv das erste und zweite Datensignal empfangen zu können.
• Die oben erläuterte sowie weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden ausführlicheren Beschreibung der bevorzugten Ausführungsbeispiele der Erfindung, wie sie in den beiliegenden Zeichnungen illustriert werden, ersichtlich.
• FIG. 1 ist ein Schaltplan eines bevorzugten Ausführungsbeispiels des Schaltkreises der vorliegenden Erfindung, und FIG. 2 ist eine Wahrheitstabelle, die in Zusammenhang mit der Beschreibung des Betriebs der vorliegenden Erfindung verwendet werden kann.
• FIG. 1 der Zeichnungsunterlagen zeigt einen Schaltplan eines bevorzugten Ausführungsbei-spiels des prüfbaren Übertragungstor-Multiplexers der vorliegenden Erfindung. Der Schaltkreis ist in der CMOS-Halbleitertechnik hergestellt und enthält P-Kanal-Feldeffekttransistoren, die in der Zeichnung durch ein Rechteck mit Diagonale dargestellt sind, ein Steuerelement oder eine Torelektrode, die neben diesern angeordnet ist, und N-Kanal-Feldeffekttransistoren, die durch ein Rechteck ohne Diagonale dargestellt sind, und ein Steuerelement oder eine Torelektrode, die neben diesem angeordnet ist.
• Der prüfbare CMOS-Übertragungstor-Multiplexer der vorliegenden Erfindung, der in FIG. 1 dargestellt ist, enthält eine erste Koppeleinrichtung in der Form einer Logikbaumstruktur 10 mit den P- Kanal-Feldeffekttransistoren P1, P2, P3, P4, P5 und P6, und eine zweite Koppeleinrichtung in der Form einer Logikbaumstruktur 12 mit N-Kanal-Feldeffekttransistoren N1, N2, N3, N4, N5 und N6. Eine Datenquelle 14 wird an den Eingang der ersten Baumstruktur 10 angeschlossen, so daß ein Datensignal D1 an der ersten stromführenden Elektrode des P-Kanal-Transistors P1, ein Datensignal D2 an der ersten stromführenden Elektrode des Transistors P2, ein Datensignal D3 an der ersten stromführenden Elektrode des Transistors P4 und ein Datensignal D4 an der ersten stromführenden Elektrode des Transistors P5 anliegen. Die Datenquelle 14 ist auch an den Eingang einer zweiten Baumstruktur 12 angeschlossen, so daß das Datensignal D1 an einer ersten stromführenden Elektrode des N-Kanal-Transistors N1, das Datensignal D2 an einer ersten stromführenden Elektrode des Transistors N2, das Datensignal D3 an einer ersten stromführenden Elektrode des Transistors N4 und das Datensignal D4 an einer ersten stromführenden Elektrode des Transistors N5 anliegen. Ein Ausgangsanschluß AUS des Übertragungstor-Multiplexers der vorliegenden Erfindung wird an eine erste stromführende Elektrode der beiden P-Kanal-Transistoren P3 und P6 und der beiden N-Kanal-Transistoren N3 und N6 angeschlossen. Der Ausgangsanschluß AUS wird auch an eine kapazitive Last angeschlossen, wie zum Beispiel an einen bei C dargestellten Störkondensator. Es ist zu beachten, daß die ersten stromführenden Elektroden der P-Kanal-Transistoren P1, P2, P4 und P5 der ersten Baumstruktur 10 an die ersten stromführenden Elektroden der N-Kanal-Transistoren N1, N2, N4 bzw. N5 der zweiten Baumstruktur 12 angeschlossen werden.
• Die zweiten stromführenden Elektroden der P-Kanal-Transistoren P1, P2 und P3 der ersten Baumstruktur 10 werden zusammengeschaltet, ebenso die zweiten stromführenden Elektroden der P-Kanal-Transistoren P4, P5 und P6. Die zweiten stromführenden Elektroden der N-Kanal-Transistoren N1, N2 und N3 der zweiten Baumstruktur 12 werden zusammengeschaltet, ebenso die zweiten stromführenden Elektroden der N-Kanal-Transistoren N4, N5 und N6.
• Die Signalwege durch die ersten und zweiten Baumstrukturen 10 und 12 werden durch die Steuerimpulse A und B von einer Steuerquelle 16 gesteuert. Die Steuerquelle 16 ist so angeordnet, daß sie den Impuls A an einen Eingang eines ersten Inverters 18 und an Toroder Steuerelektroden der Transistoren P2, P5, N1 und N4 anlegt, wobei der Ausgang des Inverters 18 an die Tor- oder Steuerelektroden der Transistoren P1, P4, N2 und N5 angeschlossen ist, und den Impuls B an einen Eingang eines zweiten Inverters 20 und an die Tor- oder Steuerelektroden der Transistoren P6 und N3 anlegt, wobei der Ausgang des Inverters 20 an die Tor- oder Steuerelektroden der Transistoren P3 und N6 angeschlossen ist.
• Bei der Datenquelle 14 kann es sich um eine beliebige bekannte Datenquelle, wie z. B. einen Datenbus mit einer Vielzahl von Zwischenspeichern, oder den Ausgang von einem Speicher, einem Register, einem Addierer oder einem Rechenwerk, handeln, und auch bei der Datenquelle 16 kann es sich um eine beliebige bekannte Datenquelle handeln, wie z. B. eine weitere Vielzahl von Zwischenspeichern, den Ausgang von einem anderen Addierer oder Decoder, und die beiden Inverter 18 und 20 können bekannte CMOS-Inverter darstellen, die in Reihe geschaltete P-Kanal- und N-Kanal-Transistoren enthalten.
• Der Betrieb des in FIG. 1 gezeigten Schaltkreises läßt sich am besten unter Bezugnahme auf die Wahrheits- oder Logiktabelle in FIG. 2 der Zeichnungsunterlagen verstehen. Ist der Steuerimpuls A eine 1, d. h. eine hohe Spannung wie die Speisespannung des Schaltkreises, z. B. +5 Volt, und ist der Steuerimpuls B auch eine 1, dann wird das Datensignal D1 von der Datenquelle 14 am Ausgangsanschluß AUS empfangen. Ist der Steuerimpuls A eine 0, d.h. eine niedrige Spannung wie null Volt oder Masse, und ist der Steuerimpuls B eine 1, dann wird das Datensignal D2 von der Datenguelle 14 am Ausgangsanschluß AUS empfangen. Ist der Steuerimpuls A eine 1 und der Steuerimpuls B eine 0, dann wird das Datensignal D3 von der Datenquelle 14 am Ausgangsanschluß AUS empfangen. Ist der Steuerimpuls A eine 0 und der Steuerimpuls B eine 0, dann wird das Datensignal D4 von der Datenquelle 14 am Ausgangsanschluß AUS empfangen. Es wird z. B. ersichtlich, daß, wenn der Steuerimpuls A eine 1 ist, der Ausgang am ersten Inverter 18 das Komplement von 1 ist, d. h. der Ausgang am Inverter 18 ist eine 0. Folglich werden die P-Kanal-Transistoren P1 und P4 in der ersten Baumstruktur 10 angeschaltet, und die P-Kanal-Transistoren P2 und P5 werden abgeschaltet, während die N-Kanal-Transistoren N1 und N4 der zweiten Baumstruktur 12 angeschaltet und die N-Kanal-Transistoren N2 und N5 abgeschaltet werden. Es wird auch ersichtlich, daß, wenn der Steuerimpuls B eine 1 ist, der Ausgang des zweiten Inverters 20 eine 0 ist, folglich wird der P-Kanal- Transistor P3 in der ersten Baumstruktur 10 angeschaltet und der P-Kanal-Transistor P6 abgeschaltet, während der N-Kanal-Transistor N3 angeschaltet und der N-Kanal-Transistor N6 abgeschaltet wird. Sind die Transistoren P1 und P3 der ersten Baumstruktur 10 angeschaltet und die Transistoren P2 und P6 abgeschaltet, dann ist zu beachten, daß das Datensignal D1 zum Ausgangsanschluß AUS geleitet wird, während keines der anderen Datensignale D2, D3 und D4 durch die erste Baumstruktur 10 zum Anschluß AUS durchgelassen wird. Ahnlich ist es, wenn die Transistoren N1 und N3 der zweiten Baumstruktur angeschaltet und die Transistoren N2 und N6 abgeschaltet sind, dann wird das Datensignal D1 zum Ausgangsanschluß AUS geleitet, während keines der anderen Datensignale D2, D3 und D4 durch die zweite Baumstruktur 12 zum Anschluß AUS gelangen kann. Ist das Datensignal D1 eine 1, d. h. es liegt bei +5 Volt, dann beträgt die Spannung am Anschluß AUS volle +5 Volt, da die P-Kanal-Transistoren P1 und P3 das vollständige Datensignal zum Ausgangsanschluß AUS leiten. Ist jedoch das Datensignal D1 eine 0, d. h. es liegt bei null Volt, dann entlädt sich der Ausgangsanschluß AUS auf null Volt über die N-Kanal-Transistoren N1 und N3. Auf diese Weise wird ersichtlich, daß eine komplette Spannungsaussteuerung von 0 auf +5 Volt am Ausgangsanschluß AUS vonstatten geht.
• Ist der Steuerimpuls A eine 0 und der Steuerimpuls B eine 0, dann ist die Spannung an den Ausgängen der Inverter 18 und 20 hoch, d. h. bei 1, und deshalb sind die Transistoren P2, P5 und P6 der ersten Baumstruktur 10 an, während die Transistoren P1, P3 und P4 aus sind, und die Transistoren N2, N5 und N6 der zweiten Baumstruktur 12 sind an, während die Transistoren N1, N3 und N4 aus sind. Folglich liegt das Datensignal D4 am Ausgangsanschluß AUS über die Transistoren P5 und P6 der ersten Baumstruktur 10 und über die Transistoren N5 und N6 der zweiten Baumstruktur 12 an. Auf ähnliche Weise wird ersichtlich, daß das Datensignal D2 durch die Transistoren P2 und P3 in der ersten Baumstruktur 10 und durch die Transistoren N2 und N3 der zweiten Baumstruktur 12 geleitet wird, wenn der Steuerimpuls A eine 0 und der Steuerimpuls B eine 1 ist, und daß das Datensignal D3 durch die Transistoren P4 und P6 der ersten Baumstruktur 10 und durch die Transistoren N4 und N6 der zweiten Baumstruktur 12 geleitet wird, wenn der Steuerimpuls A eine 1 und der Steuerimpuls B eine 0 ist, wie es in der Wahrheitstabelle von FIG. 2 der Zeichnungsunterlagen angegeben ist.
• Wie in FIG. 1 der Zeichnungsunterlagen deutlich gemacht wird, ist das Ausführungsbeispiel der vorliegenden Erfindung ein 4-Wege- Multiplexer. Aber es ist davon auszugehen, daß man einen 2-Wege- Multiplexer durch Entfernen der Transistoren P3, P4, P5, P6, N3, N4, N5 und N6 herstellen kann, indem man den Ausgangsanschluß AUS an die verbleibenden Transistoren P1, P2, N1 und N2 anschließt und nur einen Steuerimpuls A zum Ansteuern des 2-Wege-Multiplexers verwendet. Wahlweise kann der Multiplexer auch auf 8 Wege oder mehr erweitert werden, wenn mehr Datensignale zum Einsatz kommen, indem auf ähnliche Weise die Anzahl der Transistoren in der ersten und zweiten Baumstruktur 10 und 12 sowie der Steuerimpulse und der entsprechenden Inverter erhöht wird. Darüber hinaus kann der Multiplexer auch eine ungerade Zahl an Wegen aufweisen, wie zum Beispiel 3 Wege, wenn die Transistoren P4, P5, N4 und N5 herausgenommen werden, wie es in dem Schaltkreis von FIG. 1 der Zeichnungsunterlagen dargestellt ist.
• Wird der Multiplexer der vorliegenden Erfindung geprüft, dann ist es so, daß, falls eine Steuerleitung, zum Beispiel die den Steuerimpuls A befördernde Leitung, bei einer 1 blockiert, eine Fehlauswahl stattfinden kann, d. h. die Wege für die Datensignale D2 und D4 können nicht gewählt werden, und statt dessen wird ein Weg für D1 und D3 gewählt. Bei einer normalen Prüfung wird dieser Fehler festgestellt. In dieser Situation kommt es nicht zu einer Mehrfachauswahl.
• Ist zum Beispiel beim Inverter 18 der Ausgang zum Eingang kurzgeschlossen, dann werden zwei Eingangswege in der P-Kanal-Baumstruktur 10 oder in der N-Kanal-Baumstruktur 12 gewählt, je nachdem, wie die Polarität des Steuerimpulses A ist. Ist Impuls A eine 1, dann sind die Transistoren N1 und N2 an, aber die Transistoren P1 und P2 sind aus. Sind die Daten D1 und D2 unterschiedlich, dann wird ein Ausgang 0 wegen der Ansteuerungsunterschiede zwischen den beiden N-Kanal-Transistoren N1 und N2 in der N-Kanal-Baumstruktur 12 immer dominieren, wobei die Ausgangsspannung am Ausgangsanschluß AUS unter einer Schwellenspannung oder um 1 Volt liegt. Umgekehrt ist es so, daß, wenn die Steuerleitung bei Impuls A bei 0 steht, der Ausgang durch die P-Kanal-Transistoren P1 und P2 gesteuert wird, und der Ausgangsanschluß AUS ist immer 1 im Falle eines Konflikts zwischen den Daten D1 und D2.
• Dieser Schaltkreis ist nicht nur voll prüfbar, sondern er beseitigt auch verschiedene Verzögerungen im Signalflußweg, die sonst in den üblichen Multiplexern vorkommen. Auf diese Weise wird auch die Leistung verbessert. Darüber hinaus wird bei dem Multiplexer der vorliegenden Erfindung die Zahl der eingesetzten Transistoren gegenüber der in bekannten prüfbaren Multiplexern eingesetzten verringert, wodurch die Schaltkreisdichte verbessert wird. Außerdem benötigt dieser Multiplexer keinen aufwendigen und komplizierten Decoder zur Steuerung der P-Kanal- und N-Kanal-Baumstrukturen, wodurch die Größe des Schaltkreises weiter verringert wird. Auch braucht dieser Multiplexer, der keine oder nur eine sehr geringe Gleichstromverlustleistung hat, keine zusätzlichen Prüfsteuerleitungen, wie sie in den bekannten Multiplexern eingesetzt werden, um während des Prüfens den Ausgang des Multiplexers auf einen bekannten Status zurückzusetzen.
• Wie leicht zu sehen ist, ist dieser Multiplexer voll prüfbar, da es schon auf Grund der Konstruktion nicht zu Mehrfachwegen durch den Multiplexer kommen kann. Ohne Hinzufügung von Rückstell- oder Rücksetzeinrichtungen, die den Ausgang wieder zu einem bekannten Status zurückbringen, wird immer ein Ausgang gewählt, und auf Grund der Komplementärsignale, die bei der Baumstrukturanordnung zum Einsatz kommen, findet eine Eigendekodierung statt.

Claims (7)

1. Ein digitaler Multiplexer-Schaltkreis mit

einem ersten und zweiten Transistor (P1, P2) eines ersten Leitfähigkeitstyps, von denen jeder eine erste und zweite stromführende Elektrode und eine Steuerelektrode hat, wobei die ersten Elektroden des ersten und zweiten Transistors miteinander verbunden sind,

einem dritten und vierten Transistor (N1, N2) eines zweiten Leitfähigkeitstyps, von denen jeder eine erste und zweite stromführende Elektrode und eine Steuerelektrode hat, wobei die ersten Elektroden des dritten und vierten Transistors miteinander verbunden sind und weiterhin mit der ersten stromführenden Elektrode des ersten und zweiten Transistors gekoppelt sind,

einem Mittel (14) für das Anlegen eines ersten Datensignals (D1) an die zweite stromführende Elektrode sowohl des ersten als auch des dritten Transistors,

einem Mittel zum Anlegen eines zweiten Datensignals (D2) an die zweite stromführende Elektrode sowohl des zweiten als auch des vierten Transistors,

einem Mittel (16) zum Anlegen eines ersten binären Steuerimpulses (A) mit einem Wahrheitswert an die Steuerelektroden des zweiten und dritten Transistors, und

einem Mittel (16, 18) zum Anlegen eines invertierten Steuerimpulses mit einem komplementierten Wert an die Steuerelektroden des ersten und vierten Transistors, und

einem Ausgangsanschluß, der an die ersten stromführenden Elektroden der ersten, zweiten, dritten und vierten Transistoren gekoppelt ist.

2. Der Schaltkreis gemäß Anspruch 1, wobei jeder der erwähnten Transistoren ein Feldeffekttransistor ist.

3. Der Schaltkreis gemäß Anspruch 1 und 2, wobei der erste und zweite Transistor P-Kanal-Feldeffekttransistoren und der dritte und vierte Transistor N-Kanal-Feldeffekttransistoren sind.

4. Der Schaltkreis gemäß einem der vorangegangenen Ansprüche, wobei das Mittel für das Anlegen eines ersten binären Steuerimpulses (A) mit einem komplementierten Wert einen ersten Inverter (18) enthält, bei dem ein Eingang an das genannte Mittel zum Anlegen eines ersten binären Steuerimpulses mit einem Wahrheitswert angeschlossen ist.

5. Der Schaltkreis gemäß einem der vorangegangenen Ansprüche, weiterhin enthaltend

ein Mittel zum Anlegen eines dritten Datensignals (D3),

einen dritten und vierten P-Kanal-Feldeffekttransistor (P3, P6), wobei der dritte P-Kanal-Feldeffekttransistor (P3) zwischen die ersten stromführenden Elektroden der ersten und zweiten P-Kanal-Feldeffekttransistoren (P1, P2) und den Ausgangsanschluß geschaltet ist, und der vierte Feldeffekttransistor (P6) zwischen das Mittel zum Anlegen eines dritten Datensignals (D3) und den Ausgangsanschluß geschaltet ist,

einen dritten und vierten N-Kanal-Feldeffekttransistor (N3, N6), wobei der dritte N-Kanal-Feldeffekttransistor (N3) zwischen die ersten stromführenden Elektroden des dritten und vierten Transistors (N1, N2) und den Ausgangsanschluß geschaltet ist, und der vierte N-Kanal-Feldeffekttransistor (N6) zwischen das Mittel zum Anlegen eines dritten Datensignals (D3) und den Ausgangsanschluß geschaltet ist,

ein Mittel zum Anlegen eines zweiten Steuerimpulses (B) mit einem Wahrheitswert, und

einen zweiten Inverter (20), bei dem ein Eingang an das Mittel zum Anlegen eines zweiten Steuerimpulses mit einem Wahrheitswert, und ein Ausgang an Steuerelektroden des dritten P-Kanal-Feldeffekttransistors (P3) und des vierten N- Kanal-Feldeffekttransistors (N6) angeschlossen ist, und wobei das Mittel zum Anlegen eines zweiten Steuerimpulses mit einem Wahrheitswert weiterhin an die Steuerelektroden des vierten P-Kanal-Feldeffekttransistors (P6) und des dritten N-Kanal-Feldeffekttransistors (N3) angeschlossen ist.

6. Der Schaltkreis gemäß einem der vorangegangenen Ansprüche, weiterhin enthaltend

ein Mittel zum Anlegen eines vierten Datensignals (D4),

einen fünften und sechsten P-Kanal-Feldeffekttransistor (P4, P5), wobei der fünfte P-Kanal-Feldeffekttransistor (P4) zwischen das Mittel zum Anlegen eines dritten Datensignals (D3) und den vierten P-Kanal-Feldeffekttransistor (P6) geschaltet ist, und der sechste P-Kanal-Feldeffekttransistor (PS) zwischen das Mittel zum Anlegen eines vierten Datensignals (D4) und den vierten P-Kanal-Feldeffekttransistor (P6) geschaltet ist, eine Steuerelektrode des fünften P-Kanal-Feldeffekttransistors (P4) an den Ausgang des ersten Inverters (18), und eine Steuerelektrode des sechsten Feldeffekttransistors (PS) an den Eingang des ersten Inverters angeschlossen ist, und

einen fünften und sechsten N-Kanal-Feldeffekttransistor (N4, N5), wobei der fünfte N-Kanal-Feldeffekttransistor (N4) zwischen das Mittel zum Anlegen eines dritten Datensignals (D3) und den vierten N-Kanal-Feldeffekttransistor (N6) angeschlossen ist, und der sechste N-Kanal-Feldeffekttransistor (N5) zwischen das Mittel zum Anlegen eines vierten Datensignals (D4) und den vierten N-Kanal-Feldeffekttransistor (N6) geschaltet ist, und wobei eine Steuerelektrode des fünften N-Kanal-Feldeffekttransistors (N4) an den Eingang des ersten Inverters (18), und eine Steuerelektrode des sechsten N-Kanal-Feldeffekttransistors (N5) an den Ausgang des ersten Inverters angeschlossen ist.

7. Der Schaltkreis gemäß einem der vorangegangenen Ansprüche, der weiterhin eine kapazitive Last enthält, die an den Ausgangsanschluß angeschlossen ist.