JPH0440014A - 論理回路装置 - Google Patents
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- JPH0440014A JPH0440014A JP2148183A JP14818390A JPH0440014A JP H0440014 A JPH0440014 A JP H0440014A JP 2148183 A JP2148183 A JP 2148183A JP 14818390 A JP14818390 A JP 14818390A JP H0440014 A JPH0440014 A JP H0440014A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K19/01—Modifications for accelerating switching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
この発明は、論理回路装置に関し、さらに特定的には、
スイッチング速度を高速化するための回路が付加された
論理回路装置に関する。
スイッチング速度を高速化するための回路が付加された
論理回路装置に関する。
[従来の技術]
第4図は、たとえば特開昭59−11034号公報に示
されたBiCMO8論理回路の基本構成を示す回路図で
ある。図において、このB i CMO8論理回路は、
信号入力端子1から入力された信号を反転した後信号出
力端子2から出力する構成となっている。このB1CM
OS論理回路は、PチャンネルMOSトランジスタ(以
下、PMOSトランジスタと称す)3と、Nチャンネル
M0Sトランジスタ(以下、NMOSトランジスタと称
す)4と、npnバイポーラトランジスタ5および6と
、抵抗7および8とによって構成されている。PMOS
)ランジスタ3およびNMO3)ランジスタ4は、電源
Vccと接地GNDとの間に直列に介挿され、いわゆる
CMOSインバータを構成している。なお、PMOSト
ランジスタ3とNMO8)ランジスタ4との間には抵抗
7が設けられ、NMOSトランジスタ4と接地GNDと
の間には抵抗8が設けられている。PMOSトランジス
タ3およびNMOSトランジスタ4の各ゲートは、信号
入力端子1に接続されている。抵抗7とNMO8)ラン
ジスタ4との接続点は、信号出力端子2に接続されてい
る。バイポーラトランジスタ5は、そのコレクタが電源
Vccに接続され、そのエミッタが信号出力端子2に接
続され、そのベースがPMOS)ランジスタ3と抵抗7
との接続点に接続されている。バイポーラトランジスタ
6は、そのコレクタが信号出力端子2に接続され、その
エミッタが接地GNDに接続され、そのベースがNMO
8)ランジスタ4と抵抗8との接続点に接続されている
。
されたBiCMO8論理回路の基本構成を示す回路図で
ある。図において、このB i CMO8論理回路は、
信号入力端子1から入力された信号を反転した後信号出
力端子2から出力する構成となっている。このB1CM
OS論理回路は、PチャンネルMOSトランジスタ(以
下、PMOSトランジスタと称す)3と、Nチャンネル
M0Sトランジスタ(以下、NMOSトランジスタと称
す)4と、npnバイポーラトランジスタ5および6と
、抵抗7および8とによって構成されている。PMOS
)ランジスタ3およびNMO3)ランジスタ4は、電源
Vccと接地GNDとの間に直列に介挿され、いわゆる
CMOSインバータを構成している。なお、PMOSト
ランジスタ3とNMO8)ランジスタ4との間には抵抗
7が設けられ、NMOSトランジスタ4と接地GNDと
の間には抵抗8が設けられている。PMOSトランジス
タ3およびNMOSトランジスタ4の各ゲートは、信号
入力端子1に接続されている。抵抗7とNMO8)ラン
ジスタ4との接続点は、信号出力端子2に接続されてい
る。バイポーラトランジスタ5は、そのコレクタが電源
Vccに接続され、そのエミッタが信号出力端子2に接
続され、そのベースがPMOS)ランジスタ3と抵抗7
との接続点に接続されている。バイポーラトランジスタ
6は、そのコレクタが信号出力端子2に接続され、その
エミッタが接地GNDに接続され、そのベースがNMO
8)ランジスタ4と抵抗8との接続点に接続されている
。
第5図は、第4図に示すBiCMO8論理回路を半導体
基板上に形成した場合その一部分の積層構造を示す断面
図である。図において、P型の半導体基板10の表面層
には、第4図におけるNMOSトランジスタ4のドレイ
ンを構成するN4不純物拡散層4dとソースを構成する
N+不純物拡散層4Sとが所定の間隔を隔てて形成され
ている。
基板上に形成した場合その一部分の積層構造を示す断面
図である。図において、P型の半導体基板10の表面層
には、第4図におけるNMOSトランジスタ4のドレイ
ンを構成するN4不純物拡散層4dとソースを構成する
N+不純物拡散層4Sとが所定の間隔を隔てて形成され
ている。
これら不純物拡散層4dと48との間の領域であって半
導体基板10の上には、絶縁膜を介してゲート電極4g
が形成されている。また、半導体基板10の表面層には
、第4図におけるバイポーラトランジスタ6のコレクタ
を構成するN+不純物拡散層6cとベースを構成するP
+不純物拡散層6bと、エミッタを構成するN0不純物
拡散層6eとが形成されている。さらに、半導体基板1
0の表面層には、第4図における抵抗8を構成するP0
0不純物拡散80が形成されている。ここで重要なこと
は、不純物拡散層6c、6bおよび6eにより構成され
るバイポーラトランジスタ6と不純物拡散層80により
構成される抵抗8との間が厚い絶縁膜11によって分離
されていることである。
導体基板10の上には、絶縁膜を介してゲート電極4g
が形成されている。また、半導体基板10の表面層には
、第4図におけるバイポーラトランジスタ6のコレクタ
を構成するN+不純物拡散層6cとベースを構成するP
+不純物拡散層6bと、エミッタを構成するN0不純物
拡散層6eとが形成されている。さらに、半導体基板1
0の表面層には、第4図における抵抗8を構成するP0
0不純物拡散80が形成されている。ここで重要なこと
は、不純物拡散層6c、6bおよび6eにより構成され
るバイポーラトランジスタ6と不純物拡散層80により
構成される抵抗8との間が厚い絶縁膜11によって分離
されていることである。
第6図は、第4図に示すBiCMO3論理回路の信号入
力端子1の入力電圧Vinが変化するにしたがって信号
出力端子2の出力電圧Voutがどの様に変化するかを
示した電圧波形図である。
力端子1の入力電圧Vinが変化するにしたがって信号
出力端子2の出力電圧Voutがどの様に変化するかを
示した電圧波形図である。
以下、この第6図を参照して、第4図に示す従来の論理
回路の動作を説明する。
回路の動作を説明する。
論理回路のスイッチング動作前には、信号入力端子10
入力電圧Vinは“L″レベルなっている。そのため、
NMO3)ランジスタ4はオフされており、PMOS)
ランジスタ3はオンされている。したがって、信号出力
端子2は抵抗7およびPMOS)ランジスタ3を介して
電源Vccと接続されており、信号出力端子2の出力電
圧Voutは′″H”レベルとなっている。
入力電圧Vinは“L″レベルなっている。そのため、
NMO3)ランジスタ4はオフされており、PMOS)
ランジスタ3はオンされている。したがって、信号出力
端子2は抵抗7およびPMOS)ランジスタ3を介して
電源Vccと接続されており、信号出力端子2の出力電
圧Voutは′″H”レベルとなっている。
次に、信号入力端子1の′入力電圧VinがH”レベル
になると、NMo5トランジスタ4はオンし、PMOS
トランジスタ3はオフ状態となる。
になると、NMo5トランジスタ4はオンし、PMOS
トランジスタ3はオフ状態となる。
この結果、信号出力端子2に接続されている負荷容量(
図示せず)に充電されていた電荷は、NMOSトランジ
スタ4および抵抗8を介して接地GNDに放電される(
期間tl)。
図示せず)に充電されていた電荷は、NMOSトランジ
スタ4および抵抗8を介して接地GNDに放電される(
期間tl)。
上記放電電流は、抵抗8を介して接地GNDに流れると
ともに、バイポーラトランジスタ6のベース電流ともな
り、このバイポーラトランジスタ6をオンさせる。その
結果、バイポーラトランジスタ6の高い電流駆動能力に
より、信号出力端子2に充電されていた電荷は急速に放
電される(期間t2)。
ともに、バイポーラトランジスタ6のベース電流ともな
り、このバイポーラトランジスタ6をオンさせる。その
結果、バイポーラトランジスタ6の高い電流駆動能力に
より、信号出力端子2に充電されていた電荷は急速に放
電される(期間t2)。
信号出力端子2の電位がある程度まで低下すると、抵抗
8の両端電圧は、バイポーラトランジスタ6をオンさせ
るに足りるベース・エミッタ間電圧以下になり、バイポ
ーラトランジスタ6はオフ状態に移行する。以後、信号
出力端子2の残留電荷は、NMOSトランジスタ4と抵
抗8を介して放電される(期間t3)。なお、バイポー
ラトランジスタ6のベースにたまった電荷も、この期間
t3において、抵抗8を介して放電される。
8の両端電圧は、バイポーラトランジスタ6をオンさせ
るに足りるベース・エミッタ間電圧以下になり、バイポ
ーラトランジスタ6はオフ状態に移行する。以後、信号
出力端子2の残留電荷は、NMOSトランジスタ4と抵
抗8を介して放電される(期間t3)。なお、バイポー
ラトランジスタ6のベースにたまった電荷も、この期間
t3において、抵抗8を介して放電される。
[発明が解決しようとする課題]
以上の説明から明らかなように、第4図の論理回路にお
ける抵抗8は、スイッチング動作時において2つの役割
を有している。すなわち、抵抗8は、スイッチング動作
初期にはNMOSトランジスタ4からの電流をバイポー
ラトランジスタ6のベースに供給する役割を有し、スイ
ッチング動作後期においては信号出力端子2に残存した
電荷およびバイポーラトランジスタ6のベース電荷を放
電する役割を有する。前者の役割について考えた場合、
スイッチング動作の高速化の観点からは、抵抗8の抵抗
値は高い方が好ましい。なぜならば、抵抗8の抵抗値が
高いと、バイポーラトランジスタ6のベース電流をより
多く供給できるためである。一方、後者の役割について
考えた場合、抵抗8の抵抗値は低いほうが好ましい。な
ぜならば、抵抗8の抵抗値が低いと、信号出力端子2の
残存電荷およびバイポーラトランジスタ6のベース電荷
の放電時間を短縮化できるためである。
ける抵抗8は、スイッチング動作時において2つの役割
を有している。すなわち、抵抗8は、スイッチング動作
初期にはNMOSトランジスタ4からの電流をバイポー
ラトランジスタ6のベースに供給する役割を有し、スイ
ッチング動作後期においては信号出力端子2に残存した
電荷およびバイポーラトランジスタ6のベース電荷を放
電する役割を有する。前者の役割について考えた場合、
スイッチング動作の高速化の観点からは、抵抗8の抵抗
値は高い方が好ましい。なぜならば、抵抗8の抵抗値が
高いと、バイポーラトランジスタ6のベース電流をより
多く供給できるためである。一方、後者の役割について
考えた場合、抵抗8の抵抗値は低いほうが好ましい。な
ぜならば、抵抗8の抵抗値が低いと、信号出力端子2の
残存電荷およびバイポーラトランジスタ6のベース電荷
の放電時間を短縮化できるためである。
上記のごとく、抵抗8の抵抗値は、スイッチング動作の
初期には高く、後期には低い方が望ましいことになる。
初期には高く、後期には低い方が望ましいことになる。
そこで、第4図の従来回路では、以上の点を総合的に考
慮して、平均として最もスイッチング動作が高速となる
抵抗値を予め計算し、抵抗8の抵抗値をそのような抵抗
値に設定するようにしていた。しかしながら、抵抗8が
例えそのような抵抗値に設定されたとしても、抵抗8は
固定抵抗であるため、抵抗8の抵抗値は常に回路の動作
状態に応じた最適な値であるとはいえない。
慮して、平均として最もスイッチング動作が高速となる
抵抗値を予め計算し、抵抗8の抵抗値をそのような抵抗
値に設定するようにしていた。しかしながら、抵抗8が
例えそのような抵抗値に設定されたとしても、抵抗8は
固定抵抗であるため、抵抗8の抵抗値は常に回路の動作
状態に応じた最適な値であるとはいえない。
したがって、第4図に示す従来の論理回路は、依然とし
てスイッチング動作の高速化の点で問題があった。
てスイッチング動作の高速化の点で問題があった。
また、第5図に示すように、従来のBiCMO8論理回
路では、バイポーラトランジスタ6の形成領域と抵抗8
の形成領域との分離が必要であり、回路面積が増大する
という問題点もあった。これは、上述のように抵抗8の
抵抗値は計算によって求められた最適値に厳密に規定す
る必要があるため、P+不純物拡散層80がバイポーラ
トランジスタを構成する不純物拡散領域からの影響を受
けて抵抗8の抵抗値が変化しないようにする必要がある
からである。
路では、バイポーラトランジスタ6の形成領域と抵抗8
の形成領域との分離が必要であり、回路面積が増大する
という問題点もあった。これは、上述のように抵抗8の
抵抗値は計算によって求められた最適値に厳密に規定す
る必要があるため、P+不純物拡散層80がバイポーラ
トランジスタを構成する不純物拡散領域からの影響を受
けて抵抗8の抵抗値が変化しないようにする必要がある
からである。
この発明の目的は、スイッチング速度がより高速化され
た論理回路装置を提供することである。
た論理回路装置を提供することである。
[課題を解決するための手段]
この発明にかかる論理回路装置は、信号入力端と信号出
力端との間に介挿され所定の論理処理を行なう論理処理
手段と、論理処理手段の出力変化に伴う信号出力端子の
電位の変化を高速化するための電位変化高速化手段とを
備えている。そして、電位変化高速化手段は、スイッチ
手段と、可変抵抗手段とを含んでいる。スイッチ手段は
、制御端子を有し、論理処理手段から制御端子に与えら
れる制御信号によってそのオンオフが制御され、オンさ
れたときに信号出力端と基準電位源との間で電流経路を
形成する。可変抵抗手段は、スイッチ手段の制御端子と
基準電位源との間に介挿され、信号出力端の電位に応じ
てその抵抗値が変化する。
力端との間に介挿され所定の論理処理を行なう論理処理
手段と、論理処理手段の出力変化に伴う信号出力端子の
電位の変化を高速化するための電位変化高速化手段とを
備えている。そして、電位変化高速化手段は、スイッチ
手段と、可変抵抗手段とを含んでいる。スイッチ手段は
、制御端子を有し、論理処理手段から制御端子に与えら
れる制御信号によってそのオンオフが制御され、オンさ
れたときに信号出力端と基準電位源との間で電流経路を
形成する。可変抵抗手段は、スイッチ手段の制御端子と
基準電位源との間に介挿され、信号出力端の電位に応じ
てその抵抗値が変化する。
[作用]
この発明においては、可変抵抗手段の抵抗値が信号出力
端の電位に応じて変化し、この可変抵抗手段の抵抗値変
化によってスイッチ手段の制御端子に与えられる制御信
号が調節される。すなわち、可変抵抗手段の抵抗値は論
理回路装置のスイッチング動作時における回路状態の変
化に応じて変化し、常に最適値に保たれる。その結果ス
イッチング動作の高速化が達成される。
端の電位に応じて変化し、この可変抵抗手段の抵抗値変
化によってスイッチ手段の制御端子に与えられる制御信
号が調節される。すなわち、可変抵抗手段の抵抗値は論
理回路装置のスイッチング動作時における回路状態の変
化に応じて変化し、常に最適値に保たれる。その結果ス
イッチング動作の高速化が達成される。
[実施例]
第1図は、この発明の一実施例の構成を示す回路図であ
る。図において、この第1図に示す論理回路装置では、
第4図に示す従来回路の抵抗8に代えて可変抵抗手段の
一例としてのいわゆるピンチ抵抗12が設けられている
。このピンチ抵抗12は抵抗値制御端子12eを有し、
この抵抗値制御端子12eに与えられる電圧に応じてそ
の抵抗値が変換する。抵抗値制御端子12eは、信号出
力端子2に接続されている。その他の構成は、第4図に
示す従来回路と同様であり、相当する部分には同一の参
照番号を付し、その説明を省略する。
る。図において、この第1図に示す論理回路装置では、
第4図に示す従来回路の抵抗8に代えて可変抵抗手段の
一例としてのいわゆるピンチ抵抗12が設けられている
。このピンチ抵抗12は抵抗値制御端子12eを有し、
この抵抗値制御端子12eに与えられる電圧に応じてそ
の抵抗値が変換する。抵抗値制御端子12eは、信号出
力端子2に接続されている。その他の構成は、第4図に
示す従来回路と同様であり、相当する部分には同一の参
照番号を付し、その説明を省略する。
第2図は、第1図に示す実施例の特徴部分における半導
体基板上での積層構造を示す断面図である。図において
、第1図におけるピンチ抵抗12は、半導体基板10の
表面層に形成されたP+不純物拡散層12rと、このP
+不純物拡散層12r内に形成されたN0不純物拡散層
12eとによって構成されている。P00不純物拡散1
2rはピンチ抵抗12における電流経路となるもので、
以下、抵抗導電層12rと称す。また、N“不純物拡散
層12eは第1図における抵抗値制御端子12eに対応
し、以下、抵抗値制御層12eと称する。抵抗値制御層
12eは、信号出力端子2に接続されている。このよう
な構成のピンチ抵抗12は、P型の接合型電界効果トラ
ンジスタ(PJFET)と同様の構成であり、抵抗値制
御層12eに与えられる電圧の値に応じてその抵抗値が
変化する。すなわち、信号出力端子2から抵抗値制御層
12eに与えられる電圧が高い場合は、抵抗導電層12
rにおける空乏領域が大きくなり、抵抗導電層12rの
抵抗値が高くなる。一方、信号出力端子2から抵抗値制
御層12eに与えられる電圧が低い場合は、抵抗導電層
12rにおける空乏領域が小さくなり、抵抗導電層12
rの抵抗値が低くなる。ところでピンチ抵抗12は、バ
イポーラトランジスタ6と分離されておらず、抵抗導電
層12rの一端12aにおいてバイポーラトランジスタ
6のベース層となるP00不純物拡散6bと融合されて
いる。すなわち、バイポーラトランジスタ6のベース層
6bと抵抗導電層12rは一体的な不純物拡散層として
形成されている。さらに換言すると、ベース層6bの延
長部分が抵抗導電層12rとなる。抵抗導電層12rの
他端12bは、接地GNDに接続されている。その他の
構成は、第5図に示す従来回路における積層構造と同様
である。
体基板上での積層構造を示す断面図である。図において
、第1図におけるピンチ抵抗12は、半導体基板10の
表面層に形成されたP+不純物拡散層12rと、このP
+不純物拡散層12r内に形成されたN0不純物拡散層
12eとによって構成されている。P00不純物拡散1
2rはピンチ抵抗12における電流経路となるもので、
以下、抵抗導電層12rと称す。また、N“不純物拡散
層12eは第1図における抵抗値制御端子12eに対応
し、以下、抵抗値制御層12eと称する。抵抗値制御層
12eは、信号出力端子2に接続されている。このよう
な構成のピンチ抵抗12は、P型の接合型電界効果トラ
ンジスタ(PJFET)と同様の構成であり、抵抗値制
御層12eに与えられる電圧の値に応じてその抵抗値が
変化する。すなわち、信号出力端子2から抵抗値制御層
12eに与えられる電圧が高い場合は、抵抗導電層12
rにおける空乏領域が大きくなり、抵抗導電層12rの
抵抗値が高くなる。一方、信号出力端子2から抵抗値制
御層12eに与えられる電圧が低い場合は、抵抗導電層
12rにおける空乏領域が小さくなり、抵抗導電層12
rの抵抗値が低くなる。ところでピンチ抵抗12は、バ
イポーラトランジスタ6と分離されておらず、抵抗導電
層12rの一端12aにおいてバイポーラトランジスタ
6のベース層となるP00不純物拡散6bと融合されて
いる。すなわち、バイポーラトランジスタ6のベース層
6bと抵抗導電層12rは一体的な不純物拡散層として
形成されている。さらに換言すると、ベース層6bの延
長部分が抵抗導電層12rとなる。抵抗導電層12rの
他端12bは、接地GNDに接続されている。その他の
構成は、第5図に示す従来回路における積層構造と同様
である。
上記のごとく、本実施例では、半導体基板10上におい
て、ピンチ抵抗12の形成領域とバイポーラトランジス
タ6の形成領域とを分離する必要がなく、回路面積を小
さくすることができる。これは、ピンチ抵抗12の抵抗
値が、抵抗値制御層12eに与えられる電圧に応じて変
化し、常に最適値に保たれるため、第4図の従来回路に
おける抵抗8のように抵抗値を計算された値に厳密に規
定する必要がないからである。
て、ピンチ抵抗12の形成領域とバイポーラトランジス
タ6の形成領域とを分離する必要がなく、回路面積を小
さくすることができる。これは、ピンチ抵抗12の抵抗
値が、抵抗値制御層12eに与えられる電圧に応じて変
化し、常に最適値に保たれるため、第4図の従来回路に
おける抵抗8のように抵抗値を計算された値に厳密に規
定する必要がないからである。
次に、第1図および第2図に示す実施例の動作を説明す
る。ピンチ抵抗12は、前述したごと(、PJFETと
同様の構成を有し、ゲート機能を持つ抵抗値制御層1.
2 eによって抵抗値を制御することができる。この抵
抗値は、PJFETの性質上、抵抗値制御端子12eに
高電圧を印加した場合に高抵抗となり、低電圧を印加し
た場合に低抵抗となる。信号出力端子2の出力電圧Vo
utが1H″レベルから“L″レベル立ち下がるスイッ
チング動作の場合、スイッチング動作の初期においては
出力電圧Voutが高電位となる。そのため、ピンチ抵
抗12はスイッチング動作の初期においては高抵抗とな
る。したがって、このときピンチ抵抗12はバイポーラ
トランジスタ6のベースへ多くの電流を供給し、バイポ
ーラトランジスタ6の働きを高めることができる。また
、スイッチング動作後期では、信号出力端子2の出力電
圧Voutが低電位となるため、ピンチ抵抗12は低抵
抗となる。そのため、ピンチ抵抗12は、信号出力端子
2の残存電荷およびバイポーラトランジスタ6のベース
電荷を急速に引抜くことができる。上記のごとく、ピン
チ抵抗12の抵抗値は、論理回路の動作状態に応じて常
に最適値に保たれる。したがって、本実施例の論理回路
は、第4図に示す従来回路に比べてより高速なスイッチ
ング動作が可能である。
る。ピンチ抵抗12は、前述したごと(、PJFETと
同様の構成を有し、ゲート機能を持つ抵抗値制御層1.
2 eによって抵抗値を制御することができる。この抵
抗値は、PJFETの性質上、抵抗値制御端子12eに
高電圧を印加した場合に高抵抗となり、低電圧を印加し
た場合に低抵抗となる。信号出力端子2の出力電圧Vo
utが1H″レベルから“L″レベル立ち下がるスイッ
チング動作の場合、スイッチング動作の初期においては
出力電圧Voutが高電位となる。そのため、ピンチ抵
抗12はスイッチング動作の初期においては高抵抗とな
る。したがって、このときピンチ抵抗12はバイポーラ
トランジスタ6のベースへ多くの電流を供給し、バイポ
ーラトランジスタ6の働きを高めることができる。また
、スイッチング動作後期では、信号出力端子2の出力電
圧Voutが低電位となるため、ピンチ抵抗12は低抵
抗となる。そのため、ピンチ抵抗12は、信号出力端子
2の残存電荷およびバイポーラトランジスタ6のベース
電荷を急速に引抜くことができる。上記のごとく、ピン
チ抵抗12の抵抗値は、論理回路の動作状態に応じて常
に最適値に保たれる。したがって、本実施例の論理回路
は、第4図に示す従来回路に比べてより高速なスイッチ
ング動作が可能である。
なお、上記実施例では、論理回路がCMOSインバータ
で構成されている場合を示したが、論理回路はたとえば
NAND回路やNOR回路等、他の論理処理を行なう論
理回路によって構成されてもよい。−例として、第3図
に論理回路がNAND回路で構成された場合の他の実施
例を示しておく。
で構成されている場合を示したが、論理回路はたとえば
NAND回路やNOR回路等、他の論理処理を行なう論
理回路によって構成されてもよい。−例として、第3図
に論理回路がNAND回路で構成された場合の他の実施
例を示しておく。
第3図に示す実施例の論理回路は、複数の信号入力端子
(図示では2個の入力端子)laおよび1bから入力さ
れた複数の入力信号のNAND演算を行ない、その演算
結果を信号出力端子2から出力する構成となっている。
(図示では2個の入力端子)laおよび1bから入力さ
れた複数の入力信号のNAND演算を行ない、その演算
結果を信号出力端子2から出力する構成となっている。
そのため、信号入力端子1aに対応してPMOSトラン
ジスタ3aおよびNMO8)ランジスタ4aが設けられ
、信号入力端子1bに対応してPMOS)ランジスタ3
bおよびNMO3)ランジスタ4bが設けられる。
ジスタ3aおよびNMO8)ランジスタ4aが設けられ
、信号入力端子1bに対応してPMOS)ランジスタ3
bおよびNMO3)ランジスタ4bが設けられる。
PMOS)ランジスタ3aおよび3bは並列接続され、
それらの一方の共通接続点は電源Vccに接続され、他
方の共通接続点はバイポーラトランジスタ5のベースに
接続されるとともに抵抗7を介して信号出力端子2に接
続されている。NMOSトランジスタ4aおよび4bは
直列に接続され、信号出力端子2とバイポーラトランジ
スタ6のベースとの間に介挿されている。なお、バイポ
ーラトランジスタのベースと接地GNDとの間にはピン
チ抵抗12が介挿されている。PMOS)ランジスタ3
aおよびNMOSトランジスタ4aのゲートは対応する
信号入力端子1aに接続されている。PMOS)ランジ
スタ3bおよびNMO8)ランジスタ4bのゲートは対
応する信号入力端子1bに接続されている。
それらの一方の共通接続点は電源Vccに接続され、他
方の共通接続点はバイポーラトランジスタ5のベースに
接続されるとともに抵抗7を介して信号出力端子2に接
続されている。NMOSトランジスタ4aおよび4bは
直列に接続され、信号出力端子2とバイポーラトランジ
スタ6のベースとの間に介挿されている。なお、バイポ
ーラトランジスタのベースと接地GNDとの間にはピン
チ抵抗12が介挿されている。PMOS)ランジスタ3
aおよびNMOSトランジスタ4aのゲートは対応する
信号入力端子1aに接続されている。PMOS)ランジ
スタ3bおよびNMO8)ランジスタ4bのゲートは対
応する信号入力端子1bに接続されている。
上記のような構成を有する第3図の実施例において特徴
となるピンチ抵抗12およびバイポーラトランジスタ6
の動作は第1図に示す実施例と同様である。またNAN
D回路部分の動作も周知である。そのため、第3図の実
施例の動作説明を省略する。
となるピンチ抵抗12およびバイポーラトランジスタ6
の動作は第1図に示す実施例と同様である。またNAN
D回路部分の動作も周知である。そのため、第3図の実
施例の動作説明を省略する。
[発明の効果コ
以上のように、この発明によれば、スイッチ手段の制御
端子に与えられる制御信号を調節するための可変抵抗手
段の抵抗値が出力端の電位に応じて常に最適値に設定さ
れる。そのため、従来の論理回路装置に比べてスイッチ
ング動作をより高速化することができる。
端子に与えられる制御信号を調節するための可変抵抗手
段の抵抗値が出力端の電位に応じて常に最適値に設定さ
れる。そのため、従来の論理回路装置に比べてスイッチ
ング動作をより高速化することができる。
第1図は、この発明の一実施例の構成を示す回路図であ
る。 東2図は、第1図に示す実施例における特徴部分の半導
体基板上における積層構造を示す断面図である。 第3図は、この発明の他の実施例の構成を示す回路図で
ある。 第4図は、従来の論理回路装置の構成を示す回路図であ
る。 第5図は、第4図に示す従来回路の一部分の半導体基板
上での積層構造を示す断面図である。 第6図は、第4図に示す従来回路において、入力電圧の
変化に対する出力電圧の変化を示す電圧波形図である。 図において、1.1aおよび1bは信号入力端子、2は
信号出力端子、3,3aおよび3bは2MO3)ランジ
スタ、4,4aおよび4bはNMOSトランジスタ、5
および6はバイポーラトランジスタ、7は抵抗、12は
ピンチ抵抗、12eは抵抗値制御端子、10は半導体基
板、6Cはバイポーラトランジスタ6のコレクタ層、6
bはバイポーラトランジスタ6のベース層、6eはバイ
ポーラトランジスタ6のエミツタ層、12rはピンチ抵
抗12の抵抗導電層を示す。 第1図 cc 第2図
る。 東2図は、第1図に示す実施例における特徴部分の半導
体基板上における積層構造を示す断面図である。 第3図は、この発明の他の実施例の構成を示す回路図で
ある。 第4図は、従来の論理回路装置の構成を示す回路図であ
る。 第5図は、第4図に示す従来回路の一部分の半導体基板
上での積層構造を示す断面図である。 第6図は、第4図に示す従来回路において、入力電圧の
変化に対する出力電圧の変化を示す電圧波形図である。 図において、1.1aおよび1bは信号入力端子、2は
信号出力端子、3,3aおよび3bは2MO3)ランジ
スタ、4,4aおよび4bはNMOSトランジスタ、5
および6はバイポーラトランジスタ、7は抵抗、12は
ピンチ抵抗、12eは抵抗値制御端子、10は半導体基
板、6Cはバイポーラトランジスタ6のコレクタ層、6
bはバイポーラトランジスタ6のベース層、6eはバイ
ポーラトランジスタ6のエミツタ層、12rはピンチ抵
抗12の抵抗導電層を示す。 第1図 cc 第2図
Claims (1)
- 【特許請求の範囲】 少なくとも1つの信号入力端に入力された信号に所定
の論理処理を施して信号出力端に出力する論理回路装置
であって、 前記信号入力端と前記信号出力端との間に介挿され、前
記所定の論理処理を行なう論理処理手段、および前記論
理処理手段の出力変化に伴う前記信号出力端の電位の変
化を高速化するための電位変化高速化手段を備え、 前記電位変化高速化手段は、 制御端子を有し、前記論理処理手段から当該制御端子に
与えられる制御信号によってそのオンオフが制御され、
オンされたときに前記信号出力端と基準電位源との間で
電流経路を形成するためのスイッチ手段と、 前記スイッチ手段の前記制御端子と前記基準電位源との
間に介挿され、前記信号出力端の電位に応じてその抵抗
値が変化する可変抵抗手段とを含み、 前記可変抵抗手段の抵抗値変化に応じて、前記スイッチ
手段の前記制御端子に与えられる前記制御信号が調節さ
れる、論理回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2148183A JPH0440014A (ja) | 1990-06-05 | 1990-06-05 | 論理回路装置 |
US07/703,870 US5164617A (en) | 1990-06-05 | 1991-05-23 | High speed bicmos logic circuit |
DE4118451A DE4118451A1 (de) | 1990-06-05 | 1991-06-05 | Logische schaltungsvorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2148183A JPH0440014A (ja) | 1990-06-05 | 1990-06-05 | 論理回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0440014A true JPH0440014A (ja) | 1992-02-10 |
Family
ID=15447103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2148183A Pending JPH0440014A (ja) | 1990-06-05 | 1990-06-05 | 論理回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5164617A (ja) |
JP (1) | JPH0440014A (ja) |
DE (1) | DE4118451A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8033986B2 (en) | 2005-12-28 | 2011-10-11 | Olympus Medical Systems Corp. | Endoscope control device |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AT404078B (de) * | 1992-09-17 | 1998-08-25 | Austria Mikrosysteme Int | Integrierte bicmos-schaltungsanordnung |
JP2937652B2 (ja) * | 1992-10-01 | 1999-08-23 | 日本電気株式会社 | BiMIS論理回路 |
JP2699823B2 (ja) * | 1993-09-24 | 1998-01-19 | 日本電気株式会社 | 半導体集積回路 |
JP3727440B2 (ja) * | 1997-06-05 | 2005-12-14 | 本田技研工業株式会社 | 送信装置 |
US6218866B1 (en) * | 1999-10-12 | 2001-04-17 | National Semiconductor Corporation | Semiconductor device for prevention of a floating gate condition on an input node of a MOS logic circuit and a method for its manufacture |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
JPH01129451A (ja) * | 1987-11-16 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
US4999523A (en) * | 1989-12-05 | 1991-03-12 | Hewlett-Packard Company | BICMOS logic gate with higher pull-up voltage |
-
1990
- 1990-06-05 JP JP2148183A patent/JPH0440014A/ja active Pending
-
1991
- 1991-05-23 US US07/703,870 patent/US5164617A/en not_active Expired - Fee Related
- 1991-06-05 DE DE4118451A patent/DE4118451A1/de active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8033986B2 (en) | 2005-12-28 | 2011-10-11 | Olympus Medical Systems Corp. | Endoscope control device |
Also Published As
Publication number | Publication date |
---|---|
US5164617A (en) | 1992-11-17 |
DE4118451C2 (ja) | 1993-07-22 |
DE4118451A1 (de) | 1991-12-19 |
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