JPH0440014A - 論理回路装置 - Google Patents
論理回路装置Info
- Publication number
- JPH0440014A JPH0440014A JP2148183A JP14818390A JPH0440014A JP H0440014 A JPH0440014 A JP H0440014A JP 2148183 A JP2148183 A JP 2148183A JP 14818390 A JP14818390 A JP 14818390A JP H0440014 A JPH0440014 A JP H0440014A
- Authority
- JP
- Japan
- Prior art keywords
- output terminal
- resistance value
- signal output
- terminal
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010410 layer Substances 0.000 description 32
- 238000009792 diffusion process Methods 0.000 description 16
- 239000012535 impurity Substances 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000002344 surface layer Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、論理回路装置に関し、さらに特定的には、
スイッチング速度を高速化するための回路が付加された
論理回路装置に関する。
スイッチング速度を高速化するための回路が付加された
論理回路装置に関する。
［従来の技術］
第４図は、たとえば特開昭５９−１１０３４号公報に示
されたＢｉＣＭＯ８論理回路の基本構成を示す回路図で
ある。図において、このＢ ｉ ＣＭＯ８論理回路は、
信号入力端子１から入力された信号を反転した後信号出
力端子２から出力する構成となっている。このＢ１ＣＭ
ＯＳ論理回路は、ＰチャンネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと称す）３と、Ｎチャンネル
Ｍ０Ｓトランジスタ（以下、ＮＭＯＳトランジスタと称
す）４と、ｎｐｎバイポーラトランジスタ５および６と
、抵抗７および８とによって構成されている。ＰＭＯＳ
）ランジスタ３およびＮＭＯ３）ランジスタ４は、電源
Ｖｃｃと接地ＧＮＤとの間に直列に介挿され、いわゆる
ＣＭＯＳインバータを構成している。なお、ＰＭＯＳト
ランジスタ３とＮＭＯ８）ランジスタ４との間には抵抗
７が設けられ、ＮＭＯＳトランジスタ４と接地ＧＮＤと
の間には抵抗８が設けられている。ＰＭＯＳトランジス
タ３およびＮＭＯＳトランジスタ４の各ゲートは、信号
入力端子１に接続されている。抵抗７とＮＭＯ８）ラン
ジスタ４との接続点は、信号出力端子２に接続されてい
る。バイポーラトランジスタ５は、そのコレクタが電源
Ｖｃｃに接続され、そのエミッタが信号出力端子２に接
続され、そのベースがＰＭＯＳ）ランジスタ３と抵抗７
との接続点に接続されている。バイポーラトランジスタ
６は、そのコレクタが信号出力端子２に接続され、その
エミッタが接地ＧＮＤに接続され、そのベースがＮＭＯ
８）ランジスタ４と抵抗８との接続点に接続されている
。
されたＢｉＣＭＯ８論理回路の基本構成を示す回路図で
ある。図において、このＢ ｉ ＣＭＯ８論理回路は、
信号入力端子１から入力された信号を反転した後信号出
力端子２から出力する構成となっている。このＢ１ＣＭ
ＯＳ論理回路は、ＰチャンネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと称す）３と、Ｎチャンネル
Ｍ０Ｓトランジスタ（以下、ＮＭＯＳトランジスタと称
す）４と、ｎｐｎバイポーラトランジスタ５および６と
、抵抗７および８とによって構成されている。ＰＭＯＳ
）ランジスタ３およびＮＭＯ３）ランジスタ４は、電源
Ｖｃｃと接地ＧＮＤとの間に直列に介挿され、いわゆる
ＣＭＯＳインバータを構成している。なお、ＰＭＯＳト
ランジスタ３とＮＭＯ８）ランジスタ４との間には抵抗
７が設けられ、ＮＭＯＳトランジスタ４と接地ＧＮＤと
の間には抵抗８が設けられている。ＰＭＯＳトランジス
タ３およびＮＭＯＳトランジスタ４の各ゲートは、信号
入力端子１に接続されている。抵抗７とＮＭＯ８）ラン
ジスタ４との接続点は、信号出力端子２に接続されてい
る。バイポーラトランジスタ５は、そのコレクタが電源
Ｖｃｃに接続され、そのエミッタが信号出力端子２に接
続され、そのベースがＰＭＯＳ）ランジスタ３と抵抗７
との接続点に接続されている。バイポーラトランジスタ
６は、そのコレクタが信号出力端子２に接続され、その
エミッタが接地ＧＮＤに接続され、そのベースがＮＭＯ
８）ランジスタ４と抵抗８との接続点に接続されている
。
第５図は、第４図に示すＢｉＣＭＯ８論理回路を半導体
基板上に形成した場合その一部分の積層構造を示す断面
図である。図において、Ｐ型の半導体基板１０の表面層
には、第４図におけるＮＭＯＳトランジスタ４のドレイ
ンを構成するＮ４不純物拡散層４ｄとソースを構成する
Ｎ＋不純物拡散層４Ｓとが所定の間隔を隔てて形成され
ている。
基板上に形成した場合その一部分の積層構造を示す断面
図である。図において、Ｐ型の半導体基板１０の表面層
には、第４図におけるＮＭＯＳトランジスタ４のドレイ
ンを構成するＮ４不純物拡散層４ｄとソースを構成する
Ｎ＋不純物拡散層４Ｓとが所定の間隔を隔てて形成され
ている。
これら不純物拡散層４ｄと４８との間の領域であって半
導体基板１０の上には、絶縁膜を介してゲート電極４ｇ
が形成されている。また、半導体基板１０の表面層には
、第４図におけるバイポーラトランジスタ６のコレクタ
を構成するＮ＋不純物拡散層６ｃとベースを構成するＰ
＋不純物拡散層６ｂと、エミッタを構成するＮ０不純物
拡散層６ｅとが形成されている。さらに、半導体基板１
０の表面層には、第４図における抵抗８を構成するＰ０
０不純物拡散８０が形成されている。ここで重要なこと
は、不純物拡散層６ｃ、６ｂおよび６ｅにより構成され
るバイポーラトランジスタ６と不純物拡散層８０により
構成される抵抗８との間が厚い絶縁膜１１によって分離
されていることである。
導体基板１０の上には、絶縁膜を介してゲート電極４ｇ
が形成されている。また、半導体基板１０の表面層には
、第４図におけるバイポーラトランジスタ６のコレクタ
を構成するＮ＋不純物拡散層６ｃとベースを構成するＰ
＋不純物拡散層６ｂと、エミッタを構成するＮ０不純物
拡散層６ｅとが形成されている。さらに、半導体基板１
０の表面層には、第４図における抵抗８を構成するＰ０
０不純物拡散８０が形成されている。ここで重要なこと
は、不純物拡散層６ｃ、６ｂおよび６ｅにより構成され
るバイポーラトランジスタ６と不純物拡散層８０により
構成される抵抗８との間が厚い絶縁膜１１によって分離
されていることである。
第６図は、第４図に示すＢｉＣＭＯ３論理回路の信号入
力端子１の入力電圧Ｖｉｎが変化するにしたがって信号
出力端子２の出力電圧Ｖｏｕｔがどの様に変化するかを
示した電圧波形図である。
力端子１の入力電圧Ｖｉｎが変化するにしたがって信号
出力端子２の出力電圧Ｖｏｕｔがどの様に変化するかを
示した電圧波形図である。
以下、この第６図を参照して、第４図に示す従来の論理
回路の動作を説明する。
回路の動作を説明する。
論理回路のスイッチング動作前には、信号入力端子１０
入力電圧Ｖｉｎは“Ｌ″レベルなっている。そのため、
ＮＭＯ３）ランジスタ４はオフされており、ＰＭＯＳ）
ランジスタ３はオンされている。したがって、信号出力
端子２は抵抗７およびＰＭＯＳ）ランジスタ３を介して
電源Ｖｃｃと接続されており、信号出力端子２の出力電
圧Ｖｏｕｔは′″Ｈ”レベルとなっている。
入力電圧Ｖｉｎは“Ｌ″レベルなっている。そのため、
ＮＭＯ３）ランジスタ４はオフされており、ＰＭＯＳ）
ランジスタ３はオンされている。したがって、信号出力
端子２は抵抗７およびＰＭＯＳ）ランジスタ３を介して
電源Ｖｃｃと接続されており、信号出力端子２の出力電
圧Ｖｏｕｔは′″Ｈ”レベルとなっている。
次に、信号入力端子１の′入力電圧ＶｉｎがＨ”レベル
になると、ＮＭｏ５トランジスタ４はオンし、ＰＭＯＳ
トランジスタ３はオフ状態となる。
になると、ＮＭｏ５トランジスタ４はオンし、ＰＭＯＳ
トランジスタ３はオフ状態となる。
この結果、信号出力端子２に接続されている負荷容量（
図示せず）に充電されていた電荷は、ＮＭＯＳトランジ
スタ４および抵抗８を介して接地ＧＮＤに放電される（
期間ｔｌ）。
図示せず）に充電されていた電荷は、ＮＭＯＳトランジ
スタ４および抵抗８を介して接地ＧＮＤに放電される（
期間ｔｌ）。
上記放電電流は、抵抗８を介して接地ＧＮＤに流れると
ともに、バイポーラトランジスタ６のベース電流ともな
り、このバイポーラトランジスタ６をオンさせる。その
結果、バイポーラトランジスタ６の高い電流駆動能力に
より、信号出力端子２に充電されていた電荷は急速に放
電される（期間ｔ２）。
ともに、バイポーラトランジスタ６のベース電流ともな
り、このバイポーラトランジスタ６をオンさせる。その
結果、バイポーラトランジスタ６の高い電流駆動能力に
より、信号出力端子２に充電されていた電荷は急速に放
電される（期間ｔ２）。
信号出力端子２の電位がある程度まで低下すると、抵抗
８の両端電圧は、バイポーラトランジスタ６をオンさせ
るに足りるベース・エミッタ間電圧以下になり、バイポ
ーラトランジスタ６はオフ状態に移行する。以後、信号
出力端子２の残留電荷は、ＮＭＯＳトランジスタ４と抵
抗８を介して放電される（期間ｔ３）。なお、バイポー
ラトランジスタ６のベースにたまった電荷も、この期間
ｔ３において、抵抗８を介して放電される。
８の両端電圧は、バイポーラトランジスタ６をオンさせ
るに足りるベース・エミッタ間電圧以下になり、バイポ
ーラトランジスタ６はオフ状態に移行する。以後、信号
出力端子２の残留電荷は、ＮＭＯＳトランジスタ４と抵
抗８を介して放電される（期間ｔ３）。なお、バイポー
ラトランジスタ６のベースにたまった電荷も、この期間
ｔ３において、抵抗８を介して放電される。
［発明が解決しようとする課題］
以上の説明から明らかなように、第４図の論理回路にお
ける抵抗８は、スイッチング動作時において２つの役割
を有している。すなわち、抵抗８は、スイッチング動作
初期にはＮＭＯＳトランジスタ４からの電流をバイポー
ラトランジスタ６のベースに供給する役割を有し、スイ
ッチング動作後期においては信号出力端子２に残存した
電荷およびバイポーラトランジスタ６のベース電荷を放
電する役割を有する。前者の役割について考えた場合、
スイッチング動作の高速化の観点からは、抵抗８の抵抗
値は高い方が好ましい。なぜならば、抵抗８の抵抗値が
高いと、バイポーラトランジスタ６のベース電流をより
多く供給できるためである。一方、後者の役割について
考えた場合、抵抗８の抵抗値は低いほうが好ましい。な
ぜならば、抵抗８の抵抗値が低いと、信号出力端子２の
残存電荷およびバイポーラトランジスタ６のベース電荷
の放電時間を短縮化できるためである。
ける抵抗８は、スイッチング動作時において２つの役割
を有している。すなわち、抵抗８は、スイッチング動作
初期にはＮＭＯＳトランジスタ４からの電流をバイポー
ラトランジスタ６のベースに供給する役割を有し、スイ
ッチング動作後期においては信号出力端子２に残存した
電荷およびバイポーラトランジスタ６のベース電荷を放
電する役割を有する。前者の役割について考えた場合、
スイッチング動作の高速化の観点からは、抵抗８の抵抗
値は高い方が好ましい。なぜならば、抵抗８の抵抗値が
高いと、バイポーラトランジスタ６のベース電流をより
多く供給できるためである。一方、後者の役割について
考えた場合、抵抗８の抵抗値は低いほうが好ましい。な
ぜならば、抵抗８の抵抗値が低いと、信号出力端子２の
残存電荷およびバイポーラトランジスタ６のベース電荷
の放電時間を短縮化できるためである。
上記のごとく、抵抗８の抵抗値は、スイッチング動作の
初期には高く、後期には低い方が望ましいことになる。
初期には高く、後期には低い方が望ましいことになる。
そこで、第４図の従来回路では、以上の点を総合的に考
慮して、平均として最もスイッチング動作が高速となる
抵抗値を予め計算し、抵抗８の抵抗値をそのような抵抗
値に設定するようにしていた。しかしながら、抵抗８が
例えそのような抵抗値に設定されたとしても、抵抗８は
固定抵抗であるため、抵抗８の抵抗値は常に回路の動作
状態に応じた最適な値であるとはいえない。
慮して、平均として最もスイッチング動作が高速となる
抵抗値を予め計算し、抵抗８の抵抗値をそのような抵抗
値に設定するようにしていた。しかしながら、抵抗８が
例えそのような抵抗値に設定されたとしても、抵抗８は
固定抵抗であるため、抵抗８の抵抗値は常に回路の動作
状態に応じた最適な値であるとはいえない。
したがって、第４図に示す従来の論理回路は、依然とし
てスイッチング動作の高速化の点で問題があった。
てスイッチング動作の高速化の点で問題があった。
また、第５図に示すように、従来のＢｉＣＭＯ８論理回
路では、バイポーラトランジスタ６の形成領域と抵抗８
の形成領域との分離が必要であり、回路面積が増大する
という問題点もあった。これは、上述のように抵抗８の
抵抗値は計算によって求められた最適値に厳密に規定す
る必要があるため、Ｐ＋不純物拡散層８０がバイポーラ
トランジスタを構成する不純物拡散領域からの影響を受
けて抵抗８の抵抗値が変化しないようにする必要がある
からである。
路では、バイポーラトランジスタ６の形成領域と抵抗８
の形成領域との分離が必要であり、回路面積が増大する
という問題点もあった。これは、上述のように抵抗８の
抵抗値は計算によって求められた最適値に厳密に規定す
る必要があるため、Ｐ＋不純物拡散層８０がバイポーラ
トランジスタを構成する不純物拡散領域からの影響を受
けて抵抗８の抵抗値が変化しないようにする必要がある
からである。
この発明の目的は、スイッチング速度がより高速化され
た論理回路装置を提供することである。
た論理回路装置を提供することである。
［課題を解決するための手段］
この発明にかかる論理回路装置は、信号入力端と信号出
力端との間に介挿され所定の論理処理を行なう論理処理
手段と、論理処理手段の出力変化に伴う信号出力端子の
電位の変化を高速化するための電位変化高速化手段とを
備えている。そして、電位変化高速化手段は、スイッチ
手段と、可変抵抗手段とを含んでいる。スイッチ手段は
、制御端子を有し、論理処理手段から制御端子に与えら
れる制御信号によってそのオンオフが制御され、オンさ
れたときに信号出力端と基準電位源との間で電流経路を
形成する。可変抵抗手段は、スイッチ手段の制御端子と
基準電位源との間に介挿され、信号出力端の電位に応じ
てその抵抗値が変化する。
力端との間に介挿され所定の論理処理を行なう論理処理
手段と、論理処理手段の出力変化に伴う信号出力端子の
電位の変化を高速化するための電位変化高速化手段とを
備えている。そして、電位変化高速化手段は、スイッチ
手段と、可変抵抗手段とを含んでいる。スイッチ手段は
、制御端子を有し、論理処理手段から制御端子に与えら
れる制御信号によってそのオンオフが制御され、オンさ
れたときに信号出力端と基準電位源との間で電流経路を
形成する。可変抵抗手段は、スイッチ手段の制御端子と
基準電位源との間に介挿され、信号出力端の電位に応じ
てその抵抗値が変化する。
［作用］
この発明においては、可変抵抗手段の抵抗値が信号出力
端の電位に応じて変化し、この可変抵抗手段の抵抗値変
化によってスイッチ手段の制御端子に与えられる制御信
号が調節される。すなわち、可変抵抗手段の抵抗値は論
理回路装置のスイッチング動作時における回路状態の変
化に応じて変化し、常に最適値に保たれる。その結果ス
イッチング動作の高速化が達成される。
端の電位に応じて変化し、この可変抵抗手段の抵抗値変
化によってスイッチ手段の制御端子に与えられる制御信
号が調節される。すなわち、可変抵抗手段の抵抗値は論
理回路装置のスイッチング動作時における回路状態の変
化に応じて変化し、常に最適値に保たれる。その結果ス
イッチング動作の高速化が達成される。
［実施例］
第１図は、この発明の一実施例の構成を示す回路図であ
る。図において、この第１図に示す論理回路装置では、
第４図に示す従来回路の抵抗８に代えて可変抵抗手段の
一例としてのいわゆるピンチ抵抗１２が設けられている
。このピンチ抵抗１２は抵抗値制御端子１２ｅを有し、
この抵抗値制御端子１２ｅに与えられる電圧に応じてそ
の抵抗値が変換する。抵抗値制御端子１２ｅは、信号出
力端子２に接続されている。その他の構成は、第４図に
示す従来回路と同様であり、相当する部分には同一の参
照番号を付し、その説明を省略する。
る。図において、この第１図に示す論理回路装置では、
第４図に示す従来回路の抵抗８に代えて可変抵抗手段の
一例としてのいわゆるピンチ抵抗１２が設けられている
。このピンチ抵抗１２は抵抗値制御端子１２ｅを有し、
この抵抗値制御端子１２ｅに与えられる電圧に応じてそ
の抵抗値が変換する。抵抗値制御端子１２ｅは、信号出
力端子２に接続されている。その他の構成は、第４図に
示す従来回路と同様であり、相当する部分には同一の参
照番号を付し、その説明を省略する。
第２図は、第１図に示す実施例の特徴部分における半導
体基板上での積層構造を示す断面図である。図において
、第１図におけるピンチ抵抗１２は、半導体基板１０の
表面層に形成されたＰ＋不純物拡散層１２ｒと、このＰ
＋不純物拡散層１２ｒ内に形成されたＮ０不純物拡散層
１２ｅとによって構成されている。Ｐ００不純物拡散１
２ｒはピンチ抵抗１２における電流経路となるもので、
以下、抵抗導電層１２ｒと称す。また、Ｎ“不純物拡散
層１２ｅは第１図における抵抗値制御端子１２ｅに対応
し、以下、抵抗値制御層１２ｅと称する。抵抗値制御層
１２ｅは、信号出力端子２に接続されている。このよう
な構成のピンチ抵抗１２は、Ｐ型の接合型電界効果トラ
ンジスタ（ＰＪＦＥＴ）と同様の構成であり、抵抗値制
御層１２ｅに与えられる電圧の値に応じてその抵抗値が
変化する。すなわち、信号出力端子２から抵抗値制御層
１２ｅに与えられる電圧が高い場合は、抵抗導電層１２
ｒにおける空乏領域が大きくなり、抵抗導電層１２ｒの
抵抗値が高くなる。一方、信号出力端子２から抵抗値制
御層１２ｅに与えられる電圧が低い場合は、抵抗導電層
１２ｒにおける空乏領域が小さくなり、抵抗導電層１２
ｒの抵抗値が低くなる。ところでピンチ抵抗１２は、バ
イポーラトランジスタ６と分離されておらず、抵抗導電
層１２ｒの一端１２ａにおいてバイポーラトランジスタ
６のベース層となるＰ００不純物拡散６ｂと融合されて
いる。すなわち、バイポーラトランジスタ６のベース層
６ｂと抵抗導電層１２ｒは一体的な不純物拡散層として
形成されている。さらに換言すると、ベース層６ｂの延
長部分が抵抗導電層１２ｒとなる。抵抗導電層１２ｒの
他端１２ｂは、接地ＧＮＤに接続されている。その他の
構成は、第５図に示す従来回路における積層構造と同様
である。
体基板上での積層構造を示す断面図である。図において
、第１図におけるピンチ抵抗１２は、半導体基板１０の
表面層に形成されたＰ＋不純物拡散層１２ｒと、このＰ
＋不純物拡散層１２ｒ内に形成されたＮ０不純物拡散層
１２ｅとによって構成されている。Ｐ００不純物拡散１
２ｒはピンチ抵抗１２における電流経路となるもので、
以下、抵抗導電層１２ｒと称す。また、Ｎ“不純物拡散
層１２ｅは第１図における抵抗値制御端子１２ｅに対応
し、以下、抵抗値制御層１２ｅと称する。抵抗値制御層
１２ｅは、信号出力端子２に接続されている。このよう
な構成のピンチ抵抗１２は、Ｐ型の接合型電界効果トラ
ンジスタ（ＰＪＦＥＴ）と同様の構成であり、抵抗値制
御層１２ｅに与えられる電圧の値に応じてその抵抗値が
変化する。すなわち、信号出力端子２から抵抗値制御層
１２ｅに与えられる電圧が高い場合は、抵抗導電層１２
ｒにおける空乏領域が大きくなり、抵抗導電層１２ｒの
抵抗値が高くなる。一方、信号出力端子２から抵抗値制
御層１２ｅに与えられる電圧が低い場合は、抵抗導電層
１２ｒにおける空乏領域が小さくなり、抵抗導電層１２
ｒの抵抗値が低くなる。ところでピンチ抵抗１２は、バ
イポーラトランジスタ６と分離されておらず、抵抗導電
層１２ｒの一端１２ａにおいてバイポーラトランジスタ
６のベース層となるＰ００不純物拡散６ｂと融合されて
いる。すなわち、バイポーラトランジスタ６のベース層
６ｂと抵抗導電層１２ｒは一体的な不純物拡散層として
形成されている。さらに換言すると、ベース層６ｂの延
長部分が抵抗導電層１２ｒとなる。抵抗導電層１２ｒの
他端１２ｂは、接地ＧＮＤに接続されている。その他の
構成は、第５図に示す従来回路における積層構造と同様
である。
上記のごとく、本実施例では、半導体基板１０上におい
て、ピンチ抵抗１２の形成領域とバイポーラトランジス
タ６の形成領域とを分離する必要がなく、回路面積を小
さくすることができる。これは、ピンチ抵抗１２の抵抗
値が、抵抗値制御層１２ｅに与えられる電圧に応じて変
化し、常に最適値に保たれるため、第４図の従来回路に
おける抵抗８のように抵抗値を計算された値に厳密に規
定する必要がないからである。
て、ピンチ抵抗１２の形成領域とバイポーラトランジス
タ６の形成領域とを分離する必要がなく、回路面積を小
さくすることができる。これは、ピンチ抵抗１２の抵抗
値が、抵抗値制御層１２ｅに与えられる電圧に応じて変
化し、常に最適値に保たれるため、第４図の従来回路に
おける抵抗８のように抵抗値を計算された値に厳密に規
定する必要がないからである。
次に、第１図および第２図に示す実施例の動作を説明す
る。ピンチ抵抗１２は、前述したごと（、ＰＪＦＥＴと
同様の構成を有し、ゲート機能を持つ抵抗値制御層１．
２ ｅによって抵抗値を制御することができる。この抵
抗値は、ＰＪＦＥＴの性質上、抵抗値制御端子１２ｅに
高電圧を印加した場合に高抵抗となり、低電圧を印加し
た場合に低抵抗となる。信号出力端子２の出力電圧Ｖｏ
ｕｔが１Ｈ″レベルから“Ｌ″レベル立ち下がるスイッ
チング動作の場合、スイッチング動作の初期においては
出力電圧Ｖｏｕｔが高電位となる。そのため、ピンチ抵
抗１２はスイッチング動作の初期においては高抵抗とな
る。したがって、このときピンチ抵抗１２はバイポーラ
トランジスタ６のベースへ多くの電流を供給し、バイポ
ーラトランジスタ６の働きを高めることができる。また
、スイッチング動作後期では、信号出力端子２の出力電
圧Ｖｏｕｔが低電位となるため、ピンチ抵抗１２は低抵
抗となる。そのため、ピンチ抵抗１２は、信号出力端子
２の残存電荷およびバイポーラトランジスタ６のベース
電荷を急速に引抜くことができる。上記のごとく、ピン
チ抵抗１２の抵抗値は、論理回路の動作状態に応じて常
に最適値に保たれる。したがって、本実施例の論理回路
は、第４図に示す従来回路に比べてより高速なスイッチ
ング動作が可能である。
る。ピンチ抵抗１２は、前述したごと（、ＰＪＦＥＴと
同様の構成を有し、ゲート機能を持つ抵抗値制御層１．
２ ｅによって抵抗値を制御することができる。この抵
抗値は、ＰＪＦＥＴの性質上、抵抗値制御端子１２ｅに
高電圧を印加した場合に高抵抗となり、低電圧を印加し
た場合に低抵抗となる。信号出力端子２の出力電圧Ｖｏ
ｕｔが１Ｈ″レベルから“Ｌ″レベル立ち下がるスイッ
チング動作の場合、スイッチング動作の初期においては
出力電圧Ｖｏｕｔが高電位となる。そのため、ピンチ抵
抗１２はスイッチング動作の初期においては高抵抗とな
る。したがって、このときピンチ抵抗１２はバイポーラ
トランジスタ６のベースへ多くの電流を供給し、バイポ
ーラトランジスタ６の働きを高めることができる。また
、スイッチング動作後期では、信号出力端子２の出力電
圧Ｖｏｕｔが低電位となるため、ピンチ抵抗１２は低抵
抗となる。そのため、ピンチ抵抗１２は、信号出力端子
２の残存電荷およびバイポーラトランジスタ６のベース
電荷を急速に引抜くことができる。上記のごとく、ピン
チ抵抗１２の抵抗値は、論理回路の動作状態に応じて常
に最適値に保たれる。したがって、本実施例の論理回路
は、第４図に示す従来回路に比べてより高速なスイッチ
ング動作が可能である。
なお、上記実施例では、論理回路がＣＭＯＳインバータ
で構成されている場合を示したが、論理回路はたとえば
ＮＡＮＤ回路やＮＯＲ回路等、他の論理処理を行なう論
理回路によって構成されてもよい。−例として、第３図
に論理回路がＮＡＮＤ回路で構成された場合の他の実施
例を示しておく。
で構成されている場合を示したが、論理回路はたとえば
ＮＡＮＤ回路やＮＯＲ回路等、他の論理処理を行なう論
理回路によって構成されてもよい。−例として、第３図
に論理回路がＮＡＮＤ回路で構成された場合の他の実施
例を示しておく。
第３図に示す実施例の論理回路は、複数の信号入力端子
（図示では２個の入力端子）ｌａおよび１ｂから入力さ
れた複数の入力信号のＮＡＮＤ演算を行ない、その演算
結果を信号出力端子２から出力する構成となっている。
（図示では２個の入力端子）ｌａおよび１ｂから入力さ
れた複数の入力信号のＮＡＮＤ演算を行ない、その演算
結果を信号出力端子２から出力する構成となっている。
そのため、信号入力端子１ａに対応してＰＭＯＳトラン
ジスタ３ａおよびＮＭＯ８）ランジスタ４ａが設けられ
、信号入力端子１ｂに対応してＰＭＯＳ）ランジスタ３
ｂおよびＮＭＯ３）ランジスタ４ｂが設けられる。
ジスタ３ａおよびＮＭＯ８）ランジスタ４ａが設けられ
、信号入力端子１ｂに対応してＰＭＯＳ）ランジスタ３
ｂおよびＮＭＯ３）ランジスタ４ｂが設けられる。
ＰＭＯＳ）ランジスタ３ａおよび３ｂは並列接続され、
それらの一方の共通接続点は電源Ｖｃｃに接続され、他
方の共通接続点はバイポーラトランジスタ５のベースに
接続されるとともに抵抗７を介して信号出力端子２に接
続されている。ＮＭＯＳトランジスタ４ａおよび４ｂは
直列に接続され、信号出力端子２とバイポーラトランジ
スタ６のベースとの間に介挿されている。なお、バイポ
ーラトランジスタのベースと接地ＧＮＤとの間にはピン
チ抵抗１２が介挿されている。ＰＭＯＳ）ランジスタ３
ａおよびＮＭＯＳトランジスタ４ａのゲートは対応する
信号入力端子１ａに接続されている。ＰＭＯＳ）ランジ
スタ３ｂおよびＮＭＯ８）ランジスタ４ｂのゲートは対
応する信号入力端子１ｂに接続されている。
それらの一方の共通接続点は電源Ｖｃｃに接続され、他
方の共通接続点はバイポーラトランジスタ５のベースに
接続されるとともに抵抗７を介して信号出力端子２に接
続されている。ＮＭＯＳトランジスタ４ａおよび４ｂは
直列に接続され、信号出力端子２とバイポーラトランジ
スタ６のベースとの間に介挿されている。なお、バイポ
ーラトランジスタのベースと接地ＧＮＤとの間にはピン
チ抵抗１２が介挿されている。ＰＭＯＳ）ランジスタ３
ａおよびＮＭＯＳトランジスタ４ａのゲートは対応する
信号入力端子１ａに接続されている。ＰＭＯＳ）ランジ
スタ３ｂおよびＮＭＯ８）ランジスタ４ｂのゲートは対
応する信号入力端子１ｂに接続されている。
上記のような構成を有する第３図の実施例において特徴
となるピンチ抵抗１２およびバイポーラトランジスタ６
の動作は第１図に示す実施例と同様である。またＮＡＮ
Ｄ回路部分の動作も周知である。そのため、第３図の実
施例の動作説明を省略する。
となるピンチ抵抗１２およびバイポーラトランジスタ６
の動作は第１図に示す実施例と同様である。またＮＡＮ
Ｄ回路部分の動作も周知である。そのため、第３図の実
施例の動作説明を省略する。
［発明の効果コ
以上のように、この発明によれば、スイッチ手段の制御
端子に与えられる制御信号を調節するための可変抵抗手
段の抵抗値が出力端の電位に応じて常に最適値に設定さ
れる。そのため、従来の論理回路装置に比べてスイッチ
ング動作をより高速化することができる。
端子に与えられる制御信号を調節するための可変抵抗手
段の抵抗値が出力端の電位に応じて常に最適値に設定さ
れる。そのため、従来の論理回路装置に比べてスイッチ
ング動作をより高速化することができる。
第１図は、この発明の一実施例の構成を示す回路図であ
る。 東２図は、第１図に示す実施例における特徴部分の半導
体基板上における積層構造を示す断面図である。 第３図は、この発明の他の実施例の構成を示す回路図で
ある。 第４図は、従来の論理回路装置の構成を示す回路図であ
る。 第５図は、第４図に示す従来回路の一部分の半導体基板
上での積層構造を示す断面図である。 第６図は、第４図に示す従来回路において、入力電圧の
変化に対する出力電圧の変化を示す電圧波形図である。 図において、１．１ａおよび１ｂは信号入力端子、２は
信号出力端子、３，３ａおよび３ｂは２ＭＯ３）ランジ
スタ、４，４ａおよび４ｂはＮＭＯＳトランジスタ、５
および６はバイポーラトランジスタ、７は抵抗、１２は
ピンチ抵抗、１２ｅは抵抗値制御端子、１０は半導体基
板、６Ｃはバイポーラトランジスタ６のコレクタ層、６
ｂはバイポーラトランジスタ６のベース層、６ｅはバイ
ポーラトランジスタ６のエミツタ層、１２ｒはピンチ抵
抗１２の抵抗導電層を示す。 第１図 ｃｃ 第２図
る。 東２図は、第１図に示す実施例における特徴部分の半導
体基板上における積層構造を示す断面図である。 第３図は、この発明の他の実施例の構成を示す回路図で
ある。 第４図は、従来の論理回路装置の構成を示す回路図であ
る。 第５図は、第４図に示す従来回路の一部分の半導体基板
上での積層構造を示す断面図である。 第６図は、第４図に示す従来回路において、入力電圧の
変化に対する出力電圧の変化を示す電圧波形図である。 図において、１．１ａおよび１ｂは信号入力端子、２は
信号出力端子、３，３ａおよび３ｂは２ＭＯ３）ランジ
スタ、４，４ａおよび４ｂはＮＭＯＳトランジスタ、５
および６はバイポーラトランジスタ、７は抵抗、１２は
ピンチ抵抗、１２ｅは抵抗値制御端子、１０は半導体基
板、６Ｃはバイポーラトランジスタ６のコレクタ層、６
ｂはバイポーラトランジスタ６のベース層、６ｅはバイ
ポーラトランジスタ６のエミツタ層、１２ｒはピンチ抵
抗１２の抵抗導電層を示す。 第１図 ｃｃ 第２図
Claims (1)
- 【特許請求の範囲】 少なくとも１つの信号入力端に入力された信号に所定
の論理処理を施して信号出力端に出力する論理回路装置
であって、 前記信号入力端と前記信号出力端との間に介挿され、前
記所定の論理処理を行なう論理処理手段、および前記論
理処理手段の出力変化に伴う前記信号出力端の電位の変
化を高速化するための電位変化高速化手段を備え、 前記電位変化高速化手段は、 制御端子を有し、前記論理処理手段から当該制御端子に
与えられる制御信号によってそのオンオフが制御され、
オンされたときに前記信号出力端と基準電位源との間で
電流経路を形成するためのスイッチ手段と、 前記スイッチ手段の前記制御端子と前記基準電位源との
間に介挿され、前記信号出力端の電位に応じてその抵抗
値が変化する可変抵抗手段とを含み、 前記可変抵抗手段の抵抗値変化に応じて、前記スイッチ
手段の前記制御端子に与えられる前記制御信号が調節さ
れる、論理回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148183A JPH0440014A (ja) | 1990-06-05 | 1990-06-05 | 論理回路装置 |
| US07/703,870 US5164617A (en) | 1990-06-05 | 1991-05-23 | High speed bicmos logic circuit |
| DE4118451A DE4118451A1 (de) | 1990-06-05 | 1991-06-05 | Logische schaltungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148183A JPH0440014A (ja) | 1990-06-05 | 1990-06-05 | 論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440014A true JPH0440014A (ja) | 1992-02-10 |
Family
ID=15447103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148183A Pending JPH0440014A (ja) | 1990-06-05 | 1990-06-05 | 論理回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5164617A (ja) |
| JP (1) | JPH0440014A (ja) |
| DE (1) | DE4118451A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8033986B2 (en) | 2005-12-28 | 2011-10-11 | Olympus Medical Systems Corp. | Endoscope control device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT404078B (de) * | 1992-09-17 | 1998-08-25 | Austria Mikrosysteme Int | Integrierte bicmos-schaltungsanordnung |
| JP2937652B2 (ja) * | 1992-10-01 | 1999-08-23 | 日本電気株式会社 | ＢｉＭＩＳ論理回路 |
| JP2699823B2 (ja) * | 1993-09-24 | 1998-01-19 | 日本電気株式会社 | 半導体集積回路 |
| JP3727440B2 (ja) * | 1997-06-05 | 2005-12-14 | 本田技研工業株式会社 | 送信装置 |
| US6218866B1 (en) * | 1999-10-12 | 2001-04-17 | National Semiconductor Corporation | Semiconductor device for prevention of a floating gate condition on an input node of a MOS logic circuit and a method for its manufacture |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH01129451A (ja) * | 1987-11-16 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
| JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
| US4999523A (en) * | 1989-12-05 | 1991-03-12 | Hewlett-Packard Company | BICMOS logic gate with higher pull-up voltage |
-
1990
- 1990-06-05 JP JP2148183A patent/JPH0440014A/ja active Pending
-
1991
- 1991-05-23 US US07/703,870 patent/US5164617A/en not_active Expired - Fee Related
- 1991-06-05 DE DE4118451A patent/DE4118451A1/de active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8033986B2 (en) | 2005-12-28 | 2011-10-11 | Olympus Medical Systems Corp. | Endoscope control device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5164617A (en) | 1992-11-17 |
| DE4118451C2 (ja) | 1993-07-22 |
| DE4118451A1 (de) | 1991-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930000968B1 (ko) | 반도체 집적회로 | |
| US4585955A (en) | Internally regulated power voltage circuit for MIS semiconductor integrated circuit | |
| US4321661A (en) | Apparatus for charging a capacitor | |
| US20210175707A1 (en) | Single-gate-oxide power inverter and electrostatic discharge protection circuit | |
| US4435652A (en) | Threshold voltage control network for integrated circuit field-effect trransistors | |
| GB1589414A (en) | Fet driver circuits | |
| KR900008802B1 (ko) | Bimos 논리회로 | |
| JPH10303311A (ja) | 負電荷ポンプ | |
| US20040061525A1 (en) | Voltage level shifting circuit | |
| US4384216A (en) | Controlled power performance driver circuit | |
| JPH0440014A (ja) | 論理回路装置 | |
| JP2770941B2 (ja) | シユミツトトリガ回路 | |
| JPH0255950B2 (ja) | ||
| JPH0369183B2 (ja) | ||
| JP2990998B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11112247A (ja) | 出力バッファ回路 | |
| JPH03226008A (ja) | 半導体集積回路装置 | |
| JP2002135066A (ja) | ソースフォロア回路 | |
| JPH0575205B2 (ja) | ||
| JPH09205360A (ja) | 論理回路 | |
| JP2751265B2 (ja) | 入力回路 | |
| JPH05136350A (ja) | 論理回路及び半導体装置 | |
| JPS6380620A (ja) | 出力回路 | |
| JPH0681033B2 (ja) | 半導体集積回路 | |
| JP2861717B2 (ja) | ＢｉＣＭＯＳ回路 |