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Die
Erfindung betrifft eine integrierte Schaltung entsprechend der Einleitung
von Anspruch 1.
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Eine
integrierte Schaltung mit einem Frequenzteiler wird in dem Artikel „Frequency
dividers for ultra-high frequencies" von Herrn W. D. Kasperkovitz beschrieben,
erschienen in der Philips Technical Review 38 54–68, 1978/79 Nr. 2. Dieser
Artikel beschreibt die Architektur eines mit ECL-Technologie angefertigten
Speicher-Flipflops sowie einen Halbierer, der zwei dieser Flipflops
verwendet. Diese enthalten jeweils einen ersten und einen zweiten
Transistor zur Bildung eines ersten Differenzialpaars, deren Emitter
zusammen über
eine Stromquelle mit einer negativen Versorgungsquelle verbunden
sind und deren Basen den symmetrischen Uhreingang des Speicher-Flipflops
bilden. Jeder Speicher-Flipflop enthält außerdem einen dritten und einen
vierten Transistor zur Bildung eines zweiten Differenzialpaars,
dessen Emitter zusammen mit dem Kollektor des ersten Transistors
verbunden sind, dessen Basen den symmetrischen Dateneingang des
Speicher-Flipflops
bilden und dessen Kollektoren über Ladewiderstände mit
einer positiven Versorgungsklemme verbunden sind. Jeder Speicher-Flipflop
enthält
schließlich
einen fünften
und einen sechsten Transistor zur Bildung eines dritten Differenzialpaars, dessen
Emitter zusammen mit dem Kollektor des zweiten Transistors verbunden
sind, dessen Basen jeweils mit den Kollektoren des vierten und dritten Transistors
verbunden sind und dessen Kollektoren jeweils mit den Kollektoren
des dritten und vierten Transistors verbunden sind.
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Der
in diesem Artikel beschriebene Halbierer enthält zwei dieser Flipflops. Der
Datenausgang des ersten Speicher-Flipflops ist mit dem Dateneingang des
zweiten Speicher-Flipflops verbunden, wobei der Datenausgang des
zweiten Speicher-Flipflops über eine
Kreuzung an den Dateneingang des ersten Speicher-Flipflops angeschlossen
ist, der Datenausgang des zweiten Speicher-Flipflops in dieser Ausführungsform
den Ausgang der Frequenzteilerschaltung bildet, der Uhreingang des
ersten Speicher-Flipflops mit einem Eingang der Frequenzteilerschaltung verbunden
ist und der Uhreingang des zweiten Speicher-Flipflops über eine
Kreuzung an den besagten Eingang angeschlossen ist. Es ist möglich, solch
einen Halbierer für
den Bau einer Frequenzteilerschaltung mit einem Teilungsverhältnis eine
Zahl gleich 2M zu verwenden, wobei M eine
beliebige Ganzzahl ist, indem man in Kaskade M Halbierer entsprechend
der zuvor beschriebenen Struktur anordnet, wobei der erste Halbierer
an seinem Eingang ein Eingangssignal erhält, der Ausgang jedes Halbierers
mit dem Eingang des folgenden Halbierers verbunden ist, abgesehen
vom Ausgang des letzten Halbierers, der den Ausgang der Frequenzteilerschaltung
bildet. Diese Struktur hat den Vorteil, mit sehr hohen Frequenzen arbeiten
zu könne,
d. h. wenn die Frequenz des Eingangssignals z. B. im Bereich der
Gigahertz liegt. Sie weist allerdings größere Nachteile auf. Die in
den Speicher-Flipflops jedes Halbierers enthaltenen Differenzialpaare
schalten jede Halbperiode des Eingangssignals um. Dadurch entstehen
an die Versorgungsklemmen jede Halbperiode des Eingangssignals jedes
Halbierers abgegebene Stromspitzen. Diese Stromspitzen verursachen
ein Rauschen, d. h. Störsignale,
die sich über
die gesamte integrierte Schaltung ausbreiten, da alle sie bildenden
Bauteile direkt oder indirekt mit den Versorgungsklemmen verbunden
sind. Dieses Rauschen weist ebenso viele Oberschwingungen auf, wie
Halbierer in Kaskade angeordnet sind. Obwohl einige dieser Oberschwingungen
nur wenig Einfluss auf die Arbeitsweise der integrierten Schaltung
haben, können
ihr andere besonders verhängnisvoll
sein. Denn die hiervor beschriebene Struktur ermöglicht keine Teilung durch eine
gerade Zahl, die kein Vielfaches von zwei ist.
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Ziel
der Erfindung ist es, diese Nachteile weitgehend zu beheben, indem
ein Frequenzteiler vorgeschlagen wird, der ungeachtet des Teilungsverhältnisses
zwischen seinem Eingangssignal und seinem Ausgangssignal ein einziges
Störsignal
mit einer einzigen Frequenz erzeugt, wobei für das besagte Verhältnis ein
beliebiges Vielfaches von zwei gewählt werden kann.
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Tatsächlich ist
eine integrierte Schaltung mit einem Frequenzteiler entsprechend
der Erfindung dadurch gekennzeichnet, dass der besagte Frequenzteiler
2*N Speicher-Flipflops des zuvor erwähnten Typs enthält, wobei
der Datenausgang des i-ten Speicher-Flipflops mit der Bezeichnung
Flipflop von Rang i, für
i = 1 bis 2*N – 1,
mit dem Dateneingang des Flipflops von Rang i*1 verbunden ist, der Datenausgang
des Flipflops von Rang 2*N über
die Kreuzung an den Dateneingang des Flipflops von Rang 1 angeschlossen
ist, der Datenausgang einer der Flipflops den Ausgang der Frequenzteilerschaltung
bildet, der Uhreingang jedes Flipflops ungeraden Rangs mit dem Eingang
der Frequenzteilerschaltung verbunden ist und der Uhreingang jedes Flipflops
geraden Rangs über
die Kreuzung an den besagten Eingang angeschlossen ist.
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Die
in solch einem Frequenzteiler enthaltenen Speicher-Flipflops erhalten
alle ein selbes Eingangssignal oder seine Umkehrung. Folglich weist das
an den Versorgungsklemmen erzeugte Rauschen nur eine einzige Oberschwingung
auf, deren Frequenz gleich der zweifachen Frequenz des Eingangssignals
des Frequenzteilers ist, und dies ungeachtet des mit seiner Hilfe
erhaltenen Teilungsverhältnisses.
Ein solcher Frequenzteiler bildet demnach einen Filter für Störsignale,
der nur die Erzeugung einer einzigen Oberschwingung zulässt. Außerdem ermöglicht er
eine Teilung des Wertes der Eingangsfrequenz durch eine beliebige
gerade Zahl. Allerdings bezieht ein Teilungsverhältnis eines Wertes 2*N die
Verwendung von 2*N Speicher-Flipflops ein. Im Vergleich mit einer
Struktur, die sich aus bekannten, in Kaskade angeordneten Halbierern
zusammensetzt, ist ein der Erfindung entsprechender Frequenzteiler
demnach weniger Sparsam in Bezug auf die für seine Herstellung notwendige
Siliziumfläche, sobald
2*N > 4. Demnach muss
man die beiden Strukturen vorteilhaft im Rahmen eines selben Frequenzteiler
miteinander verbinden, der dann eine Folge von in Kaskade angeordneten
Halbierern aufweist, in die mindestens ein der Erfindung entsprechender
Frequenzteiler eingefügt
wird. Die von dem besagten Teiler in der Abfolge der bekannten Halbierer
eingenommene Position legt die Oberschwingungen fest, die von diesem
beseitigt werden.
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Ein
Frequenzteiler der hiervor beschriebenen Art kann im Rahmen eines
programmierbaren Frequenzteiler angewandt werden. In einer ihrer
Varianten schlägt
Erfindung so eine integrierte Schaltung mit einem programmierbaren
Frequenzteiler vor, versehen mit einem ersten Eingang für den Erhalt
eines Signals mit einer so genannten Eingangsfrequenz, einem zweiten
Eingang für
den Erhalt eines so genannten Steuersignals und einem Ausgang, wobei
der programmierbare Frequenzteiler enthält:
- – einen
ersten Frequenzteiler mit einem Eingang, der den Eingang des programmierbaren
Frequenzteilers bildet, und einem Ausgang für die Abgabe eines Signals
mit einer so genannten Zwischenfrequenz, deren Wert 2*P-mal kleiner
als der der Eingangsfrequenz ist, wobei P eine vorbestimmte Ganzzahl
ist,
- – einen
zweiten Frequenzteiler mit einem Eingang, der mit dem Ausgang des
ersten Frequenzteilers verbunden ist, und einem Ausgang, der den
Ausgang des programmierbaren Frequenzteilers bildet und dafür bestimmt
ist, ein Signal mit einer so genannten Ausgangsfrequenz abzugeben,
deren Wert K-mal kleiner als der der Zwischenfrequenz ist, wobei
K eine reelle Zahl ist, deren Wert vom Wert des Steuersignals festgelegt wird,
dadurch gekennzeichnet, dass wenn P größer oder gleich groß wie N
ist, der erste Frequenzteiler mindestens eine Frequenzteiler der
weiter oben beschriebenen Art.
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Die
vorhandenen Frequenzteiler entsprechend der Erfindung, sinnig im
Rahmen des ersten Frequenzteiler angeordnet, ermöglicht die Filterung der Störsignale,
deren Frequenzen am verhängnisvollsten
sind, wie in der weiteren Beschreibung ersichtlich wird.
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Frequenzauswahleinrichtung,
die u. a. in Fernsehempfängern
für die
Auswahl der Funksignale verwendet werden, verwenden programmierbare Frequenzteiler
insbesondere in so genannten Phasenverriegelungsschleifen, um die
Auswahl eines bestimmten Funksignals zu ermöglichen.
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Die
Erfindung betrifft somit auch eine Auswahleinrichtung mit einem
so genannten Signaleingang für
den Erhalt eines Funksignals, einem zweiten so genannten Steuereingang
für den
Erhalt eines Steuersignals, das die Frequenz eines auszuwählenden
Funksignals definiert, und einem Ausgang, wobei die Einrichtung
enthält:
- – einen
Oszillator mit einem so genannten Regeleingang und einem Ausgang
für die
Abgabe eines Signals, dessen Frequenz vom Wert eines seinem Regeleingang
zugeführten
Signals abhängt,
- – einen
Mischer mit einem ersten Eingang, der den Signaleingang der Einrichtung
bildet, einem zweiten Eingang, mit dem Ausgang des Oszillators verbunden,
und einem Ausgang, der den Ausgang der Einrichtung bildet, dafür bestimmt, ein
Signal abzugeben, dessen Frequenz gleich der Differenz zwischen
der Frequenz des an seinem ersten Eingang erhaltenen Signals und
des an seinem zweiten Eingang erhaltenen Signals ist,
- – einen
programmierbaren Frequenzteiler mit einem ersten Eingang, mit dem
Ausgang des Oszillators verbunden, einem zweiten Eingang, der den
Eingang der Steuereinrichtung bildet, und einem Ausgang, dafür bestimmt,
ein Signal abzugeben, dessen Frequenz vom Wert des Steuersignals
definiert wird,
- – einen
Phasendetektor mit einem ersten Eingang für den Erhalt eines so genannten
Bezugssignals, dessen Frequenz fest ist, und einem zweiten Eingang,
mit dem Ausgang des Frequenzteilers verbunden, und einem mit dem
Regeleingang des Oszillators verbundenen Ausgang und mit Verfahren
versehen, um an seinem Ausgang ein Signal abzugeben, dessen Wert
von der Differenz zwischen den Phasen seiner Eingangssignale abhängt,
dadurch
gekennzeichnete Einrichtung, dass der programmierbare Frequenzteiler
der hiervor beschriebenen An entspricht.
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Die
verhängnisvollsten
Oberschwingungen dieser Auswahleinrichtung sind insbesondere diejenigen
mit Frequenzen, die gleich der Frequenz des Ausgangssignals des
Oszillators sind, gleich einem Viertel und einem Achtel der besagten
Frequenz. Dank dieser Erfindung kann eine Filterung dieser Oberschwingungen
erreicht werden.
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Die
Erfindung wird besser anhand der folgenden Beschreibung einiger
Ausführungsformen verstanden,
die als nicht erschöpfendes
Beispiel und hinsichtlich der beigefügten Zeichnungen gegeben werden,
von denen:
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1 ein elektrischer Schaltplan
ist, der einen bekannten, in ECL-Technologie angefertigten Speicher-Flipflop
beschreibt,
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2 ein funktioneller Schaltplan
ist, der einen bekannten Frequenzteiler beschreibt,
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3 ein funktioneller Schaltplan
ist, der einen Frequenzteiler entsprechend der Erfindung beschreibt,
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4 ein Chronogrammsatz ist,
der die Entwicklung der in einem Frequenzteiler entsprechend der
Erfindung vorhandenen Signale beschreibt,
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5 ein funktioneller Schaltplan
ist, der einen programmierbaren Frequenzteiler nach einer Variante
der Erfindung beschreibt,
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6 ein funktioneller Schaltplan
ist, der eine Auswahleinrichtung beschreibt, die einen programmierbaren
Frequenzteiler entsprechend der Erfindung einsetzt.
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1 zeigt schematisch einen
bekannten, in ECL-Technologie angefertigten Speicher-Flipflop DL. Dieser
Speicher-Flipflop DL enthält
einen ersten und einen zweiten Transistor T1 und T2, der ein erstes Differenzialpaar
bildet, dessen Emitter zusammen über
eine Stromquelle, die zur Abgabe eines Stroms IS bestimmt ist, mit
einer negativen Versorgungsquelle verbunden sind, die hier von der
Masse der Schaltung gebildet wird, und deren Basen einen symmetrischen
Uhreingang Ck des Speicher-Flipflops DL bilden. Der Speicher-Flipflop
DL enthält
außerdem einen
dritten und einen vierten Transistor T3 und T4 zur Bildung eines
zweiten Differenzialpaars, dessen Emitter zusammen mit dem Kollektor
des ersten Transistors T1 verbunden sind, dessen Basen einen symmetrischen
Dateneingang Din des Speicher-Flipflops DL bilden und dessen Kollektoren über Ladewiderstände RC mit
einer positiven Versorgungsklemme VCC verbunden sind. Der Speicher-Flipflop
DL enthält
schließlich
einen fünften
und einen sechsten Transistor T5 und T6 zur Bildung eines dritten
Differenzialpaars, dessen Emitter zusammen mit dem Kollektor des
zweiten Transistors T2 verbunden sind, dessen Basen jeweils mit
den Kollektoren des vierten und dritten Transistors T4, T3 verbunden
sind und dessen Kollektoren jeweils mit den Kollektoren des dritten
und vierten T3, T4 Transistors verbunden sind und so einen symmetrischen
Datenausgang Dout des Speicher-Flipflops DL bilden.
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Wenn
der Uhreingang Ck ein positive Uhrsignal erhält, ist der erste Transistor
T1 leitend, während
der zweite Transistor T2 gesperrt ist. Der erste Transistor T1 aktiviert
dann das zweite Differenzialpaars, d. h., dass der Zustand des dritten
und vierten Transistors T3 und T4, die es bilden, vom Zustand eines
Signals bestimmt wird, welches man dem Dateneingang Din des Speicher-Flipflops
DL zuführt.
Wenn dieses Datensignal z. B. positiv ist, leitet der dritte Transistor
T3, während
der vierte Transistor T4 gesperrt ist. Der Speicher-Flipflop DL
gibt dann an seinem Datenausgang Dout ein positives Signal ab. Wenn
das Uhrsignal negativ wird, wird das zweite Transistorpaar T3, T4
deaktiviert, denn der erste Transistor T1 ist gesperrt, aber da
der zweite Transistor T2 dann leitend ist wird das dritte Transistorenpaar
T5, T6 aktiviert. Das Potenzial des Kollektors des dritten Transistors
T3 wird dann der Basis des sechsten Transistors T6 zugeführt, während das
des vierten Transistors T4 der Basis des fünften Transistors T5 zugeführt wird.
Der fünfte
und sechste Transistor T5 und T6 sind in diesem Fall demnach jeweils leitend
und gesperrt, wenn das Uhrsignal negativ wird, nachdem der Dateneingang
Din während
einem positiven Zustand des Uhrsignals ein positives Signal erhalten
hat. Das vom Speicher-Flipflop DL an seinem Datenausgang Dout abgegebene
Signal bleibt demnach positiv. Das Signal, welches dem Dateneingang
Din des Speicher-Flipflops DL zugeführt wurde, wird demnach mindestens
während
einem dem besagten Speicher-Flipflop zugeführten Signalzyklus gespeichert.
Eine in jeder Hinsicht ähnliche Überlegung
kann angestrengt werden, falls dem Dateneingang Din des Speicher-Flipflops
DL ein negatives Signal zugeführt
werden würde.
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Man
stellt folglich fest, dass während
einem positiven Zustand des Uhrsignals der erste Transistor T1 leitet,
und dass während
einem negativen Zustand des Uhrsignals der zweite Transistor T2
leitet. Dies bedeutet, dass während
einem selben Zyklus des Uhrsignals des zweite und dritte Differenzialpaar abwechseln
aktiviert werden, indem jeweils der erste oder der zweite Transistor
leitend gemacht werden. Die Übergänge zwischen
der Aktivierung eines dieser Differenzialpaare und der Deaktivierung
des anderen bewirkt das Auftreten von Störsignalen an den Versorgungsklemmen,
wobei die Frequenz der Störsignale
gleich der zweifachen Frequenz des Uhrsignals ist.
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2 zeigt schematisch einen
bekannten Vierteiler, gebildet aus zwei in Kaskade angeordneten
Halbierern DIV/2, von denen jeder zwei Speicher-Flipflops DL1 und
DL2 wie hiervor beschrieben einsetzt. Im Rahmen jedes dieser Halbierer
DIV/2 ist der Ausgang Dout des ersten Flipflops DL1 mit dem Dateneingang
Din des zweiten Flipflops DL2 verbunden, wobei der Datenausgang
Dout des zweiten Speicher-Flipflops DL2 über die Kreuzung mit dem Dateneingang
Din des ersten Flipflops DL1 verbunden ist und der Datenausgang
Dout des zweiten Flipflops in dieser Ausführungsform den Ausgang des Halbierers
DIV/2 bildet. Der Uhreingang Ck des ersten Flipflops DL1 ist mit
dem Eingang des Halbierers DIV/2 verbunden, wobei der Uhreingang
Ck des zweiten Flipflops DL2 über
die Kreuzung mit dem besagten Eingang verbunden ist. Die beiden
Halbierer DIV/2 sind in Kaskade angeordnet, wobei der erste Halbierer
DIV/2 an seinem Eingang ein Eingangssignal IN erhält, der
Ausgang des besagten ersten Halbierers mit dem Eingang des zweiten
Halbierers DIV/2 verbunden ist, dessen Ausgang den Ausgang OUT der
Frequenzteilerschaltung bildet. Diese Struktur hat den Vorteil,
mit sehr hohen Frequenzen arbeiten zu könne, d. h. wenn die Frequenz
des Eingangssignals z. B. im Bereich der Gigahertz liegt. Dies ist auf
die Schaltgeschwindigkeit der bipolaren Transistoren zurückzuführen, die
die Speicher-Flipflops DL in ECL-Technologie bilden. Sie weist allerdings Nachteile
in Bezug auf Rauschen auf. So schalten wie zuvor dargelegt die in
den Speicher-Flipflops DL1, DL2 jedes Halbierers DIV/2 jede Halbperiode des
Eingangssignals um. Wenn die Frequenz des dem Eingang IN des ersten
Halbierers DIV/2 zugeführten
Signals mit Fin bezeichnet wird, erzeugen die Differenzialpaare
des zweiten Halbierers DIV/2 ein Störsignal mit der Frequenz 2*Fin
an den Versorgungsklemmen, während
die Differenzialpaare des zweiten Halbierers DIV/2, der an seinem
Eingang ein Signal erhält,
dessen Frequenz gleich Fin/2 ist, ein Störsignal mit der Frequenz Fin
an den Versorgungsklemmen erzeugen. Diese Störsignale breiten sich über die
gesamte integrierte Schaltung aus, da alle sie bildenden Bauteile
direkt oder indirekt mit den Versorgungsklemmen verbunden sind.
Dieses Störsignale
verursachen ein Rauschen, welches hier somit zwei Oberschwingungen
aufweist, deren Frequenzen jeweils 2*Fin und Fin sind. Schließlich wird deutlich
ersichtlich, dass die hiervor beschriebene Struktur nicht eine Teilung
durch eine gerade Zahl zulässt,
die nicht ein vielfaches von zwei ist, da die Kaskadenanordnung
von M Halbierern des hiervor beschriebenen Typs ein Teilungsverhältnis gleich
2M zwischen dem Wert der Frequenz des an
ihren Eingang IN geführten
Signals und dem der Frequenz des an ihrem Ausgang OUT abgegebenen
Signals ergibt.
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3 zeigt schematisch einen
der Erfindung entsprechenden Frequenzteiler DIV/4, mit einem symmetrischen
Eingang IN für
den Erhalt einer Frequenz Fin und einem symmetrischen Ausgang OUT versehen,
um ein Signal mit einer Frequenz Fout abzugeben, deren Wert 4-mal
kleiner als die erste Frequenz Fin ist. Dieser Frequenzteiler DIV/4
setzt sich aus Speicher-Flipflops zusammen, in ECL-Technologie gefertigt
wie hiervor beschrieben, jeweils ausgestattet mit einem symmetrischen
Dateneingang Di (für
i = 1 bis 4), einem symmetrischen Uhreingang Ck und einem symmetrischen
Datenausgang Qi (für
i = 1 bis 4). Der Datenausgang Qi des i-ten Speicher-Flipflops mit der
Bezeichnung Flipflop von Rang i, ist für i = 1 bis 3 mit dem Dateneingang
Di + 1 des Flipflops von Rang i + 1 verbunden. Der Datenausgang
Q4 des Flipflops von Rang 4 ist über
die Kreuzung an den Dateneingang D1 des Flipflops von Rang 1 angeschlossen.
Der Datenausgang Q4 bildet hier den Ausgang der Frequenzteilerschaltung
DIV/4. Der Uhreingang Ck jedes Flipflops ungeraden Rangs DL1, DL3
ist mit dem Eingang IN der Frequenzteilerschaltung DIV/4 verbunden,
während
der Uhreingang Ck jedes Flipflops geraden Rangs DL2, DL4 über die
Kreuzung an den besagten Eingang angeschlossen ist.
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4 ist ein Chronogrammsatz,
um die Arbeitsweise eines Frequenzteiler zu veranschaulichen. Wenn
man z. B. einen Initialzustand wählt,
in dem der Ausgang Q4 des vierten Flipflops DL4 negativ ist, wenn
das dem Eingang IN des Teilers zugeführte Signal negativ ist, bedeutet
dies, dass das am Dateneingang D1 des ersten Flipflops DL1 vorhandene
Signal positiv ist. Wenn das Eingangssignal positiv wird, dupliziert
der erste Flipflop DL1 den seinem Dateneingang D1 zugewiesenen positiven
Zustand auf seinen Datenausgang Q1. Dieser positive Zustand wird
dann an den Dateneingang D2 des zweiten Flipflops DL2 übertragen.
Wenn das Eingangssignal negativ wird, speichert der erste Flipflop
DL1 den zuvor seinem Dateneingang D1 zugewiesenen positiven Zustand
und gibt ihn an seinem Datenausgang Q1 wieder aus. Der zweite Flipflop
DL2 dupliziert den positiven, seinem Dateneingang D2 zugewiesenen
positiven Zustand an seinen Datenausgang Q2. Dieser positive Zustand
wird dann an den Dateneingang D3 des dritten Flipflops DL3 übertragen.
Dieses Verfahren wiederholt sich, bis der vierte Flipflop DL4 einen
zuvor seinem Dateneingang D4 zugewiesenen positiven Zustand an seinen
Datenausgang Q4 dupliziert. Das am Dateneingang D1 des ersten Flipflops
DL1 vorhandene Signal wird dann negativ, und beim nächsten positiven
Zustand des Eingangssignals des Teilers gibt der erste Flipflop DL1
den seinem Dateneingang D1 zugewiesenen negativen Zustand an seinem
Datenausgang Q1 wieder aus. Dieser negative Zustand breitet sich
dann über
den Teiler nach einem zu dem zuvor beschriebenen identischen Verfahren
aus. Man stellt demnach fest, dass jeder der Ausgänge Qi der
Speicher-Flipflops DLi (für
i = 1 bis 4) ein periodisches Signal abgibt, dessen Periode viermal
länger
als die des dem Eingang des Frequenzteilers zugeführten Signals
ist, was dem gleichkommt, zu sagen, dass die Frequenz jedes dieser
Ausgangssignale gleich Fin/4 ist, wenn Fin der Frequenz des dem
Eingang des Frequenzteilers zugeführten Signals entspricht. Dagegen
schalten aufgrund der Tatsache, dass alle Flipflops DLi (für i = 1
bis 4) ein selbes Eingangssignal oder seine Umkehrung erhalten,
alle beide der Frequenz Fin, alle in dem Frequenzteiler enthaltenen Differenzialpaare
auf synchrone weise zweimal im Laufe jeder Periode des Eingangssignals
um und erzeugen demnach nur ein einziges Störsignal der Frequenz 2*Fin
an den Versorgungsklemmen. Mehr allgemein ermöglicht die Struktur des Frequenzteilers entsprechend
der Erfindung demnach die Entfernung der Störsignale, deren Frequenzen
unter der zweifachen Frequenz des Signals liegt, das er an seinem Eingang
erhält,
ungeachtet der Anzahl Speicher-Flipflops, die er enthält. Außerdem ist
es angesichts der soeben gegebenen Beschreibung der Funktionsweise
eines Vierteilers offensichtlich, dass eine ähnliche Struktur mit einer
beliebigen Anzahl 2*N Speicher-Flipflops
den Erhalt eines Teilungsverhältnisses gleich
2*N ermöglicht,
was es demnach ermöglicht, andere
Teilungsverhältnisse
als Vielfache von zwei zu erhalten. Auch bemerkt man, dass ein Frequenzteiler
entsprechend der Erfindung an jedem Ausgang der 2*N Speicher-Flipflops,
die er enthält,
2*N nacheinander in der Phase um einen Wert ?/(2*N) verschobene
Signale erzeugt. Diese Eigenschaft kann in einigen Anwendungen vorteilhaft
genutzt werden, wo die Teilungsfrequenz zum Erzeugen von phasenverschobenen
Signalen verwendet wird.
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5 zeigt schematisch einen
programmierbaren Frequenzteiler DIV nach einer Variante der Erfindung,
versehen mit einem Eingang IN für
den Erhalt eines Signals mit einer so genannten Eingangsfrequenz
Fin, einem zweiten Eingang für
den Erhalt eines so genannten Steuersignals CMD und einem Ausgang
OUT. Dieser programmierbare Frequenzteiler DIV enthält:
- – einen
ersten Frequenzteiler DIV1 mit einem Eingang, der den Eingang IN
des programmierbaren Frequenzteilers DIV bildet, und einem Ausgang für die Abgabe
eines Signals mit einer so genannten Zwischenfrequenz, deren Wert
32-mal kleiner als der der Eingangsfrequenz Fin ist,
- – einen
zweiten Frequenzteiler DIV2 mit einem Eingang, der mit dem Ausgang
des ersten Frequenzteilers DIV1 verbunden ist, und einem Ausgang,
der den Ausgang OUT des programmierbaren Frequenzteilers DIV bildet
und dafür
bestimmt ist, ein Signal mit einer so genannten Ausgangsfrequenz
Fout abzugeben, deren Wert K-mal kleiner als der der Zwischenfrequenz
Fin/32 ist, wobei K eine reelle Zahl ist, deren Wert vom Wert des
Steuersignals CMD festgelegt wird.
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Der
erste Frequenzteiler DIV1 enthält
einen Frequenzteiler DIV/4 entsprechend der Erfindung und wie hiervor
beschrieben mit einem Teilungsverhältnis gleich 4 und eine Teilungsfrequenz
DIV/8 entsprechend der Erfindung mit einem Teilungsverhältnis gleich
8.
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Das
Teilungsverhältnis
R = Fin/Fout, das mit diesem programmierbaren Teiler DIV erhalten
wird, ist gleich 32*K. Die Erstellung des ersten Frequenzteilers
erfordert die Verwendung von 4 Speicher-Flipflops für DIV/4
und 8 Speicher-Flipflops für
DIV/8. Ein Teilungsverhältnis
gleich 32 könnte
mit Hilfe von fünf Teilern
mal zwei Bekannten in Kaskadenanordnung, also 10 Speicher-Flipflops,
erhalten werden. Eine solche Anordnung würde allerdings Störsignale
mit den Oberschwingungen 2*Fin, Fin, Fin/2, Fin/4 und Fin/8. Der
Frequenzteiler DIV1 erzeugt wie weiter oben beschrieben nur die
2 Oberschwingungen 2*Fin und Fin/2. Obwohl die Struktur des Frequenzteilers mehr
Platz einnimmt als die bekannte Struktur, macht sie die sehr große Spektralreinheit,
die sie verschafft, sehr vorteilhaft, insbesondere bei hohen Frequenzen.
Außerdem
ist die Filterung, die sie ermöglicht, leicht
anpassbar. So würde
bei dem hier beschriebenen Beispiel eine Permutation der beiden
Teiler DIV/4 und DIV/8 für
ein selbes Teilungsverhältnis
gleich 32 ermöglichen,
nur die Oberschwingungen 2*Fin und Fin/4 in einer Anwendung beizubehalten,
wo sich diese als am wenigsten verhängnisvoll für den Betrieb der Schaltung
erweisen würden.
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6 zeigt schematisch eine
Auswahleinrichtung, die einen programmierbaren Frequenzteiler entsprechend
der Erfindung einsetzt. Diese Einrichtung ist mit einem so genannten
Signaleingang für den
Erhalt eines Funksignals RF versehen, dessen Frequenz Funkfrequenz
bezeichnet wird. Die Einrichtung ist außerdem mit einem so genannten
Steuereingang für
den Erhalt eines Steuersignals CMD versehen, das die Frequenz eines
aus einem Signalsatz auszuwählenden
Funksignals definiert, deren Funkfrequenzen in einem bestimmten
Bereich liegen. Die Einrichtung ist außerdem mit einem Ausgang zur
Abgabe eines Signals FI mit einer Frequenz versehen, die als feste
Zwischenfrequenz bezeichnet wird. Die Einrichtung enthält:
- – einen
Oszillator OSC mit einem so genannten Regeleingang und einem Ausgang
für die
Abgabe eines Signals Vco, dessen Frequenz, bezeichnet FLO, vom Wert
eines seinem Regeleingang zugeführten
Regelsignals Vtun abhängt,
- – einen
Mischer M mit einem ersten Eingang, der den Signaleingang der Einrichtung
bildet und das Funksignal RF erhält,
einem zweiten Eingang, mit dem Ausgang des Oszillators OSC verbunden, und
einem Ausgang, der den Ausgang der Einrichtung bildet, der ein Signal
FI abgibt, dessen Zwischenfrequenz gleich der Differenz zwischen der
Frequenz des an seinem ersten Eingang erhaltenen Signals RF und
des an seinem zweiten Eingang erhaltenen Signals Vco ist,
- – einen
programmierbaren Frequenzteiler DIV mit einem ersten Eingang, mit
dem Ausgang des Oszillators OSC verbunden, einem zweiten Eingang, der
den Eingang der Steuereinrichtung bildet, und einem Ausgang, der
ein Signal Vco/R abgibt, dessen Frequenz gleich der Frequenz des
an seinem ersten Eingang erhaltenen Signals Vco ist, geteilt durch
einen von dem an seinem zweiten Eingang erhaltenen Steuersignal
CMD definierten Wert,
- – einen
Phasendetektor PD mit einem ersten Eingang für den Erhalt eines so genannten
Bezugssignals Vref dessen Frequenz fest ist, einem zweiten Eingang,
mit dem Ausgang des Frequenzteilers DIV verbunden, und einem mit
dem Regeleingang des Oszillators OSC verbundenen Ausgang und mit
Verfahren versehen, um an seinem Ausgang das Vtun Signal abzugeben,
dessen Wert von der Differenz zwischen den Phasen seiner Eingangssignale
abhängt.
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In
solch einer Einrichtung ermöglicht
die Wahl des Verhältnisses
zwischen der Frequenz des Ausgangssignals Vco des Oszillators OSC
und der des Ausgangssignals Vco/R des Frequenzteiler DIV, ein mit
R bezeichnetes Verhältnis,
die Auswahl des Funksignals. Den die vom Mischer M erzeugte Zwischenfrequenz
des Signals FI ist gleich der Differenz zwischen der Funkfrequenz
und der Frequenz des Ausgangssignals Vco des Oszillators OSC. Da
der Wert der Zwischenfrequenz fest ist, was z. B. mit einer Bandbreitenfilterung
erreicht wird, auf dieser Figur nicht dargestellt, am Ausgang des
Mischers M ausgeführt,
hängt die
gewählte
Funkfrequenz des Signals nur von der Frequenz des Signals Vco ab.
In gesperrtem Zustand ist die Frequenz des Signals Vco gleich r-mal
der des Signals Vref. Der Wert des Steuersignals CMD bestimmt demnach
die Funkfrequenz des Funksignals RF, die nach der von der Einrichtung
vorgenommenen Auswahl verwendet wird.
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Die
verhängnisvollsten
Oberschwingungen für
den Betrieb der Einrichtung sind diejenigen mit Frequenzen gleich
FLO, FLO/4 und FLO/8. Wie zuvor betrachtet können diese Oberschwingungen dank
der Verwendung eines programmierbaren Frequenzteilers DIV entsprechend
der Erfindung beseitigt werden.