DE69712562T2 - Halbleiteranordnung mit einem auf einen Träger gelöteten Chip mit Durchgangsleitungen und Herstellungsverfahren dafür - Google Patents

Halbleiteranordnung mit einem auf einen Träger gelöteten Chip mit Durchgangsleitungen und Herstellungsverfahren dafür

Info

Publication number
DE69712562T2
DE69712562T2 DE69712562T DE69712562T DE69712562T2 DE 69712562 T2 DE69712562 T2 DE 69712562T2 DE 69712562 T DE69712562 T DE 69712562T DE 69712562 T DE69712562 T DE 69712562T DE 69712562 T2 DE69712562 T2 DE 69712562T2
Authority
DE
Germany
Prior art keywords
layer
substrate
line
opening
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69712562T
Other languages
English (en)
Other versions
DE69712562D1 (de
Inventor
Pierre Baudet
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Application granted granted Critical
Publication of DE69712562D1 publication Critical patent/DE69712562D1/de
Publication of DE69712562T2 publication Critical patent/DE69712562T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Die Bonding (AREA)

Description

  • Die Erfindung betrifft eine Halbleiteranordnung mit einem ein Halbleitersubstrat aufweisenden Chip mit einer Vorder- und einer Rückseite, einem Leiterelement einer Schaltung auf der besagten Vorderseite, einer durch das Substrat verlaufenden Durchgangsleitung mit Seitenwänden und einem Grund, mit dem Leiterelement übereinstimmend, einer mit Massefläche bezeichneten Leiterschicht, die die besagte Rückseite und die Seitenwände sowie den Grund der Durchgangsleitung abdeckt und das Leiterelement anschließt, und einem Träger mit einer dafür vorgesehenen Seite, den Chip mit seiner Rückseite darauf zu löten.
  • Die Erfindung betrifft auch ein Herstellungsverfahren für diese Anordnung.
  • Die Erfindung ist in der Industrie für integrierte Schaltkreise, und insbesondere für integrierte monolithische Hyperfrequenzschaltungen auf einem Gallium-Arsenid- Substrat (MMICs) anwendbar.
  • Eine solche Anordnung und ihr Herstellungsverfahren sind bereits aus dem Patent aus Japan JP 02 162 735 (PATENT ABSTRACTS OF JAPAN, Band 014, Nr. 421, E-0976, vom 11. September 1990, FUJITSU LTD, Anmeldedatum: 22. Juni 1990) bekannt. Dieses Dokument beschreibt eine Vorkehrung von Verfahren, um lötbedingte Rißbildungen zu vermeiden. Dieser Methode zufolge wird eine Durchgangsleitung zwischen den hinten und vorne angeordneten Elektroden eines Halbleitersubstrats gebildet, und die Elektrode der Rückseite deckt die Wände der Durchgangsleitung und die Rückseite der Elektrode der Vorderseite des Substrats ab. Es wird ein haftabweisender Film aus einem lötbaren Metall in der Durchgangsleitung aufgebracht, auf die Wände dieser Durchgangsleitung und auf die Rückseite der Elektrode der Vorderseite. Die Elektrode der Rückseite wird auf einen Träger gelötet. Die Elektrode der Rückseite wird aus einer Goldschicht (Au) gebildet. Die haftabweisende Schicht ist aus Nickel (Ni). Wenn die Elektrode aus Gold auf den Träger gelötet wird, bildet sich im Innern der Durchgangsleitung, die lötfrei ist, eine Aushöhlung. Rißbildungen aufgrund der lötbedingten Spannungen in der den oberen Teil der Durchgangsleitung bildenden feinen Schicht werden so vermieden. Die Fig. 2C, 2D zeigen, daß die haftabweisende Schicht an der Rückseite des Substrats aufhört, und daß das Lötmetall nicht in die Aushöhlung der Durchgangsleitung steigt.
  • Ein Verfahren zum Löten eines Chips auf einen Träger ohne Verwendung einer Maske ist aus dem Patent US 5 350 662 (Chi., 27. Sep. 1994) bekannt. Dieses Verfahren umfaßt die Bildung einer Durchgangsleitung zwischen einem Schaltungselement auf der Vorderseite eines Halbleitersubstrats und einer Leiterschicht auf der Rückseite, um die Verbindung zwischen diesem Schaltungselement zu versichern; die Bildung der besagten Leiterschicht und einer haftabweisenden Schicht durch die Lötstoffe auf der Rückseite, wobei die Schichten zugleich die Wände der Durchgangsleitung und die Innenseite des Schaltungselements abdecken; die Beseitigung der haftabweisenden Teile der auf der Rückseite des Substrats befindlichen Schicht, mit Ausnahme der in den Durchgangsleitungen befindlichen Teile; und das Löten der Rückseite des Substrats auf einen Träger. Es wird ersichtlich, daß die haftabweisende Schicht die Wände der Durchgangsleitung derart abdecken, daß der Lötstoff nicht in die Durchgangsleitung eindringt. Dieses Verfahren verhindert Rißbildungen, die auftreten, wenn der Lötstoff in die Durchgangsleitung eindringt. Dieses Verfahren erfordert keinen Maskierungsschritt zur Beseitigung der zur Durchgangsleitung externen, haftabweisenden Schichtteile, während die Aushöhlung der Durchgangsleitung mit Fotoresist geschützt ist.
  • Ein Verfahren zum Verbinden einer integrierten Schaltung mit einer Trägerschaltung ist aus dem (am 05.02.92 angemeldeten) Patent EP 0 469 988 bekannt. Diesem Verfahren zufolge wird ein integrierter Schaltkreis-Chip durch Löten der Metallisierungen der Massefläche auf einem Träger befestigt. Die Eingangs-Ausgangs-Kontakte der integrierten Schaltung werden an metallisierten Löchern mit den festen metallisierten Spuren des Trägers verbunden. Zum Löten wird eine weiche, recht feine Lot-Vorform aufgebracht, die sich beim Schmelzen in Fragmente teilt und durch Kapillarkraft die Konturen der zu lötenden Metallkontakte annimmt.
  • Eine andere Anordnung mit Verfahren hierfür ist bereits aus der europäischen Patentanmeldung EP 631 313 der Anmelderin MITSUBISHI DENKI KABUSHIKI KAISHA (Referenz KOSAKI) bekannt. Das bekannte Verfahren umfaßt neben den weiter oben beschriebenen Elementen eine Schicht aus einem geeigneten Material, um das Haften des zur Befestigung der Rückseite des Chips auf den Träger verwendete Lötmaterial zu verhindern. Dem zitierten Dokument zufolge wird die besagte, das Haften verhindernde Materialschicht auf die Massefläche der Rückseite des Substrats aufgebracht, um nur den Grund der metallisierten Durchgangsleitung abzudecken. Diese Antihaftschicht wird in einer Distanz d zum Grund der Durchgangsleitung beendet, die entsprechend der Bruchfestigkeit des Substratmaterials berechnet wird und 73,7 um für ein Substrat aus Gallium- Arsenid einer Dicke von 150 um beträgt. Beim Löten der Rückseite auf ihren Träger steigt das Lötmaterial aus Au-Sn im Innern der Durchgangsleitung entlang den Wänden der Durchgangsleitung, die keine Antihaftschicht aufweist, nach oben, und endet strikt auf der Höhe der Antihaftschicht. So wird ein auf einer Höhe d = 73,7 um, vom Grund der Durchgangsleitung aus gemessen und entsprechend der Dicke des Substrats gleich 150 um, ein Lötfreier Raum gebildet. Es ist zu bemerken, daß die obere Fläche des Au-Sn-Lötmaterials im Innern der Durchgangsleitung flach und parallel zur Vorder- und Hinterseite der Anordnung ist oder aber eine nach unten zur Durchgangsleitung hohle konkave Form zeigt. Auch ist darauf hinzuweisen, daß das Au-Sn-Lötmaterial besonders am unteren Teil der Wände der Durchgangsleitung haftet, etwa über die halbe Höhe der Durchgangsleitung, wo die Wände keine Antihaftschicht aufweisen. Tatsächlich entspricht die Hafthöhe der Höhe der Durchgangsleitung, die 150 um beträgt, minus der Höhe des Freiraums, der d = 73,7 um entspricht. Darauf hinzuweisen wäre auch noch, daß die Bildung der Antihaftschicht der Höhe d die Vorkehrung eines spezifischen Maskierungsschritts im Herstellungsverfahren erfordert.
  • Die Referenz KOSAKI möchte zwei dargelegte technische Probleme lösen, die sich bei der Herstellung von mit Durchgangsleitungen versehenen und auf einen Träger gelöteten Chips stellen. Ein erstes technisches Problem stellt sich im Falle die Rückseite der Anordnung und das Innere der Durchgangsleitung schlicht mit einer Massefläche versehen sind, die aus einer Goldschicht zur besseren Haftung des Au-Sn-Lötmaterials gebildet wird. Beim Lötvorgang des Au-Sn-Materials auf den Träger steigt dieses Lötmaterial durch Nässen des Goldes spontan in die Durchgangsleitung und füllt die Durchgangsleitung vollständig, und bildet dann, wenn es sich beim Abkühlen zusammenzieht, Risse im Substrat, wie auf den Fig. 20a und 20b des zitierten Dokuments gezeigt. Ein zweites technisches Problem tritt auf, im Falle sämtliche Wände der Durchgangsleitung mit einer haftabweisenden Schicht versehen sind, mit Ausnahme der anderen Teile der Massefläche an der Rückseite des Chips. Beim Lötvorgang auf einen Träger steigt dieses Au-Sn-Lötmaterial gar nicht in die Durchgangsleitung, wie auf Fig. 21 des zitierten Dokuments gezeigt. In diesem Falle stellt sich beim Löten des Chips ein Problem der Wärmeableitung.
  • Im Rahmen der zu dieser Erfindung führenden Untersuchung stellten sich weitere technische Probleme. Zuerst, in bezug auf das erste zitierte technische Problem, auf den besagten Fig. 20a und 20b gezeigt, treten in dem Substrat um die Durchgangsleitung nicht nur Risse auf, sondern auch die Goldschicht, die zugleich als Massefläche und Haftschicht dient, neigt im unteren Teil der Durchgangsleitung dazu, sich zu lösen. Auch neigt das Lot ebenso im oberen Schaltungselement zur Rißbildungen. Dies wurde nicht erwähnt und hat die mögliche negative Folge, die Massefläche zu unterbrechen. Und in bezug auf das zweite zitierte Problem, auf der besagten Fig. 21 gezeigt, zeigt der Versuch bei einer Serie Durchgangsleitungen mit innerer haftabweisender Schicht, daß es nicht stimmt, daß das Lot nicht in die Durchgangsleitungen steigt. Allgemein steigt in jede Durchgangsleitung eine gewisse, zufällige Menge, was demnach zu unzureichendem Lot oder Blasen an den flachen Teilen der Rückseite zwischen den Durchgangsleitungen führen kann. Dies hat die negative Folge, daß die Anordnung sehr schlecht gelötet ist. Andererseits, da das Halbleitersubstrat sehr dünn und sehr zerbrechlich ist, hat dies die weitere negative Folge, daß dieses Substrat an den Stellen der Blasen brechen kann. Dazu werden die Durchgangsleitungen allgemein nicht an den Stellen der Schaltung angeordnet, die am wärmsten werden, welche z. B. unter den Gates der Feldeffekttransistoren liegen. Die zwischen den Durchgangsleitungen auftretenden Blasen befinden sich folglich ungünstigerweise in den Teilen, die die beste Wärmeableitung benötigen.
  • Außerdem ist in der gefundenen Lösung des zitierten Dokuments von KO- SAKI in bezug auf z. B. die Fig. 1b die Höhe der Wände der Durchgangsleitungen mit zulässiger Haftung in bezug auf die Gesamthöhe der Durchgangsleitungen groß. Die Erfahrung zeigt, daß sich in der Substratmasse in diesem Haftungsbereich ebenfalls noch Risse bilden. Diese Risse sind in etwa vertikal, liegen um die Durchgangsleitungen und führen allgemein nicht zur Vorderseite der Anordnung, da sie, wenn man die Vorderseite betrachtet, nicht sichtbar sind. Diese tief liegenden Risse haben eine negative Folge, d. h. sie ermöglichen die Verteilung des Lots in dem das Substrat bildenden Materials, genau in die aktiven Bereiche des Substrats, was zufällige negative Variationen der Transistorleistungen bewirkt.
  • Diese Erfindung bietet eine Anordnung ohne diese technischen Probleme. Diese Erfindung bietet zudem ein Verfahren zur Herstellung dieser Anordnung, das besonders einfach ist, da es keinen Maskierungsschritt erfordert.
  • Der Erfindung nach werden diese Probleme mit einer Halbleiteranordnung entsprechend Anspruch 1 gelöst.
  • Die Vorteile bestehen darin, daß:
  • der kugelförmige Teil des Lots tief in der Öffnung der Durchgangsleitung steigen und somit eine bessere Wärmeableitung versichern kann;
  • der kugelförmige Teil des Lots in der Durchgangsleitung ohne jeden mechanischen Kontakt mit den Wänden oder dem Grund der Durchgangsleitung steigt und folglich keine Risse in dem Substrat hervorrufen kann;
  • und wenn das Substrat mehrere Durchgangsleitungen umfaßt, ist die Verteilung des die kugelförmigen Teile in den Durchgangsleitungen bildenden Lots sehr einheitlich, und es bildet sich keinerlei Blase in dem flachen Teil zwischen dem Substrat und dem Träger.
  • So ist das Lot zwischen dem Substrat und dem Träger mechanisch sehr gut, und die Massefläche ist elektrisch sehr leistungsstark in Hyperfrequenzen.
  • Das aus der Referenz KOSAKI bekannte Herstellungsverfahren lehrt nicht wirklich, wie das Substrat auf den Träger zu löten ist. Dieses Problem wird mit dem Herstellungsverfahren einer Anordnung wie der zuvor beschriebenen entsprechend Anspruch 9 gelöst.
  • Ein anderes Problem bezüglich des bekannten Herstellungsverfahrens ist, daß eine Maske verwendet wird, um die Antihaftschicht zu fertigen, die sehr präzise sein muß, die zwangsläufig für jede Schaltung anders ist, und daß für diese Maske ein sehr präziser Zentrierungsschritt vorzunehmen ist.
  • Der Erfindung nach wird dieses Problem mit einem Verfahren gelöst, das dem zuvor beschriebenen entspricht, um den Chip mit einer Antihaftschicht zu versehen, bestehend aus den Schritten von Anspruch 10.
  • Ein Vorteil dieses Verfahrens ist, daß es eine Maskierungsschaltung und einen Zentrierungsschritt für diese Maskierung einspart.
  • Ein anderer Vorteil ist, daß dieses Verfahren nicht von der zu fertigenden Schaltung abhängt, da es für jede mit einer Anordnung des zuvor beschriebenen Typs verbundenen Schaltung strikt dasselbe ist.
  • Die schematischen Figuren, die eine Anordnung und ein Verfahren nach der Erfindung zeigen, werden nachfolgend beschrieben:
  • Fig. 1 zeigt im Schnitt eine Halbleiteranordnung mit einem Chip mit einer Schaltung auf der einen Seite eines Substrats, mit seiner anderen Seite auf einen Träger gelötet;
  • die Fig. 2 und 3 zeigen im Schnitt das Herstellungsverfahren der Anordnung der Fig. 1, wovon:
  • Fig. 2A den Chip nach der Gravierung einer Durchgangsleitung zeigt; Fig. 2B einen ersten Metallisierungsschritt einer Massefläche zeigt; Fig. 2C einen zweiten Metallisierungsschritt einer Massefläche zeigt; Fig. 2D einen Herstellungsschritt einer Antihaftschicht zeigt; Fig. 2E einen Schritt zur Aufbringung einer ebenen Fotoresistschicht zeigt; Fig. 2F einen Insolationsschritt der Fotoresistschicht ohne Maske zeigt; Fig. 2G einen Entwicklungsschritt einer Form des insolierten Teils der Fotoresistschicht zeigt; Fig. 2H einen Gravierschritt der Antihaftschicht in ihren von den verbleibenden Fotoresisifeilen nicht geschützten Bereichen zeigt; Fig. 21 die Anordnung nach dem Entfernen des Fotoresist zeigt;
  • Fig. 3 einen Chip in einer Herstellungsvariante zeigt;
  • die Fig. 4 Schnittabbildungen des Befestigungsverfahrens des Chips der Fig. 21 oder Fig. 3 durch Löten auf einen Träger sind, wovon:
  • Fig. 4A die Bestandteile der Chipbefestigung auf einen Träger hervorhebt;
  • Fig. 4B das Ergebnis des Lötschrittes zeigt;
  • Fig. 5A eine Fotografie einer Durchgangsleitung im Schnitt, und Fig. 5B eine vereinfachte Zeichnung in bezug auf Fig. 5A ist;
  • Fig. 6A eine Fotografie eines vergrößerten Teils der Fig. 5A, und Fig. 6B eine vereinfachte Zeichnung in bezug auf Fig. 6A ist;
  • Fig. 7 eine Fotografie einer fertiggestellten Anordnung im Schnitt ist.
  • Eine Halbleiteranordnung und ein Herstellungsverfahren für diese Halbleiteranordnung werden hiernach im Detail anhand einer vorgezogenen Durchführungsform mit Varianten als nicht erschöpfendes Beispiel beschrieben.
  • In bezug auf Fig. 1 umfaßt eine Halbleiteranordnung einen Chip 7, der auf einen Träger 20 gelötet ist. Der Chip 7 enthält ein Halbleitersubstrat 10 mit einer Vorderseite 10a und einer Rückseite 10b, ein Leiterelement 2 einer elektronischen Schaltung 11 auf der besagten Vorderseite 10a, eine Öffnung für eine Durchgangsleitung 16 durch das Substrat, mit Seitenwänden 10c und einem Grund 16c, mit dem Leiterelement 2 übereinstimmend, einer mit Massefläche 12 bezeichneten Leiterschicht, die die besagte Rückseite 10b und die Seitenwände 10c sowie den Grund 16c der Öffnung der Durchgangsleitung abdeckt und das Leiterelement anschließt.
  • Der besagte Chip 7 hat zudem eine sogenannte Antihaftschicht 13, auf die besagte Massefläche ausschließlich im Innern der Öffnung der Durchgangsleitung aufgebracht, auf den Grund 16c und die Seitenwände 10c und durchgehend bis zu einer Unterbrechungsebene 40c oder 40c' nahe der Innenfläche 10b des Substrats.
  • Der besagte Chip 7 ist auf dem besagten Träger 20 mit einer Schicht eines Lötmaterials 14 eines auf dem Material der Massefläche 12, aber nicht auf der Antihaftschicht 13 haftenden Typs befestigt. In diesem System hat die besagte Lötschicht einen flachen Teil 14a zwischen der Aufnahmeseite 20a des Trägers 20 und der Rückseite 10b des Substrats, und einen kugelförmigen Teil 14b, im Innern der Öffnung der Durchgangsleitung 16 aufgebracht,
  • und ein Freiraum 16a, 16b ist durchgehend um den besagten kugelförmigen Teil 14a, 14c vorbehalten, zwischen dem Lötmaterial und der Antihaftschicht 13 vom Grund der Öffnung der Durchgangsleitung bis zu der besagten Unterbrechungsebene 40c, 40c' der Antihaftschicht.
  • Die Schaltung 11 kann jedem Anwendungstyp gewidmet werden und alle Arten aktiver oder passiver Elemente enthalten, die mit mikro-urbanen Leitungen oder anderen Leitern miteinander verbunden werden. Auf Fig. 1 z. B. umfaßt die integrierte Schaltung 11 einen Feldeffekttransistor T mit einer Metallisierung des Gates 1a, einem ohmschen Kontakt der Source 1b, des Drains 1c; einem Widerstand R, von dem ein Ende 3 dargestellt ist; einer Verbindung oder Leitung der Hyperfrequenz L, über die Metallisierung 2 dargestellt. Die Metallisierungsschicht 12 der Massefläche ist ein Kontakt mit z. B. den Metallisierungen 2 der Leitung L, 1b der Source, 3 des Widerstands R über die Öffnungen der Durchgangsleitung 16, in das Substrat über die quer verlaufende Ausdehnung von der Rückseite 10b zur Vorderseite 10a eingebracht. Die elektrische Verbindung zwischen den Leiterelementen der Schaltung 11 und der Metallisierung der Massefläche 12 wird über die kontinuierliche Fertigstellung der Metallisierung der Massefläche 12 auf den Wänden 10c der Öffnungen der Durchgangsleitung 16 versichert.
  • Die elektronische Schaltung ist insbesondere eine monolithisch integrierte Hyperfrequenzschaltung (MMIC). Das Substrat 10 ist halb-leitend oder halb-isolierend aus einem Material der chemischen Gruppe III-V, z. B. Gallium-Arsenid (GaAs), oder jedem anderen Material mit vergleichbaren Eigenschaften, welches das Erlangen sehr hoher Schaltgeschwindigkeiten ermöglicht.
  • Hyperfrequenzschaltungen aus Galliumarsenid sind sehr klein und sehr empfindlich, insbesondere mit Transistoren mit Gate-Längen, die ca. 0,1 um erreichen können. Die mechanischen Eigenschaften der Substrate aus Galliumarsenid (GaAs) liegen dazu weit unter denen herkömmlicher Substrate aus Silicium (Si). Insbesondere das Material Galliumarsenid ist sehr zerbrechlich.
  • Dazu erfordern Hyperfrequenzschaltungen sehr dünne Substrate, wobei sich die Massefläche der Rückseite in einem vorbestimmten Abstand zu den auf der Vorderseite gefertigten Leitungen befinden muß.
  • Außerdem erfordern Hyperfrequenzschaltungen die Fertigung von quasi perfekten elektrischen Massen. Zu diesem Zweck müssen die Verbindungen mit der Massefläche sehr kurz sein und keine Unterbrechungen aufweisen. Daher ist die Fertigung von metallisierten Öffnungen der Durchgangsleitungen, deren Wände mit einer mit der Massefläche und über die sehr dünne Substratschicht aus Galliumarsenid kontinuierlichen Metallisierung bedeckt sind, besonders vorteilhaft.
  • Nun erfordert das Löten eines solchen Chips mit einer empfindlichen, auf einem dünnen und zerbrechlichen Substrat gefertigten Schaltung auf einen Träger eine gute Beherrschung der Löttechnik, um die zuvor beschriebenen Probleme zu vermeiden.
  • In bezug auf Fig. 5A, eine Fotografie einer Durchgangsleitung im Schnitt, mit einem Raster-Elektronenmikroskop mit einer ca. 400fachen Vergrößerung angefertigt, und in bezug auf Fig. 5B, eine vereinfachte Zeichnung, nach der Fotografie der Fig. 5A angefertigt, wurden die verschiedenen Teile einer auf ihrem Träger 20 befestigten Anordnung nach der Erfindung dargestellt. Die Zeichnung der Fig. 5B zeigt:
  • bei 2 eine Metallschicht zur Bildung eines Schaltungselements auf der Oberseite 10a eines Halbleitersubstrats 10 mit einer Unterseite 10b;
  • bei 10c die Wände einer Durchgangsleitung, von der Unterseite 10b über das Substrat 10 zur Oberseite 10a verlaufend;
  • bei 12, 13 eine Antihaftschicht 13, auf der Fläche einer Masseflächenschicht 12 gefertigt, die sich insbesondere über alle Wände der Aushöhlung der Durchgangsleitung erstreckt; die Schicht 13 erstreckt sich insbesondere über den bereits von der Metallisierung 2 bedeckten Grund, von der Vorderseite 10a über die Wände 10c bis in die Nähe der Rückseite 10b des Substrats; wobei die Masseflächenschicht 12 absolut die gesamte Fläche der Rückseite 10b bedeckt, innerhalb der Durchgangsleitungen und außerhalb der Durchgangsleitungen, wobei die Schicht 13 in etwa auf der von 40c, 40c' bestimmten Ebene aufhört, in der Nähe der Innenseite 10b, um substantiell alle Wände der Aushöhlung der Durchgangsleitung zu bedecken, ohne über diese Aushöhlung hinauszugehen;
  • bei 20 den Träger, auf den die Anordnung 7 mit dem Substrat 10 mit ihrer Rückseite 10b gelötet ist;
  • bei 14 das Lötmaterial zur Befestigung des besagten Substrats auf dem besagten Träger.
  • Die Fotografie und die Zeichnung der Fig. 5A und 5B zeigen außerdem, daß:
  • die Lötschicht eine gleichmäßige Dicke zwischen der Hinterseite 10b und dem Träger 20 hat;
  • das Lötmaterial die Aushöhlung der Durchgangsleitung substantiell füllt, indem es dem oberen Teil 14c, dem sogenannten Grund der Durchgangsleitung, einen Freiraum 16a über eine Höhe der Größenordnung von 15% in bezug auf die Höhe der Durchgangsleitung beläßt, was auch der Dicke des Substrats 10 entspricht;
  • das in der Durchgangsleitung vorhandene Lötmaterial die Form einer Kugel 14b hat, mit einem oberen Teil 14 in Kuppelform, d. h. in etwa sphärisch und der Konkavität der Durchgangsleitung folgend; in seinem kugelförmigen Teil 14b folgt das Lötmaterial genau der Wandform 10c der Durchgangsleitung, ohne jedoch jeglichen Kontakt mit der auf die Massefläche 12 aufgebrachten Antihaftschicht 13 zu haben.
  • Die von der Zeichnung dargestellte Fotografie zeigt sehr deutlich einen Trennraum 16b, der sich zwischen dem Freiraum 16a und der Ebene 40c, 40c' erstreckt, entsprechend der Unterbrechung der aufgetragenen Antihaftschicht 13 nahe der Rückseite 10b.
  • Die Vorzüge der Anordnung nach der Erfindung entsprechend der Fotografie 5A und der Zeichnung 5B liegen darin, daß:
  • die Wärmeableitung sehr gut ist, da der Freiraum 16a zu ca. 15% kleiner als der des alten Stands der Technik mit ca. 50% (73,7 um in bezug auf 150 um) ist, und da der Trennraum 16b quasi vernachlässigbar ist;
  • sich keine Risse in dem Halbleitersubstrat bilden können, da das Lötmaterial 14b in Kugelform dank dem Trennraum 16b niemals mechanischen Kontakt mit den Wänden der Durchgangsleitung hat;
  • die Höhe des Teils 14c über der Ebene 40c, 40c', wo das Lot zeitweilig in Kontakt mit den Wänden der Durchgangsleitung kommt, ist sehr gering, der Größenordnung von 5% der Gesamthöhe der Durchgangsleitung und kann keine Rißbildungen im Substrat bewirken.
  • Die auf Fotografie 5A gezeigte Anordnung beinhaltet:
  • ein Substrat 10 aus Galliumarsenid einer Dicke von 100 um;
  • eine Lotschicht 14 einer Dicke von 35 um. Diese Schicht könnte natürlich sehr viel dünner oder dicker sein;
  • einen Freiraum 16a mit einer Höhe der Größenordnung von 15 um; die Höhe dieses Freiraums kann z. B. um einige % bis zu 25% der Gesamthöhe der Durchgangsleitung variieren;
  • eine kugelförmige Lötmasse 14b einer Höhe von ca. 85 um; diese Höhe variiert entsprechend der Höhe des Freiraums 16a;
  • ein Trennraum 16b zwischen dem kugelförmigen Lötteil 14b und der Antihaftschicht 13 der Größenordnung von 0,1 bis 0,2 um. Die Größe dieses Trennraums kann in einem bestimmten Verhältnis je nach dem Wunsche des Fachmannes variieren; allgemein ist dieser Trennraum kleiner oder gleich 1 um;
  • eine Distanz zwischen der Ebene 40c, 40c' zur Unterbrechung der Antihaftschicht 13 und der Rückseite 10b des Substrats der Größenordnung von 0 bis 10 um, d. h. zwischen 0 und 10% der Höhe der Durchgangsleitung.
  • Die Schicht 12 der Massefläche ist aus Gold (Au), die Antihaftschicht 13 aus Titan (Ti) und die Lötschicht 14 ist aus Gold-Zinn (Au-Sn).
  • Es sind Varianten dieser Anordnung möglich, insbesondere bei der Wahl der Materialien und der Abmessungen.
  • Fig. 6A ist eine Fotografie derselben Durchgangsleitung wie der der Fig. 5A und zeigt einen Teil dieser Durchgangsleitung mit einer weiteren Vergrößerung, ca. 625fach. Die vereinfachte, nach der Fotografie der Fig. 6A erstellte Zeichnung der Fig. 6B zeigt, daß das Lot 14c, 14a nach dem Punkt 40c, 40c', an dem die Antihaftschicht 13 unterbrochen wird, stark auf der Massefläche 12 haftet, derart, daß keinerlei Unterschied mehr zwischen den Materialien 12, 14 dieser Bereiche sichtbar ist. Demnach ist es sehr wohl die Antihaftschicht 13, die den Erhalt der Trennräume 16a, 16b zwischen der kugelförmigen Lötmasse 14b und den Wänden der Aushöhlung der Durchgangsleitung ermöglicht.
  • Fig. 7 ist eine Fotografie zweier aneinandergrenzender Teile, mit dem Raster-Elektronenmikroskop mit einer ca. 50fachen Vergrößerung angefertigt, die im Schnitt ein mit sieben Durchgangsleitungen versehenes Substrat zeigt, alle der Erfindung gemäß erstellt, wobei dieses Substrat auf seinen Träger gelötet ist. Diese Fotografie hebt einen Vorteil der Erfindung hervor, der darin liegt, daß das Lot über eine beträchtliche Fläche homogen ist. Das Lot steigt gleichförmig in den Durchgangsleitungen, und es gibt keinerlei negative Blasenbildung.
  • Ein Durchführungsverfahren des Chips und des Trägers beinhaltet die Schritte a) bis j) und wird auf den Fig. 2A bis 21 und der Fig. 3 gezeigt.
  • In bezug auf die Fig. 2A und die Fig. 1 beinhaltet dieses Verfahren zunächst folgende Schritte:
  • a) Bereitstellen eines Halbleitersubstrats 10 mit einer Vorderseite 10a und einer Rückseite 10b, und Bereitstellung eines Trägers 20 mit einer Aufnahmeseite 20a,
  • b) Fertigen einer Schaltung 11 auf der Vorderseite 10a des Substrats mit mindestens einem Leiterelement 2, 1b oder 3,
  • c) Bilden mindestens einer Durchgangsleitung (16), die sich von der Rückseite (10b) bis zur Vorderseite (10a) quer durch das Substrat (10) erstreckt und mit dem Schaltungselement übereinstimmt.
  • Fig. 2A zeigt die umgekehrte Halbleiteranordnung. Die Elektronikschaltung 11 ist z. B. eine Hyperfrequenzschaltung vom Typ MMIC, auf der Vorderseite 10a angebracht. Die Rückseite 10b liegt oben, und das Substrat 10 ist dementsprechend befestigt. In Schritt c) wird die Öffnung der Durchgangsleitung vorsichtig in Übereinstimmung mit einem der Leiter 2, 1b oder 3, z. B. der Schaltung 11 vorgenommen. Die Öffnungen der Durchgangsleitung werden z. B. Naßgraviert, mit einem Gemisch aus H&sub2;SO&sub4;, H&sub2;O&sub2; und H&sub2;O; oder Trockengraviert mit einer reaktiven ionischen Gravur RIE. In dem beschriebenen Beispiel ist das Substrat aus Galliumarsenid GaAs einer Dicke von ca. 100 um; der Durchmesser der Öffnungen der Durchgangsleitung an der Rückseite 10b beträgt ca. 100 um, z. B. in einer Spanne von 50 bis 150 um.
  • Das Verfahren umfaßt dann den Schritt zum:
  • d) Aufbringen einer Masseflächenschicht 12, die auf dem Halbleitermaterial haftet, sich über die Rückseite 10b und durchgehend über den Grund 16c und die Wände 10c der Öffnung der Durchgangsleitung erstreckt, um einen elektrischen Kontakt mit dem Leiterelement, z. B. 2 der Schaltung 11 der Vorderseite 10a herzustellen.
  • In bezug auf Fig. 2B umfaßt die Bildung des Metallüberzugs der Massefläche 12 die Bildung einer ersten Schicht 12a, der sogenannten Haftschicht. In dem beschriebenen Beispiel wird diese Haftschicht 12a durch Kathodenzerstäubung, symbolisch mit den Pfeilen 22a dargestellt, von Titan (Ti) in Argon (Ar) erhalten, was eine Oxidation des Titans (Ti) verhindert. Diese Schicht hat eine bevorzugte Dicke von 0,1 um, z. B. in einer Spanne von 0,001 bis 0,15 um. Für den Erhalt des gewünschten Effektes reicht es aus, daß diese Schicht eine Dicke hat, die über einigen Monoatomschichten des Titans (Ti) liegt. In bezug auf Fig. 2C umfaßt die Bildung des Metallüberzugs der Massefläche 12 die Bildung einer zweiten Schicht 12b zur Bildung der eigentlichen Massefläche. In einer Variante des Verfahrens, auf Fig. 3 gezeigt, fehlt die erste Schicht 12a, und die Metallisierung der Massefläche wird ausschließlich aus der zweiten Schicht 12b gebildet, schlicht 12 bezeichnet. In dem beschriebenen Beispiel wird die zweite Schicht 12b aus Gold (Au) gefertigt, durch Elektrolyse, symbolisch mit den Pfeilen 22b dargestellt. Diese zweite Schicht 12b hat eine vorgezogene Dicke von 2,5 um, z. B. in der Spanne zwischen 2 und 3 um. Allgemein wird das Metallisierungsmaterial der Massefläche 12 nach seinen Absorptionseigenschaften gewählt, um die Haftung mit dem Lötmaterial 14 zu begünstigen.
  • Das Verfahren umfaßt dann in bezug auf Fig. 2D, um den Chip 7 mit der Antihaftschicht 13 zu versehen, den Schritt zum:
  • e) Aufbringen der Antihaftschicht 13 aus einem Material, das auf der Massefläche 12 haftet und sich durchgehend auf der besagten Massefläche über die Rückseite 10b und den Grund 16c und die Wände 10c der Öffnung der Durchgangsleitung erstreckt.
  • Das Material der Antihaftschicht 13 wird folglich gewählt, um das spätere Haften des Lötmaterials 14 zu vermeiden. Die Antihaftschicht kann z. B. ein Nichtleiter, ein Kunststoffmaterial, ein Harz, ein Glas oder ein Metall sein. Vorzugsweise wählt man das Lötmaterial, um eine Fertigungssynergie mit anderen in Serie gefertigten Halbleiteranordnungen zu erhalten. Zu diesem Zweck ist das Lötmaterial vorzugsweise eine Gold-Zinn- Legierung (Au-Sn) in den Verhältnissen 80-20. Unter diesen Bedingungen ist ein Material für eine Antihaftschicht, das diese Legierung nicht absorbiert und sehr gute Ergebnisse liefert, Titan (Ti). In bezug auf Fig. 2D wird die Antihaftschicht vorzugsweise aus Titan (Ti) und durch Kathodenzerstäubung gefertigt, symbolisch mit den Pfeilen 23 dargestellt, mit einer Dicke der Größenordnung von 0,3 um, z. B. in einer Spanne von 0,2 bis 0,5 um.
  • In bezug auf Fig. 2E respektive 2F kommt diesem Verfahren, das einen industriellen Vorteil bietet, jetzt eine besondere Bedeutung zu, da eine Anordnung mit verbesserten Leistungen ermöglicht wird, was Schritte umfaßt zum:
  • f) Aufbringen, symbolisch mit den Pfeilen 24 dargestellt, auf die besagte Antihaftschicht 13, einer Fotoharzschicht 40, mit Fotoresist bezeichnet, mit einer weitgehend flachen Außenfläche 40a, um eine erste, relativ geringfügige Dicke e1 auf dem flachen Teil der besagten Rückseite zu bilden, und um eine zweite, bedeutendere Schicht e2 im Innern der Öffnung der Durchgangsleitung 16 zu erhalten. Anstatt des Fotoharzes kann jedes andere Produkt verwendet werden, das dieselbe Wirkung erzielt.
  • g) Insolation, symbolisch mit den Pfeilen 25 dargestellt, mit Strahlen einer geeigneten Wellenlänge und nach einer herkömmlichen Methode, der Gesamtfläche der besagten Fotoresistschicht 40, ohne jegliche Verwendung einer Maske, über eine Dicke gleich oder nicht wesentlich größer als die besagte erste Dicke e1, damit der Teil der im Innern der Öffnung der Durchgangsleitung aufgebrachten Fotoresistschicht nur über die geringfügige Dicke e1 oder e1 + e3 auf der Oberfläche insoliert wird.
  • Die Insolation, gleichmäßig im Innern eines Bereichs 40d einer begrenzten Dicke entsprechend der geringfügigen Dicke e1 des Fotoresist auf den flachen Bereichen der Rückseite 10b und der Oberfläche der Öffnungen der Durchgangsleitung vorgenommen, wird auf dem Fachmann bekannte Weise über die Steuerung der Insolationsenergie erhalten. Es ist wichtig, daß jede Dicke e1 des Fotoresist in den flachen Bereichen der Rückseite 10b insoliert wird, doch nicht wesentlich mehr. Man kann eine Variation von mehreren um zulassen, von z. B. 5 um zusätzlicher Insolationstiefe, wie einer zwischen e1 und e1 + e3 mit e3 = 1 bis 10 um enthaltenen Insolationstiefe, was dem Fachmann keinerlei Problem bereitet. Diese Insolation erfordert keine Maske, deren besondere Herstellung von der besonderen Anordnung der Öffnungen der Durchgangsleitung jeder einzelnen Schaltung abhängen würde, d. h. eine spezifisch anzufertigende Maske für jede beliebige Schaltung. Sie erfordert keinen komplizierten Zentriervorgang der Maske. Sie ist von der Schaltung unabhängig.
  • Das Verfahren umfaßt dann in bezug auf die Fig. 2G, 2H Schritte zum
  • h) Entwickeln auf herkömmliche Art, symbolisch mit den Pfeilen 26 dargestellt, des insolierten Teils 40d der Fotoresistschicht 40, wobei ein nicht insolierter Teil 40b im Innern der Öffnung der Durchgangsleitung belassen wird, um der im Innern der Öffnung der Durchgangsleitung gelegenen Antihaftschicht 13 als Maske zu dienen, ausschließlich der außerhalb der Durchgangsleitung gelegenen Teile dieser Schicht.
  • Dieser nicht insolierte Teil 40b hat eine Oberfläche 40c oder 40c', die an die Außenfläche der Antihaftschicht 13 angrenzt oder leicht darunter liegt. Die Dicke des Fotoresist in den Öffnungen der Durchgangsleitung entspricht der anfänglichen Dicke e2 minus der Dicke e1 oder e1 + e3, in bezug auf die vorhergehende Fig. 2F nach der Insolation entfernt. Der Teil 40b des Fotoresist bildet eine mit Hilfe des Spezialwerkzeugs der jeweiligen Schaltung gefertigte Maske, die die Antihaftschicht 13 in der Öffnung der Durchgangsleitung schützt.
  • i) Selektiven Gravieren der zur Öffnung der Durchgangsleitung externen Teile der Antihaftschicht 13, an dem flachen Teil der Rückseite des Substrats gelegen, unter Erhalt, durch selektive Gravur, des darunter liegenden Teils der Masseflächenschicht 12.
  • In bezug auf Fig. 2H werden die nicht geschützten Teile der Antihaftschicht 13, die auf den flachen Teilen der Rückseite liegen, mit einer selektiven Gravur graviert, symbolisch mit den Pfeilen 27 dargestellt, d. h. mit einer Gravur, die diese Schicht 13 angreift, ohne die darunter liegende Schicht 12 anzugreifen. In dem erwähnten Beispiel kann eine selektive Naßgravur vorgenommen werden, mit einer chemischen Lösung auf der Basis von Fluorwasserstoffsäure (HF), oder es kann eine Trockengravur RIE in einem Fluorplasma praktiziert werden.
  • Das Verfahren umfaßt dann in bezug auf die Fig. 21 und 3 einen Schritt zum:
  • j) Entfernen auf herkömmliche Art des im Innern der Öffnung der Durchgangsleitung 16 verbleibenden Fotoresistteils 40b.
  • Nach dem Entfernen des Fotoresist verbleibt in der Öffnung der Durchgangsleitung ein Teil der Antihaftschicht 13, strikt auf das Innere der Öffnung begrenzt und die Ebene 40c oder 40c' entsprechend der Insolationstiefe nicht überschreitend. Fig. 3 zeigt den Fall, bei dem dieser Teil der Antihaftschicht 13 nicht bis zur Ebene 40c' heranreicht, wenn die Insolationstiefe z. B. eine Größenordnung von e1 + 5 um hatte. Die Ebene 40c' liegt im Innern der Öffnung der Durchgangsleitung leicht eingerückt.
  • Der Lötvorgang zum Befestigen des Chips 7 auf dem Träger 20, demnach auf den Fig. 4A, 4B dargestellt, umfaßt folgende Schritte k) bis n) zum:
  • k) Einfügen, zwischen der Rückseite des Halbleitersubstrats 10b und der Aufnahmeseite 20a des Trägers 20, einer mit Vorform bezeichneten Schicht 14 aus einem zum Löten geeigneten Material, wobei das Material der Antihaftschicht 13 derart ist, um nicht an dem Lötmaterial 14 haften zu können, und das Lötmaterial 14 derart ist, um sehr stark an dem Material der Massefläche 12 zu haften.
  • In bezug auf Fig. 4A wird der Chip 7 mit seiner Vorderseite 10a nach oben und seiner Rückseite gegen die Aufnahmeseite 20a an den Träger 20 gebracht, der aus beliebigem geeignetem Material sein kann, wie aus Aluminiumoxid, z. B. mit einer Metallisierungsschicht versehen.
  • 1) Erhitzen des vom Substrat 10 gebildeten Systems, des Trägers 20 der Vorform 14, auf eine Temperatur über der Schmelztemperatur des Lötmaterials.
  • In dem erwähnten Beispiel, wo die Vorform aus einer Gold-Zinn-Legierung (Au-Sn) ist, wird das Ganze auf eine Temperatur leicht über der eutektischen Schmelztemperatur gebracht, der Größenordnung von 280ºC, zum Schmelzen der Vorform.
  • m) Anwenden eines gleichmäßig über die gesamte vordere Substratseite verteilten Drucks, um die Vorform 14 zwischen die hintere Substratseite 10b und die Aufnahmeseite 20a des Trägers zu drücken, ohne wesentlich Lötmaterial um das Substrat entweichen zu lassen, um das geschmolzene Lötmaterial in die Öffnung der Durchgangsleitung steigen zu lassen.
  • Der gleichmäßige Druck über einige g pro mm² wird z. B. mit einem geeigneten Werkzeug angelegt. Auch werden Verfahren angewandt, um ein Entweichen des Lots um das Substrat zu vermeiden, was den Effekt des Drucks beheben würde. Die Stärke des Drucks, z. B. 1 bis 50 g pro mm², liegt der Erfahrung des Fachmannes zugrunde, um das Lötmaterial zweckmäßig auf eine geeignete Höhe in der Öffnung der Durchgangsleitung steigen zu lassen. Der Druck hängt u. a. von der Viskosität des Lots, der Anzahl und der Abmessungen der Durchgangsleitung ab.
  • n) Abkühlen der besagten Anordnung.

Claims (12)

1. Halbleiteranordnung mit einem ein Halbleitersubstrat (10) aufweisenden Chip (7) mit einer Vorder- (10a) und einer Rückseite (10b), einem Leiterelement (2) einer Schaltung auf der besagten Vorderseite (10a), einer durch das Substrat verlaufenden Durchgangsleitung (16) mit Seitenwänden (10c), und einem Grund (16c), mit dem Leiterelement (2) übereinstimmend, einer mit Massefläche (12) bezeichneten Leiterschicht, die die besagte Rückseite und die Seitenwände (10c) sowie den Grund (16c) der Durchgangsleitung abdeckt und das Leiterelement anschließt, und einem Träger (20) mit einer dafür vorgesehenen Aufnahmeseite (20a), den Chip mit seiner Rückseite darauf zu löten, Halbleiteranordnung, in der:
der besagte Chip (7) zudem eine sogenannte Antihaftschicht (13) hat, auf die besagte Massefläche ausschließlich im Innern der Öffnung der Durchgangsleitung aufgebracht, auf den Grund (16c) und die Seitenwände (10c) und durchgehend bis zu einer Unterbrechungsebene (40c, 40c') nahe der Rückseite (10b) des Substrats,
und der besagte Chip (7) auf dem besagten Träger (20) mit einer Schicht eines Lötmaterials (14) eines auf dem Material der Massefläche (12), aber nicht auf der Antihaftschicht (13) haftenden Typs befestigt ist, derart, daß
die besagte Lötschicht einen flachen Teil (14a) zwischen der Aufnahmeseite (20a) des Trägers (20) und der Rückseite (10b) des Substrats hat, und einen kugelförmigen Teil (14b), im Innern der Öffnung der Durchgangsleitung (16) aufgebracht, und ein Freiraum (16a, 16b) ist durchgehend um den besagten kugelfdrmigen Teil (14a, 14c) vorbehalten, zwischen dem Lötmaterial und der Antihaftschicht (13) vom Grund der Öffnung der Durchgangsleitung bis zu der besagten Unterbrechungsebene (40c, 40c') der Antihaftschicht,
dadurch gekennzeichnete Anordnung, daß
die Distanz zwischen der Unterbrechungsebene (40c, 40c') der Antihaftschicht und der Rückseite (10b) des Substrats 0% ausschließlich ca. 10% der Öffnungshöhe der Durchgangsleitung beträgt; der kugelförmige in Teil des Lots (14a) eine Spitze in Kuppelform (14c) zum Grund (16c) der Öffnung der Durchgangsleitung hat, und der Freiraum (16a) zwischen der Kuppelspitze (14c) und dem besagten Grund (16c) über 0% und unter oder gleich 25% der Öffnungshöhe der Durchgangsleitung beträgt; und der Freiraum (16b) zwischen dem kugelförmigen Teil (14a) des Lots und den Seitenwänden (10c) der Öffnung der Durchgangsleitung über 0% und unter ca. 1% der besagten Höhe beträgt.
2. Anordnung nach Anspruch 1, in der das Substrat eine Dicke von 100 um hat, die Unterbrechungsebene (40c, 40c) der Antihaftschicht (13) von 0 bis 10 um von der Rückseite (10b) des Substrats ausgeschlossen ist, der Freiraum (16a) zwischen der Kuppelspitze (14c) und der Antihaftschicht des Grunds (16c) der Öffnung der Durchgangsleitung über 0 um bis ca. 25 um liegt, der Freiraum (16b) zwischen dem kugelförmigen Lotteil (14a) und den Seitenwänden (10c) über 0 um und bis zur Größenordnung von 1 um beträgt.
3. Anordnung nach Anspruch 2, in der die Unterbrechungsebene (40c') der Antihaftschicht in bezug auf die Rückseite (10b) des Substrats ca. 5 um beträgt, der Freiraum (16a) zwischen der Kuppelspitze (14c) und der Antihaftschicht (13) ca. 15 um beträgt, und der Freiraum (16b) zwischen dem kugelförmigen Lotteil (14a) und den Seitenwänden (10c) ca. 0,1 um bis 0,5 um beträgt.
4. Halbleiteranordnung nach einem der Ansprüche 1 bis 3, in der die Antihaftschicht (13) aus einem Leitermaterial ist.
5. Halbleiteranordnung nach Anspruch 4, in der das Leitermaterial der Antihaftschicht 13 aus Titan (Ti) ist, und das Lötmaterial (14) aus einer Gold-Zinn-Legierung (Au-Sn) ist.
6. Halbleiteranordnung nach Anspruch 5, in der die Massefläche (12) eine feine Schicht (12a) aus Titan-Gold (Ti-Au) als Haftmaterial auf dem Halbleiter enthält, vor einer Leiterschicht (12b) aus Gold (Au) aufgebracht.
7. Anordnung nach einem der Ansprüche 1 bis 6, in der das Halbleitersubstrat (10) auf einem Material der chemischen Gruppe III-IV gefertigt wird.
8. Anordnung nach Anspruch 7, in der die auf die Vorderseite (10a) des Chips (7) gebrachte Schaltung eine integrierte monolithische Hyperfrequenzschaltung (MMIC) ist, und das Substrat (10) aus Galliumarsenid (GaAs) ist.
9. Verfahren zur Herstellung einer Halbleiteranordnung gemäß der Anordnung einer der Ansprüche 1 bis 8 mit Schritten (a bis j) zur Bereitstellung eines Chips (7) mit einem Halbleitersubstrat (10) mit einer sogenannten Vorderseite (10a) und einer Rückseite (10b), einem Leiterelement (2) einer elektronischen Schaltung auf der besagten Vorderseite (10a), eine Öffnung für eine Durchgangsleitung (16) durch die Dicke des Substrats, mit Seitenwänden (10c) und einem Grund (16c), mit dem Leiterelement (2) übereinstimmend, einer mit Massefläche (12), die die besagte Rückseite und die Seitenwände (10c) sowie den Grund (16c) der Öffnung der Durchgangsleitung abdeckt und das Leiterelement elektrisch anschließt, und einem Träger (20) mit einer Aufnahmeseite (20a), auf die der Chip mit seiner Rückseite gelötet wird, wobei der besagte Chip auch eine sogenannte Antihaftschicht (13) umfaßt, auf die besagte Massefläche ausschließlich im Öffnungsinnern der Durchgangsleitung aufgebracht, auf den Grund (16c) und auf die Seitenwände (10c) und durchgehend bis zu einer Unterbrechungsebene (40c, 40c'), wobei in der Anordnung:
die Distanz zwischen der Unterbrechungsebene (40c, 40c') der Antihaftschicht und der Rückseite (10b) des Substrats 0% ausschließlich ca. 10% der Öffnungshöhe der Durchgangsleitung beträgt; der kugelförmige in Teil des Lots (14a) eine Spitze in Kuppelform (14c) zum Grund (16c) der Öffnung der Durchgangsleitung hat, und der Freiraum (16a) zwischen der Kuppelspitze (14c) und dem besagten Grund (16c) über 0% und unter oder gleich 25% der Öffnungshöhe der Durchgangsleitung beträgt; und der Freiraum (16b) zwischen dem kugelförmigen Teil (14a) des Lots und den Seitenwänden (10c) der Öffnung der Durchgangsleitung über 0% und unter ca. 1% der besagten Höhe beträgt,
dieses Verfahren zudem zum Löten des Chips (7) auf den Träger (20) Schritte umfaßt, zum:
k) Einfügen, zwischen der Rückseite des Halbleitersubstrats (10b) und der Aufnahmeseite (20a) des Trägers (20), einer mit Vorform bezeichneten Schicht (14) aus einem zum Löten geeigneten Material, wobei das Material der Antihaftschicht (13) derart ist, um nicht an dem Lötmaterial (14) haften zu können, und das Lötmaterial (14) derart ist, um sehr stark an dem Material der Massefläche (12) zu haften,
l) Erhitzen des vom Substrat (10) gebildeten Systems, des Trägers (20) der Vorform (14), auf eine Temperatur über der Schmelztemperatur des Lötmaterials,
m) Anwenden eines gleichmäßig über die gesamte vordere Substratseite verteilten Drucks, um die Vorform zwischen die hintere Substratseite (10b) und die Aufnahmeseite (20a) des Trägers zu drücken, ohne wesentlich Lötmaterial um das Substrat entweichen zu lassen, um das geschmolzene Lötmaterial in die Öffnung der Durchgangsleitung steigen zu lassen,
n) Abkühlen der so gebildeten Anordnung.
10. Verfahren nach Anspruch 9, mit Schritten, um den Chip (7) mit der Antihaftschicht (13) zu versehen, zum:
e) Aufbringen der Antihaftschicht (13) aus einem Material, das auf der Massefläche (12) haftet und sich durchgehend auf der besagten Massefläche über die Rückseite (10b) und den Grund (16c) und die Wände (10c) der Öffnung der Durchgangsleitung erstreckt,
f) Aufbringen auf die besagte Antihaftschicht (13) einer Fotoharzschicht (40), mit Fotoresist bezeichnet, eben und mit einer weitgehend flachen Außenfläche, um eine erste, relativ geringfügige Dicke (e 1) auf dem flachen Teil der besagten Rückseite zu bilden, und um eine zweite, bedeutendere Schicht (e2) im Innern der Öffnung der Durchgangsleitung (16) zu erhalten,
g) Insolation der Gesamtfläche der besagten Fotoresistschicht (40), ohne jegliche Verwendung einer Maske, über eine Dicke gleich oder nicht wesentlich größer als die besagte erste Dicke (e 1), damit der Teil der im Innern der Öffnung der Durchgangsleitung aufgebrachten Fotoresistschicht nur über die geringfügige Dicke (e1, e1 + e3) auf der Oberfläche insoliert wird,
h) Entwickeln des insolierten Teils (40d) der Fotoresistschicht (40), wobei ein nicht insolierter Teil (40b) im Innern der Öffnung der Durchgangsleitung belassen wird, um der im Innern der Öffnung der Durchgangsleitung gelegenen Antihaftschicht als Maske zu dienen, ausschließlich der außerhalb der Durchgangsleitung gelegenen Teile dieser Schicht,
i) selektiven Gravieren der zur Öffnung der Durchgangsleitung externen Teile der Antihaftschicht (13), an dem flachen Teil der Rückseite des Substrats gelegen, unter Erhalt, durch selektive Gravur, des darunter liegenden Teils der Masseflächenschicht (12),
j) Entfernen des im Innern der Öffnung der Durchgangsleitung (16) verbleibenden Fotoresistteils (40b).
11. Verfahren nach Anspruch 10, mit Schritten zur Bildung des Chips (7) und des Trägers (20), zum:
a) Bereitstellen eines Halbleitersubstrats (10) mit einer Vorderseite (10a) und einer Rückseite (10b), und Bereitstellung eines Trägers (20) mit einer Aufnahmeseite (20a),
b) Fertigen einer Schaltung (11) auf der Vorderseite (10a) des Substrats mit mindestens einem Leiterelement (2, 1b, 3),
c) Bilden mindestens einer Durchgangsleitung (16), die sich von der Rückseite (10b) bis zur Vorderseite (10a) quer durch das Substrat (10) erstreckt und mit dem Schaltungselement übereinstimmt,
d) Aufbringen einer Masseflächenschicht (12), die auf dem Halbleitermaterial haftet, sich über die Rückseite (10b) und durchgehend über den Grund (16c) und die Wände (10c) der Öffnung der Durchgangsleitung erstreckt, um einen elektrischen Kontakt mit dem Leiterelement der Schaltung der Vorderseite herzustellen.
12. Verfahren nach einem der Ansprüche 10 bis 11, in dem der Schritt m) des angelegten Druckes der Größenordnung von 1 bis 50 g pro mm² beträgt.
DE69712562T 1996-02-28 1997-02-19 Halbleiteranordnung mit einem auf einen Träger gelöteten Chip mit Durchgangsleitungen und Herstellungsverfahren dafür Expired - Fee Related DE69712562T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR9602492 1996-02-28

Publications (2)

Publication Number Publication Date
DE69712562D1 DE69712562D1 (de) 2002-06-20
DE69712562T2 true DE69712562T2 (de) 2002-12-19

Family

ID=9489670

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69712562T Expired - Fee Related DE69712562T2 (de) 1996-02-28 1997-02-19 Halbleiteranordnung mit einem auf einen Träger gelöteten Chip mit Durchgangsleitungen und Herstellungsverfahren dafür

Country Status (4)

Country Link
US (1) US5844321A (de)
EP (1) EP0793269B1 (de)
JP (1) JP4117042B2 (de)
DE (1) DE69712562T2 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3724110B2 (ja) 1997-04-24 2005-12-07 三菱電機株式会社 半導体装置の製造方法
US20080099537A1 (en) * 2006-10-31 2008-05-01 Raytheon Company Method for sealing vias in a substrate
DE102009028037A1 (de) * 2009-07-27 2011-02-03 Robert Bosch Gmbh Bauelement mit einer elektrischen Durchkontaktierung, Verfahren zur Herstellung eines Bauelementes und Bauelementsystem
US9576873B2 (en) * 2011-12-14 2017-02-21 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with routable trace and method of manufacture thereof
JP7168280B2 (ja) * 2018-06-26 2022-11-09 住友電工デバイス・イノベーション株式会社 半導体装置、および、半導体チップの搭載方法
US10861792B2 (en) * 2019-03-25 2020-12-08 Raytheon Company Patterned wafer solder diffusion barrier

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02162735A (ja) * 1988-12-15 1990-06-22 Fujitsu Ltd 半導体装置及びその製造方法
US5027189A (en) * 1990-01-10 1991-06-25 Hughes Aircraft Company Integrated circuit solder die-attach design and method
FR2665574B1 (fr) * 1990-08-03 1997-05-30 Thomson Composants Microondes Procede d'interconnexion entre un circuit integre et un circuit support, et circuit integre adapte a ce procede.
US5350662A (en) * 1992-03-26 1994-09-27 Hughes Aircraft Company Maskless process for forming refractory metal layer in via holes of GaAs chips
US5635762A (en) * 1993-05-18 1997-06-03 U.S. Philips Corporation Flip chip semiconductor device with dual purpose metallized ground conductor
JP3350152B2 (ja) 1993-06-24 2002-11-25 三菱電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP0793269B1 (de) 2002-05-15
EP0793269A1 (de) 1997-09-03
JPH09237857A (ja) 1997-09-09
JP4117042B2 (ja) 2008-07-09
DE69712562D1 (de) 2002-06-20
US5844321A (en) 1998-12-01

Similar Documents

Publication Publication Date Title
DE69526895T2 (de) Verfahren zur Herstellung einer halbleitenden Anordnung und einer Halbleiterscheibe
DE3785720T2 (de) Verfahren zum herstellen eines filmtraegers.
DE102009006826B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE69132685T2 (de) Halbleiteranordnung bestehend aus einem TAB-Band und deren Herstellungsverfahren
DE69413602T2 (de) Halbleiteranordnung und Herstellungsverfahren
DE69027448T2 (de) Verfahrungen und Vorrichtung zur Befestigung von Kontakthöckern auf TAB-Trägerleiter
DE4010370C2 (de) Verfahren zum Herstellen von Halbleiterbauteilen
WO2003015165A2 (de) Elektronisches bauteil mit einem kunststoffgehäuse und verfahren zu seiner herstellung
DE69525420T2 (de) In Harz eingegossenes Halbleiterbauelement mit Kühlteil und Verfahren zu seiner Herstellung
DE69209970T2 (de) Höckerelektrodenstruktur und Halbleiterchip mit dieser Struktur
DE102005003477A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Elektroden an Haupt- und Rückseiten eines Halbleiterchips
DE69428378T2 (de) Halbleiteranordnung mit einer Durchgangsleitung
DE10351028B4 (de) Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren
DE19707887C2 (de) Verfahren zum Herstellen und Trennen von elektronischen Elementen mit leitfähigen Kontaktanschlüssen
DE2109191A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
EP1680949B1 (de) Verfahren zur Herstellung einer Lötstoppbarriere
DE69712562T2 (de) Halbleiteranordnung mit einem auf einen Träger gelöteten Chip mit Durchgangsleitungen und Herstellungsverfahren dafür
EP0632684B1 (de) Verfahren zum Herstellen eines Metall-Keramik-Substrates
DE10301510B4 (de) Verfahren zur Herstellung eines Verkleinerten Chippakets
DE3931551C2 (de) Verfahren zum Herstellen eines Substrates
DE69316159T2 (de) Verfahren zum Aufbringen von Kontakthöckern auf einer Halbleitervorrichtung sowie zum Verbinden dieser Vorrichtung mit einer Leiterplatte
DE10302022B4 (de) Verfahren zur Herstellung eines verkleinerten Chippakets
DE69427865T2 (de) Halbleiteranordnung mit einer Wärmesenke und Herstellungsverfahren der Wärmesenke
DE2929339A1 (de) Halbleiteranordnung
DE102004010703B4 (de) Bauelement mit WLP-fähiger Verkapselung und Herstellverfahren

Legal Events

Date Code Title Description
8320 Willingness to grant licences declared (paragraph 23)
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee