JPH02162735A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02162735A JPH02162735A JP63318821A JP31882188A JPH02162735A JP H02162735 A JPH02162735 A JP H02162735A JP 63318821 A JP63318821 A JP 63318821A JP 31882188 A JP31882188 A JP 31882188A JP H02162735 A JPH02162735 A JP H02162735A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１既 要〕
半導体装置及びその製造方法、特に 化合物半導体を用
いるバイアホール（シ１ａ−１１ｏｔｅ）構造の高周波
高出力半導体装置の構造及び製造方法に関し、ステム等
への鑞付けに際し、半導体基板に発生するクラックを回
避して素子性能の劣化を防止するバイアボール構造の提
供を目的とし、半導体基板と、該半導体基板の表面上に
形成された第１の電極と、該半導体基板の該第１の電極
下部に設けられ該第１の電極の裏面を表出する開孔と、
該開孔の内面及び該第１の電極の裏面を含む該半導体基
板の裏面上に形成された鑞材に対して濡れ性゛を有する
第２の電極と、該開孔内の第２の電極面に選択的に形成
された鑞付は温度に耐え且つ鑞材に対して濡れ性を持た
ない皮膜とを有し、該半導体基板が導電性基体上に、該
開孔内に空洞を残し該第２の電極の表面を介して鑞付け
して構成する半導体装置、又は半導体基板の裏面から該
半導体基板の表面に形成されている第１の電極の底面に
達する開孔を形成する工程、該開孔の内面及び該第１の
電極の底面を含む該半導体７！仮の裏面に鑞付は性を有
する導電材料からなる第２の電極を形成する工程、該開
孔内の第２の電極の表面に選択的に鑞付は温度に耐え且
つ鑞付は性を持たない材料の皮膜を形成する工程、該半
導体基板を、該半導体基板裏面の第２の電極の表面を介
し該開孔部に空洞を残した状態で導電性基体上に鑞付け
する工程を含み構成する。
いるバイアホール（シ１ａ−１１ｏｔｅ）構造の高周波
高出力半導体装置の構造及び製造方法に関し、ステム等
への鑞付けに際し、半導体基板に発生するクラックを回
避して素子性能の劣化を防止するバイアボール構造の提
供を目的とし、半導体基板と、該半導体基板の表面上に
形成された第１の電極と、該半導体基板の該第１の電極
下部に設けられ該第１の電極の裏面を表出する開孔と、
該開孔の内面及び該第１の電極の裏面を含む該半導体基
板の裏面上に形成された鑞材に対して濡れ性゛を有する
第２の電極と、該開孔内の第２の電極面に選択的に形成
された鑞付は温度に耐え且つ鑞材に対して濡れ性を持た
ない皮膜とを有し、該半導体基板が導電性基体上に、該
開孔内に空洞を残し該第２の電極の表面を介して鑞付け
して構成する半導体装置、又は半導体基板の裏面から該
半導体基板の表面に形成されている第１の電極の底面に
達する開孔を形成する工程、該開孔の内面及び該第１の
電極の底面を含む該半導体７！仮の裏面に鑞付は性を有
する導電材料からなる第２の電極を形成する工程、該開
孔内の第２の電極の表面に選択的に鑞付は温度に耐え且
つ鑞付は性を持たない材料の皮膜を形成する工程、該半
導体基板を、該半導体基板裏面の第２の電極の表面を介
し該開孔部に空洞を残した状態で導電性基体上に鑞付け
する工程を含み構成する。
本発明は半導体装置及びその製造方法、特に化合物半導
体を用いるバイアホール（Ｖｉａ−１１ｏ１ｏ）構造の
高周波、高出力半導体装置の構造及び製造方法に関する
。
体を用いるバイアホール（Ｖｉａ−１１ｏ１ｏ）構造の
高周波、高出力半導体装置の構造及び製造方法に関する
。
第３図は化合物半導体例えばＧａＡｓを用いる高周波、
品出−カトランジスタの当初の構造を示す模式平面図で
、１はＧａＡｓ基板Ｊ板（チップ）、２は例えばｎ型の
能動層、３Ａ、 ３Ｂはソース電極、４はドレイン電極
、５はゲート電極、６は金属ステム、７八、７Ｂはステ
ムに植設されたスタッド、８は絶縁リング、９、ＩＯは
ステＪ１リーＩ゛、１１はボンディング。
品出−カトランジスタの当初の構造を示す模式平面図で
、１はＧａＡｓ基板Ｊ板（チップ）、２は例えばｎ型の
能動層、３Ａ、 ３Ｂはソース電極、４はドレイン電極
、５はゲート電極、６は金属ステム、７八、７Ｂはステ
ムに植設されたスタッド、８は絶縁リング、９、ＩＯは
ステＪ１リーＩ゛、１１はボンディング。
ワイヤを示す。
この図のように当初の高周波、高出力トランジスタにお
い°ζは、小信号トランジスタと同様に、ボンディング
・ワイヤｉｔによってステムに植設されたスタッド７Ａ
、 ７Ｂと接続することによってソース電極３八、３Ｂ
に接地電位が与えられていた。
い°ζは、小信号トランジスタと同様に、ボンディング
・ワイヤｉｔによってステムに植設されたスタッド７Ａ
、 ７Ｂと接続することによってソース電極３八、３Ｂ
に接地電位が与えられていた。
しかしこの構造では、ボンディング・ワイヤ１１のイン
ダクタンスによる高周波損失が大きく、充分な高周波出
力が得られなかった。
ダクタンスによる高周波損失が大きく、充分な高周波出
力が得られなかった。
そこで、基板の背面からソース電極の裏面を表出する開
孔を形成し、この開孔内にソース電極の裏面から基板の
背面に金属めっき層等による背面電極を導出し、この背
面電極をステムに鑞付けすることによってソース電極に
低い高周波抵抗で接地電位を接続できるバイアホール（
Ｖｉａ−１１ｏｌｅ） ｆＮ造が提供されているが、さ
らにＧａＡｓ等を用いたマイクロウェーブ・アナログＩ
Ｃ等においては、回路配線の浮遊容量を減少させて高周
波・高帯域化を図るために ＧａＡｓ基板を厚くするこ
とが要求されており、前記バイアホール構造を厚い半導
体基板に対して歩留り良く適用できる技術の開発が望ま
れている。
孔を形成し、この開孔内にソース電極の裏面から基板の
背面に金属めっき層等による背面電極を導出し、この背
面電極をステムに鑞付けすることによってソース電極に
低い高周波抵抗で接地電位を接続できるバイアホール（
Ｖｉａ−１１ｏｌｅ） ｆＮ造が提供されているが、さ
らにＧａＡｓ等を用いたマイクロウェーブ・アナログＩ
Ｃ等においては、回路配線の浮遊容量を減少させて高周
波・高帯域化を図るために ＧａＡｓ基板を厚くするこ
とが要求されており、前記バイアホール構造を厚い半導
体基板に対して歩留り良く適用できる技術の開発が望ま
れている。
第４図（ｎ）〜（Ｃ）は従来のバイアホール構造の例え
ばＧａＡｓ ＦＩＥＴの製造方法を要部について模式的
に示した工程断面図である。
ばＧａＡｓ ＦＩＥＴの製造方法を要部について模式的
に示した工程断面図である。
第４図（ａ）参照
即ち従来の方法においては、通常のＧａＡｓ ＦＩＴの
製造方法に従って、表面部に図示しないｎ型能動層が形
成され、表面上に金・ゲルマニウム（ＡｕＧｅ）よりな
るソース電極３＾及び図示されない他のソース電極と、
ドレイン電極、アルミニウム（Ａ１）等からなる図示さ
れないゲート電極が形成されてなるＧａＡ１基板１の表
面−ＦをレジストＷｉ５１で覆った後、反転してこの基
板の背面上にフォトプロセスによってソース電極３の下
部領域にエツチング用開孔５２を有するレジストパター
ン５３を形成し、このレジストパターン５３をマスクに
し燐酸系の液による等方性のウェットエツチングを行い
、このＧａＡｓ基板１の背面にソース電極３Ａの裏面を
表出する開７Ｌ１２Ａを形成する。
製造方法に従って、表面部に図示しないｎ型能動層が形
成され、表面上に金・ゲルマニウム（ＡｕＧｅ）よりな
るソース電極３＾及び図示されない他のソース電極と、
ドレイン電極、アルミニウム（Ａ１）等からなる図示さ
れないゲート電極が形成されてなるＧａＡ１基板１の表
面−ＦをレジストＷｉ５１で覆った後、反転してこの基
板の背面上にフォトプロセスによってソース電極３の下
部領域にエツチング用開孔５２を有するレジストパター
ン５３を形成し、このレジストパターン５３をマスクに
し燐酸系の液による等方性のウェットエツチングを行い
、このＧａＡｓ基板１の背面にソース電極３Ａの裏面を
表出する開７Ｌ１２Ａを形成する。
第４回出）参照
次いで、レジストパターン５３を剥離除去した後、下地
の蒸着手段を含む電気めっき法により、前記開孔１２Ａ
の内面及び開孔１２Ａ内に表出しているソース電極３Ａ
の裏面を含むＧａＡｓ基板ｌ基板面に、厚さ３０μｍ程
度の金（Ａｕ）めらき層からなる背面電極１３を形成す
る。
の蒸着手段を含む電気めっき法により、前記開孔１２Ａ
の内面及び開孔１２Ａ内に表出しているソース電極３Ａ
の裏面を含むＧａＡｓ基板ｌ基板面に、厚さ３０μｍ程
度の金（Ａｕ）めらき層からなる背面電極１３を形成す
る。
第４図（Ｃ）参照
そして、このＧａＡｓ基板１を上記背面電極１３を介し
Ａｕめっき等の施されたステム（ｊ上に金・錫（＾ＵＳ
ｎ）等の鑞材、１４により鑞付けする方法により、ソー
ス電極３と接地電位が付与されるステム６との接続がな
されていた。
Ａｕめっき等の施されたステム（ｊ上に金・錫（＾ＵＳ
ｎ）等の鑞材、１４により鑞付けする方法により、ソー
ス電極３と接地電位が付与されるステム６との接続がな
されていた。
しかし上記従来の方法によると、前記マイクロウェーブ
・アナログＩＣ等において回路配線の浮遊容量を減少す
るためにＧａＡｓｊＪ仮を７５〜１００μｍ程度に厚く
した際には、ソース電極３の下部に形成される開孔（Ｖ
ｉａ−１（ｏｌｅ）１２Ａの開口径が１５０〜２００μ
ｍ程度に大きくなるために、鑞付けの際に鑞材１４が多
量に開孔１２Ａ内に埋め込まれ、この鑞材が冷却する際
、熱膨張率の違いによってＧａＡｓ基Ｆｉ１に対して引
張応力５４を及ぼし、この応力によって第４図（Ｃ）に
示すように、基板の厚みが薄くなっている開孔１２の底
部近傍領域にクランク５５を生じてこのマイクロウェー
ブ・アナログＩＣ等の半導体装置の性能が損なわれ、そ
の製造歩留りが低下するという問題があった。
・アナログＩＣ等において回路配線の浮遊容量を減少す
るためにＧａＡｓｊＪ仮を７５〜１００μｍ程度に厚く
した際には、ソース電極３の下部に形成される開孔（Ｖ
ｉａ−１（ｏｌｅ）１２Ａの開口径が１５０〜２００μ
ｍ程度に大きくなるために、鑞付けの際に鑞材１４が多
量に開孔１２Ａ内に埋め込まれ、この鑞材が冷却する際
、熱膨張率の違いによってＧａＡｓ基Ｆｉ１に対して引
張応力５４を及ぼし、この応力によって第４図（Ｃ）に
示すように、基板の厚みが薄くなっている開孔１２の底
部近傍領域にクランク５５を生じてこのマイクロウェー
ブ・アナログＩＣ等の半導体装置の性能が損なわれ、そ
の製造歩留りが低下するという問題があった。
そこで本発明は、バイアホール構造の半導体素子を有す
る半導体基Ｆｉ（チップ）のステム等への鑞付けに際し
、半導体基板に発生するクラックを回避して素子性能の
劣化を防止するバイアホール構造の堤供を目的とする。
る半導体基Ｆｉ（チップ）のステム等への鑞付けに際し
、半導体基板に発生するクラックを回避して素子性能の
劣化を防止するバイアホール構造の堤供を目的とする。
上記課題は、半導体基板と、該半導体基板の表面上に形
成された第１の電極と、該半導体基板の該第１の電極下
部に設けられ該第・１の電極の裏面を表出する開孔と、
該開孔の内面及び該第１の電極の裏面を含む該半導体基
板の裏面上に形成された鑞材に対して濡れ性を有する第
２の電極と、該開孔内の第２の電極面に選択的に形成さ
れ鑞付は温度に耐え且つ鑞材に対して濡れ性を持たない
皮膜とを有し、該半導体基板が導電性基体上に、該開孔
内に空洞を残し該第２の電極の表面を介して鑞付けされ
てなる本発明による半導体装置、又は、半導体基板の表
面に形成された電極を該基板の該電極の下部に設けた開
孔を介して該基板の裏面に導出し、該裏面に導出された
電極面を介して該半導体基板が導電性基体に鑞付けされ
る半導体装置の製造方法において、半導体基板の裏面か
ら該半導体基板の表面に形成されている第１の電極の底
面に達する開孔を形成する工程、該開孔の内面及び該第
１の電極の底面を含む該半導体基板の裏面に鑞材に対し
て濡れ性を有する導電材料からなる第２の電極を形成す
る工程、該開孔内の第２の電極の表面に３５１ ｔＲ的
に釘１１付は温度に耐え且つ鑞材に対して濡れ性を持た
ない材料の皮膜を形成する工程、該半導体基板を、該半
導体基板裏面の第２の電極の表面を介し該開孔部に空洞
を残した杖態で導電性基体上に釘バ付けする工程を含む
本発明による半導体装置の製造方法により解決される。
成された第１の電極と、該半導体基板の該第１の電極下
部に設けられ該第・１の電極の裏面を表出する開孔と、
該開孔の内面及び該第１の電極の裏面を含む該半導体基
板の裏面上に形成された鑞材に対して濡れ性を有する第
２の電極と、該開孔内の第２の電極面に選択的に形成さ
れ鑞付は温度に耐え且つ鑞材に対して濡れ性を持たない
皮膜とを有し、該半導体基板が導電性基体上に、該開孔
内に空洞を残し該第２の電極の表面を介して鑞付けされ
てなる本発明による半導体装置、又は、半導体基板の表
面に形成された電極を該基板の該電極の下部に設けた開
孔を介して該基板の裏面に導出し、該裏面に導出された
電極面を介して該半導体基板が導電性基体に鑞付けされ
る半導体装置の製造方法において、半導体基板の裏面か
ら該半導体基板の表面に形成されている第１の電極の底
面に達する開孔を形成する工程、該開孔の内面及び該第
１の電極の底面を含む該半導体基板の裏面に鑞材に対し
て濡れ性を有する導電材料からなる第２の電極を形成す
る工程、該開孔内の第２の電極の表面に３５１ ｔＲ的
に釘１１付は温度に耐え且つ鑞材に対して濡れ性を持た
ない材料の皮膜を形成する工程、該半導体基板を、該半
導体基板裏面の第２の電極の表面を介し該開孔部に空洞
を残した杖態で導電性基体上に釘バ付けする工程を含む
本発明による半導体装置の製造方法により解決される。
！１１ち本発明においては、バイアホール構造の半導体
装置において、半導体基板のその表面に形成された第１
の電極の下部領域に、該半導体基板の背面から第１の電
極の裏面を表出する開孔を形成し、この開孔の内面及び
開孔内に表出する第１の電極の裏面を含む半導体基板の
背面に第２の電極を形成し、この第２の電極を接地電位
が印加されるステムに鑞付けすることによって第１の電
極の接地インピーダンスを減少させて高周波出力の向上
を図るバイアホール構造の半導体装置において、第２の
電極のバイアホール内面部に選択的に鑞材に対して濡れ
性を持たない皮膜を設けてパイアボール内面がｆＩｕ付
けされないようにし、これによって半導体基板をステム
に鑞付けした際にバイアホール内に空洞を残留せしめ、
この空洞によって！ｍ付は後、鑞材の収縮によって半導
体基板のバイアホール上部近傍に及ぼされる応力を減少
せしめ°ζその部分にクラックが発生するのを防出し、
これによってバイアホール構造の半導体装置の製造歩留
りを向上せしめる。
装置において、半導体基板のその表面に形成された第１
の電極の下部領域に、該半導体基板の背面から第１の電
極の裏面を表出する開孔を形成し、この開孔の内面及び
開孔内に表出する第１の電極の裏面を含む半導体基板の
背面に第２の電極を形成し、この第２の電極を接地電位
が印加されるステムに鑞付けすることによって第１の電
極の接地インピーダンスを減少させて高周波出力の向上
を図るバイアホール構造の半導体装置において、第２の
電極のバイアホール内面部に選択的に鑞材に対して濡れ
性を持たない皮膜を設けてパイアボール内面がｆＩｕ付
けされないようにし、これによって半導体基板をステム
に鑞付けした際にバイアホール内に空洞を残留せしめ、
この空洞によって！ｍ付は後、鑞材の収縮によって半導
体基板のバイアホール上部近傍に及ぼされる応力を減少
せしめ°ζその部分にクラックが発生するのを防出し、
これによってバイアホール構造の半導体装置の製造歩留
りを向上せしめる。
〔実施例］
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の構造の一実施例の模式図で、偵）は平
面図、Φ）はＡ−Ａ矢視断面図、第２図に１）〜（ｄ）
は本発明の方法の一実施例の工程断面図である。
面図、Φ）はＡ−Ａ矢視断面図、第２図に１）〜（ｄ）
は本発明の方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符合で示す。
本発明に係る構造を有するバイアホール型ＧａＡｓｒ”
ＥＴの一実施例を示す第１図（ａ）及び（ｂ）において
、１は半絶縁性ＧａＡｓ基板】Ａとｎ型能動層２を含む
厚さ７５〜１１００ｕ程度のＧａＡｓ基板、３＾及び３
ＢはＡｕＧｅよりなるソース電極、４はΔｕＧｅよりな
るドレイン電極、５、””ｓ ５ｂは八１よりなるゲー
ト電再、６は篩めっき等がなされた金属ステム、８は絶
縁リング、９、ｌＯはステムリード、１１はボンディン
グ・ワイヤ、１２Ａ−及び１２Ｂはソース電極下部の基
板背面から形成されソース電極３八、３１１の底面をそ
れぞれ表出する開孔（開口径１５０〜２００μｍ程度）
、 １３は下地蒸着層を含む厚さ３０１ｉ ｒｎ程度の
Ａｕめっき層よりなり開孔１２Ａ 、１２Ｂ内でソース
電極３＾、３Ｂの裏面に接する背面電極、Ｉ４はＡｕＳ
ｎよりなる鑞材、１５は使用する鑞材に対して濡れ性を
持たない金属層例えばニッケル（Ｎｉ）層（厚さ２〜３
μｒｎ程度）、１６は泪付けに際して形成された空洞部
を示す。
ＥＴの一実施例を示す第１図（ａ）及び（ｂ）において
、１は半絶縁性ＧａＡｓ基板】Ａとｎ型能動層２を含む
厚さ７５〜１１００ｕ程度のＧａＡｓ基板、３＾及び３
ＢはＡｕＧｅよりなるソース電極、４はΔｕＧｅよりな
るドレイン電極、５、””ｓ ５ｂは八１よりなるゲー
ト電再、６は篩めっき等がなされた金属ステム、８は絶
縁リング、９、ｌＯはステムリード、１１はボンディン
グ・ワイヤ、１２Ａ−及び１２Ｂはソース電極下部の基
板背面から形成されソース電極３八、３１１の底面をそ
れぞれ表出する開孔（開口径１５０〜２００μｍ程度）
、 １３は下地蒸着層を含む厚さ３０１ｉ ｒｎ程度の
Ａｕめっき層よりなり開孔１２Ａ 、１２Ｂ内でソース
電極３＾、３Ｂの裏面に接する背面電極、Ｉ４はＡｕＳ
ｎよりなる鑞材、１５は使用する鑞材に対して濡れ性を
持たない金属層例えばニッケル（Ｎｉ）層（厚さ２〜３
μｒｎ程度）、１６は泪付けに際して形成された空洞部
を示す。
この図のように、本発明に係るバイアホール構造のＧａ
Ａｓ ＰＩ！Ｔにおいては、ＧａＡｓ基板１におけるソ
ース電極３Ａ、３Ｂの下部に形成される導電膜を有する
開孔１２Ａ 、１２Ｂ即ちバイアホール内への鑞材の侵
入が、その間口径が１５０〜２００１１ｍ程度に拡大し
た際にも、その内面に配設した鑞材に対する濡れ性を持
たない皮膜例えばＮ１層１５によって阻止されて、該開
孔（バーイアホール） １２Ａ 、 １２Ｂ内に空洞部
１６が形成される。従って鑞付は後の冷却時に鑞材の収
縮によって生ずる応力が開孔（バイアホール）！２Δ、
１２Ｂの上部近傍の基板１の薄い部分に直接負荷される
ことがなくなるので、この部分に発生する基板クラック
は大１１１Ｍに減少し、製造歩留りが向上する。
Ａｓ ＰＩ！Ｔにおいては、ＧａＡｓ基板１におけるソ
ース電極３Ａ、３Ｂの下部に形成される導電膜を有する
開孔１２Ａ 、１２Ｂ即ちバイアホール内への鑞材の侵
入が、その間口径が１５０〜２００１１ｍ程度に拡大し
た際にも、その内面に配設した鑞材に対する濡れ性を持
たない皮膜例えばＮ１層１５によって阻止されて、該開
孔（バーイアホール） １２Ａ 、 １２Ｂ内に空洞部
１６が形成される。従って鑞付は後の冷却時に鑞材の収
縮によって生ずる応力が開孔（バイアホール）！２Δ、
１２Ｂの上部近傍の基板１の薄い部分に直接負荷される
ことがなくなるので、この部分に発生する基板クラック
は大１１１Ｍに減少し、製造歩留りが向上する。
次ぎに」１記本発明に係る構造の半導体装置を形成する
際の製造方法を、同じ（ＧａＡｓ基板↑における一実施
例について、その要部を示す工程断面図第２図（ａ）〜
（ｄ）を参照して具体的に説明する。
際の製造方法を、同じ（ＧａＡｓ基板↑における一実施
例について、その要部を示す工程断面図第２図（ａ）〜
（ｄ）を参照して具体的に説明する。
第２図（ａ）参照
即ち本発明の方法においては、従来と同様に通常のＧａ
Ａｓ ＰＥ↑の製造方法に従って、表面部に図示しない
ｎ型能動ｒｆ！Ｊ（第１図参照）が形成され、表面−ヒ
に金・ゲルマニウム（＾ｕＧｏ）よりなるソース電極３
Ａ及び図示されないソース電極３ｎ、ドレイン電極、ゲ
ート電ＪＴｉ （第１図参照）が形成されてなるＧａＡ
ｓ基板ｌ基板面上をレジスＨＩＡ５１で覆った後、反転
してこの基板の背面−ヒにフォトプロセスによってソー
ス電極３の下部領域にエツチング用開孔５２を存するレ
ジストパターン５３を形成し、このレジストパターン５
３をマスクにし燐酸系の液による等方性のウェットエツ
チングを行い、このＧａＡｓ基板ｌ基板面にソース電極
３の裏面を表出する開７ＬＩ２Ａを形成する６以上は従
来と同様である。
Ａｓ ＰＥ↑の製造方法に従って、表面部に図示しない
ｎ型能動ｒｆ！Ｊ（第１図参照）が形成され、表面−ヒ
に金・ゲルマニウム（＾ｕＧｏ）よりなるソース電極３
Ａ及び図示されないソース電極３ｎ、ドレイン電極、ゲ
ート電ＪＴｉ （第１図参照）が形成されてなるＧａＡ
ｓ基板ｌ基板面上をレジスＨＩＡ５１で覆った後、反転
してこの基板の背面−ヒにフォトプロセスによってソー
ス電極３の下部領域にエツチング用開孔５２を存するレ
ジストパターン５３を形成し、このレジストパターン５
３をマスクにし燐酸系の液による等方性のウェットエツ
チングを行い、このＧａＡｓ基板ｌ基板面にソース電極
３の裏面を表出する開７ＬＩ２Ａを形成する６以上は従
来と同様である。
第２図（ｂ）参照
次いで、レジストパターン５３を剥離除去した後、下地
の蒸着手段を含む電気めっき法により、前記開孔１２Ａ
の内面及び開孔１２Ａ内に表出しているソース電極３の
裏面を含むＧａＡｓｌ５板１の背面に１７さ３０１ノｍ
程度の金（＾Ｕ）めっき層からなる背面電極１３を形成
する。この工程も従来と同じである。
の蒸着手段を含む電気めっき法により、前記開孔１２Ａ
の内面及び開孔１２Ａ内に表出しているソース電極３の
裏面を含むＧａＡｓｌ５板１の背面に１７さ３０１ノｍ
程度の金（＾Ｕ）めっき層からなる背面電極１３を形成
する。この工程も従来と同じである。
第２図（Ｃ）参照
次いで本発明の方法においては、例えば電気めっき法に
より背面電極１３上に、鑞付は温度に耐え且つ鑞材に対
する濡れ性を持たない皮膜例えば厚さ２〜３μｍ程度の
Ｎｉ１１５を′ｍ、′ｊ４シ、通常のフォ；、リソグラ
フィ技術により前記開孔１２Ａ内面の背面電極１３表面
のみに選択的にＮｉ層１５を残留形成せしめる。
より背面電極１３上に、鑞付は温度に耐え且つ鑞材に対
する濡れ性を持たない皮膜例えば厚さ２〜３μｍ程度の
Ｎｉ１１５を′ｍ、′ｊ４シ、通常のフォ；、リソグラ
フィ技術により前記開孔１２Ａ内面の背面電極１３表面
のみに選択的にＮｉ層１５を残留形成せしめる。
第２図（ｄ）参照
次いで、二〇ＧａＡｓ基板ｌを上記背面電極１３を介し
Ａｕめっき等の施されたステム６上に＾ｕＳｎ等の鑞材
１４により鑞付けしソース電Ｊ７ｆｉ３と接地電位が付
与されるステム６との接続を行う。この際、開孔１２Ａ
の内面に位置する背面電極１３の表面には鑞材に対して
濡れ性を持たないＮ４層１５７Ｍが選択的に形成されて
いるので、基板！が厚くなって開孔１２＾の開口径が７
５〜ｌｏ０μｍ以上に拡大した際にも、該開孔１２Ａ内
への雛４．ｔ ｔ ４の侵入は生せず、従って開孔１２
Ａの内部に図示のように空洞部１６が形成される。
Ａｕめっき等の施されたステム６上に＾ｕＳｎ等の鑞材
１４により鑞付けしソース電Ｊ７ｆｉ３と接地電位が付
与されるステム６との接続を行う。この際、開孔１２Ａ
の内面に位置する背面電極１３の表面には鑞材に対して
濡れ性を持たないＮ４層１５７Ｍが選択的に形成されて
いるので、基板！が厚くなって開孔１２＾の開口径が７
５〜ｌｏ０μｍ以上に拡大した際にも、該開孔１２Ａ内
への雛４．ｔ ｔ ４の侵入は生せず、従って開孔１２
Ａの内部に図示のように空洞部１６が形成される。
次いで、ドレイン電極４とステムリード９及びゲートＴ
、Ｊ１５とステムリードｌＯとのボンディング・ワイヤ
１１による接続がそれぞれなされ、図示しないゲージン
グがなされて、本発明に係るバイアホール構造のＧａＡ
ｓ ＰＩ！Ｔが完成する。
、Ｊ１５とステムリードｌＯとのボンディング・ワイヤ
１１による接続がそれぞれなされ、図示しないゲージン
グがなされて、本発明に係るバイアホール構造のＧａＡ
ｓ ＰＩ！Ｔが完成する。
この実施例から明らかなように、本発明の方法によれば
、前述のように基板に発生ずるクラックを防止して製造
歩留りの向上が図れる本発明に係るバイアホール構造の
半導体装置を、容易に形成することができる。
、前述のように基板に発生ずるクラックを防止して製造
歩留りの向上が図れる本発明に係るバイアホール構造の
半導体装置を、容易に形成することができる。
なお、本発明においてバイアホール内へのｊｆｔｌ材の
侵入を阻止するために用いる鑞付は温度に耐え、且つ鑞
材に対する濡れ性を持たない皮膜は、二酸化シリコン（
Ｓｉｎｇ）等の絶縁膜でもよいが、高周波抵抗をより減
少せしめるためには金属層であることが望ましい、また
金属層は前記Ｎｉ層に限られるものではない。
侵入を阻止するために用いる鑞付は温度に耐え、且つ鑞
材に対する濡れ性を持たない皮膜は、二酸化シリコン（
Ｓｉｎｇ）等の絶縁膜でもよいが、高周波抵抗をより減
少せしめるためには金属層であることが望ましい、また
金属層は前記Ｎｉ層に限られるものではない。
また、本発明はＧａＡｓ半導体に限られるものではなく
他の半導体を用いる半導体装置にも通用される。
他の半導体を用いる半導体装置にも通用される。
以上説明のように、本発明によればバイアホール構造の
半導体装置において半導体基板の厚さが厚くなってバイ
アホールの開口径が拡大した際にも・チップ付けに用い
た鑞材による応力によって半導体基板に発生するクラッ
クは防止される。
半導体装置において半導体基板の厚さが厚くなってバイ
アホールの開口径が拡大した際にも・チップ付けに用い
た鑞材による応力によって半導体基板に発生するクラッ
クは防止される。
従って本発明は、Ｊｌい半導体基板を用いて回路インピ
ーダンス低減を図る化合物半導体によるマイクロウェー
ブ・アナログＩＣ等の、製造歩留りの向」二に特に有効
である。
ーダンス低減を図る化合物半導体によるマイクロウェー
ブ・アナログＩＣ等の、製造歩留りの向」二に特に有効
である。
第１図は本発明に係る構造の一実施例の模式図で、（ｒ
ｌ）は平面図、の）はＡ−Ａ矢視断面図、第２図（ａ）
〜（ｄ）は本発明に係る方法の一実施例の工程断面図、 第３図は当初のＧａＡｓ高周波高出力トランジスタの模
式平面図、 第４図（ａ）〜（Ｃ）は従来方法の工程断面図である。 ３Ａ、 ３Ｂはソース電極、 ４はドレイン電極、 ５．５ａ、５ｂはゲート電極、 ６は金属ステム、 ８は絶縁リング、 ９．１０はステムリード、 １．１はボンディング・ワイヤ、 １２Ａ ５１２Ｂは開孔、 １３は背面電極、 １４は鑞材、 １５はＮｉ層、 １Ｇは空洞部 を示す。 図において、 １はＧ８＾Ｓ基１反、 ２はｎ型能動層、 ＣＣＩ）平面口 （ｂ） Ａ−Ａ ’に＊、？ＪＩＴ’ｆｒＪｒ２惨侘旋
月ｎ損犯りにイ衆ろ一笑施奢Ｊ１θ榎式旧ワ 当初、ｑ硫、Ａｓ龜周５皮を出力トランジスタの榎べ平
面口回 従来別人の工程前面図 第４０
ｌ）は平面図、の）はＡ−Ａ矢視断面図、第２図（ａ）
〜（ｄ）は本発明に係る方法の一実施例の工程断面図、 第３図は当初のＧａＡｓ高周波高出力トランジスタの模
式平面図、 第４図（ａ）〜（Ｃ）は従来方法の工程断面図である。 ３Ａ、 ３Ｂはソース電極、 ４はドレイン電極、 ５．５ａ、５ｂはゲート電極、 ６は金属ステム、 ８は絶縁リング、 ９．１０はステムリード、 １．１はボンディング・ワイヤ、 １２Ａ ５１２Ｂは開孔、 １３は背面電極、 １４は鑞材、 １５はＮｉ層、 １Ｇは空洞部 を示す。 図において、 １はＧ８＾Ｓ基１反、 ２はｎ型能動層、 ＣＣＩ）平面口 （ｂ） Ａ−Ａ ’に＊、？ＪＩＴ’ｆｒＪｒ２惨侘旋
月ｎ損犯りにイ衆ろ一笑施奢Ｊ１θ榎式旧ワ 当初、ｑ硫、Ａｓ龜周５皮を出力トランジスタの榎べ平
面口回 従来別人の工程前面図 第４０
Claims (2)
- （１）半導体基板と、 該半導体基板の表面上に形成された第１の電極と、 該半導体基板の該第１の電極下部に設けられ該第１の電
極の裏面を表出する開孔と、 該開孔の内面及び該第１の電極の裏面を含む該半導体基
板の裏面上に形成され鑞材に対して濡れ性を有する第２
の電極と、 該開孔内の第２の電極面に選択的に形成された鑞付け温
度に耐え且つ鑞材に対して濡れ性を持たない皮膜とを有
し、 該半導体基板が導電性基体上に、該開孔内に空洞を残し
該第２の電極の表面を介して鑞付けされてなることを特
徴とする半導体装置。 - （２）半導体基板の表面に形成された電極を該基板の該
電極の下部に設けた開孔を介して該基板の裏面に導出し
、該裏面に導出された電極面を介して該半導体基板が導
電性基体に鑞付けされる半導体装置の製造方法において
、 半導体基板の裏面から該半導体基板の表面に形成されて
いる第１の電極の底面に達する開孔を形成する工程、 該開孔の内面及び該第１の電極の底面を含む該半導体基
板の裏面に鑞材に対して濡れ性を有する導電材料からな
る第２の電極を形成する工程、該開孔内の第２の電極の
表面に選択的に鑞付け温度に耐え且つ鑞材に対して濡れ
性を持たない材料の皮膜を形成する工程、 該半導体基板を、該半導体基板裏面の第２の電極の表面
を介し該開孔部に空洞を残した状態で導電性基体上に鑞
付けする工程を有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318821A JPH02162735A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318821A JPH02162735A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162735A true JPH02162735A (ja) | 1990-06-22 |
Family
ID=18103328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318821A Pending JPH02162735A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162735A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631313A1 (en) * | 1993-06-24 | 1994-12-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device containing a through hole |
| EP0793269A1 (fr) * | 1996-02-28 | 1997-09-03 | Koninklijke Philips Electronics N.V. | Dispositif semiconducteur incluant une puce munie d'une ouverture de via et soudée sur un support, et procédé de réalisation de ce dispositif |
| US6268619B1 (en) | 1997-04-24 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high aspect ratio via hole including solder repelling coating |
| US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2008053429A (ja) * | 2006-08-24 | 2008-03-06 | Fujikura Ltd | 半導体装置 |
| JP2010003796A (ja) * | 2008-06-19 | 2010-01-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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| JPH01108730A (ja) * | 1987-10-21 | 1989-04-26 | Nec Corp | 半導体装置 |
-
1988
- 1988-12-15 JP JP63318821A patent/JPH02162735A/ja active Pending
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