JP4117042B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、前面(10a)及び背面(10b)を有する半導体基板(1 0)、前記前面上の回路の導体素子(2)、前記基板を貫通するように延在すると共に前記導体素子(2)と一致する底部(16c)及び側壁(10c)を有するビィア開口、及び、前記背面並びにビィア開口の側壁(10c)及び底部(16c)を覆うと共に前記導体素子への接続部を形成する導体層すなわち接地面(12)を有するチップと、このチップが背面で半田付けされる受容面(20a)を有する支持体(20)とを具える半導体装置に関するものである。
【0002】
本発明は、この半導体装置の製造方法にも関する。
本発明は、集積回路の製造、特にガリウム砒素基板上にモノリシックに集積されるマイクロ波周波数回路(MMIC)の製造に用途が見い出される。
【0003】
【従来の技術】
このような半導体デバイス及びその製造方法は三菱電気株式会社により出願された欧州特許出願EP−631313(以後引用例KOSAKIという)から既知である。既知のデバイスは、上述した素子に加えて、チップの後面を支持体上に固着するのに使用される半田材料の付着を防止するのに好適な材料の層を具えている。
【0004】
上記引用例では、前記付着防止材料の層を基板の後面上の接地面上に、この層が金属化ビィアの底部のみを覆うように堆積させている。この付着防止層はビィアの底部から、基板材料の降伏抵抗の関数として計算される距離dの位置で終端させる。この距離dは150μmの厚さを有する砒化ガリウム基板では73.7μmである。後面を支持体に半田付けする際に、Au−Sn半田材料は前記付着防止層が設けられたビィア壁面に沿ってビィア内に***するが付着防止層のレベルで正確に停止する。
【0005】
従って、ビィアの底部から、150μmの基板の厚さの関数として計算された高さd=73.7μmに亘って半田材料のない自由空間が形成される。
ビィア内の半田材料Au−Snの上面はデバイスの前面及び後面に平行な平面になるか、ビィアの底部に向かってくぼんだ凹面を呈する点に注意されたい。
【0006】
また、半田材料Au−Anはビィアの高さのほぼ半分に亘って付着防止層が設けられていないビィア壁面の下半部に強く付着する。付着高さは実際上、150μmのビィアの高さからd=73.7μmの自由空間の高さを引いた値に等しい点に注意されたい。
更に、高さdを有する付着防止層の形成はその製造プロセスに特別のマスキング工程を必要とする。
【0007】
引用例KOSAKIは、支持体に半田付けされるビィアが設けられたチップの製造において生ずる2つの技術的問題を解決する技術を特許請求している。
第1の技術的問題は、デバイスの後面及びビィアの内面に、Au−Sn半田材料の付着に好適な金層からなる接地面を設けるだけである場合に生ずる。Au−Sn材料による支持体への半田付け処理中に、この半田材料は金をぬらして自然にビィア内を***し、ビィアを完全に満たし、前記引用例の図20a及び20bに示されているように次の冷却時に収縮により基板に亀裂を発生する。
【0008】
第2の技術的問題は、ぬれを防止する層をビィアの壁面全体に設けるがチップの後面の接地面の他の部分には設けない場合に生ずる。この場合には、前記引用例の図21に示されているように、支持体への半田付け中に、前記Au−Sn半田材料がビィア内に全く***しない。この場合には半田付けされたチップが熱放散に問題を生ずる。
【0009】
他の技術的問題も本発明に至った種々の考察において明らかになった。
第1に、前記図20a及び20bにつき述べた第1の技術的問題に関し、基板のビィアの周囲に亀裂が発生するのみならず、接地面としてもぬれ促進層としても作用する金層はビィアの底部において剥がれる傾向もある。更に、半田付け処理は上部回路素子にも亀裂を生起する傾向がある。従って、この場合には報告されていない悪い結果、即ち接地面の破断の可能性も生ずる。
【0010】
更に、前記図21に示されている第2の問題に関し、内部ぬれ防止層を有する複数のビィアを有するデバイスの場合には半田材料はビィア内に全く***しないということは厳密には正しくないことが実験の結果判明した。一般に、半田材料は各ビィア内にランダム量で***し、半田付け欠陥を生じたり、ビィア間の後面の平面部分にふくれを発生する可能性がある。これはデバイスの半田付けが極めて悪くなるという悪い結果を導く。他方、半導体基板は極めて薄く、極めて脆弱であるから、基板がふくれの部分で破損しうるという別の悪い結果も生じうる。更に、ビィアは一般に最も強く加熱される回路の位置に設けず、例えば電界効果トランジスタのゲートの下に設けられる。従ってビィア間に生ずるふくれは最大の熱放散を必要とする部分に正確に位置することになり、大きな欠点のなる。
【0011】
更に、前記引用例の例えば図1bに示されている解決方法では付着が許されるビィア壁面の高さをビィアの総合高さと比較して大きくする。実験の結果、この付着領域のレベルでも基板の本体内に亀裂を依然として生ずることが判明した。これらの亀裂はほぼ垂直であり、ビィアの周囲に位置し、一般にデバイスの前面には生ぜず、この前面を観察しても見えない。これらの深い亀裂は、半田を基板材料内へ、特に基板の活性領域方向に拡散する可能性を与えるという悪い結果をもたらし、大きな欠点となる。
【0012】
【発明が解決しようとする課題】
本発明の目的は、これらの問題がもはや存在しない半導体デバイスを提供することにある。本発明の他の目的は、マスク工程を必要足とせず、特に簡単にこのデバイスを製造する方法を提供することにある。
【0013】
【課題を解決するための手段】
本発明は、これらの問題を解決するために、上述した半導体デバイスにおいて、
前記チップに、更に、ビィア開口内の前記接地面上にのみ堆積され、ビィア開口の底部及び側壁に沿って基板の後面近くの停止レベルまで連続的に設けられた付着防止層という層を設け、且つ
前記チップを、接地面材料に付着するが付着防止層をぬらさないタイプの半田材料の層により前記支持体に固着して、
前記半田材料の層が支持体の支持面と基板の後面との間の平面部分と、ビィア開口内に存在する球形部とを有するとともに、
自由空間が、前記球形部の全周囲に、半田材料と付着防止層との間に、ビィア開口の底部から付着防止層の前記停止レベルまで連続的に維持されるようにしたことを特徴とする。
利点は次の通りである。
【0014】
即ち、球形半田部がビィア開口内に深く***することができ、従って良好な熱放散が保証される;
球形半田部がビィア内を、ビィアの側壁又は底部と機械的に接触することなく***し、従って基板に亀裂を発生し得ない;及び
基板はいくつかのビィアを具えるため、ビィア内の球形部を構成する半田の分布が極めて均等になり、基板と支持体との間の平面領域にふくれが形成されることがない。
従って、基板と支持体との間の半田は極めて良好な機械的品質になり、且つ接地面がマイクロ波周波数において極めて良好な電気的性能を有する。
【0015】
引用例KOSAKIから既知の製造方法は、基板を支持体に半田付けする方法については実際上何も教えていない。この問題を解決するために、本発明は上述したデバイスの製造方法において、チップを支持体上に半田付けするために、
k)半導体基板の後面と支持体の支持面との間に、半田付けに好適な材料のプリフォーム層という層を介挿し、付着防止層の材料は半田材料にぬらされないものにするとともに、半田材料は接地面の材料に強く付着するものとする工程と、
l)基板、支持体及びプレフォーム層からなるアセンブリを半田材料の溶融温度より高い温度に加熱する工程と、
m)基板の前面全体に均等に圧力を印加し、基板の後面と支持体の支持面との間のプレフォーム層を、基板の周囲からの半田材料の脱出をほとんど許さずに圧縮して、溶融半田材料をビィア開口内に***させる工程と、
n)このように形成したデバイスを冷却する工程と、
を具えることを特徴とする。
【0016】
既知の製造方法において生ずる他の問題は、付着防止層の実現にマスクを使用し、このマスクを極めて精密にする必要があること、このマスクを各回路ごとに相違させる必要があること、及びこのマスクのセンタリング工程を極めて精密に実施する必要があることにある。
【0017】
本発明は、この問題を解決するために、上述した製造方法において、チップに付着防止層を設けるために、
e)接地面に付着する材料からなり、後面上の接地面及びビィア開口の底部及び壁面上に連続的に延在する付着防止層を堆積する工程と、
f)前記付着防止層上に、フォトレジストという感光性樹脂の層をその外表面がほぼ平面になるようにプレーナ堆積して、後面の平面部分上の比較的薄い第1部分と、ビィア開口内の厚い第2部分とを設ける工程と、
g)前記フォトレジスト層の前面を、マスクなしで、前記第1部分の厚さに等しい又は少なくともこの厚さを実質的に越えない厚さに亘って照射し、ビィア開口内に堆積されたフォトレジスト層の部分はその表面の小さな厚さ部分のみが照射されるようにする工程と、
h)フォトレジスト層の照射部分を現像し、ビィア開口内の非照射部分を残存させ、ビィア開口内に位置する付着防止層の部分をマスクするがビィア外に位置する付着防止層の部分をマスクしないマスクとして作用させる工程と、
i)ビィア開口外に位置する、即ち基板の後面の平面部分上に位置する付着防止層の部分を選択的にエッチングし、下側の接地面はこの選択エッチングの選択性により残存させる工程と、
j)ビィア開口内に残存するフォトレジスト部分を除去する工程と、
を具えることを特徴とする。
【0018】
この方法は、マスキング工程及びマスクセンタリング工程が省略される利点を有する。
他の利点は、この方法は上述したタイプのデバイスと関連する各回路及びどの回路に対しても正確に同一であるため、その製造工程が製造中の回路に左右されない点にある。
【0019】
【発明の実施の形態】
半導体装置及びこの半導体装置を実現するための方法を好適実施例及びその変形例に基いて詳細に説明する。尚、本発明はこれらの実施例及び変形例に限定されるものではない。
【0020】
図1において、半導体装置は半田付により支持体20に固定されたチップ7を具える。このチップ7は、前面10a及び背面10bを有する半導体基板10と、前面10a上の電子回路11の導体素子2と、基板を貫通して延在すると共に導体素子2と一致する底部16c及び側壁10cを有するビィア開口16と、上記背面10b並びにビィア開口の側壁10c及び底部16cを覆うと共に導体素子までの接続部を形成する接地面と称せられる導体層とを具える。
【0021】
このチップ7はさらに付着防止層13と称する層をさらに具え、この層は、ビィア開口の内側の底部16c及び側壁10c上だけに基板の背面10bと近接する停止レベル40c又は40c′まで連続するように堆積する。
【0022】
チップ7は、接地面12の材料上に接着するが付着防止層13にはぬれない型式の半田材料層14により支持体20に固定する。この装置において、上記半田層は支持体20の受容面20aと基板の背面10bとの間に平坦な部分を有すると共にビィア開口16の内側に位置する球状部分14bを有し、半田材料と付着防止層13との間で球状部分14bのまわりでビィア開口の底部から付着防止層の停止レベル40c,40c′まで連続するように自由空間16a,16bが形成される。
【0023】
回路11はいかなる形式の用途について設計されることができ、マイクロリボン線又は他の導体により相互接続されているいかなる種類の能動素子又は受動素子を構成することができる。図1において、集積回路11は、ゲート金属化層1a、オーミックなソースコンタクト1b、及びドレインコンタクト1cを有する電界効果トランジスタと、一端3に図示されている抵抗Rと、金属化層2として図示したマイクロ波周波数接続部すなわちラインLとを具える。接地面の金属化層12は、基板10形成され背面10bから前面10aまで横断的に延在するビィア開口16を介して例えばラインLの金属化部分2、ソースのコンタクト1b及び抵抗Rの一端3と接触する。回路11の導体と接地面12の金属化層との間の電気的接続は確実に行なわれ、接地面12の金属化層はビィア開口16の側壁10c上にも連続的に形成する。
【0024】
特に、この電子回路はモノリックに集積化された形式のマイクロ波周波数回路(MMIC)とする。基板10はIII-V族の半導体材料又は半絶縁性材料とし、例えばガリウム砒素(GaAs)又は極めて高いスイッチング速度が得られる適切な性能を有する他の材料とする。
【0025】
ガリウム砒素製のマイクロ波周波数回路は極めて小さく、しかも極めて傷つき易く、特にこれらの回路は0.1μmのように小さくし得るゲート長を有するトランジスタを具えている。ガリウム砒素(GaAs)基板の機械的な特性は実際には通常のシリコン(Si)基板の特性よりも遙かに劣る。ガリウム砒素材料は特に極めてもろい。
【0026】
さらに、マイクロ波周波数回路は極めて薄い基板を必要とし、この基板の裏側表面の接地面は前面に実現する導体ラインから予定した距離離す必要がある。
【0027】
マイクロ波周波数回路はさらに、電気的にほぼ完全な素子として実現する必要がある。このようにするために、接地面への接続は極めて短くしなければならず、しかもどんな切れ目もあってはならない。このことからして、壁部が接地面と電気的に連続するメタライゼーションで覆われ、且つガリウム砒素の極めて薄い基板を経て延在する金属化したビィア開口を実現するのが特に好適である。
【0028】
そこで、薄くて傷つき易い基板上に実現するもろい回路を具えている斯様なチップを支持体に半田付けにより固定させるには、上に列挙した問題を回避するように半田付け処理を高度に仕上げる必要がある。
【0029】
本発明によるデバイスを支持体20上に固定させたこのデバイスの様々な部分を図13A及び図13Bに示してあり、図13Aは約400倍の倍率で電子走査顕微鏡で撮った断面写真であり、図13Bは図13Aの写真に基づいて単純化した図である。
【0030】
図13Bの図における参照番号は次のようなものをそれぞれ示す。
参照番号2は後面10bを有する半導体基板10の前面10a上に回路素子を形成する金属層であり;
参照番号10cは後面10bから前面10aへと基板10を経て延在する壁部であり;
参照番号12及び13は、それぞれ接地面層及び付着防止層であり、付着防止層13は接地面層12の表面上に、ビィア凹所のほぼ全壁部にわたって延在するように設けられ、層13は特に、メタライゼーション層2によって既に覆われている底部にまで、基板の前面10aから後面10bの近くまでの壁部10c上に延在するのに対し、接地面層12はビィア内及びビィア外の後面10bの全てを完全に覆い、層13は下側面10bにほぼ近い基準レベル40c,40c′で停止して、この層13がビィア凹所を起すことなく、このビィア凹所のほぼ全壁部を覆うようにし;
参照番号20は基板10を具えているデバイスクを、その後面10bでの半田付けにより上に固定させる支持体であり;
参照番号14は上記支持体の上に前記基板を固定する半田材料である。
【0031】
図13A及び図13Bの写真及び図面はさらに次のようなことも示している。
半田層14aは後面10bを支持体20との間では均一の暑さを有しており;
半田材料は基板10の厚さでもあるビィアの高さ全体の15%程度の高さにわたってビィアの底部に自由空間16aを残して、このビィアの凹所をほぼ満たし;
半田材料はビィア内では球形14bをしており、その上側部分14dはドーム状をしており、即ちビィアの凹面に沿ってほぼ球形をしており、この球形部分14bの半田材料はビィアの壁部10cの形状に正確に追従するが、接地面12上に堆積した付着防止層13とは接触しない。
【0032】
図面に再生した写真には、自由空間16aと、後面10bに隣接する付着防止層13の堆積終了個所に相当するレベル40c,40c′との間に延在する(半田材料14bと付着防止層13との)離間間隔16bが極めてはっきりと示されている。
【0033】
図13Aの写真及び図13Bから明らかとなる本発明によるデバイスの利点は次のような点にある。即ち、
約15%の自由空間16aが、約50%であった従来のものよりも小さく(150μmに対して73.7μm)、しかも前記離間間隔16bは実際には無視できるから、放熱が極めて良好であること;
球形の半田材料14bが離間間隔16bのおかけでビィアの壁部と決して機械的に接触しないから半導体基板に亀裂が生じないこと;
半田がビィアの壁部と時たま接触するレベル40c,40c′を越える部分14cの高さがビィア全体の高さの5%程度で、極めて小さく、基板に亀裂を生じさせることはできないことにある。
【0034】
図13Aの写真に示したデバイスは:
ヒ化ガリウム製の厚さ100μmの基板10と;
35μmの厚さの半田層14(この層は当然もっと薄くしたり、厚くしたりすることができる)と;
15μm程度の高さを有する自由空間16a(この自由空間の高さは、例えばビィアの全高さの数パーセントから25%にまで変えることができる)と、
約85μmの高さの球形半田塊14b(この高さは自由空間16aの高さを変える)と;
を具えており、球形の半田部分14bと、付着防止層13との間の離間間隔16bは0.1〜0.2μm程度とし、この間隔16bの値は当業者が するような所定の範囲にわたって変えることができ、一般にこの間隔は1μmよりも小さくするか、又は1μm程度とし;
付着防止層13が終るレベル40c,40c′と基板の後面10bとの間の距離は0〜10μm程度、即ちビィアの高さの0〜10%とする。
【0035】
接地面用の層12は金(Au)製とし、付着防止層13はチタン(Ti)製とし、半田層14は金−錫(Au−Sn)製とする。
このデバイスは特に、材料及び寸法の選定に関して変更が可能である。
【0036】
図14Aは図13Aと同じビィアの一部を約625倍の大きな倍率で撮った写真である。図14Aの写真に基づいて単純化した図14Bの図は、付着防止層13が終る点40c,40c′を越えると、これらの領域では材料12と14とを見分けられないように、半田14c,14aが接地面12に強力に付着する。
従って、付着防止層13によって球形の半田塊14bとビィア凹所の壁部との間に離間距離16a,16bを保つことができる。
【0037】
図15は本発明により形成した7つのビィアを設けた基板を支持体に半田付けした断面を約50倍の倍率で電子走査顕微鏡にて撮った半導体基板と支持体との2つの隣接部分の写真である。この写真は主表面上の半田の均一性に見られる本発明の利点を立証している。半田はビィア内で均一的に***しており、不都合なあぶくは生じていない。
チップ及び支持体を実現する方法は図2〜図10及び図11に示したようなステップa)〜j)を含むものである。
【0038】
図2及び図1に示したように、この方法は先ず:
a)前面10a及び後面10bを有する半導体基板10を準備し、且つ受け面20aを有する支持体20を準備するステップと、
b)基板の前面10a上に少なくとも導体素子2,1b又は3を有する回路11を製造するステップと、
c)後面10bから前面10aへと基板10を経て縦方向に延在し、回路素子と接触するような少なくとも1個のビィア開口16を形成するステップと;
とを含む。
【0039】
図2は逆さにした半導体デバイスを示す。電子回路11は、例えば前面10a上に形成したMMICタイプのマイクロ波周波数回路とする。ここでは後面10bが上を向いており、基板10は適当な位置に保持する。前記ステップc)では、ビィア開口が例えば回路11の導体素子2,1b又は3の1つと確実に接触するようにこのビィア開口を形成する。ビィア開口は、例えばH2 SO4 ,H2 O及びH2 Oの混合液中での湿潤エッチングによるか、或いは又反応性イオンエッチング(RIE)による乾式エッチングにより実現する。ここで述べた例では、基板をヒ化ガリウム(GaAs)製とし、その厚さを約100μmとし;各ビィア開口の後面10b側の直径を、例えば50〜150μmの範囲内にある約100μmの大きさとする。
【0040】
製造プロセスは次に:
d)半導体材料に付着し、且つ後面10b上及びビィア開口の底部16c及び壁部10c上に連続して延在して、前面10aの回路11の導体素子、例えば導体素子2と電気的に接触する接地面層12を堆積するステップ;
を含む。
【0041】
図3における接地面メタライゼーション層12の形成は第1層12a又はボンディング層を形成するステップを含む。ここで述べた例におけるボンディング層12aは、チタン(Ti)が酸化しないようにアルゴン(Ar)中でチタン(Ti)を矢印22aで記号化した陰極スパッタ法により形成する。この層の厚さは0.001〜0.15μmの範囲内の値、好ましくは0.1μmの厚さとする。意図する効果を得るためには、単原子チタン(Ti)層を複数の層にして、この層12aを厚くすれば十分である。図4では接地面メタライゼーション層12の形成に第2層12bを形成することを含む、この第2層12bと第1層のボンディング層12aとで接地面層12を適切に形成する。このプロセスの変形例を示す図11では、第1層12aをなくして、接地面メタライゼーション層を第2層12bだけで形成する。上述した例では第2層12bを金(Au)製とし、これは矢印22bで記号化したような電着法により設ける。この第2層12bの厚さは、例えば2〜3μmの範囲内にある2.5μmの厚さとするのが好適である。一般に、接地面12用のメタライゼーション材料は、半田材料14への付着を促進するその湿潤特性を考慮して選定する。
【0042】
製造プロセスは次に図5に示すようにチップ7に付着防止層13を設ける次のようなステップ、即ち
e)接地面12に付着する材料製で、しかも後面10bの上及びビィア開口の壁部10cの前記接地面上に連続して延在する付着防止層13を堆積するステップ;
を含む。
【0043】
付着防止層13の材料としては、後に半田材料14が付着しないようなものを選定する。付着防止層は、例えば誘電体、合成樹脂材料、樹脂、ガラス又は金属とすることができる。半田材料は、連続的に製造される他の半導体デバイスと製造上相乗作用が得られるようなものを選定するのが好適である。これを達成するためには、半田材料を80対20の比率の金と錫(Au−Sn)の合金とするのが好適である。こうした条件のもとで、この合金によっては湿潤されず、しかも極めて良好な結果を持たらす付着防止層の材料はチタン(Ti)である。図5の付着防止層13は、矢印23で記号化した陰極スパッタ法によりチタン(Ti)を例えば0.2〜0.5μmの範囲内にある0.3μm程度の厚さにスパッタして形成するのが好適である。
【0044】
図6及び図7におけるプロセスは産業上の利点を提供し、且つ改善パフォーマンスを呈するデバイスを供給するのに特に重要なプロセスであり、これは次のようなステップf)及びg)を含む。
【0045】
f)前記付着防止層13の上に矢印24で記号化したようにプレーナ法でホトレジストと賞する感光性樹脂層40を堆積し、この層の外側面40aがほぼ平坦となり、この層が前記後面の平坦部分の上に比較的薄い第1厚さe1の部分と、ビィア16の開口内の厚い第2厚さe2の部分とを有するようにする。
感光性樹脂40と同じ結果を達成する任意のものを代わりに使用することもできる。
【0046】
前記製造プロセスは:
g)マスクを用いないで、前記ホトレジスト層40の表面全体を適当な波長を有する光で慣例の方法にて矢印25で記号化したように照射し、ビィアの開口内側に堆積されたホトレジスト層の部分が、その表面にて薄い厚さe1又は1+e3ほどには照射されないようにする照射ステップ;も含む。
【0047】
後面10bの平坦面及びビィア開口の表面上のホトレジストの薄い厚さe1に相当する限られた厚さの範囲40d内で均一に行なう照射は、その照射エネルギーを制御することによる当業者に既知の方法にて得られる。
【0048】
後面10bの平坦領域の上にある全ホトレジスト層は厚さe1にわたった照射すべきであり、実質上それ以上には照射しないようにすることが重要である。数μmの変動、例えばe3=1〜10μmで、e1とe1+e3との間の範囲内にある照射深度が達成されるような約5μmの補足的な照射深度は許容可能となることができ、このような作業は業者が容易に行なうことができる。このような照射はマスクを必要とせず、その特別な装置は或る特定の回路におけるビィア開口の特別な配列、即ち特に所定の回路用に設計したマスクに依存する。このマスクは心立てするのに困難な作業を決して必要とせず、照射は回路には無関係である。
【0049】
製造プロセスは次に図8及び図9に示すようなステップh)及びi)を含む。h)ホトレジスト層40の照射した部分40dを矢印26にて記号化したように通常の方法で現像して、ビィア開口の内側に位置する付着防止層13用のマスクとして作用させるビィア開口の内側の非照射部分40bを残存させ、この層のビィア開口外にある部分を露出させるステップ。
【0050】
上記非照射部分40bの上側面40c又は40c′は付着防止層13の上側面と同じか、それよりも僅かに低いレベルにある。ビィア開口内のホトレジストiの厚さは、図7に示したように最初の厚さe2から照射後になくなった分の厚さe1+e3を差引いた厚さに等しい。ホトレジスト部分40bは次位邸の回路に特有な工具を何等用いることなく形成したマスクを成し、これはビィア開口内の付着防止層13を保護する。
【0051】
前記製造プロセスはさらに次のようなステップ、即ち
i)ビィア開口の外側及び基板背面の平坦部分の上に位置する付着防止層13の部分を選択エッチングし、このエッチング処理の選択性により付着防止の下にある接地面層12の部分を保存させるステップ;
も含む。
【0052】
図9では、保護されず、しかも後面の平坦部分の上に位置する付着防止層13の部分を矢印27により記号化した選択エッチング処理、即ちこの付着防止層13を、その下にある層12を侵食することなく侵食するエッチング処理によりエッチングする。この例では、選択湿潤エッチング法を弗化すいそ酸を基剤とした化学溶液内で行なうか、或いは又乾式反応性イオンエッチング法をフッ素プラズマ内で行なうことができる。
【0053】
製造プロセスは次に図10及び図11に示す次のようなステップ、即ち
j)ビィア開口16の内側に残っているホトレジスト部分40bを通常の方法で除去するステップ;
含む。
【0054】
ホトレジストを除去した後には、ビィア開口内に、この開口の内部だけに限られて、照射深度に相当するレベル40c又は40c′を越えない付着防止層13の部分が残存する。図11は、照射深度が例えばe1+5μm程度であった場合に、付着防止層13の部分だけがレベル40c′に達する場合を示している。このレベル40c′はビィア開口の内側に僅かにへこんだ所に位置する。
【0055】
最後にチップ7を半田付けにより支持体20上に固着する作業を図12A及び図12Bに示してあり、この作業はステップk)〜n)を含む。
【0056】
k)半導体基板の後面10bと支持体20の受け面20aとの間に半田付けするのに好適な材料製のプレフォーム層と称する層14をサンドウィッチ状に介在させ、付着防止層13の材料を、それが半田材料14によっては湿潤されることのないようなものとずくと共に、半田材料は、それが接地面12の材料に強力に付着するようなものとするステップ。
【0057】
この例では、プレフォームを金−錫(Au−Sn)合金とし、アセンブリを共融混合物材料の280℃程度の溶融温度よりも僅かに高い温度にして、プレフォームを溶融させるようにする。
【0058】
m)基板の後面10bと支持体の受け面20aとの間のプレフォーム14を、半田材料が基板のまわりに逃げないように押圧するために基板の前面全体に均一に圧力をかけて、溶融半田材料をビィア開口内にて***させるようにするステップ。
【0059】
1mm2 当たり数グラムの均一圧力を、例えば適当な工具によって与える。半田が基板のまわりに逃げないようにする手段も講じて、圧縮効果が相殺されないようにする。当業者は経験に基づいて適当な方法で1mm2 当たり例えば1〜50gの圧力値を選択して、半田材料をビィア開口内で適当な高さにまで***させることができる。圧力は特に、半田の粘性及びビィア開口の数及び寸法に依存する。
n)デバイスを冷却するステップ。
【図面の簡単な説明】
【図1】基板の一方の表面上に回路を具え、基板の他方の表面で支持体上に半田付けにより固着されたチップを具える半導体デバイスの断面図である。
【図2】図1の半導体デバイスの製造方法におけるビィアのエッチング工程後のチップを示す。
【図3】接地面のための第1金属化層を設ける工程を示す。
【図4】接地面のための第2金属化層を設ける工程を示す。
【図5】付着防止層を設ける工程を示す。
【図6】プレーナフォトレジスト層を堆積する工程を示す。
【図7】フォトレジスト層をマスクの使用なしで照射する工程を示す。
【図8】フォトレジスト層の照射部分を現像する工程を示す。
【図9】フォトレジストの残存部分により保護されてない領域の付着防止層をエッチングする工程を示す。
【図10】フォトレジストの除去後のデバイスを示す。
【図11】本発明の変形例のチップを示す。
【図12】図10又は図11のチップを支持体上に半田付けにより固着する方法を示し、Aはチップを支持体上に固着するために必要な素子をどのように用意し配置するかを示し、Bは半田付け工程の結果を示す。
【図13】ビィアの断面の写真及びこの写真に基づく簡略図である。
【図14】図13の一部分の拡大写真及びこの写真に基づく簡略図である。
【図15】完成デバイスの断面の写真を示す。
【符号の説明】
2 金属層
7 チップ
10 半導体基板
11 電子回路
12 接地面層
13 付着防止層
14 半田層
16 ビィア開口
20 支持体
40 ホトレジスト層
Claims (12)
- 前面及び背面を有する半導体基板、前記前面上の回路の導体素子、前記基板を貫通するように延在すると共に前記導体素子と一致する底部及び側壁を有するビィア開口、及び、前記背面並びにビィア開口の側壁及び底部を覆うと共に前記導体素子への接続部を形成する導体層すなわち接地面を有するチップと、このチップが背面で半田付けされる受容面を有する支持体とを具える半導体装置において、
前記チップが、前記接地面のビィア開口の内側だけに堆積され前記底部及び側壁上に前記基板の背面に近接する停止レベルまで連続的に形成した付着防止層と称する層をさらに具え、
前記チップが、前記接着面の材料に接着し前記付着防止層に対してぬれない形式の半田材料層により前記支持体に固定され、
前記半田材料層が、前記支持体の受容面と基板の背面との間に平坦な部分を有すると共に前記ビィア開口の内側に存在する球状部分を有し、
前記半田材料と付着防止層との間でビィア開口の底部から付着防止層の停止レベルまで前記球状部分の周りで連続的に自由空間が形成され、
前記付着防止層の停止レベルと基板の背面との間の距離がビィア開口の高さの0%から10%との間にあり、前記球状半田部分がビィア開口の底部に向くドーム状の頂部を有し、ドームの頂部と前記底部との間の自由空間がビィア開口の高さの0%より大きくかつ25%以下とされ、前記球状の半田部分とビィア開口の側壁との間の自由空間が前記高さの0%より大きくかつ1%以下とした半導体装置。 - 請求項1に記載の半導体装置において、前記基板が100μmの厚さを有し、付着防止層の停止レベルが基板の背面から0と10μmとの間にあり、前記ドームの頂部とビィア開口の底部の付着防止層との間の自由空間が0μmより大きく25μmまでにあり、前記球状半田部分と側壁との間の自由空間が0μmより大きく1μmまでとした半導体装置。
- 請求項2に記載の半導体において、前記付着防止層の停止レベルが基板の背面から約5μmに位置し、前記ドームの頂部と付着防止層との間の自由空間を約15μmとし、前記球状半田部分と側壁との間の自由空間は約0.1μmと0.5μmとの間とした半導体装置。
- 請求項1から3までのいずれか1項に記載の半導体装置において、前記付着防止層を導電性材料で構成した半導体装置。
- 請求項4に記載の半導体装置において、前記付着防止層の導電性材料をチタニウムとし、半田付材料を金とスズとの合金とした半導体装置。
- 請求項5に記載の半導体装置において、前記接地面が、金の導電層の前に堆積され、半導体材料に結合するためのチタニウム金の薄層を含む半導体装置。
- 請求項1から6までのいずれか1項に記載の半導体装置において、前記半導体基板をIII-V族材料で構成した半導体装置。
- 請求項7に記載の半導体装置において、前記チップの前面上に配置した回路をモノリシックに集積化されたマイクロ波周波数回路とし、前記基板をガリウム砒素で構成した半導体装置。
- 前面及び背面を有する半導体基板、前記前面上の回路の導体素子、前記基板を貫通するように延在すると共に前記導体素子と一致する底部及び側壁を有するビィア開口、及び、前記背面並びにビィア開口の側壁及び底部を覆うと共に前記導体素子への接続部を形成する導体層すなわち接地面を有するチップと、このチップが背面で半田付けされる受容面を有する支持体とを具え、前記チップが、前記接地面のビィア開口の内側だけに堆積され前記底部及び側壁上に前記基板の背面に近接する停止レベルまで連続的に形成した付着防止層と称する層をさらに具える半導体装置を形成する工程を有する請求項1から8までのいずれか1項に記載の半導体装置を製造する方法において、前記チップを基板上に半田付けするために、さらに以下の工程、
k)前記半導体基板の背面と前記支持体の受容面との間に、半田付けに好適なプリフォーム層と称する層をはさむように形成し、前記付着防止層の材料を半田付材料にぬれることができず、半田付け材料を前記接地面の材料に強く接着するようにする工程と、
l)基板と、支持体と、プリフォーム層とから構成される基体を、前記半田付け材料の溶融温度以上の温度に加熱する工程と、
m)前記基板の前面全体に亘って均一な圧力を作用させ、基板の背面と支持体の受容面との間のプリフォーム層を半田付け材料が基板の周囲から逃げないようにしながら圧縮し、溶融した半田付け材料を前記ビィア開口内で上昇させる工程と、
n)このように形成したデバイスを冷却する工程とを具える半導体装置の製造方法。 - 前記チップに付着防止層を形成するため、
e)前記接地面に接着する材料から成る付着防止層を、前記背面並びにビィア開口の底部及び側壁上に前記接地面上で連結して延在するように堆積する工程と、
f)前記付着防止層上に、ほぼ平面の外側面を有する平坦状に、前記背面の平面部分上には相対的に薄い第1の厚さとなりビィア開口の内側では厚い第2の厚さとなるようにフォトレジストと称する感光性樹脂層を堆積する工程と、
g)前記感光層の全面に亘って、マスクを用いることなく、前記第1の厚さに等しいか又は少なくとも大幅に超えない厚さに亘って露光して、前記ビィア開口の内側に堆積したフォトレジスト層の部分がその表面において薄い厚さに亘って露光する工程と、
h)前記フォトレジスト層の露光された部分を現像し、ビィア開口内に存在する付着防止層に対してはマスクとして作用し、ビィア開口の外部に位置する付着防止層の部分に対してはマスクとして作用しないように、露光されない部分をビィア開口内に残存させる工程と、
i)前記付着防止層の、ビィア開口の外部に位置する部分すなわち基板の背面の平面部分上に位置する部を選択的にエッチングし、このエッチング処理の選択性により前記接地層の下側部分を残存させる工程と、
j)前記ビィア開口の内側に残存するフォトレジスト層の部分を除去する工程とを具える請求項9に記載の半導体装置の製造方法。 - 前記チップ及び支持体を形成するため以下の工程、
a)前面及び背面を有する半導体基板を用意すると共に、受容面を有する支持体を用意する工程と、
b)導体素子を有する回路を基板の前面上に形成する工程と、
c)前記背面から前面まで基板を貫通するように延在する少なくとも1個のビィア開口を、前記回路の導体素子と一致するように形成する工程と、
d)前記半導体材料に接着する接地層を堆積し、この接地層が前記背面上に延在すると共に、ビィア開口の底部及び側壁上に連続して前記回路の導体素子を前記前面に接続する工程とを有する請求項10に記載の半導体装置の製造方法。 - 請求項9から11までのいずれか1項に記載の半導体装置の製造方法において、工程で作用する圧力を1〜50g/mm 2 とした半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9602492 | 1996-02-28 | ||
FR9602492 | 1996-02-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09237857A JPH09237857A (ja) | 1997-09-09 |
JP4117042B2 true JP4117042B2 (ja) | 2008-07-09 |
Family
ID=9489670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04585797A Expired - Fee Related JP4117042B2 (ja) | 1996-02-28 | 1997-02-28 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5844321A (ja) |
EP (1) | EP0793269B1 (ja) |
JP (1) | JP4117042B2 (ja) |
DE (1) | DE69712562T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20210242162A1 (en) * | 2018-06-26 | 2021-08-05 | Sumitomo Electric Device Innovations, Inc. | Method of manufacturing semiconductor device |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3724110B2 (ja) | 1997-04-24 | 2005-12-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
US20080099537A1 (en) * | 2006-10-31 | 2008-05-01 | Raytheon Company | Method for sealing vias in a substrate |
DE102009028037A1 (de) * | 2009-07-27 | 2011-02-03 | Robert Bosch Gmbh | Bauelement mit einer elektrischen Durchkontaktierung, Verfahren zur Herstellung eines Bauelementes und Bauelementsystem |
US9576873B2 (en) * | 2011-12-14 | 2017-02-21 | STATS ChipPAC Pte. Ltd. | Integrated circuit packaging system with routable trace and method of manufacture thereof |
US10861792B2 (en) * | 2019-03-25 | 2020-12-08 | Raytheon Company | Patterned wafer solder diffusion barrier |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02162735A (ja) * | 1988-12-15 | 1990-06-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US5027189A (en) * | 1990-01-10 | 1991-06-25 | Hughes Aircraft Company | Integrated circuit solder die-attach design and method |
FR2665574B1 (fr) * | 1990-08-03 | 1997-05-30 | Thomson Composants Microondes | Procede d'interconnexion entre un circuit integre et un circuit support, et circuit integre adapte a ce procede. |
US5350662A (en) * | 1992-03-26 | 1994-09-27 | Hughes Aircraft Company | Maskless process for forming refractory metal layer in via holes of GaAs chips |
US5635762A (en) * | 1993-05-18 | 1997-06-03 | U.S. Philips Corporation | Flip chip semiconductor device with dual purpose metallized ground conductor |
JP3350152B2 (ja) | 1993-06-24 | 2002-11-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1997
- 1997-02-19 EP EP97200480A patent/EP0793269B1/fr not_active Expired - Lifetime
- 1997-02-19 DE DE69712562T patent/DE69712562T2/de not_active Expired - Fee Related
- 1997-02-28 JP JP04585797A patent/JP4117042B2/ja not_active Expired - Fee Related
- 1997-02-28 US US08/808,591 patent/US5844321A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20210242162A1 (en) * | 2018-06-26 | 2021-08-05 | Sumitomo Electric Device Innovations, Inc. | Method of manufacturing semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
EP0793269B1 (fr) | 2002-05-15 |
EP0793269A1 (fr) | 1997-09-03 |
DE69712562T2 (de) | 2002-12-19 |
JPH09237857A (ja) | 1997-09-09 |
DE69712562D1 (de) | 2002-06-20 |
US5844321A (en) | 1998-12-01 |
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A977 | Report on retrieval |
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RD02 | Notification of acceptance of power of attorney |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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