-
Die
vorliegende Erfindung betrifft die Erzeugung von Synchronisierungssignalen
mit unterschiedlichen Frequenzen, von denen ein bestimmtes Beispiel
unterschiedliche Rahmensynchronisierungsraten zur Anzeige der unterschiedlichen
Arten von in MPEG-komprimierter Form übermitteltem Videosignal bereitstellt.
MPEG bezieht sich hier auf Komprimierungsnormen, die von der Motion
Picture Experts Group der International Standardization Organization
(ISO) unterstützt
werden.
-
Die
Erfindung wird in der Umwelt eines MPEG-Videosignalempfängers beschrieben, sollte aber
nicht als entweder auf die Verwendung mit Videosignalen oder auf
MPEG-Signalverarbeitungssysteme begrenzt angesehen werden.
-
MPEG-Normen
für komprimiertes
Videosignal sind äußerst flexible,
insofern Videosignale mit unterschiedlichen Anzeigearten komprimiert
und übertragen
werden können.
Beispielsweise können Ursprungssignale
mit jeweilig unterschiedlichen Bildwiederholraten komprimiert werden,
und es wird erwartet, daß kompatible
Empfänger
in der Lage sind, das jeweilige Signal mit der zutreffenden Bildwiederholrate
wiederzugeben und darzustellen. Insbesondere werden von dem gegenwärtig durch
die FCC untersuchten Grand Alliance High Definition Television-System (Fernsehsystem
mit hoher Auflösung
der Grand Alliance) MPEG-komprimierte Videosignale mit Bildwiederholraten
von 29,97002997... Hz bzw. 30,000000 Hz unterstützt. Das komprimierte Signal enthält ein Datenfeld,
das die Bildwiederholrate des Empfangssignals anzeigt, und Grand
Alliance-konforme Empfänger
werden als Reaktion auf dieses Datenfeld adaptiv umkonfiguriert,
um das Empfangssignal mit der angezeigten Bildwiederholrate darzustellen.
-
MPEG-komprimiertes
Signal auf Systemebene enthält
Synchronisierungssignale in der Form von Zeitmarken. Diese Zeitmarken
werden mit einem Systemtaktsignal von 27 MHz des Videosignalkompressors
in Bezug gebracht. Eine dieser Zeitmarken, als Darstellungszeitmarke
bzw. PTS (Presentation Time Stamp) bezeichnet, tritt auf der Videoebene
des komprimierten Signals auf, wird mit dem Auftreten von Bildern
des komprimierten Ursprungssignals synchronisiert und ist bestimmend
für die
genaue Zeit, zu der ein dekomprimiertes Bild durch jeweilige Empfänger darzustellen
ist. Eine zweite, als Systemtaktssequenzmarke bzw. SCR (System Clock
Reference) bezeichnete Zeitmarke ist auf der Systemebene des komprimierten
Signals enthalten. Auf Systemebene ist das komprimierte Videosignal
in diskrete Pakete segmentiert. In einem dieser Pakete sind SCR
enthalten, die die genaue Zeit anzeigen, zu der das zugehörige Paket
gebildet/übertragen
wird. Die SCR werden von jeweiligen Empfängern zum Synchronisieren eines
Systemtakts im Empfänger
mit dem Systemtakt in der Komprimierungseinrichtung benutzt.
-
Synchronisierung
des Empfängersystemtakts
mit dem Komprimierungseinrichtungssystemtakt minimiert den Umfang
an in jeweiligen Empfängern
erforderlichen Speichern zum Ratenpuffern des Empfangssignals. Der
Empfängersystemtakt
wird nominell durch die Dekomprimierungseinrichtung zum Decodieren
des komprimierten Signals benutzt. Da der Empfängersystemtakt synchron zu
dem Komprimierungseinrichtungssystemtakt läuft, mit dem die PTS in Bezug
gebracht sind, kann die Darstellung der decodierten Signale ebenfalls über den Empfängersystemtakt
getaktet werden. Es bestehen jedoch Nachteile in der Verwendung
einer Signaltaktreferenz in Rundfunksignalempfängern. Beispielsweise können nicht
selten übertragene
Daten verloren oder verfälscht
werden, oder an dem dekomprimierten Signal müssen Fehlerverschleierungsverfahren
durchgeführt
werden. Diese Verfahren neigen dazu, den normalen Fluß decodierter
Daten zu stören und
verhindern möglicherweise
die normale Darstellung von Bildern gemäß den zugehörigen PTS. Auch können verschiedene
Anzeigemerkmale wie beispielsweise Standbilder implementiert sein,
die die entsprechende Zuordnung von PTS zu dem Systemtakt stören.
-
In
der Schrift EP-A-0491064 von Siemens ist eine Synchronisierungssignalerzeugungsschaltung zur
selektiven Bereitstellung von Synchronisierungssignalen mit unterschiedlichen
Frequenzen offenbart.
-
In
der Schrift EP-A-0624983 ist eine Verarbeitungseinrichtung für komprimierte
Videosignale offenbart, sie lehrt aber nicht, wie die Synchronisierungssignale
auswählbar
entsprechend unterschiedlichen Darstellungsraten erzeugt werden.
-
In
der Schrift "PLL
frequency synthesizer with 3-wire bus" (PLL-Frequenzsynthetisator mit 3-Draht-Bus)
TBB 206 component datasheet, Juli 1994 (1994-17), Seiten 1-14, ist
ebenfalls eine Synchronisierungssignalerzeugungsschaltung offenbart.
-
Die
vorliegende Erfindung enthält
ein programmierbares Synchronisierungssystem zur selektiven Bereitstellung
von Synchronisierungssignalen mit unterschiedlichen Raten. In einer
bestimmten Ausführungsform
ist das programmierbare Synchronisierungssystem in einem Videosignaldekomprimierungssystem
mit einem ersten Synchronisierungssystem zum Entwickeln eines Systemtaktsignals
und einem zweiten Synchronisierungssystem zur Bereitstellung von
Videosignal-Anzeigesynchronisierungssignalen enthalten. In einer
bestimmten Ausführungsform
enthält
ein Synchronisierungssystem zum auswählbaren Bereitstellen von Synchronisierungssignalen
mit unterschiedlichen Raten einen Oszillator und einen programmierbaren
Zähler.
Der programmierbare Zähler
ist zum alternativen Zählen
von Impulsen vom Oszillator durch erste und zweite Divisoren eingerichtet,
um die Synchronisierungssignale zu erzeugen. Die gewünschte Synchronisierungsrate
ist effektiv der Durchschnittswert der sich aus dem Zählen durch
die abwechselnden Divisoren ergebenden Zählerausgabe.
-
Kurze Beschreibung
der Zeichnungen
-
1 ist
ein Blockschaltbild eines MPEG-kompatiblen Videosignalempfängers mit
der Erfindung.
-
2 ist
ein Blockschaltbild eines Taktgenerators des Empfängersystems
für den
Empfänger
der 1.
-
3 ist
ein Blockschaltbild eines programmierbaren Generators zur Bereitstellung
von Videosignal-Anzeigesynchronisierungssignalen
mit der Erfindung.
-
4, 7 und 8 sind
Blockschaltbilder alternativer programmierbarer Synchrongeneratoren
zur Bereitstellung von Videosignal-Anzeigesynchronisierungssignalen
mit der Erfindung.
-
5 und 6 sind
Blockschaltbilder alternativer programmierbarer Teiler, die in der
Einrichtung der 4 implementiert werden können.
-
9 ist
ein Flußdiagramm
der Programmierung des programmierbaren Zählers zur Erzeugung Vertikalsynchronisierungssignalen
in der Einrichtung der 8.
-
In 1 wird
ein übertragenes
komprimiertes Videosignal, z.B. MPEG-kompatibles Signal, in einer
Antenne 10 erfaßt
und an einen Tuner-Demodulator 11 angelegt. Der Tuner-Demodulator 11 kann Entzerrungsschaltungen
und einen Analog-/Digital-Wandler enthalten. Der Tuner-Demodulator
wird unter Steuerung einer Systemsteuerung 16 auf einen gewünschten
Kanal abgestimmt, erkennt und demoduliert einen gewünschten
Frequenzträger
und stellt ein Basisband-Digitalsignal
für eine
Vorwärtsfehlerkorrekturschaltung 12 bereit.
Die Schaltung 12 kann Reed-Solomon-Fehlerkorrektur und
Trellis-Decodierungsschaltungen zum Korrigieren von übertragungsbedingten
Fehlern im Empfangssignal enthalten. Das fehlerkorrigierte Signal
wird an einen Rücktransportprozessor 13 angelegt.
-
Vom
Rücktransportprozessor
wird eine Anzahl von Funktionen einschließlich der Abtrennung gewünschter
komprimierter Signalpakete aus einem zeitgemultiplexten Paketstrom,
die Ableitung von Paketnutzlasten aus ausgewählten Paketen, die Entschlüsselung
von verschlüsselten
Signalnutzlasten, die Ratenpufferung ausgewählter Signale und die Erzeugung
des Empfängersystemtakts
durchgeführt. Eine
ausführliche
Beschreibung beispielhafter Rücktransportprozessorschaltungen
findet sich im US-Patent Nr. 5,459,789. Das abgetrennte komprimierte Tonsignal
wird an einen Tonsignaldekomprimierer 15 angelegt, das
abgetrennte komprimierte Videosignal wird an einen Videodekomprimierer 14 angelegt
und das abgetrennte Datensignal wie beispielsweise ein Programmführer wird
an die Systemsteuerung 16 angelegt, die einen Mikroprozessor
enthalten kann.
-
Der
Videosignaldekomprimierer enthält Schaltungen,
die mit dem Dekomprimierungsspeicher 17 zum Dekomprimieren
des empfangenen Videosignals zusammenwirken. Das dekomprimierte Videosignal
wird in einen Teil des Speichers 17 eingeladen, wo es zur
Darstellung mit der zutreffenden Bildwiederholrate zur Verfügung steht.
Im vorliegenden Beispiel enthält
der Dekomprimierer 14 auch einen Anzeigetaktgenerator gemäß der vorliegenden Erfindung.
Vom Anzeigetaktgenerator werden Pixelraten-, Zeilenraten- und Halbbild-/Bildwiederholratensignale
bereitgestellt. Die Pixelratensignale werden mindestens zum Auslesen
des dekomprimierten Signals aus dem Anzeigespeicher benutzt und
können
im Dekomprimierungsvorgang selbst benutzt werden. Die Zeilen- und
Halbbild-/Bildwiederholratensignale werden an die Ablenkungsschaltungen 20 angelegt,
die Signale zum Anlegen an (nicht gezeigte) Anzeigevorrichtungen
erzeugen.
-
Das
dekomprimierte Videosignal vom Speicher 17 wird an einen
Signalumsetzer 18 angelegt, der Schaltungen zum Umformatieren
des Signals zur Darstellung enthält.
Beispielsweise kann der Umsetzer Einrichtungen zum Umwandeln des
Videosignals im Format 4:2:0 ins Format 4:2:2 und zum Umwandeln
eines Signals ohne Zeilensprung in ein Signal mit Zeilensprung usw.
enthalten.
-
Das
vom Element 18 bereitgestellte umgesetzte Signal hat das
Format Y, R-Y und B-Y. Diese Signale werden an eine Farbmatrix 19 angelegt,
die digitale R-, G- und B-Signale erzeugt und Kontrast-, Helligkeits-
und Farbkorrekturregler enthalten kann. Die digitalen R-, G- und
B-Signale werden an Digital/Analog-Schaltungen 21 angelegt,
die die jeweiligen R-, G- und B-Signale in analoge Form zum Anlegen
an (nicht gezeigte) Anzeigetreiberschaltungen umwandeln.
-
2 zeigt
einen beispielhaften Taktgenerator 25 des Empfängersystems.
In dieser Ausführungsform
werden Daten von den Vorwärtsfehlerkorrekturschaltungen 12 an
einen Rücktransportprozessor 32 und
einen SCR-Paketdetektor 31 angekoppelt. Vom Rücktransportprozessor 32 werden
Transportpaketkopfdaten aus den jeweiligen Transportpaketnutzlasten
abgetrennt. Als Reaktion auf die Transportkopfdaten werden vom Rücktransportprozessor 32 (hier
als Dienstdaten 1 bezeichnete) Videosignalnutzlasten an
beispielsweise die Videodekomprimierungseinrichtung 14 und
(als Dienstdaten 2 bezeichnete) Hilfsdaten an die entsprechenden
Hilfsdatenverarbeitungselemente wie beispielsweise die Systemsteuerung 16 angelegt.
SCR, die typischerweise in den Hilfsdaten enthalten sind, werden
zu einem Speicherelement 34 geleitet und dort gespeichert.
-
Der
SCR-Paketdetektor 31, der ein angepaßtes Filter zum Erkennen zutreffender
Markierungen in Transportpaketköpfen
sein kann, erzeugt einen Steuerimpuls beim Auftreten von eine SCR
enthaltenden Transportpaketen. Der Steuerimpuls wird an einen Haltespeicher 35 angelegt,
der als Reaktion auf den Steuerimpuls den gegenwärtig vom örtlichen Zähler 36 auggewiesenen
Zählwert
speichert. Der örtliche
Zähler 36 ist
zum Zählen
von Impulsen angeordnet, die beispielsweise vom spannungsgesteuerten
Oszillator 37 bereitgestellt werden. Der Zähler 36 ist
zum Modulo-Zählen
der gleichen Anzahl wie ein gegenstückiger Zähler in der (nicht gezeigten)
Signalcodiereinrichtung angeordnet, die die im Transportpaket enthaltenen
SCR erzeugt.
-
Der
spannungsgesteuerte Oszillator 37 erzeugt das Empfängersystem-Taktsignal,
das typischerweise bei 27 MHz liegt. Dieser Oszillator wird durch
ein von einer Taktsteuerung 39 bereitgestelltes tiefpaßgefiltertes
Fehlersignal gesteuert. Das Fehlersignal kann auf folgende Weise
erzeugt werden. Man bezeichnet die zur Zeit n ankommenden SCR als SCRn und den gegenwärtig im Haltespeicher 35 gespeicherten
Zählwert
als Ln. Die Taktsteuerung zählt die
aufeinanderfolgenden Werte von SCR und L und bildet ein Fehlersignal
E proportional zu den Differenzen. E ⇒ |SCRn – SCRn-I| – |Ln – Ln-1|
-
Das
Fehlersignal E wird zum Konditionieren des spannungsgesteuerten
Oszillators 37 genutzt, so daß der eine Frequenz aufweist,
die dazu neigt, das Fehlersignal E zu nullen. Das von der Taktsteuerung 39 erzeugte
Fehlersignal kann in der Form eines pulsbreitenmodulierten Signals
vorliegen, und das Tiefpaßfilter 38 kann
in analogen Bauteilen realisiert sein.
-
Bei
einer alternativen Anordnung kann der Zähler 36 beim Start
so initialisiert werden, daß er
einen Zählwert
gleich der ersten erkannten SCR aufweist. Danach kann ein Fehlersignal
proportional zu den Differenzen (SCRn-Ln) erzeugt werden. Diese Anordnung erfordert
jedoch eine wesentlich kompliziertere Zählerschaltung wie auch Leitschaltungen, um
die erste empfangene SCR an den Zähler anzulegen.
-
Bei
beiden Anordnungen muß die
Freilauffrequenz des spannungsgesteuerten Oszillators sehr nah an
der Frequenz des Systemtakts im Codierer/Komprimierer liegen.
-
In 2 ist
ein zweiter Taktgenerator 26 enthalten. Der Taktgenerator 26 wirkt,
wie in der Einrichtung der 4 gezeigt,
mit einem VCXO zusammen, um einen Pixelartzeigetakt zu erzeugen.
Die Funktionsweise des Taktgenerators 26 gleicht der Funktionsweise
des Taktgenerators 25, und seine Funktionsweise wird daher
nicht ausführlicher
beschrieben.
-
3 stellt
ein erstes Beispiel des im Videodekomprimierer 14 enthaltenen
Anzeigetaktgenerators dar. Obwohl der Anzeigetaktgenerator vom Systemtakt
getrennt ist, ist es vorteilhaft, daß er mit dem Systemtakt synchronisiert
ist. Dies wird in der 3 durch Phasenverriegelung des
Anzeigetakts mit dem 27-MHz-Empfängersystemtakt
erreicht.
-
In 3 werden
die unterschiedlichen Synchronisierungs-(Bildwiederhol-)raten durch Teilen des
Systemtakts erzeugt, der um unterschiedliche Faktoren mit dem Anzeigetaktgenerator
phasenverriegelt ist. Diese Teilung wird durch einen programmierbaren
Teiler 301 bewirkt, der unter Steuerung der Dekomprimierersteuerung
den Systemtakt durch einen Wert N teilt. Der Wert N wird in Abhängigkeit
von der gewünschten
Bildwiederholrate ausgewählt. Wenn
beispielsweise die gewünschte
Anzeige-Bildwiederholrate 30,000000 Hz beträgt, ist der ausgewählte Wert
N 1000. Die Alternative ist, wenn die gewünschte Anzeige-Bildwiederholrate
29,97002997... Hz beträgt,
daß der
gewünschte
Wert N 1001 ist.
-
Das
geteilte Systemtaktsignal wird an einen ersten Eingangsanschluß eines
Phasenvergleichers 302 angelegt, der in einer Phasenregelschleife
enthalten ist, die aus einem Schleifenfilter 303, einem spannungsgesteuerten
Oszillator 304 und einer Schaltung 305 im Teilungsverhältnis 1:M
besteht. Die Phasenregelschleife ist herkömmlicher Auslegung, und der
Fachmann auf dem Gebiet der Signalverarbeitung wird seine Funktionsweise
verstehen. Die Ausgangsfrequenz des VCO 304 und der Wert
des Faktors M in der Schaltung 305 im Teilungsverhältnis 1:M
wird durch die gewünschte
Pixeltaktfrequenz bestimmt. Wenn beispielsweise die Pixeltaktfrequenz mit
74,25 MHz gewählt
wird, wird der Wert M 2750 betragen.
-
Zum
Erzeugen des zutreffenden Bildsynchronisierungssignals wird die
Pixeltaktfrequenz an einen weiteren Teiler in der Schaltung 306 angelegt. Wenn
von 2200 Pixeln pro Zeile ausgegangen wird, wird der 74,25-MHz-Takt
durch 2200 geteilt, um ein Signal mit Zeilenrate 33,750 kHz zu erzeugen.
Abschließend
wird bei Annahme von 1125 Zeilen pro Bild das Zeilenratensignal
an eine zweite Rückwärtszählerschaltung
in der Schaltung 306 angelegt, um das Zeilenratensignal
zum Erzeugen des Bildwiederholratensignals durch 1125 zu teilen.
-
Die
Schaltungen der 3 erzeugen zwar annehmbare Pixeltakt-
und auswählbare
Bildwiederholratensignale, doch die Kombination aus Phasendetektor 302 und
Schleifenfilter 303 arbeitet unerwünschterweise mit relativ niederfrequenten
Fehlersignalen in bezug auf die Pixeltaktfrequenz. In 4 ist
eine bevorzugte Ausführungsform
dargestellt, die diesen Nachteil überwindet.
-
Das
System der 4 erzeugt ein Pixeltaktsignal,
das keinen bedeutenden VCO-Fehlersignalen unterliegt. In 4 wird
der Pixeltakt durch einen spannungsgesteuerten Quarzoszillator VCXO 401 erzeugt.
Die (beispielhafterweise als 81 MHz gezeigte) Ausgangsfrequenz des
VCXO kann 81 MHz, 74,25 MHz, 27 MHz usw. betragen und unterliegt
der Entscheidung über
die Systemanwendung. Da der Oszillator auf Quarz basiert, ist die
Pixeltaktfrequenz sehr stabil und die Frequenzabweichung relativ
gering. Beispielsweise ist ein Systemerfordernis eines Empfängers der
Grand Alliance, daß die
Pixeltaktfrequenz sich um nicht mehr als einen Teil in 1000 ändert, ungeachtet
dessen, ob die Bildwiederholrate 29,97002997... Hz oder 30,00 Hz
beträgt.
Diese Stabilität
wird durch einen VCXO wie beispielsweise VCXO 401 leicht
erfüllt.
-
In
der Anordnung in 4 sind die Anzeigetakte indirekt
mit dem Systemtakt phasenverriegelt. Das heißt die Ausgabe des VCXO 401 ist
mit dem Codierer- oder Komprimierer-Systemtakt über SCR phasenverriegelt, auf ähnliche
Weise wie bei der Empfängersystemtakteinrichtung
zur Phasenverriegelung mit dem Komprimierersystemtakt. Dies wird dadurch
erreicht, daß die
Schleife die Schaltung 403 im Teilungsverhältnis 1:3
und den SCR-Prozessor 26 (der 2) enthält.
-
Der
vom VCXO 401 ausgegebene Pixelratentakt ist an eine Teilungsschaltung 404 angekoppelt.
Bei Annahme von 1920 aktiven Pixeln pro Zeile bzw. 2400 Pixeln pro
Zeile insgesamt ist der Teiler 404 angeordnet, den Pixelratentakt
durch 1200 zu teilen, um ein Signal mit der doppelten Zeilenrate
bereitzustellen. Dieses Signal wird an eine Schaltung im Teilungsverhältnis 1:2
angelegt, um ein Zeilensynchronisierungssignal zu erzeugen.
-
Das
Signal mit der doppelten Zeilenrate ist auch an einen programmierbaren
Teiler 405 angekoppelt. Bei Annahme von 1125 Zeilen pro
Bild wird der programmierbare Teiler 405 eingestellt, das
Signal mit doppelter Zeilenrate beispielsweise durch 1125 zu teilen,
um ein Signal mit 60 Hz vertikal- bzw. Halbbildwiederholrate zu
erzeugen. Die Ausgabe des Teilers 405 ist an eine Schaltung 407 im
Teilungsverhältnis
1:2 angekoppelt, um das Bildwiederholraten-Synchronisierungssignal
zu erzeugen.
-
Es
ist nicht möglich,
das Signal mit doppelter Zeilenrate (oder das Signal mit Zeilenrate)
durch eine Ganzzahl zu teilen, um ein Bildwiederholratensignal von
29,97002997... Hz entsprechend einem Bildsignal von 59,94005994
Hz zu erzeugen. Zum Erzeugen des Bildwiederholratensignals mit 59,94005994...
Hz wird der an den programmierbaren Teiler 405 angelegte
Teilungsfaktor periodisch zwischen 1125 und 1127 Zeilen pro Bild
gewechselt. Wenn der Divisor 1125 durch "0" und
der Divisor 1127 durch "1" dargestellt wird
und die an den programmierbaren Teiler 405 angelegten Divisoren
in einer sich wiederholenden 16-Bild-Folge nach dem Muster 0000000111111111
auftreten, wird die Durchschnitts-Bildwiederholrate (vertikale Rate) genau 59,95005994...
Hz betragen. Die sich wiederholende 16-Bild-Folge kann nach dem
Muster 1010101101010101 umgeordnet werden, d.h. 1010101101010101.1010101101010101.1010101101010101
(wobei die "." nur als Anzeige
der Abgrenzung zwischen Folgen angeführt werden), um eine effektive
momentane Bildwiederholrate von 59,94005994... Hz herzustellen.
Wenn dieses abwechselnde Divisormuster an den Zähler 405 angelegt
wird, liefert die Schaltung 407 im Teilungsverhältnis 1:2
ein Bildwiederholratensynchronisierungssignal von 29,97002997...
Hz.
-
Wenn
Signale mit Zeilensprung zu erzeugen sind, sind Vertikal- oder Halbbildratensignale
erforderlich, die wie oben beschrieben erzeugt werden. Man beachte,
daß die
an den Teiler 405 angelegten Divisoren mit einer Bildwiederholrate
und nicht der Halbbildwiederholrate umgeschaltet werden. Die Divisoren
werden mit der Bildwiederholrate umgeschaltet, um sicherzustellen,
daß die zusätzlichen
Zeilen, die in durch Teilung durch 1127 erzeugten Bilder vorkommen,
zwischen den ungeradzahligen sowie den geradzahligen Halbbildern
aufgeteilt sind.
-
Wenn
der jeweilige Dekomprimierer nur für die Ausgabe eines Signals
ohne Zeilensprung angeordnet ist, kann der Teiler 404 zum
Rückwärtszählen mit
2400 anstatt 1200 konditioniert werden. In diesem Fall sind die
beiden Schaltungen 406 und 407 mit Teilungsverhältnis 1:2
unnötig.
Die Bildwiederholratensignale werden direkt vom programmierbaren
Teiler 405 bereitgestellt.
-
5 zeigt
beispielhafte programmierbare Teilerschaltungen, die zwischen verschiedenen
Divisoren umgeschaltet werden können.
Ein Binärzähler 501 wird
durch das Signal mit doppelter Zeilenrate getaktet und durch das
Bildwiederholratensignal rückgesetzt.
(Der Einfachheit halber wird angenommen, daß alle Schaltungen der 5 flankengesteuert
sind.) Die vom Binärzähler bereitgestellten
parallelen Ausgangssignale werden an eine Mehrzahl von Decodierern 502–504 angelegt.
Die jeweiligen Decodierer liefern einen Ausgangsimpuls, wenn der
Zähler 501 einen
Zählwert
entsprechend einem dem jeweiligen Decodierer zugeordneten Divisor
erreicht. Beispielsweise kann der Decodierer 1 einer Teilung durch
1125 entsprechen. In diesem Fall wird der Decodierer 1 einen
Impuls bei Ausgabe eines Zählwerts von
1125 durch den Zähler 501 ausgeben,
der das Auftreten von 1125 Impulsen des 2H-Taktsignals anzeigt. Die Ausgaben der
jeweiligen Decodierer 502–504 werden an entsprechende
Eingangsanschlüsse
eines Multiplexers 505 angelegt. Die Ausgabe des Multiplexers 505 ist
das Vertikalwiederholratensignal. Der Multiplexer 505 ist
zum Ankoppeln verschiedener der Decodierer an seinen Ausgang entsprechend
einem Divisor-Umschaltmuster konditioniert. Das Umschaltmuster wird
durch die Dekomprimierersteuerung (oder Systemsteuerung) durch Ansteuern
eines weiteren Multiplexers 507 ausgewählt.
-
Eine
Mehrzahl von Umschaltmustern wird in eine Mehrzahl von Schieberegistern 508–510 eingeladen,
die jeweils ein exklusives Muster enthalten. Die Umschaltmuster
in den jeweiligen Schieberegistern sind eine Folge von Steuersignalen
zum Ansteuern des Multiplexers 505. Diese Steuersignale
werden durch das Ausgangs-Bildwiederholratesignal aus
dem ausgewählten
Schieberegister ausgeschoben und an die jeweiligen Eingangsanschlüsse des Multiplexers 507 angelegt.
Diese Muster werden in den jeweiligen Registern über eine Rückkopplungsverbindung umlaufen
gelassen, um sich wiederholende Umschaltmuster zu erzeugen. Vom
Multiplexer 507 wird ein Schieberegister entsprechend der
gewünschten
Bildwiederholrate (Umschaltmuster) ausgewählt. Ein Umschaltmuster kann
ein Steuersignal für
den Multiplexer 505 bereitstellen, um einen Decodierer
fortlaufend an seinen Ausgang anzukoppeln, oder um zwei oder mehr
der Decodiererausgangsverbindungen sequentiell (mit der Bildwiederholrate) an
den Ausgang des Multiplexers 505 anzukoppeln. Für das bezüglich der 4 beschriebene
System kann bei der Einrichtung der 5 die Mehrzahl
von Decodierern auf zwei verringert werden, wobei einer den Divisor
1125 und einer den Divisor 1127 darstellt. Zusätzlich wird nur ein einziges
Umschaltmusterregister benötigt.
-
Programmierbare
Zähler
der in der 5 dargestellten Form werden
unhandlich, wenn eine Vielzahl verschiedener Divisoren und eine
Vielzahl verschiedener Umschaltmuster gewünscht sind. 6 zeigt
eine weitere Form von programmierbarem Zählern, der größere Vielseitigkeit
aufweist. In der 6 wird ein programmierbarer
Abwärtszähler 606 durch
einen Multiplexer 604 durch Werte entsprechend jeweiliger
Divisoren programmiert. Der Multiplexer 604 wird durch
ein in ein Umschaltregister 605 eingeladenes Umschaltmuster
mit der Bildwiederholrate umgeschaltet. Die jeweiligen Programmierwerte
sind in jeweiligen Haltespeichern 601–603 enthalten, bei
denen entsprechende Ausgangsverbindungen an den Multiplexer 604 angekoppelt
sind. Die gewünschten
Programmierwerte und die Umschaltmuster werden entweder durch die
System- oder Dekomprimierungssteuerung in die Haltespeicher 601–603 und
das Register 605 eingeladen. Die Dekomprimierungssteuerung
wird als Reaktion auf das komprimierte Videosignal die Bildwiederholrate des
aktuellen Videosignals erkennen. Als Reaktion auf die erkannte Bildwiederholrate
wird das System das entsprechende Umschaltmuster und in dem (nicht
gezeigten) Systemspeicher gespeicherte Divisoren auswählen und
sie an die entsprechenden Haltespeicher 601–603 und
das Register 605 anlegen. Dann wird das Register angesteuert,
um den Multiplexer 604 zu betreiben, um den Zähler 606 zum
Zählen
gemäß der gewünschten
abwechselnden Divisorfolge zu konditionieren.
-
7 ist
ein programmierbarer Synchronisierungssignalgenerator, der eine
Hybridschaltung der Schaltungen der 3 und 4 ist.
Diese Schaltung enthält
einen VCXO, der anstatt indirekt wie in der Schaltung der 4 direkt
mit dem Empfängersystemtakt
von 27 MHz synchronisiert ist. Die Funktionsweise des Rests der
Ausführungsform
der 7 gleicht der Funktionsweise von mit gleichen Ziffern
in den Schaltungen der 4 bezeichneten Elementen.
-
Das
Konzept abwechselnder Zählwerte
oder Divisoren kann erweitert werden, um andere Bildwiederholraten
bereitzustellen, die nicht durch Ganzzahl-Teilung erzeugbar sind.
Zum Erzeugen von Videosignal-Bildsynchronisierungssignalen mit Zeilensprung
werden die Divisoren jedoch aufgrund der ungeradzahligen Anzahl
von Zeilen pro Bild mit Zeilensprung ungeradzahlige Zahlen sein.
Anstatt des Umschaltens zwischen 1125 und 1127 kann Umschalten zwischen
Divisoren 1121 und 1131 benutzt werden. Jede beliebige Bildwiederholrate
zwischen 30,107 Hz und 29,84 Hz kann durch entsprechendes Umschalten
zwischen Divisoren unterstützt
werden.
-
Umschalten
zwischen einer größeren Anzahl von
Divisoren über
eine Bildfolge ermöglicht
die Erzeugung einer größeren Anzahl
von Bildwiederholraten. Unterschiedliche Folgen von alternativen
Divisoren können
zum Erzeugen von unterschiedlichen Bildwiederholraten eingesetzt
werden. Zusätzlich kann
eine Steuerung wie beispielsweise ein Mikroprozessor programmiert
werden, um unterschiedliche Divisoren in sich nicht wiederholenden
Folgen adaptiv anzulegen. Beispielsweise betrachte man, daß es gewünscht wird,
Bildsynchronisierungssignale zu erzeugen, die eine nicht-standardmäßige Quelle
verfolgen, die ein Bildsynchronisierungssignal bereitstellt. Ein
solches System ist in der 8 dargestellt.
-
In
der 8 wird ein Pixeltakt durch einen Oszillator 800 erzeugt,
der ein freilaufender Quarzoszillator oder ein gesteuerter Oszillator
in einer Phasen- oder Frequenzregelschleife, wie in den anderen Ausführungsformen
dargestellt, sein kann. Das Pixeltaktsignal wird an einen ersten
programmierbaren Zähler 804 angelegt.
Der Zähler 804 ist
im vorliegenden Fall so programmierbar, daß ein System (wie das System
der 1) eine Vielzahl von Formaten von Pixeln pro Zeile
aufnehmen kann. Der Zähler 804 wird
vom Prozessor 816, der eine Mikroprozessor-Systemsteuerung
sein kann, konditioniert, das Pixeltaktsignal durch den entsprechenden
Faktor zu teilen, um die gewünschten
Signale mit Zeilenrate oder doppelter Zeilenrate (2H) bereitzustellen.
Das heißt,
bei Initialisierung des Systems wird vom Prozessor 816 ein
Wert entsprechend dem Divisor an den Haltespeicher 802 angelegt,
wobei dieser Wert dann als Reaktion auf einen ebenfalls vom Prozessor 816 bereitgestellten
Blockierungsimpuls JP in den Zähler 804 eingeladen
wird. Der Zähler 804 liefert
einen Ausgangsimpuls bei Auftreten einer Anzahl von Pixeltaktimpulsen
gleich der Hälfte
der Pixelperioden einer Gesamtzeile für der das 2H-Signal (oder gleich den
Pixelperioden einer gesamten Zeile für ein 1H-Signal, wenn derart
programmiert). Der Zähler 804 wird
mit jedem dadurch ausgegebenen jeweiligen Impuls rückgesetzt
und zählt
damit effektiv Modulo W, wobei W durch den im Haltespeicher 802 eingestellten
Wert ausgelegt wird.
-
Das
2H-Signal wird im Teiler 806 durch 2 herabgeteilt, um das
Zeilensynchronisierungssignal bereitzustellen. Es wird auch als
Takt an einen zweiten programmierbaren Zähler 810 angelegt.
Der Zähler 810 wird
durch in einem Haltespeicher 808 eingestellte Werte zum
Teilen des 2H-Signals zur Bereitstellung eines Vertikalwiederholratensignals
konditioniert. Das Vertikalwiederholratensignal wird in der Schaltung 812 durch
2 geteilt, um ein Bildsynchronisierungssignal zu erzeugen. Das Bildsynchronisierungssignal
wird an den Eingangssteuerungsanschluß JP des
Zählers 810 angelegt,
um pro Bildperiode einen Wert entsprechend dem gewünschten
Divisor an den Anschluß JAM
INPUT des Zählers 810 anzulegen.
Der Wert entsprechend dem gewünschten
Divisor kann konstant oder veränderlich
sein.
-
Das
Bildsynchronisierungssignal wird an einen Eingang eines Vergleichers 814 angelegt,
der im vorliegenden Fall als Phasendetektor dargestellt ist. An
einen zweiten Eingang des Vergleichers wird ein Bezugsbildwiederholratensignal
REF SYNC angelegt. Ein Ausgang des Vergleichers wird an den Prozessor 816 angelegt.
Vom Prozessor werden als Reaktion auf die vom Vergleicher bereitgestellten
Werte Werte entsprechend dem bzw. den erforderlichen Divisor oder
Divisoren erzeugt und dieser an den Haltespeicher 808 angelegt.
Man beachte, daß neue
Divisoren nur nach einer vollen Bildzählung an den Zähler 810 angelegt
werden. Das heißt
der Zähler 810 wird
nicht während
einer Bildperiode unterbrochen, um einen neuberechneten Divisorwert
zu aktualisieren. Es ist zu beachten, daß, da Aktualisierung des Werts
entsprechend dem Divisor während
jeweiliger Bildperioden nicht erlaubt ist, alle Prozessoren, außer den
langsamsten, genügend
Zeit während
jeweiliger Bildperioden zum Erzeugen und Anlegen der notwendigen
Folge von Divisorwerten an den Haltespeicher 808 besitzen
werden.
-
Ein
beispielhafter Algorithmus zum Erzeugen einer Folge von Divisorwerten
(oder Werten entsprechend Divisorwerten) wird durch das Flußdiagramm
der 9 dargestellt. Dieser Algorithmus legt pro Bildperiode
einen von sechs unterschiedlichen Werten N1-N6 entsprechend sechs
verschiedenen Divisoren an den Haltespeicher 808 an. Je
größer/kleiner
der Abstand zwischen der Bildwiederholrate und der gewünschten
Bildwiederholrate, desto größer/geringer
wird der angelegte Wert, um schnellere Angriffszeiten zu bewirken.
Bei Annahme eines Pixeltakts von 81 MHz und annähernd 1125 Zeilen pro Bild
können
die beispielhaften Werte N1-N6 N1 = 1121; N2 = 1123; N3 = 1125;
N4 = 1127; N5 = 1129; N6 = 1131 sein. Bei diesem Algorithmus wird
ein System ähnlich
der 8 angenommen, bei dem Phasendifferenzwerte Φ von einem
Phasendetektor 814 an die Steuerung 816 angelegt
werden. Im Verfahren wird der aktuelle Phasendifferenzwert Φ abgetastet {900}
und geprüft
{901}. Wenn Φ unter
einem ersten Schwellwert TH1 liegt (was eine leichte Abweichung von
REF SYNC anzeigt), wird er auf Polarität geprüft {902}. Wenn die
Polarität
positiv ist, wird auf einen Wert entsprechend dem Divisor N3 aus
dem Prozessorspeicher zugegriffen {904} und an den Haltespeicher 808 angelegt,
oder ansonsten wird ein Wert entsprechend dem Divisor N4 an den
Haltespeicher 808 angelegt {903}. Das System kehrt
dann zum Schritt {900} zurück, um auf das nächste Phasendifferenzsignal
zu warten.
-
Wenn Φ im Schritt
{901} größer als
der erste Schwellwert ist, wird er weiterhin gegen einen zweiten
größeren Schwellwert
TH2 geprüft
{905}. Wenn Φ unter
dem zweiten Schwellwert TH2 liegt (was eine etwas größere Abweichung
von REF SYNC anzeigt), wird er auf Polarität geprüft {906}. Wenn die
Polarität positiv
ist, wird auf einen Wert entsprechend dem Divisor N2 aus dem Prozessorspeicher
zugegriffen {908} und an den Haltespeicher 808 angelegt,
und ansonsten wird ein Wert entsprechend dem Divisor N5 an den Haltespeicher 808 angelegt
{907}. Das System kehrt dann zum Schritt {900}
zurück,
um auf das nächste
Phasendifferenzsignal zu warten.
-
Wenn Φ im Schritt
{905} größer als
der zweite Schwellwert TH2 ist (was eine noch größere Abweichung von REF SYNC
anzeigt), wird er auf Polarität
geprüft
{909}. Wenn die Polarität
positiv ist, wird auf einen Wert entsprechend dem Divisor N1 aus dem
Prozessorspeicher zugegriffen {911} und an den Haltespeicher 808 angelegt,
ansonsten wird ein Wert entsprechend dem Divisor N6 an den Haltespeicher 808 angelegt
{910}. Das System kehrt dann zum Schritt {900}
zurück,
um auf das nächste
Phasendifferenzsignal zu warten.
-
Es
lassen sich leicht Variationen dieses Algorithmus ableiten. Beispielsweise
kann das Phasendifferenzsignal vor Prüfen gegen die verschiedenen Schwellwerte
gefiltert oder integriert werden. Zusätzlich können der Folge von an den Haltespeicher
angelegten Werten Beschränkungen
auferlegt werden. Beispielsweise kann die Anwendung der größeren Werte
N1 (N6) darauf beschränkt
werden, nicht zweimal in aufeinanderfolgenden Bildern aufzutreten.
Als weitere Alternative kann, sobald das System im wesentlichen
synchron läuft,
einer der Werte N1-N3 dazu gezwungen werden, mit einem der Werte N4-N5
abzuwechseln, usw. Eine weitere Variation kann die Verwendung von
geradzahligen und ungeradzahligen Divisoren einschließen.
-
Die
Ausführungsform
der 8 wurde in der Umgebung eines Videosignalverarbeitungssystems beschrieben;
der Fachmann auf dem Gebiet von Schaltungstechnik wird jedoch erkennen,
daß sie
in einer großen
Vielzahl von Systemen implementiert werden kann, die die Erzeugung
von phasen- oder frequenzverfolgenden Synchronisierungssignalen erfordern.