KR0152226B1

KR0152226B1 - 시스템 클럭 발생기

Info

Publication number: KR0152226B1
Application number: KR1019950048428A
Authority: KR
Inventors: 이창기; 김홍주; 이종현
Original assignee: 양승택; 한국전자통신연구원; 이준; 한국전기통신공사
Priority date: 1995-12-11
Filing date: 1995-12-11
Publication date: 1998-11-02
Also published as: KR970056136A

Abstract

본 발명은 시스템 클럭 발생기에 관한 것으로, 입력되는 여러개의 동기원중 하나의 기준 타이밍을 선택하고, 이를 이용하여 광대역 회선 분배 시스템에서 필요로 하는 시스템 클럭과 시스템 타이밍을 발생시켜 STM-N 신호 처리부와 스위치부로 공급하고, 외부 클럭을 생성하여 국내 동기망 클럭 생성 장치에 공급하는 시스템 클럭 발생기를 제공하기 위하여, 다수의 입력 동기원을 입력받아 선택 신호에 따라 기준 타이밍을 선택하는 기준 타이밍 선택 수단(11); 상기 기준 타이밍 선택 수단(11)으로 부터 기준 타이밍을 입력받아 동기된 클럭을 발생시켜 출력하는 디지틀 처리 위상 동기 루핑 수단(12); 상기 디지틀 처리 위상 동기 루핑 수단(12)으로 부터 계수 클럭을 입력받아 분주하여 타이밍을 발생시키는 타이밍 생성 수단(13); 상기 기준 타이밍 선택 수단(11)으로 부터 수신 타이밍을 입력받고 타이밍 생성 수단(13)으로 부터 타이밍을 입력받아 선택 신호에 따라 외부 클럭을 선택하여 외부로 출력하는 외부 클럭 생성 수단(14); 상기 디지틀 처리 위상 동기 루핑 수단(12)으로 부터 동기 클럭을 입력받고 상기 타이밍 생성 수단(13)으로 부터 타이밍을 입력받아 다수의 시스템 클럭, 시스템 타이밍, 및 시스템 분배 타이밍을 발생하여 외부로 출력하는 클럭 드라이빙 수단(15)을 구비하여 전체 시스템을 동기시킬 수 있고, 처리 속도를 향상시킬 수 있으며, 마이크로 프로세서의 로드를 줄여 위상 데이타를 놓치지 않게 하며, 동기망 클럭의 성능 악화를 최소화할 수 있는 효가가 있다.

Description

시스템 클럭 발생기

제1도는 본 발명에 따른 시스템 클럭 발생기의 전체 구성도.

제2도는 본 발명에 따른 기준 타이밍 선택부의 세부 구성도.

제3도는 본 발명에 디지틀 처리 위상 동기 루프의 세부 구성도.

제4도는 본 발명에 따른 디지틀 위상 비교기의 세부 구성도.

제5도는 제4도의 타이밍도.

제6도는 본 발명에 따른 외부 클럭 생성부의 세부 구성도.

제7도는 본 발명에 따른 타이밍 생성부의 세부 구성도.

제8도는 시스템 타이밍의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

11 : 기준 타이밍 선택부 12 : 디지틀 처리 위상 동기 루프

13 : 타이밍 생성부 14 : 외부 클럭 생성부

15 : 클럭 드라이버 21,22,61 : 멀티플렉서

31 : 디지틀 위상 비교기 32 : 마이크로 프로세서

33 : 디지틀/아날로그 변환기 34 : 전압 제어 발진기

35,36,47,71 : 분주기 41 : 상향 엣지 검출기

42 : 계수기 43,44,45 : 래치

46 : 계수 검출기 62 : 위상 동기 루프(PLL)

63 : 프레이머/선로 접속부 72 : 듀티 조정 회로

본 발명은 입력되는 여러 가지의 동기원 후보중 선택된 기준 타이밍을 이용하여 광대역 회선 분배 시스템에서 필요로 하는 시스템 클럭(77.760MHz)과 시스템 타이밍(8KHz)을 발생하고, 외부 동기망 노드 장치에 공급되는 외부 클럭을 생성하는 시스템 클럭 발생기에 관한 것이다.

동기식 전송(SDH : Synchronous Digital Hierarchy) 기술중에서 동기식 전단모드 레벨 N(STM-N : Synchronous Transport Module level-N) 신호를 수용하여 AU/TU(Administration Unit/Tributary Unit) 신호 단위로 회선을 스위칭하여 대국으로 STM-N 신호를 전송하는 기능을 갖고 있는 광대역 회선 분배 시스템(BDCS : Broadband Digital Cross-conect System)은 상호 분배/분기결합 기능이 가능함에 따라 국간 전송망을 간단하게 구성할 수 있으며, 동작 링크의 장애시에도 전송로를 재구성함으로써 신속한 전송 링크 복구 기능을 제공할 뿐 아니라 또한, 임의의 신호에 대한 시험 엑세스(Test Acess)를 수행할 수 있다.

이러한 광대역 회선 분배 시스템의 기능 실현을 위해서는 STM-N 신호 처리부와 스위치부에서 사용되는 77.760HMz 클럭과 프레임 시작 위치의 기준이 되는 8KHz 타이밍을 기준 타이밍에 동기시켜야 하고, 동기된 시스템 클럭과 시스템 타이밍이 제공되어야 하며, 국내 동기망 클럭의 분배 장치를 동기식 전송 장치로 도입함으로 인하여 포인터 조정 지터에 의하여 국내 동기망 클럭 특성이 악화될 수 있기 때문에 이의 영향을 최소화하기 위해서는 STM-N 신호에서 추출되는 수신 타이밍을 이용하여 외부 클럭을 생성하여 국내 동기망 클럭 생성 장치(DOTS : Digital Office Timing Supply)에 제공할 수 있어야 한다.

따라서, 본 발명은 입력되는 여러개의 동기원중 하나의 기준 타이밍을 선택하고, 이를 이용하여 광대역 회선 분배 시스템에서 필요로 하는 시스템 클럭과 시스템 타이밍을 발생시켜 STM-N 신호 처리부와 스위치부로 공급하고, 외부 클럭을 생성하여 국내 동기망 클럭 생성 장치에 공급하는 시스템 클럭 발생기를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 외부로 부터 입력되는 다수의 입력 동기원을 입력받아 외부의 중앙 제어 수단으로 부터 입력되는 선택 신호에 따라 기준 타이밍을 선택하는 기준 타이밍 선택 수단; 상기 중앙 제어 수단과 접속되고, 상기 기준 타이밍 선택 수단으로 부터 기준 타이밍을 입력받아 동기된 클럭을 발생시켜 출력하는 디지틀 처리 위상 동기 루핑 수단; 상기 디지틀 처리 위상 동기 루핑 수단으로 부터 계수 클럭을 입력받아 분주하여 타이밍을 발생시키는 타이밍 생성 수단; 상기 기준 타이밍 선택 수단으로 부터 수신 타이밍을 입력받고 타이밍 생성 수단으로 부터 타이밍을 입력받아 상기 중앙 제어 수단의 선택 신호에 따라 외부 클럭을 선택하여 외부로 출력하는 외부 클럭 생성 수단; 상기 디지틀 처리 위상 동기 루핑 수단으로 부터 동기 클럭을 입력받고 상기 타이밍 생성 수단으로 부터 타이밍을 입력받아 다수의 시스템 클럭, 시스템 타이밍, 및 시스템 분배 타이밍을 발생하여 외부로 출력하는 클럭 드라이빙 수단을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.

제1도는 본 발명에 따른 시스템 클럭 발생기의 전체 구성도로서, 11은 기준 타이밍 선택부, 12는 디지틀 처리 위상 동기 루프, 13은 외부 클럭 생성부, 14는 타이밍 생성부, 15는 클럭 드라이버를 각각 나타낸다.

제1도에 도시한 바와 같이 본 발명에 따른 시스템 클럭 발생기는 외부의 중앙 제어부(CPU : Central Processing Unit)와 인터페이스되고 외부 타이밍, 수신 타이밍 및 내부 타이밍등의 입력 동기원에 그 입력단이 각각 연결된 기준 타이밍 선택부(11), 외부의 중앙 처리부(CPU)와 접속되고 상기 기준 타이밍 선택부(11)로 부터 출력되는 기준 타이밍을 입력받아 동기된 클럭을 발생시켜 출력하는 디지틀 처리 위상 동기 루프(12), 상기 디지틀 처리 위상 동기 루프(12)로 부터 계수 클럭을 입력받아 4860분주한 다음 시스템에서 필요로 하는 듀티(Duty)를 가진 2가지의 8KHz 타이밍을 발생시키는 타이밍 생성부(13), 외부의 중앙 처리부(CPU)와 접속되고 상기 기준 타이밍 선택부(11)에서 출력되는 4개의 수신 타이밍과 상기 타이밍 생성부(13)에서 출력되는 8KHz 타이밍을 입력받아 외부 클럭을 생성하여 외부의 동기망 클럭 생성 장치에 출력하는 외부 클럭 생성부(14), 상기 디지틀 처리 위상 동기 루프(12)에서 출력되는 동기 클럭과 상기 타이밍 생성부(13)에서 출력되는 2가지의 8KHz 타이밍을 입력받아 다수의 시스템 클럭과 시스템 타이밍 및 시스템 분배 타이밍을 발생하는 클럭 드라이버(15)를 구비한다.

그 구체적인 동작을 설명하면 다음과 같다.

기준 타이밍 선택부(11)는 도면에 도시되지 않은 외부의 중앙 제어부(CPU)로 부터 입력되는 선택 신호를 이용하여 2개의 외부 타이밍과 12개의 수신 타이밍 및 내부 타이밍 등의 입력 동기원중에서 하나의 기준 타이밍을 선택한다. 여기서, 12개의 수신 타이밍(수신 타이밍1~수신 타이밍12)중 실제 입력 동기원 후보로 사용되는 것은 4개의 수신 타이밍(수신 타이밍A~수신 타이밍D)이며, 이의 선택 방법은 국내 동기망 제 3 계위 이상의 클럭 품질을 가진 타이밍을 선택한다.

기준 타이밍의 선택 방법은 STM-N 신호(S1바이트)에서 제공되는 동기 상태 메세지(SSM : Synchronous Status Message)의 동기 클럭 품질 순위와 외부 타이밍, 수신 타이밍, 및 내부 타이밍의 신뢰성에 따른 우선 순위에 따라 선택되어 지며, 만일 기준 타이밍에 장애가 발생하면 상기의 순위에 따라 차상위 동기원을 기준 타이밍으로 선택하는 동기원 절체가 이루어진다.

디지틀 처리 위상 동기 루프(12)는 앞에서 설명한 방법으로 선택된 기준 타이밍을 이용해서 77.760MHz의 동기 클럭을 발생시켜 클럭 드라이버(15)를 통하여 도면에 표시하지 않은 외부의 STM-N 신호 처리부와 스위치부로 공급하는 기능을 수행하고, 외부의 중앙 제어부(CPU)와는 내부의 마이크로 프로세서(32)와 접속하여 디지틀 처리 위상 동기 루프(12)의 각 상태를 보고하게 된다.

타이밍 생성부(13)는 상기 디지틀 처리 위상 동기 루프(12)에서 출력되는 38.880MHz의 계수 클럭을 4860회(38.880MHz/8KHz) 분주하여 외부 클럭 생성부(14)에 공급하고, 2가지의 듀티를 가진 8KHz 타이밍을 만들어 클럭 드라이버(15)를 통하여 광대역회선 분배 시스템의 일부이면서 도면에 표시하지 않은 STM-N 신호 처리부와 스위치부로 공급한다.

외부 클럭 생성부(14)는 포인터 조정 지터에 의하여 국내 동기망 클럭 특성이 악화되는 영향을 최소화시키기 위한 것으로서, 상기 기준 타이밍 선택부(11)에서 오는 4개의 수신 타이밍(수신 타이밍A~수신 타이밍D)과 상기 8KHz 타이밍 생성부(13)에서 오는 8K(1)을 입력받아 외부의 중앙 제어부(CPU)의 선택 신호에 의해서 이중 하나를 선택한 다음 선택 타이밍에 동기된 2.048Mbps 외부 클럭 신호를 발생시켜 국내 동기망 클럭 생성 장치(DOTS)에 제공한다.

클럭 드라이버(15)는 상기 디지틀 처리 위상 동기 루프(12)에서 출력 되는 77.760MHz의 동기 클럭과 상기 8KHz 타이밍 생성부(13)에서 출력되는 2가지의 8KHz 타이밍인 8K(1)과 8K(2)등을 입력받아 총 9개의 시스템 클럭과 8개의 시스템 타이밍을 생성하여 도면에 표시하지 않은 STM-N 신호 처리부에 1개의 시스템 클럭과 시스템 분배 타이밍을 공급하고, 수의치부에는 각각 8개의 시스템 클럭과 시스템 타이밍을 공급한다. 여기에 사용되는 클럭 드라이버(15)는 적은 스큐(low skew)의 클럭 드라이버인 모토로라사의 MC10E111을 사용한다.

제2도는 본 발명에 따른 기준 타이밍 선택부의 세부 구성도로서, 4개의 12:1 멀티플렉서(21)와 7:1 멀티프러렉서(22)로 구성된다.

12개의 수신 타이밍(수신 타이밍1~수신 타이밍12)은 각각의 12:1 멀티플렉서에 입력되고, 외부의 중앙 제어부(CPU) 인터페이스에 의해서 4개의 수신 타이밍(수신 타이밍A~수신 타이밍D)이 선택되어 외부 클럭 생성부(14)로 출력되며, 상기 출력 신호는 7:1 멀티플렉서(22)의 입력 신호로 사용된다. 7:1 멀티플렉서(22)는 외부 타이밍1, 외부 타이밍2, 수신 타이밍A~수신 타이밍D와 내부 타이밍등 총 7개의 신호를 입력받아 중앙 제어부(CPU) 인터페이스에 의해서 이중 하나를 선택하여 기준 타이밍으로 사용한다.

제3도는 본 발명에 따른 디지틀 처리 위상 동기 루프의 세부 구성도로서, 31은 디지틀 위상 비교기, 32는 마이크로 프로세서, 33은 디지틀/아날로그 변환기, 34는 전압 제어 발진기, 35는 2분주기, 36은 4분주기를 각각 나타낸다.

디지틀 위상 비교기(31)는 기준 타이밍을 계수 클럭으로 계수하여 125usec마다 5비트의 위상차 데이터를 산출하는 기능을 수행하며, 이들의 위상차 데이터는 마이크로 프로세서(32)로 보내진다.

마이크로 프로세서(32)는 외부의 중앙 제어부와 인터페이스되며, 512msec 주기로 상기 디지틀 위상 비교기(31)로 부터 입력되는 데이터를 누적 평균하여 16비트의 디지틀/아날로그 변환기 제어값을 산출하여 디지틀/아날로그 변환기(33)으로 출력하는 것으로서, 상기 산출 기능은 프로그램에 의해서 수행되며, 모토로라사의 MC68000칩을 사용하여 구현하였다.

디지틀/아날로그 변환기(33)는 마이크로 프로세서(32)로 부터 입력되는 16비트 제어값을 아날로그 전압값으로 변환하여 전압 제어 발진기(34)로 출력하는 것으로서, 아날로그 디바이스사의 AD569를 사용하여 구현하였다.

전압 제어 발진기(34)는 상기 디지틀/아날로그 변환기(33)로 부터 출력되는 아날로그 전압값을 주파수로 변환하여 155.520MHz 클럭을 발생하여 분주기(35,36)로 출력하는 것으로서, 일본 NDK사의 SNP3030A를 사용하여 구현하였다.

2분주기(35)는 상기 전압 제어 발진기(34)로 부터 입력되는 155.520MHz 클럭을 2분주하여 77.760MHz의 동기 클럭을 발생하여 클럭 드라이버(15)의 입력으로 공급한다.

4분주기(36)는 상기 전압 제어 발진기(34)로 부터 입력되는 155.520MHz 클럭을 4분주하여 38.880MHz의 계수 클럭을 발생하여 상기 디지틀 위상 비교기(31)와 타이밍 생성부(13)에 공급한다.

상기 2분주기(35)와 4분주기(36)는 계수기(Counter)를 사용하여 구현한다.

제4도는 본 발명에 따른 디지틀 위상 비교기의 세부 구성도로서, 41은 상향 엣지검출기, 42는 16진 계수기, 43,44는 5비트 래치, 45는 10비트 래치, 46은 304회 검출기, 47은 2분주기를 각각 나타낸다.

상향 엣지검출기(41)는 4분주기(36)로 부터 입력되는 38.880MHz 계수클럭을 이용하여 기준 타이밍 선택부(11)로 부터 입력되는 기준 타이밍의 상향 엣지(Rising edge)만을 검출한 다음 검출한 위치에 계수 클럭의 한주기 폭의 신호(액티브 1)를 발생시키며, 이의 회로는 D 플립플롭과 로직 회로로 구성된다.

그리고, 위상차 데이터의 생성은 상기 16진 계수기(42)와 304회 계수 검출기(46)에 의해서 수행된다. 8KHz 기준 타이밍의 현 상향 엣지에서 다음 상향 엣지까지의 구간을 38.88MHz 계수 클럭으로 계수할때 위상차 혹은 주파수차가 생기지 않는다면 계수값은 4860회(=16x303+12)가 되고, 위상차 혹은 주차수차가 존재하면 4860보다 크거나 혹은 작은 값이 된다.

따라서, 상기 방법을 이용하여 16진 계수기(42)는 상향 엣지검출기(41)로 부터 출력되는 상향 엣지 신호에 의해서 4의 값을 로딩하고, 4분 주기(36)로 부터 입력되는 계수 클럭에 의해서 다음 상향 엣지까지 상향 계수되어 QA,QB,QC와 QD등 4개의 위상차 데이터를 발생하여 5비트 래치(43)으로 출력한다.

상기 304회 계수 검출기(46)는 16진 계수기(42)의 QD클럭에 의해 상향 엣지검출기(41)로 부터 입력되는 상향 엣지 신호의 계수가 수행되며, 304회 계수 시점에 이르면 QD클럭의 한주기 펄스폭을 가진 신호인 QE를 5비트 래치(43)으로 출력하고 다음 상향 엣지 신호에 의해 리셋된다.

5비트 래치(43,44)는 16진 계수기(42)와 304회 계수 검출기(46)에서 생성된 5개의 위상차 데이터를 8KHz 주기인 상향 엣지 신호에 의해서 2단으로 래치한다.

2분주기(47)는 상향 엣지검출기(41)로 부터 입력되는 상향 엣지 신호를 2분주(4KHz)하여 위상 데이터 래치 신호를 10비트 래치(45)로 출력한다.

10비트 래치(45)는 두개의 5비트 래치(43,44)로 부터 입력되는 각각의 위상차 데이터를 상기 2분주기(47)로 부터 입력되는 위상 데이터 래치 신호에 의해서 동시에 래치하여 마이크로 프로세서(32)로 보내게 된다. 여기서, 위상차 데이터 발생율은 8KHz 이지만 실제 마이크로 프로세서(32)가 읽어가는 비율은 4KHz인 것은 마이크로 프로세서(32)의 로드(load)를 중여서 데이터를 잃어버리는 경우를 막기 위한 것이다. 상기 16진 계수기(42)와 2분주기(47)는 일반적은 계수기를 사용하며, 5비트 래치(43,44)와 10비트 래치(45)도 일반적인 래치를 사용하여 구현하며, 304회 계수 검출기(46)는 일반 계수기와 논리회로로 구성된다.

제5도는 본 발명에 따른 디지틀 위상 비교기의 상향 엣지 신호와 위상 데이터 및 위상 데이터 래치 신호등을 보여주고 있다.

제6도는 본 발명에 따른 외부 클럭 생성부(13)의 세부 구성도로서, 61은 5:1 멀티플렉서, 62는 위상 동기 루프(PLL : Phase Lock Loop), 63은 프레이머/선로 접속부(53)를 각각 나타낸다.

5:1 멀티플렉서(61)는 상기 12:1 멀티플렉서(21)에서 오는 4개의 수신 타이밍과 8KHz 타이밍 생성부에서 오는 8K(3)등을 입력으로 하여 외부의 중앙 제어부 인터페이스에 의해서 이중 하나를 선택한다.

상기 위상 동기 루프(62)는 선택된 8KHz 신호를 기준 입력으로 하여 동기된 2.048MHz 클럭을 생성하는 기능을 수행한다.

프레이머/선로 접속부(63)는 상기 2.048MHz 클럭을 이용하여 2.048Mbps의 신호(일반적인 유럽 계위의 E1신호)를 만들어 출력하고, 또한, 동기 상태 메세지의 삽입은 CPU 인터페이스에 의해서 수행된다. 상기 프레이머/선로 접속부(63)는 미국 Level one사의 LXT305A와 Mitel사의 MT9079를 사용하여 구현하였다.

제7도는 본 발명에 따른 타이밍 생성부의 세부 구성도로서, 71은 4860회 분주기, 72는 듀티 조정 회로를 각각 나타낸다.

4860회 분주기(71)는 상기 디지틀 처리 위상 동기 루프(12)의 4분주기(36)에서 오는 38.880MHz의 계수 클럭을 4860회 분주하여 계수 클럭의 한주기 신호인 8K(3)를 만들어 낸 다음 상기 외부 클럭 생성부(14)에 공급한다.

듀티 조정 회로(72)는 상기 4860회 분주기(71)에서 출력되는 8K(3)와 계수기 출력 신호(Q 신호)를 이용하여 38.880MHz 계수 클럭 46주기에 해당되는 8K(1)신호와 38.880MHz 계수 클럭 59주기에 해당되는 8K(2)신호를 생성하여 상기 클럭 드라이버(15)에 공급하여 시스템 타이밍과 시스템 분배 타이밍을 생성한다. 상기 4860회 분주기(71)는 일반적인 계수기와 D플립플롭 및 논리 회로로 구성되고, 상기 듀티 조정 회로(72)는 D플립플롭 및 논리 회로로 구성된다.

제8도는 타이밍 생성부에서 출력되는 8K1(1), 8K(2) 및 8K(3)의 파형도를 보여주고 있다.

상기와 같이 구성되어 동작하는 본 발명은 광대역 회선 분배 시스템(BDCS)의 시스템 클럭 발생부에 적용하여 입력되는 기준 타이밍에 동기된 77.760MHz의 시스템 클럭과 8KHz의 시스템 타이밍을 생성하여 도면에 표시하지 않은 STM-N 신호 처리부와 스위치부에 공급함으로서 전체 시스템을 동기시킬 수 있고, 디지틀 처리 위상 동기 루프에 있어서 기존 시스템에서 사용하는 8비트 마이크로 프로세서와 달리 16비트 마이크로 프로세서를 사용함에 따라 소프트웨어의 처리 속도를 향상시킬 수 있으며, 디지틀 위상 비교기에서 위상 데이타 발생율이 8KHz이지만 5비트 래치와 10비트 래치를 사용함으로서 마이크로 프로세서가 읽어가는 비율이 4KHz로 낮아지므로 마이크로 프로세서의 로드를 줄여 위상 데이타를 놓치지 않게 하며, 동기망 클럭 분배기에 있어서 기존 시스템과 달리 새롭게 외부 클럭 생성부를 추가함에 따라 포인터 조정 지터로 인하여 발생할 수 있는 동기망 클럭의 성능 악화를 최소화할 수 있는 효과가 있다.

Claims

외부로 부터 입력되는 다수의 입력 동기원을 입력받아 외부의 중앙 제어 수단으로 부터 입력되는 선택 신호에 따라 기준 타이밍을 선택하는 기준 타이밍 선택 수단(11); 상기 중앙 제어 수단과 접속되고, 상기 기준 타이밍 선택 수단(11)으로 부터 기준 타이밍을 입력받아 동기된 클럭을 발생시켜 출력하는 디지틀 처리 위상 동기 루핑 수단(12); 상기 디지틀 처리 위상 동기 루핑 수단(12)으로 부터 계수 클럭을 입력받아 분주하여 타이밍을 발생시키는 타이밍 생성 수단(13); 상기 기준 타이밍 선택 수단(11)으로 부터 수신 타이밍을 입력받고 타이밍 생성 수단(13)으로 부터 타이밍을 입력받아 상기 중앙 제어 수단의 선택 신호에 따라 외부 클럭을 선택하여 외부로 출력하는 외부 클럭 생성 수단(14); 상기 디지틀 처리 위상 동기 루핑 수단(12)으로 부터 동기 클럭을 입력받고 상기 타이밍 생성 수단(13)으로 부터 타이밍을 입력받아 다수의 시스템 클럭, 시스템 타이밍, 및 시스템 분배 타이밍을 발생하여 외부로 출력하는 클럭 드라이빙 수단(15)을 구비하는 것을 특징으로 하는 시스템 클럭 발생기.
제1항에 있어서, 상기 기준 타이밍 선택 수단(11)은, 외부로 부터 다수의 수신 타이밍을 각각 입력받아 상기 중앙 제어 수단의 선택 신호에 따라 다수의 수신 타이밍을 선택하여 상기 외부 클럭 생성 수단(14)으로 출력하는 다수의 제1 다중화 수단(21); 및 상기 다수의 제1 다중화 수단(21)으로 부터 상기 다수의 수신 타이밍을 입력받고, 외부로 부터 외부 타이밍과 내부 타이밍을 입력받아 상기 중앙 제어 수단의 선택 신호에 따라 선택하여 기준 타이밍을 상기 디지틀 처리 위상 동기 루핑 수단(12)으로 출력하는 제2 다중화 수단(22)을 구비하는 것을 특징으로 하는 시스템 클럭 발생기.
제1항에 있어서, 상기 디지틀 처리 위상 동기 루핑 수단(12)은, 상기 기준 타이밍 선택 수단(11)으로 부터 입력되는 기준 타이밍을 계수 클럭으로 계수하여 위상차 데이터를 산출하는 디지틀 위상 비교 수단(31); 상기 중앙 제어 수단과 인터페이스되며, 상기 디지틀 위상 비교 수단(31)으로 부터 입력되는 위상차 데이터를 누적 평균하여 디지틀/아날로그 변환기 제어값을 산출하는 마이크로 프로세서(32); 상기 마이크로 프로세서(32)로 부터 입력되는 제어값을 아날로그 전압값으로 변환하여 출력하는 디지틀/아날로그 변환 수단(33); 상기 디지틀/아날로그 변환 수단(33)으로 부터 입력되는 아날로그 전압값을 주파수로 변환하여 클럭을 발생하는 전압 제어 발진 수단(34); 상기 전압 제어 발진 수단(34)으로 부터 입력되는 클럭을 분주하여 동기 클럭을 발생하여 상기 클럭 드라이빙 수단(15)으로 출력하는 제1 분주 수단(35); 및 상기 전압 제어 발진 수단(34)으로 부터 입력되는 클럭을 분주하여 계수 클럭을 발생하여 상기 디지틀 위상 비교 수단(31)과 타이밍 생성 수단(13)으로 출력하는 제2 분주 수단(36)을 구비하는 것을 특징으로 하는 시스템 클럭 발생기.
제3항에 있어서, 상기 디지틀 위상 비교 수단(31)은, 상기 제2 분주 수단(36)으로 부터 입력되는 계수 클럭을 이용하여 상기 기준 타이밍 선택 수단(11)으로 부터 입력되는 기준 타이밍의 상향 엣지(Rising edge)를 검출한 다음 검출한 위치에 계수 클럭의 한주기 폭의 신호(액티브 1)를 발생시키는 상향 엣지 검출 수단(41); 상기 상향 엣지검출 수단(41)으로 부터 출력되는 상향 엣지 신호를 입00력받아 상기 분주 수단(36)으로 부터 입력되는 계수 클럭에 의해서 다음 상향 엣지까지 상향 계수하여 위상차 데이터를 발생하여 출력하는 계수 수단(42); 상기 계수 수단(42)의 클럭에 의해 상향 엣지검출 수단(41)으로 부터 입력되는 상향 엣지 신호를 계수하여 상기 계수 수단(41)의 클럭의 한주기 펄스폭을 가진 위상차 데이터를 출력하는 계수 검출 수단(46); 상기 계수 수단(42)과 계수 검출 수단(46)에서 생성된 위상차 데이터를 상기 상향 엣지검출 수단(41)로 부터 출력되는 상향 엣지 신호에 의해서 래치하는 제1 래치 수단(43,44); 상기 상향 엣지검출 수단(41)으로 부터 입력되는 상향 엣지 신호를 분주하여 위상 데이터 래치 신호를 출력하는 제3 분주 수단(47); 및 상기 제1 래치 수단(43,44)으로 부터 입력되는 각각의 위상차 데이터를 상기 제 3 분주 수단(47)으로 부터 입력되는 위상 데이터 래치 신호에 의해서 동시에 래치하여 상기 마이크로 프로세서(32)로 출력하는 제2 래치 수단(45)을 구비하는 것을 특징으로 하는 시스템 클럭 발생기.
제4항에 있어서, 상기 제1 래치 수단(43,44)은, 2단의 5비트 래치(43,44)로 구성하는 것을 특징으로 하는 시스템 클럭 발생기.
제4항에 있어서, 상기 제2 래치 수단(45)은, 상기 마이크로 프로세서(32)가 데이터를 읽어가는 속도가 위상차 데이터 발생 속도보다 낮도록 구성하는 것을 특징으로 하는 시스템 클럭 발생기.
제1항에 있어서, 상기 외부 클럭 생성 수단(14)은, 상기 기준 타이밍 생성 수단(11)로 부터 입력되는 다수의 수신 타이밍과 상기 타이밍 생성 수단(13)으로 부터 입력되는 타이밍을 입력받아 상기 중앙 제어 수단의 선택 신호에 따라 선택하는 다중화 수단(61); 상기 다중화 수단(61)에서 선택된 신호를 기준 입력으로 하여 동기된 클럭을 생성하는 위상 동기 루핑 수단(62); 및 상기 위상 동기 루핑 수단(62)의 출력을 이용하여 외부 클럭을 생성하여 외부로 출력하는 프레이머/선로 접속 수단(63)을 구비하는 것을 특징으로 하는 시스템 클럭 발생기.
제1항에 있어서, 상기 타이밍 생성 수단(13)은, 상기 디지틀 처리 위상 동기 루핑 수단(12)으로 부터 입력되는 계수 클럭을 분주하여 타이밍을 상기 외부 클럭 생성 수단(14)에 공급하는 분주 수단(71); 및 상기 분주 수단(71)에서 출력되는 타이밍과 계수기 출력 신호를 이용하여 두개의 타이밍을 생성하여 상기 클럭 드라이빙 수단(15)에 공급하는 듀티 조정 수단(72)를 구비하는 것을 특징으로 하는 시스템 클럭 발생기.