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Die
vorliegende Erfindung betrifft ein Verfahren zur Herstellung von
nicht-flüchtigen
Tunnel-Oxid- Speichereinrichtungen, insbesondere EEPROM-Speichern.
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Wie
bekannt ist, werden EEPROM-Speicher durch das Speichern von elektrischen
Ladungen in einem Bereich eines schwebenden Gates und das Tunneln
von Strom durch einen dünnen
Oxid-Bereich (Fowler-Nordheim Tunneln) programmiert; wobei der dünne Oxid-Bereich
(Tunneloxid) durch einen dickeren Oxid-Bereich (Gate-Oxid, welches
beim Abtasttransistor der Zelle zum Lesen der Zelle verwendet wird)
umgeben ist. Der zwischen dem Bereich des schwebenden Gates und
dem Substrat liegende Gate-Oxid-Bereich sorgt für:
- a)
das Erhöhen
des Kopplungskoeffizienten zwischen dem schwebenden Gate und dem
darüber liegenden
Steuergate (was unter anderem auch von Parasitärkapazitäten, wie z. B. denen zwischen
dem schwebenden Gate und dem Substrat, und daher von der Stärke des
Gate-Oxids abhängig
ist);
- b) das Verringern aller unerwünschten parasitären Erscheinungen,
wie z. B. Band-zu-Band-Tunneln (d. h. das Vorhandensein von Störströmen aufgrund
von direkt vom Valenzband zum Leitungsband aus dem Silizium gehenden
Ladungen); und
- c) das Verhindern eines Elektroneneinschlusses im Source-Bereich der Zelle,
was zu asymmetrisch alternden Kurven führen kann (d. h. einer asymmetrischen
Verschiebung der Schwellenkurven gelöschter und geschriebener Zellen,
wel che zum Erzielen eines guten Grades an Lesezuverlässigkeit
vermieden werden muss).
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EEPROM-Speicher
benötigen
auch einen implantierten Bereich (normalerweise Phosphor für Zellen
mit einem n-Kanal)
unter und neben dem Tunnel-Oxid-Bereich und teilweise auf dem Drain-Bereich
der Zelle überlagert,
um eine elektrische Kontinuität
zwischen dem Substrat-Bereich unter dem Tunnel-Oxid (Tunnelfläche) und
dem Drain-Bereich der Zelle sicherzustellen.
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Bei
den EEPROM-Speichern der beschriebenen Art, ist es erwünscht die
Tunnel-Oxid-Fläche zu
minimieren, was die Gesamtfläche
der Zelle und daher die des Speichers ernsthaft beeinflusst, und
so die Herstellung von Speichern mit kleineren Zellen, d. h. einer
größeren Anzahl
von Zellen, zu ermöglichen. Außerdem sorgt
ein Verkleinern der Tunnelfläche auch
für eine
verbesserte Kopplung der Bereiche des schwebenden Gates und des
Steuergates, was daher den gegenwärtig unternommenen Versuch
erklärt,
die Größe des Tunnel-Oxid-Bereichs
auf das Minimum zu reduzieren, welches durch das lithographische
Verfahren zugelassen wird, durch welches er hergestellt wird.
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Andererseits
liefert die gegenwärtige
Technologie eine Reihe von Problemen, welche verhindern, dass diese
Minimalfläche
erreicht wird, wie unten mit Bezug auf die 1–3, welche eine bekannte EEPROM-Zelle
zeigen, und die 4–7 erklärt wird, welche ein bekanntes
Herstellungsverfahren der Zelle zeigen.
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Die 2 und 3 zeigen einen Abschnitt einer bekannten
Speichereinrichtung 1, welche eine Zelle 2 und
einen Auswahltransistor 3 aufweist. Die Nummer 10 in
den 2 und 3 zeigt das p-leitende Substrat
der Einrichtung 1, welches mittels oder ohne der Zwillingswannentechnik
in einer Scheibe aus einem einkristallischen Halbleitersubstrat
(Silizium) gebildet wird und einen n-leitenden Source-Bereich 11 der Zelle,
einen n-leitenden, implantierten elektrischen Kontinuitätsbereich 12,
einen n-leitenden
Drain/Source-Bereich 13, welcher den Drain-Bereich der Zelle 2 und
den Source-Bereich des Auswahltransistors 3 definiert,
und einen n-leitenden Drain-Bereich 14 für einen
Auswahltransistors 3 unterbringt. Die Bereiche 11–14 weisen
alle zur Oberfläche 15 des
Substrats 10.
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Die
folgenden Bereiche sind auf der Oberfläche 15 gestapelt,
welche die Zelle 2 und den relativen Abtasttransistor bilden:
ein Gate-Oxid-Bereich 18 der Zelle 2, welcher
einen dünnen
Tunnel-Oxid-Bereich 19 enthält; ein Bereich 20 eines
schwebenden Gates aus polykristallinen Silizium; ein dielektrischer
Polyzwischenbereich 21; und ein Steuergate-Bereich 22 aus
polykristallinen Silizium. Auf der Oberfläche 15 und auf der
rechten Seite in 2 werden
wieder ein Gate-Oxid-Bereich 25 und ein Gate-Bereich 26 aus polykristallinen
Silizium gezeigt, wobei beide zum Auswahltransistor 3 gehören. Eine
dazwischenliegende dielektrische Schicht 30 überdeckt
die Struktur und isoliert die verschiedenen Schichten.
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Wie
im Abschnitt der 3 gezeigt,
ist der Bereich 20 des schwebenden Gates am oberen Ende und
den Seiten durch eine dielektrische Polyzwischenschicht 21 (vorzugsweise
eine ONO-Schicht, welche ein überlagertes
Siliziumoxid-Siliziumnitirid-Siliziumoxid
aufweist) und am Boden durch ein Gate-Oxid 18 und ein Tunnel-Oxid 19 der
Zelle isoliert und umgeben.
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Der
Abschnitt 15' der
Oberfläche 15 unterhalb
dem Tunnel-Oxid-Bereich 19 bildet
die Tunnelfläche;
wobei der Abstand zwischen dem Bereich 20 des schwebenden
Gates und der Oberfläche 15 beim Abschnitt 15' minimal (ca.
7–10 nm)
und beim Gate-Oxid-Bereich 18 größer ist (ca. 20 nm); und der Abschnitt 31 des
Substrats zwischen dem Kontinuitätsbereich 12 und
dem Source-Bereich 11 den Kanal der Zelle 2 bildet.
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Wie
in 3 gezeigt, sind der
elektrische Kontinuitätsbereich 12 und
der Kanalbereich 31 (nicht im Abschnitt der 3 gezeigt) durch eine dicke
Feldoxidschicht 32 seitlich und der Breite nach definiert.
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Die
Einrichtung 1 ist unter Verwendung der in 1 veranschaulichten Masken gebildet,
in welcher 4 die Tunnelmaske; 5 (gestrichelte
Linie) die Maske zum Definieren des Bereichs des schwebenden Gates
der Breite nach; 6 eine selbst ausrichtende Ätzmaske
(unten erläutert); 7 die
Maske des Aktivbereichs (welche auch dem Source/Drain-Implantat der Zelle 2 und
des Auswahltransistors 3 entspricht); und 8 eine
Maske zum Bilden eines Drain-Kontakts
D anzeigt.
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Die
Einrichtung 1 wird unter Verwendung eines typischen CMOS-
(Zwillings- oder Einzelwanne) Verfahrens hergestellt, wobei beginnend
mit einem p-leitenden Substrat 10 und unter Verwendung
der Maske 7 des Aktivbereichs des Nitrids, welche den Aktivbereich
der Zelle 2 und des Transistors 3 überdeckt,
eine Feldoxidschicht 32 (3)
aufgewachsen wird, um die Aktivbereiche der Einrichtung 1 zu definieren;
nach dem Aufwachsen einer Opferoxidschicht und dem photolithoraphischen
Maskierungsschritt Kondensa toren implantiert werden, um einen Kontinuitätsbereich 12 zu
bilden; nach dem Entfernen der Opferoxidschicht eine Gate-Oxid-Vorschicht 42 aufgesprüht wird
(welche schließlich
einen Teil des Gate-Bereichs 18 der Zelle 2 und
einen Gate-Oxid-Bereich 25 des Auswahltransistors 3 bildet);
eine Tunnelmaske 5 aufgesprüht wird, welche eine Schicht
aus einem lichtempfindlichen Material 43 aufweist, welche
mit Ausnahme eines Fensters 41, bei welchem der Tunnel-Bereich 19 gebildet
werden soll (4), die
gesamte Schicht 42 überdeckt; und
dediziertes Ätzen
durchgeführt
wird, um die Oberfläche 15 zu
reinigen, den belichteten Teil der Schicht 42 zu entfernen
und so die in 5 gezeigte Zwischenstruktur
zu erhalten.
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An
dieser Stelle wird die Tunnelmaske 5 entfernt; der Tunnel-Oxid-Bereich 19 aufgewachsen; und
zur gleichen Zeit nimmt auch die Stärke der Gate-Oxid-Vorschicht 42 zu,
um eine Gate-Oxid-Schicht 44 mit einer Stärke zu bilden,
welche der erwünschten
Endstärke
des Gate-Oxid-Bereichs 18 (und
des Bereichs 25) gleicht, um folglich die in 6 gezeigte Zwischenstruktur
zu ergeben.
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Eine
Schicht aus polykristallinen Silizium (poly1) 45 wird dann
aufgesprüht
und dotiert, um die in 7 gezeigte
Zwischenstruktur zu ergeben. Das Verfahren kann von dieser Stelle
aus auf verschiedene Weisen fortfahren, welche davon abhängen, ob Speicher
mit einem oder zwei polykristallinen Siliziumpegeln gebildet werden,
ob die zwei polykristallinen Siliziumschichten an den Schaltkreistransistoren kurzgeschlossen
werden oder nicht, etc..
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Ein
gegenwärtig
beispielsweise durch den Anmelder verwendetes Verfahren umfasst
die folgenden Schritte: Maskieren der poly1-Schicht 45,
um den Bereich 20 des schwebenden Gates der Zellen der
Breite nach zu definieren (horizontale Richtung in den 1 und 3); Aufsprühen der zusammengesetzten ONO-Schicht; Ätzen der
ONO-Schicht 21 bei den Auswahltransistoren und dem Schaltkreisabschnitt der
Einrichtung 1; Aufsprühen
und Dotieren einer zweiten polykristallinen Siliziumschicht (poly2);
Aufsprühen
einer Wolframsiliziumsschicht (der Einfachheit halber nicht in den 2 und 3 gezeigt); Ätzen der poly2-Schicht ohne
das Entfernen der Maske; Maskieren und selbstausrichtendes Ätzen der ONO-Schicht
und Ätzen
der poly1-Schicht unter Verwendung der Maske 6, um den
Bereich 20 des schwebenden Gates und den Bereich 20 des
Steuergates der Länge
nach zu definieren (vertikale Richtung in 1); Entfernen der Maske 6; Source/Drain-Implantieren,
um die Bereiche 11, 13, 14 zu bilden;
und Feinbearbeitungsschritte einschließlich dem Bilden einer dielektrischen
Zwischenschicht 30, dem Bilden der Kontakte und der Verbindungsschicht/en,
und dem Aufsprühen
der Passivierungsschicht.
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Im
oben erwähnten
Herstellungsverfahren ist der Schritt zum Bilden des Tunnel-Oxid-Bereichs 19 aus
verschiedenen Gründen
besonders kritisch:
- 1. Die Qualität des Tunnel-Oxids
hängt zu
einem kritischen Ausmaß davon
ab, wie gründlich
die Gate-Oxid-Vorschicht 42 entfernt
und die Oberfläche 15 gereinigt
wird.
- 2. Die Spannweite des Tunnelfensters 41 beträgt ca. 0,5-0,7 μm oder weniger,
d. h. sie ist viel kleiner als die Stärke der Schutzschicht 43 (1–1,5 μm). Folglich
ist es nicht einfach, wenn die Gate-Oxid-Vorschicht 42 nass
ent fernt wird, ein Durchnässen
des gesamten Fensters 41 durch die Ätzlösung und ein einheitliches Ätzen der Schicht 42 sicherzustellen.
- 3. Beim Plasmaätzen
zum Entfernen des belichteten Abschnitts der Schicht 42 wird
normalerweise die Oberfläche 15 des
Substrats beschädigt
und folglich die Qualität
des Tunnel-Oxids verschlechtert.
- 4. Beim Plasmaätzen
wird leicht ein Rückstand aufgrund
der hohen, nahe beabstandeten Schutzwände gebildet, und führt folglich
zu einer Verunreinigung der Oberfläche 15 des Substrats
und der Tunnel-Oxid-Schicht 19.
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Bislang
wurden keine zufrieden stellenden Lösungen zu den oben erwähnten Problemen
gefunden, wobei die übliche
Praxis im Wesentlichen aus dem Vergrößern der Fläche des Tunnel-Oxid-Bereichs
durch das Verwenden von Fenstern, welche größer als das lithographische
Minimum sind, oder durch das Finden von Wegen der selbstausrichtenden
Masken, oder aus dem Verwenden von Ätzlösungen besteht, welche auch
ein Tensid aufweisen, um die Benetzbarkeit des Oberflächenätzschritts
zu verbessern.
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Dennoch
besteht das Problem weiterhin. Das Vergrößern der Fläche des Tunnel-Oxid-Bereichs
führt zu
größeren Zellen
und sehr oft zu komplexeren Konfigurationen; während Änderungen an der Ätzlösung in
jedem Einzelfall optimiert werden müssen und nicht immer reproduzierbare
Ergebnisse zulassen.
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Die
japanischen Patentzusammenfassungen, Vol. 13, Nr. 58 (E-714), 9.
Februar 1989, und JP-A-63 246875 offenbaren ein Verfahren zum Herstellen
von EEPROM-Speichern. Dieses bekannte Verfahren ist nachteilhaft,
da es gegenüber
Belastungen auf die Oberfläche
der Gate-Oxid-Schicht aufgrund des unterschiedlichen Ausdehnungskoeffizienten
der Gate-Oxid-Schicht und der Nitridschicht empfindlich ist. Außerdem kann
jede Störstelle
(Pinholes) im Nitrid zu einem Ätzen
der Gate-Oxid-Schicht, wenn die Öffnungen
der Tunnel-Oxid-Bereiche gebildet werden, und daher zu einer verschlechterten Qualität des Gate-Oxids
führen.
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Es
ist eine Aufgabe der vorliegenden Erfindung ein Herstellungsverfahren
zu liefern, welches die Herstellung eines Tunnel-Oxid-Bereichs mit
einer guten Qualität
ermöglicht,
welche nicht durch die normalerweise mit den bekannten Lösungen assoziierten
Probleme beeinträchtigt
wird.
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Nach
der vorliegenden Erfindung ist ein Verfahren zum Herstellen von
nicht-flüchtigen
Tunnel-Oxid-Speichereinrichtungen,
insbesondere EEPROM-Speichern, nach Anspruch 1 geliefert.
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Eine
bevorzugte, nicht einschränkende
Ausführungsform
der vorliegenden Erfindung wird mittels eines Beispiels mit Bezug
auf die beiliegenden Zeichnungen erklärt werden, in welchen:
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1 eine Draufsicht einer
Anzahl von Masken zeigt, welche verwendet werden, um eine bekannte
EEPROM-Speichereinrichtung
herzustellen;
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2 zeigt einen Querschnitt
entlang der Linie II-II in 1 der
bekannten Speichereinrichtung;
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3 zeigt einen Querschnitt
entlang der Linie III-III in 1 der
bekannten Speichereinrichtung;
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die 4–7 zeigen
Querschnitte, wie in 2,
der Speicherzellen der bekannten Einrichtung bei verschiedenen Schritten
bei der Herstellung der Zelle;
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die 8–12 zeigen
Querschnitte, wie in den 4–7 einer Ausführungsform
des Herstellungsverfahrens nach der vorliegenden Erfindung.
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In
der in den 8–12 gezeigten Ausführungsform,
bei welcher die mit der bekannten Lösung in den 4–7 gemeinsamen Bereiche unter
Verwendung des gleichen Nummeriersystems angezeigt werden, wird
eine Gate-Oxid-Schicht 50 auf ein Substrat 10 aus
einem Halbleitermaterial aufgewachsen, welches normalerweise ein
einkristallines Silizium ist, welches zur vorhandenen Löcherleitfähigkeit
dotiert ist und einen n-leitenden Kontinuitätsbereich 12 unterbringt.
Im Gegensatz zu dem bekannten Verfahren, welches oben beschrieben
wurde, liefert die Schicht 50 bereits die erwünschte Endstärke des Gate-Oxid-Bereichs 18 (2 und 3). Eine dünne Schicht (20–50 nm)
aus polykristallinen oder amorphen Silizium 51 wird dann
aufgesprüht,
welche vorzugsweise an Ort und Stelle dotiert ist, beispielsweise
durch das Hinzufügen
von Phosphin oder Arsin auf eine bekannte Weise zum Silan im Aufsprühofen, um
seine elektrischen Eigenschaften zu verbessern; und eine dünne Schicht
(20–50
nm) aus Siliziumnitrid 52 wird aufgesprüht, um eine in 8 gezeigte Zwischenstruktur zu erhalten.
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An
dieser Stelle, wird ein photolithographischer Maskierungsschritt
ausgeführt,
um eine Schutzmaske 54 zu bilden, welche ein Fenster 55 an dem
Abschnitt liefert, in welchem ein Tunnel-Oxid-Bereich (9) zu bilden ist; und eine
Nitridschicht 52 und polykristalline oder amorphe Siliziumschicht 51 werden
plasmageätzt,
um die in 9 gezeigte
Zwischenstruktur zu ergeben, wobei die Schichten 51 und 52 ein
Tunnelfenster 56 der gleichen Fläche als Fenster 55 definieren.
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Die
Maske 54 wird dann entfernt; ein Waschschritt wird durchgeführt; unter
Verwendung der durch die Schichten 51 und 52 gebildeten
Maske wird der belichtete Abschnitt der Gate-Oxid-Schicht 50 nass
geätzt,
beispielsweise unter Verwendung einer verdünnten oder gepufferten Fluorwasserstoffsäurelösung, um
die Struktur der 10 zu
ergeben, in welcher die Gate-Oxid-Schicht 50 eine Öffnung 57 einer
Breite 1 liefert; und der Tunnel-Oxid-Bereich 19 wird
thermisch aufgewachsen (beispielsweise bei T = 800°C in einer
Atmosphäre,
welche Trockensauerstoff enthält,
oder beim Vorhandensein von Dampfspuren), um die Struktur der 11 zu ergeben. Da die Gate-Oxid-Schicht 50 durch
die Schichten 51 und 52 maskiert ist, wird der
Tunnel-Oxid-Bereich 19 nur am Fenster 56 aufgewachsen.
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Die
Nitridschicht 52 wird dann nass entfernt, beispielsweise
mittels einer heißen
Phosphorsäurelösung bei
150°C; die
erste polykristalline Siliziumschicht 45 wird aufgesprüht, um die
Zwischenstruktur in 12 zu
ergeben; und die üblichen
Schritte zum Bilden eines Zwischendielektrikums 21, Aufsprühen einer
zweiten polykristallinen Siliziumschicht, Mustern und Implantieren,
etc., werden wie oben beschrieben durchgeführt.
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Wie
erwähnt,
wird im oben beschriebenen Verfahren die Öffnung 57 in der Gate-Oxid-Schicht 50 mit
der Breite 1 gebildet (ca. 0,5–0,7 μm), welche der einen Seite des
Tun nel-Oxid-Bereichs 19 entspricht (in quadratischer Form,
wenn von oben betrachtet), so dass die Stärke der Maske (gleich der Gesamtstärke der
Schichten 51 und 52, d. h. 40–100 nm) viel geringer ist,
als die Breite der Öffnung 57.
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Das
Verringern der Stärke
der Maske 51, 52, welche beim Ätzen der Gate-Oxid-Schicht 50 verwendet
wird, sorgt im Vergleich zum bekannten Verfahren für das Verbessern
der Benetzbarkeit des Ätzfensters,
für ein
einheitlicheres Ätzen
und für
ein gründlicheres
Waschen und Entfernen des Rückstands.
Außerdem
lässt die
Nitridschicht 52 durch das Vorhandensein einer belichteten
Gate-Oxid-Vorschicht nach dem Entfernen der Maske 54 ein
sehr viel gründlicheres
Waschen der Gate-Oxid-Oberfläche
zu, als beim bekannten Verfahren zugelassen wird. Das Waschen kann
beispielsweise unter Verwendung von Oxid-Ätzlösungen (insbesondere verdünnten oder
gepufferten Fluorwasserstoffsäurelösungen)
durchgeführt
werden. Schließlich
ermöglicht das
beschriebene Verfahren die Verwendung eines breiteren Bereichs an
Lösungen
zum Ätzen
der Schichten 52, 51 und Bilden des Tunnelfensters 56, ohne
Gefahr die die Schutzschicht bildende Maske 54 zu lösen.
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Im
oben beschriebenen Verfahren wird die schützende polykristalline oder
amorphe Siliziumschicht 51 nicht entfernt und berührt anschließend die
erste polykristalline Siliziumschicht 45, mit welcher sie
den Bereich des schwebenden Gates bildet. Das Vorhandensein der
Schicht 51 stört
daher die Bildung der Zelle 2 in keinster Weise.
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Die
Vorteile der Verfahren nach der vorliegenden Erfindung werden aus
der vorangehenden Beschreibung klar sein. In erster Linie ist das
Verwenden von Nitrid als das Mas kiermaterial beim Ätzen der
Oxidschicht 50 wegen dem Nitrid besonders vorteilhaft,
welches zu einer Stärke
aufgesprüht
werden kann, welche gleich einem Bruchteil der Breite des Tunnel-Oxid-Bereichs
der Zellen ist (0,5-0,7 μm), während zur
gleichen Zeit der zum Ätzen
des Oxids benötigte
Widerstand erhalten wird. Außerdem
ist es entfernbar, ohne die bestehenden Schichten, d. h. das Tunnel-Oxid 19 und
die polykristalline oder amorphe Siliziumschicht 51 in
der beschriebenen Ausführungsform
zu beschädigen.
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Natürlich können Veränderungen
am Verfahren, wie es hierin beschrieben und veranschaulicht wurde,
vorgenommen werden, ohne jedoch vom Wesen der wie in den anhängenden
Ansprüchen
definierten, vorliegenden Erfindung abzuweichen. Beispielsweise
wird zwar Nitrid derzeit als das Maskierungsschichtmaterial zum
Entfernen der Abschnitte des Gates oder der Gate-Oxid-Vorschicht,
an welchem das Tunneloxid zu bilden ist, aber andere Materialien
mit der Stärke
und den selektiven Oxid-Ätzeigenschaften,
welche angezeigt wurden, können auch
verwendet werden.