DE68916120T2

DE68916120T2 - Verfahren zur Herstellung einer integrierten Speicher-Zelle.

Info

Publication number: DE68916120T2
Application number: DE68916120T
Authority: DE
Inventors: Pierre Jeuch
Original assignee: Commissariat a lEnergie Atomique CEA
Current assignee: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 1988-07-13
Filing date: 1989-07-12
Publication date: 1995-02-02
Anticipated expiration: 2009-07-13
Also published as: FR2634318B1; JP3021472B2; DE68916120D1; EP0351316B1; EP0351316A1; JPH02125668A; FR2634318A1; US5011787A

Description

Die vorliegende Erfindung hat ein Herstellungsverfahren einer integrierten Speicherzelle zum Gegenstand. Sie wird angewandt vor allem auf dem Gebiet der Herstellung einer integrierten Schaltung in MOS-Technologie, die Speicher umfaßt und vor allem nichtflüchtige Speicher des EPROM-Typs, d. h. Speicher, die elektrisch programmierbar sind und löschbar durch ultraviolette Bestrahlung, oder des Typs EEPROM, d. h. elektrisch programmierbare und löschbare Speicher.
Ein integrierter Speicher ist eine integrierte Schaltung, die einen eigentlichen Speicherteil umfaßt, genannt Speicherzelle, gebildet durch mehrere, elektrisch miteinander verbundene Speicherpunkte, und periphere Schaltungen, die dazu dienen, die Speicherpunkte zu steuern.
Die Erfindung hat nur die Herstellung des eigentlichen Speicherteils zum Gegenstand.
Die modernsten Speicherzellen, die die Speicherung von 10&sup6; Binärelementen ermöglichen, haben Oberflächen von 20 bis 25 um² in einer 1,2 um-Technik, was heißt, daß die kleinsten Streifen und Räume 1,2 um messen. Die Oberfläche eines Speichers ist folglich ungefähr 14- bis 17mal größer als das Elementarquadrat der Lithographie (1200 · 1200 nm²).
In Fig. 1 ist schematisch in der Perspektive eine bekannte Speicherzelle des EPROM-Typs dargestellt, d. h. eine elektrisch programmierbare Speicherzelle nur zum Auslesen und löschbar durch ultraviolette Bestrahlung.
Wie in Fig. 1 dargestellt wird ein Speicherpunkt gebildet durch einen Transistor, umfassend eine Source 4, einen Kanal 5 und einen Drain 6, erzeugt in einem monokristallinen Halbleitersubstrat 8 aus Silicium; die Source und der Drain weisen bezüglich des Substrats umgekehrte Leitfähigkeiten auf.
Der Transistor umfaßt außerdem einen Gateisolator 10, im allgemeinen aus Siliciumoxid, auf dem ein erstes Gate 12 und ein zweites Gate 14 gestapelt sind, erzeugt aus polykristallinem, phosphordotiertem Silicium. Diese beiden Gates sind getrennt durch eine dünne Isolationsschicht 16, im allgemeinen aus Siliciumoxid.
Das erste Gate 12 ist ein floatendes Gate, und das zweite Gate 14 ist das Steuergate des Speicherpunkts.
Der Speicherpunkt ist elektrisch von den anderen Speicherpunkten sowie von den peripheren Steuerschaltungen dieser Punkte isoliert durch ein Feldoxid 18, erzeugt z. B. mittels einer lokalisierten und oberflächlichen Oxidation des Substrats durch eine Siliciumnitridmaske.
Der Aufbau einer Speicherzelle wird bedeckt durch eine dicke Isolierschicht 22, im allgemeinen aus Siliciumoxid, in der die elektrischen Kontaktlöcher der Sources und der Drains hergestellt werden, wie etwa 24. Die elektrischen Verbindungen zwischen den Sources und den Drains der verschiedenen Speicherpunkte und/oder der verschiedenen peripheren Steuerschaltungen werden gewährleistet durch eine leitende Schicht 26, im allgemeinen aus Aluminium, abgeschieden auf der Isolierschicht 22 und auf geeignete Weise geätzt.
Die elektrischen Verbindungen zwischen den Steuergates der verschiedenen Speicherpunkte werden gleichzeitig mit den Steuergates 14 definiert und in derselben Schicht aus polykristallinem Silicium.
Der Anmelder war bei der Herstellung dieser Speicherzellen mit mehreren technischen Problemen konfrontiert.
Das erste Problem ist das der Integrationsdichte.
Man versucht nämlich, die Abmessungen der integrierten Schaltungen und insbesondere der Speicher mehr und mehr zu verringern, um ihre Integrationsdichte zu erhöhen. Es sei daran erinnert, daß man sich bis heute, bei den gegenwärtig bekannten Speichern, nur für zwei Faktoren der Begrenzung und der Verkleinerung der Abmessungen der Speicherzelle interessiert hat.
Der erste Faktor ist die Überdeckung zwischen dem floatenden Gate 12 und dem Feldoxid 18; eine Überlappung X1 des floatenden Gates 12 über das Feldoxid 18 und eine Überlappung Y1 des Feldoxids 18 bezüglich des floatenden Gates 12 sind nötig wegen der Übereinanderlagerungsungenauigkeit der verschiedenen, die Speicherpunkte bildenden Schichten und der Lithographiemasken, die nötig sind, um die verschiedenen Schichten zu ätzen. Diese Überlappungen sind jeweils in der Richtung X der Wörterleitungen und in der Richtung Y der Kanäle der Speicherpunkte, die senkrecht ist zu der Richtung X.
Der zweite Faktor ist die Notwendigkeit, Isolationsabstände vorzusehen um die Kontaktlöcher der Binärelementeleitung herum, d. h. um die Kontaktlöcher der Drains und der Speicherpunkte. Ein Isolationsabstand X2 ist vorgesehen in der X-Richtung zwischen dem Drainkontakt und dem Feldoxid 18, und ein weiterer Isolationsabstand ist vorgesehen in der Y-Richtung zwischen dem Drainkontakt und den Gates 12 und 14.
Die Verringerung der lithographischen Abmessungen wird im allgemeinen nicht begleitet von einer proportionalen Verbesserung der Übereinanderlagerungsgenauigkeit der verschiedenen Ebenen, vor allem der lithographischen Masken, und die oben erwähnten Begrenzungsfaktoren sind mehr und mehr nachteilig für die Erhöhung der Integrationsdicht der Speicher.
Man versucht infolgedessen, die Herstellungsverfahren der Speicherzellen zu verbessern, so daß man eine Selbstjustierung oder eine Selbstpositionierung erhält, um die Überdeckung zwischen dem floatenden Gate und dem Feldoxid und/oder den Isolationsabständen um die Kontaktlöcher herum zu vermeiden.
Das zweite Problem beruht auf der Tatsache, daß die durch die herkömmlichen Verfahren hergestellten Speicherzellen Schwachpunkte aufweisen, in Fig. 1 durch die Referenz P bezeichnet. Diese Punkte sind lokalisiert in Höhe der Winkel, die gebildet werden durch Außenränder der Gates und das Interpoly- Dielektrikum (dielectrique interpoly) 16.
Das dritte Problem beruht auf der Tatsache, daß die mittels der herkömmlichen Verfahren hergestellten Speicherzellen eine Struktur haben, die ein großes Relief aufweist, während es vorteilhaft wäre, eine Struktur zu erhalten, die sich einer ebenen Struktur annähert.
Die vorliegende Erfindung hat ein Herstellungsverfahren einer Speicherzelle zum Gegenstand, das ermöglicht, die Gesamtheit dieser Probleme zu lösen und insbesondere die Integrationsdichte der Speicher zu erhöhen durch eine Reduzierung ihrer Größe, und dies auf unerwartete Weise, indem man den Abstand x'3 zwischen zwei floatenden Gates zweier Speicherpunkte verkleinert, wobei dieser Abstand der ist, der gemessen wird entsprechend der Richtung einer Wörterleitung, die man ebenfalls als Steuerleitung bezeichnet.
Die vorliegende Erfindung hat folglich ein Herstellungsverfahren einer integrierten Speicherzelle auf einem Halbleitersubstrat zum Gegenstand, die eine Matrix von Speicherpunkten umfaßt, die elektrisch voneinander isoliert sind, wobei jeder Speicherpunkt einen Drain, eine Source, ein floatendes Gate umfaßt, wobei die floatenden Gates, von jedem Speicherpunkt, in einer ersten Richtung beabstandet und seitlich isoliert sind von einem oder zwei anderen floatenden Gates; dabei ist das Verfahren hauptsächlich dadurch gekennzeichnet, daß es einen Erzeugungsschritt der seitlichen Isolationen der floatenden Gates in einer ersten Richtung umfaßt, danach einen Erzeugungsschritt der eigentlichen Gates.
Das Verfahren nach Anspruch 1 der vorliegenden Erfindung besteht darin, eine Ätzmaske zu verwenden, die Muster enthält, die die Länge der floatenden Gates definieren, bei dem die verwendete Ätzmaske eines von zwei Gatemustern enthält, wobei das Maskenmuster eine Teilung hat, die zwei Floating-Gate-Längen L' entspricht, erhöht um zwei Längen X3 von Zwischenräumen die zwei floatende Gates trennen. Die Herstellung der Isolationen der floatenden Gates umfaßt einen Aufbringungsschritt einer Opferschicht, danach eine Ätzung dieser Schicht mittel der jedes zweite Gatemuster aufweisenden Maske, danach eine Abscheidung einer Isolatorschicht, danach eine Ätzung des Isolators, um submikrometrische Spacer der gewünschten Breite X3 herzustellen und schließlich eine Entfernung der Opferschicht. Vorteilhafterweise umfaßt das Verfahren die folgenden Schritte: a) vorhergehend:
- Bilden, in dem Substrat, von aktiven Zonen, getrennt durch Dickoxid, das Feldoxid bildend, das die Speicherpunkte isoliert,
- Bilden einer dem Schutz des Substrats dienenden Materialschicht,
- Dotieren der Kanalbereiche durch Ionenimplantation durch die Schutzschicht,
b) dann Herstellung der seitlichen Isolationen durch:
- Aufbringen der Opferschicht,
- Ätzen dieser Schicht, um die gewünschten Muster zu erhalten,
- Abscheiden der dünnen Isolatorschicht,
- Ätzen des Isolators, um die Spacer herzustellen an den Seitenränder der Muster der geätzten Opferschicht,
- Bilden einer dünnen Schicht aus isolierendem Material, um einen Gateisolator zu bilden,
c) Erzeugen der floatenden Gates durch Abscheidung und Ätzung,
d) Erzeugen der Steuergates durch Abscheidung, Maskierung und Ätzung,
e) Erzeugung der Sources und der Drains,
f) Erzeugung der Kontakte,
g) Erzeugung der Zwischenverbindungen.
Vorteilhafterweise umfaßt die Erzeugung der floatenden Gates während des Schrittes c) die folgenden aufeinanderfolgenden Unterschritte:
- Abscheiden einer ersten Schicht aus polykristallinem Silicium,
- Aufbringen einer Planarisierungs-Harzschicht,
- Ätzen des Harzes und des polykristallinen Siliciums mit gleicher Geschwindigkeit, um das polykristalline Silicium freizulegen,
- Dotieren der ersten Schicht aus polykristallinem Silicium.
Nach einer bevorzugten Ausführungsart ist die Opferschicht eine Schicht aus polykristallinem Silicium.
Nach einer bevorzugten Ausführungsart ist das Substrat aus Silicium, und die dünne Schicht aus isolierendem Material ist eine Siliciumoxidschicht, erhalten durch Oxidation des das Substrat bildenden Siliciums.
Vorteilhafterweise wird die Schutzschicht gebildet durch die Nitridmaske, die dazu gedient hat, das Feldoxid zu erzeugen.
Nach einer bevorzugten Ausführungsart wird das Planarisierungsharz aufgebracht mittels Schleudern.
Nach einer Ausführungsart umfaßt die Erzeugung der floatenden Gates einen letzten Schritt, der darin besteht, eine Entfernung der eventuellen Harzreste vorzunehmen mittels eines Sauerstoffplasmas.
Nach einer Ausführungsvariante erfolgt die Dotierung der Schicht aus polykristallinem Silicium direkt nach der Abscheidung dieser Schicht aus polykristallinem Silicium.
Vorteilhafterweise umfaßt die Erzeugung der Steuergates, ausgeführt während des Schritts c), die folgenden aufeinanderfolgenden Unterschritte:
- Erzeugen der Gate-Zwischenisolationsschicht;
- Abscheiden einer zweiten Schicht aus polykristallinem Silicium;
- Dotieren der zweiten Schicht aus polykristallinem Silicium;
- Ätzen dieser zweiten Schicht mit einer Maske, die Muster aufweist, die die Steuergates definieren;
- partielles Ätzen der die Spacer bildenden Isolationsschicht und der Gate-Zwischenisolationsschicht in den Zonen, wo diese Schichten nicht überdeckt sind durch die zweite Schicht aus polykristallinem Silicium;
- selektives Ätzen der ersten polykristallinen Siliciumschicht bezüglich der Isolationsschicht in den nicht durch die zweite Schicht aus polykristallinem Silicium bedeckten Zonen.
Weitere Charakteristika und Vorzüge der Erfindung gehen besser aus der nachfolgenden, beispielhaften und nicht einschränkenden Beschreibung hervor, die sich auf die beigefügten Figuren bezieht:
- die Fig. 1, schon beschrieben, stellt schematisch und perspektivisch eine EPROM-Speicherzelle der vorhergehenden Technik dar;
- die Fig. 2 stellt schematisch und perspektivisch eine erfindungsgemäße EPROM-Speicherzelle dar;
- die Fig. 3 bis 10 stellen aufeinanderfolgende Zwischenschritte des erfindungsgemäßen Herstellungsverfahrens dar;
- die Fig. 11 stellt auf sehr vereinfachte Weise das Schema einer Ätzmaske zur Erzeugung der floatenden Gates dar, entsprechend der vorhergehenden Technik;
- die Fig. 12 stellt auf sehr vereinfachte Weise die im Rahmen des erfindungsgemäßen Verfahrens verwendete Ätzmaske zur Herstellung von submikrometrischen Spacern dar.
Die nachfolgende Beschreibung bezieht sich auf eine EPROM-Speicherzelle. Selbstverständlich kann das erfindungsgemäße Verfahren angewandt werden für EEPROM-Speicherzellen. Im Hinblick auf eine Vereinfachung wird nur eine EPROM-Speicherzelle beschrieben, gebildet durch Speicherpunkte mit N-Kanal, hergestellt auf einem Substrat aus monokristallinem Silicium des Typs p, wobei die Erfindung eine sehr viel größere Reichweite hat, da sie alle Speichertypen mit floatendem Gate betrifft, hergestellt auf einem beliebigen Halbleitersubstrat.
Die in Fig. 2 dargestellt EPROM-Speicherzelle umfaßt, wie die Speicherzellen der vorhergehenden Technik, eine Matrix aus Speicherpunkten, gebildet aus Transistoren, von denen jeder eine Source 4 umfaßt und einen Drain 6 des n&spplus;-Typs, erzeugt auf einem Substrat aus monokristallinem Silicium des p-Typs, wobei Materialstapel vorgesehen sind zwischen der Source und dem Drain. Diese Stapel werden gebildet, ausgehend vom Substrat 8, aus einem ersten Isolator 34 aus Siliciumoxid, einem floatenden Gate 350 aus phosphordotiertem Silicium, einem zweiten Isolator 37, gebildet aus drei gestapelten Isolationsmaterialien SiO&sub2;, Si&sub3;N&sub4; und SiO&sub2; und aus einem Steuergate 38 aus phosphordotiertem polykristallinem Silicium. Diese Stapel sind typischerweise enthalten zwischen 600 und 700 nm.
Um die Speicherpunkte elektrisch voneinander zu isolieren sind seitliche Isolationen 18 vorgesehen. Diese Isolationen sind verbunden mit einer p&spplus;-Dotierung des Substrats.
Die floatenden Gates jedes Speicherpunkts sind voneinander beabstandet in der X-Richtung. Dieser Abstand ist mit der Referenz X3 bezeichnet.
Dem erfindungsgemäßen Herstellungsverfahren entsprechend wird der Abstand X3 bezüglich des vorhergehenden Verfahrens reduziert. Die seitliche Isolation der Gates in dieser Richtung X wird erfindungsgemäß vor der Erzeugung der eigentlichen floatenden Gates hergestellt.
Um die floatenden Gates zu erzeugen, verwendet man im allgemeinen eine lithographische Ätzmaske, die Muster einer gegebenen Teilung hat, der Länge eines Gates entsprechend, zu der der Abstand X3' (Fig. 11) hinzugefügt wird. Indem man erfindungsgemäß die Isolationen der floatenden Gates vor der Erzeugung der eigentlichen Gates herstellt, verwendet man eine Ätzmaske, die Muster mit einer größeren Teilung hat als die, die verwendet wird für die Herstellung der floatenden Gates entsprechend der vorhergehenden Technik. Auf sehr schematische Weise sind in Fig. 11 die Gatemuster G'1, G'2 der Ätzmaske der vorhergehenden Technik dargestellt. In Fig. 12 sind die Muster der Ätzmaske dargestellt, die ermöglichen, die seitlichen Isolationen der floatenden Gates herzustellen. Diese Muster weisen eine Teilung auf, die der Länge L eines Gates G1 entspricht und der Länge L eines zweiten Gates G2, erhöht um zwei Zwischenräume der Länge X3, die jeweils die Gates G1 und G2 trennen und das Gate G2 von einem Gate G3.
Die Gesamtheit der verschiedenen Herstellungsschritte einer erfindungsgemäßen integrierten Speicherzelle ist beschrieben in den Fig. 3 bis 10, die Schnitte entsprechend der Achse BB sind.
Die Herstellung der Isolationen der floatenden Gates umfaßt einen Schritt zum Aufbringen einer Opferschicht 31, die vorteilhafterweise eine Schicht aus polykristallinem Silicium ist, danach einen Schritt zum Ätzen dieser Schicht mittels einer Maske, die soeben definiert worden ist, dann einen Schritt zum Abscheiden einer Isolatorschicht 32 über dieser geätzten Schicht 31 aus polykristallinem Silicium, und schließlich zum Ätzen des Isolators 32 und des polykristallinen Siliciums 31, um Spacer 320 gewünschter Breite herzustellen, d. h. X3. Diese Spacer 320 werden gebildet aus der Isolatorschicht 32, die abgeschieden wurde auf den seitlichen Flanken der Muster 310 der Schicht aus monokristallinem Silicium 31.
Die Opferschicht 31 ist eine Schicht, abgeschieden auf einem Substrat, selektiv und anisotrop geätzt bezüglich dieses Substrats, die eine neue Schicht erhält, die selbst geätzt werden kann und die anschließend vollständig entfernt wird.
Man wählt für diese Schicht ein Material das ermöglicht, alle oben erwähnten Aufbringungs- und Ätzoperationen durchzuführen.
Daher kann diese Schicht, nur zum Beispiel und nicht einschränkend, erzeugt werden aus polykristallinem Silicium.
Das Herstellungsverfahren einer erfindungsgemäßen Speicherzelle umfaßt also die folgenden Schritte:
a) vorhergehend:
- ausgehend von einem Substrat z. B. aus monokristallinem Silicium des Typs p bildet man in diesem Substrat aktive Zonen, getrennt durch Dickoxid, das Feldoxid 18 bildend, das dazu dient, die Speicherpunkte zu isolieren. Das Feldoxid wird erzeugt durch lokalisierte Oxidation des Substrats durch eine Maske aus Siliciumnitrid.
Man bildet eine Materialschicht 30, die dazu dient, das Substrat zu schützen bis zum Gateoxidationsschritt (z. B. eine Schicht aus Siliciumoxid SiO&sub2;), oder man verwendet die Siliciumnitridmaske. Man führt eine Dotierung in den Kanalbereichen durch mittels Ionenimplantation.
b) man stellt anschließend die seitlichen Isolationen her:
- dazu scheidet man die Opferschicht 31 aus polykristallinem Silicium mit einer Dicke von 500 nm ab, man ätzt diese Schicht mit der vordefinierten und mit Bezug auf die Fig. 11 beschriebenen Maske, um Muster 310 zu erhalten, wie dargestellt in Fig. 4.
Anschließend scheidet man die Isolatorschicht 32 ab, gebildet z. B. aus Siliciumoxid SiO&sub2; von 300 nm, mittels der CVD- Technik.
Man führt eine Ätzung ohne Maske (gravure pleine plaque) dieser Isolatorschicht 32 durch, um die Spacer 320 zu bilden, wie dargestellt in der Fig. 5. Diese Ätzung erfolgt mit einem CHF&sub3;-Plasma über die gesamte Dicke der Schicht. Dies ermöglicht, Siliciumoxid nur stehenzulassen auf den Flanken der Muster 310 der Opferschicht aus polykristallinem Silicium.
Man führt eine Beseitigung der Muster 310 aus polykristallinem Silicium durch mittels Plasmaätzen, indem man als Angriffsmittel Schwefelhexafluorid (SF&sub6;) verwendet. Somit erhält man die Spacer mit der Breite X3, wie dargestellt in Fig. 6.
Anschließend erfolgt eine Beseitigung der Schutzschicht 30 mit Hilfe von verdünnter Fluorwasserstoffsäure. Das Gateoxid 34 wird auf herkömmliche Weise erzeugt durch thermische Oxidation.
Anschließend scheidet man eine Schicht aus polykristallinem Silicium 35 von 250 nm ab durch einen CVD- oder LPCVD-Prozeß. In dieser Schicht 35 werden in der Folge die floatenden Gates der Speicherpunkte erzeugt.
Dann scheidet man mittels einer herkömmlichen Technik eine photoempfindliche Harzschicht 36 ab, die das Relief der Schicht 35 verschwinden läßt. Diese Harzschicht 36, Planarisierungsschicht genannt, weist eine Dicke von ungefähr 1400 nm auf. Ihrem Aufbringen kann eine thermische Behandlung folgen, z. B. eine Erwärmung auf eine Temperatur von 250ºC während einer halben Stunde, um eine gute Ausbreitung dieser Harzschicht zu erhalten.
Man führt anschließend eine gleichzeitige Ätzung der Harzschicht 36 und der Schicht aus polykristallinem Silicium 35 durch, mit gleichen Angriffsgeschwindigkeiten für das Harz 36, das polykristalline Silicium 35 und für das Oxid 320, bis zur Freilegung der Oberfläche der Streifen 350, wie dargestellt in Fig. 8, wobei die verbleibende Höhe der Spacer 320 dann ähnlich der der Streifen 350 ist.
Diese Ätzung wird z. B. anisotrop durchgeführt mittels eines reaktiven Ionenätzverfahrens unter Verwendung einer Mischung aus Tri- oder Tetrafluormethan und Sauerstoff, wobei die Fluorverbindungen der Ätzung des polykristallinen Siliciums dienen und der Sauerstoff der Ätzung des Harzes.
Man kann anschließend eine Entfernung der eventuellen Harzreste vornehmen mit H&sub2;SO&sub4; und H&sub2;O&sub2; als Angriffsmittel.
Das Aufbringen des Harzes 36 erfolgt z. B. durch Schleudern.
Die Phosphordotierung des polykristallinen Siliciums 350 kann direkt nach der Abscheidung erfolgen, mittels POCL&sub3;- Diffusion.
Die Phosphordotierung des polykristallinen Siliciums kann ebenfalls nach der Ätzung erfolgen, die mit gleicher Geschwindigkeit durchgeführt wird wie die des Harzes 36 der polykristallinen Siliciumschicht 35. Anschließend erfolgt die Bildung einer Isolationsschicht 37 (Gatezwischenschicht), wobei diese Schicht z. B. aus Siliciumoxid ist. Man kann z. B. auch eine Isolation des Dreischicht-Typs durchführen mittels einer Siliciumoxidschicht, einer Siliciumnitridschicht und einer Siliciumoxidschicht. In diesem Fall hat die erste Oxidschicht eine Dicke von 25 nm, die Nitridschicht eine Dicke von 15 nm und die letzte Oxidschicht eine Dicke von 5 nm.
Auf dem Isolator 37 scheidet man eine weitere Schicht aus polykristallinem Silicium 38 ab, phosphordotiert mittels POCL&sub3;, in der später die zweiten Gates oder Steuergates der Speicherpunkte erzeugt werden. Diese Schicht 38 kann hergestellt werden mittels CVD oder LPCVD und weist eine Dicke von 400 nm auf.
Um diese Steuergates 38 (den Wörterleitungen entsprechend) zu erhalten, führt man eine Ätzung dieser Schicht mittels einer Maske durch, die Muster hat, die die Breiten (in der Y-Achse) der Steuergates definieren.
In diesem Stadium sind die Breiten der floatenden Gates noch nicht definiert, sondern nur die Längen dieser floatenden Gates sind definiert. Das Vorhandensein der Spacer 320 hat ermöglicht, die Streifen 350 in Y-Richtung zu erhalten.
In den nicht durch die Schicht 38 aus polykristallinem Silicium bedeckten Bereichen, in den nicht durch die Steuergates bedeckten Zonen, die soeben definiert wurden, nimmt man eine Ätzung der Muster 350 vor, erhalten aus der Schicht 35 aus polykristallinem Silicium, um die Breite der floatenden Gates zu definieren. Dazu führt man zunächst eine Ätzung der Spacer 320 und des Gate-Zwischenisolators 37 durch in diesen nicht durch die Schicht 38 aus polykristallinem Harz geschützten Bereichen. Tatsächlich führt man eine partielle Ätzung des die Spacer bildenden Siliciumoxids 320 über eine Dicke von 200 nm durch. Diese Ätzung erfolgt anisotrop und selektiv bezüglich des polykristallinen Siliciums mittels einer reaktiven Ionenätzung unter Verwendung von CHF&sub3; oder CF&sub4; als Angriffsmittel. Dann führt man eine Ätzung des polykristallinen Siliciums 350 durch, selektiv bezüglich des Siliciumoxids 320. Diese Ätzung erfolgt anisotrop mittels einer reaktiven Ionenätzung unter Verwendung von Schwefelhexafluorid (SF&sub6;) plus 50% HCL als Angriffsmittel. Eine partielle Ätzung der Spacer 320 wurde durchgeführt, damit das restliche Siliciumoxid das Substrat 8 schützt bei der Ätzung des polykristallinen Siliciums 350. Die verbleibende Siliciumoxidschicht von geringer Dicke stört die Ionenimplantation nicht.
Anschließend führt man auf herkömmliche Weise eine Dotierung der Sources und der Drains durch, dann eine Abscheidung des Isolators 39, der die gesamte Speicherzelle überdeckt, wie dargestellt in Fig. 10. Man stellt abschließend auf herkömmliche Weise die Kontakte und die Zwischenverbindungen zwischen Speicherzellen her, wie aus Fig. 2 ersichtlich.
Das erfindungsgemäße Verfahren ermöglicht es, Speicherzellen herzustellen, die submikrometrische Abstände haben zwischen floatenden Gates.
Es ermöglicht, die Schwachpunkte P zu eliminieren, denn die Winkel, die das Interpoly-Dielektrikum (dielectrique interpoly) und die Ränder der floatenden Gates bildeten, sind nicht mehr vorhanden bei dieser neuen, durch das erfindungsgemäße Verfahren hergestellten Struktur.
Außerdem, für eine gegebene Zellenabmessung, wird die Kopplungsfläche zwischen den Steuergates und den floatenden Gates durch dieses Verfahren vergrößert.

Claims

1. Herstellungsverfahren einer integrierten Speicherzelle des Typs EPROM oder EEPROM auf einem Halbleitersubstrat, eine Matrix aus Speicherpunkten umfassend, die elektrisch voneinander isoliert sind, wobei jeder Speicherpunkt eine Source (4), einen Drain (6), ein floatendes Gate (350), ein Steuergate (38) und einen unter dem floatenden Gate (350) befindlichen Kanal (5) umfaßt, wobei die Source (4) und der Drain (6) sich beiderseits des floatenden Gates (350) befinden, die floatenden Gates jedes Speicherpunkts beabstandet und seitlich isoliert sind in einer ersten Richtung (X) von einem oder zwei anderen Gates, wobei die genannte Richtung senkrecht ist zu der Richtung des Kanals (5), wobei das genannte Verfahren einen Herstellungsschritt der seitlichen Isolationen (320) der floatenden Gates in der ersten Richtung (X) durch hervorstehende isolierende Muster umfaßt, dann einen Herstellungsschritt der eigentlichen floatenden Gates (350) mittels Abscheidung und Ätzung und unter Verwendung, um die seitlichen Isolationen (320) zwischen den floatenden Gates (350) zu erzeugen, einer Ätzmaske, die Muster enthält, die die Länge der floatenden Gates definieren, dadurch gekennzeichnet, daß die Erzeugung der Isolationen der floatenden Gates einen Schritt der Abscheidung einer Opferschicht (31) umfaßt, sodann eine Ätzung dieser Schicht mittels einer Ätzmaske, die ein jedem zweiten Gate entsprechendes Muster aufweist, wobei das Muster der Maske eine Teilung besitzt, die zwei Floating-Gate-Längen (L) entspricht, erhöht um zwei Längen (X3) der Zwischenräume, die zwei Gates trennen, dann eine Abscheidung einer Isolationsschicht (32), dann eine Ätzung der Isolation (32), um die hervorstehenden isolierenden Muster des Typs Spacer (320) der gewünschten submikrometrischen Breite (X3) zu erzeugen, und schließlich eine Beseitigung der Opferschicht 31.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es die folgenden Schritte umfaßt:

a) vorhergehend:

- Bildung von aktiven Zonen in dem Substrat (8), getrennt durch dickes Oxid, das das Feldoxid bildet, das die Speicherpunkte isoliert,

- Bildung einer Materialschicht (30), die dem Schutz des Substrats dient,

- Dotierung der Kanalbereiche durch Ionenimplantation durch die Schutzschicht (30),

b) dann Erzeugung der seitlichen Isolationen durch:

- Abscheidung der Opferschicht (31)

- Ätzung dieser Schicht (31), um die gewünschten Muster (310) zu erhalten,

- Abscheidung der dünnen Isolationsschicht (32),

- Ätzung der Isolation (32), um die hervorstehenden isolierenden Muster des Typs Spacer (320) zu erzeugen an den seitlichen Rändern der Muster (310) der geätzten Opferschicht,

- Beseitigung der Muster (310) der Opferschicht (31),

- Beseitigung der Schutzschicht (30),

- Bildung einer dünnen Schicht (34) aus isolierendem Material, um einen Gateisolator zu bilden,

c) Erzeugung der floatenden Gates durch Abscheidung und Ätzung, Erzeugung der Steuergates durch Abscheidung, Maskierung und Ätzung

e) Erzeugung der Sources (4) und der Drains (6),

f) Erzeugung der Kontakte (24), Erzeugung der Zwischenverbindungen (26).

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Erzeugung der floatenden Gates die folgenden Schritte umfaßt:

- Abscheidung einer ersten Schicht (35) aus polykristallinem Silicium,

- Abscheidung einer Planarisierungs-Harzschicht (36),

- Ätzung des Harzes (36) und des polykristallinen Siliciums (35) mit gleicher Geschwindigkeit, was das polykristalline Silicium freilegt,

- Dotierung der ersten Schicht aus polykristallinem Silicium.

4. Verfahren nach einem der Ansprüche 2 und 3, dadurch gekennzeichnet, daß die Opferschicht (31) durch polykristallines Silicium gebildet wird.

5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß das Substrat aus Silicium ist und dadurch, daß die dünne Schicht aus isolierendem Material (34) ein Siliciumoxid ist, erzeugt durch Oxidation des Substrats.

6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Schutzschicht (30) gebildet wird durch die Nitridmaske, die dazu gedient hat, das Feldoxid zu erzeugen.

7. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Dotierung der ersten Schicht aus polykristallinem Silicium (35) unmittelbar nach der Abscheidung dieser Schicht (35) durchgeführt wird.

8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Erzeugung der Steuergates die folgenden aufeinanderfolgenden Schritte umfaßt:

- Abscheidung der Zwischengate-Isolationsschicht (37);

- Abscheidung einer zweiten Schicht (38) aus polykristallinem Silicium;

- Dotierung der zweiten Schicht (38) aus polykristallinem Silicium;

- Ätzung dieser zweiten Schicht (38) mittels einer Maske, die Muster aufweist, die die Steuergates (38) definieren;

- Partielle Ätzung der die Spacer (320) bildenden Isolationsschicht sowie der Zwischengate-Isolationsschicht (37) in den Zonen wo die Schichten nicht bedeckt sind durch die zweite Schicht (38) aus polykristallinem Silicium;

- Selektive Ätzung der ersten Schicht (35) bezüglich des Isolators (320) in den Zonen, die nicht bedeckt sind durch die zweite Schicht (38) aus polykristallinem Silicium.