DE69500782T2

DE69500782T2 - Thyristor mit isoliertem Gate

Info

Publication number: DE69500782T2
Application number: DE69500782T
Authority: DE
Inventors: Noriyuki Iwamuro
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1994-04-01
Filing date: 1995-03-30
Publication date: 1998-02-26
Anticipated expiration: 2015-03-31
Also published as: EP0675545A2; EP0675545A3; JP3180875B2; US5614738A; DE69500782D1; JPH0870116A; EP0675545B1

Description

Die vorliegende Erfindung betrifft einen als Leistungsschaltvorrichtung verwendeten Thyristor mit isoliertem Gate.
Thyristoren wurden aufgrund ihrer Eigenschaft, eine kleine Durchlaßspannung aufzuweisen, als unverzichtbare Vorrichtungen für die Leistungsumwandlung großer Kapazität verwendet. Außerdem werden heutzutage GTO-(über das Gate abschaltbare)-Thyristoren sehr oft im Bereich hoher Spannung und hohen Stroms verwendet. Es stellten sich jedoch auch Nachteile von GTO- Thyristoren heraus. Die Nachteile sind beispielsweise, daß (1) die GTO-Thyristoren einen großen Gate-Strom zum Ausschalten erfordern, das heißt eine Ausschaltverstärkung der GTO-Thyristoren ist klein, (2) die GTO-Thyristoren große Snubber-Schaltungen für ihr sicheres Ausschalten erfordern, etc. Da die GTO-Thyristoren des weiteren keine Stromsättigung in ihrer Strom- Spannungs-Kennlinie zeigen, erfordern die GTO-Thyristoren passive Komponenten wie beispielsweise eine Sicherung, um den GTO vor einem Lastkurzschluß zu schützen. Dies bedeutet ein Hindernis bei der Miniaturisierung und der Kostenreduzierung der Stromrichter.
Ein von V. A. K. Temple (vergleiche IEEE IEDM Tech. Dig., 1984, Seite 282) vorgeschlagener MOS-Steuerthyristor (MCT) kann als spannungsgesteuerte Vorrichtung klassifiziert werden. Seither wurden weltweit die Analyse und Verbesserung des MCT vorangetrieben, da der MCT mit einer viel einfacheren Gate-Schaltung gesteuert werden kann als die GTO-Thyristoren und da der MCT bei einer niedrigen Durchlaßspannung einschaltet. Auch die MCTS erfordern jedoch passive Komponenten in ihrem praktischen Einsatz, da auch der MCT keine Stromsättigungskennlinie aufweist.
M. S. Shekar et al. haben experimentell gezeigt, daß ein emittergeschalteter Doppel-Kanal- Thyristor (EST) eine Stromsättigungskennlinie bis in einen hohen Spannungsbereich hinein zeigt (vergleiche IEEE Electron Device Letters, Band 12 (1991) Seite 387). Der Erfinder der vorliegenden Erfindung analysierte den sicheren Durchlaßbetriebsbereich (FBSOA) des EST (vergleiche Proceedings of IEEE ISPSD '93, Seite 71, und Proceedings of IEEE ISPSD '94, Seite 195) und eröffnete einen weg zur Entwicklung eines spannungsgesteuerten Thyristors, der selbst dann sicher arbeitet, wenn eine Last kurzgeschlossen ist. Fig. 2 ist eine teilweise perspektivische isometrische Ansicht einer vom vorliegenden Erfinder entwickelten EST-Vorrichtung.
Bei dieser in Fig. 2 gezeigten Vorrichtung ist eine n&spplus;-Pufferschicht 2 auf einer p&spplus;-Emitter- Schicht 1 abgeschieden, und eine n&supmin;-Basis-Schicht 3 ist auf der n&spplus;-Pufferschicht 2 abgeschieden. In einer Oberflächenschicht der n&supmin;-Schicht 3 sind ein erster p-Basis-Bereich 4, ein einen Teil des ersten p-Basis-Bereichs 4 einnehmender p&spplus;-Basis-Bereich 5 und ein zweiter p-Basis-Bereich 6 gebildet. Ein n&spplus;-Source-Bereich 7 ist in einer Oberflächenschicht des ersten p-Basis-Bereichs 4 gebildet, und ein n&spplus;-Emitter-Bereich 8 ist in einer Oberflächenschicht des zweiten p-Basis- Bereichs 6 gebildet. Eine Gate-Elektrode 10 ist auf einem Gate-Oxidfilm 9 von einem Bereich oberhalb des ersten p-Basis-Bereichs 4, der sandwichartig zwischen dem n&spplus;-Source-Bereich 7 und einer freiliegenden Fläche der n&supmin;-Basis-Schicht 3 liegt, bis zu einem Bereich oberhalb des zweiten p-Basis-Bereichs 6, der sandwichartig zwischen dem n&spplus;-Emitter-Bereich 8 und der freiliegenden Fläche der n&supmin;-Basis-Schicht 3 liegt, abgeschieden. Die Länge des Source-Bereichs 7, des Emitter-Bereichs 8 und der Gate-Elektrode 10 ist in Z-Richtung von Fig. 2 begrenzt, und der erste p-Basis-Bereich 4 sowie der zweite p-Basis-Bereich 6 sind außerhalb der begrenzten Länge des Source-Bereichs 7, des Emitter-Bereichs 8 und der Gate-Elektrode 10 miteinander verbunden. Außerhalb der Verbindung des ersten p-Basis-Bereichs 4 und des Source-Bereichs 7 erstreckt sich der p&spplus;-Basis-Bereich 5 in L-Form. Eine Kathode 11 kontaktiert sowohl eine L- förmige Oberfläche des p&spplus;-Basis-Bereichs 5 als auch den n&spplus;-Source-Bereich 7. Eine Anode 12 kontaktiert eine Hauptfläche der p&spplus;-Emitter-Schicht 1.
Durch Anlegen der Kathode 11 dieser Vorrichtung an Masse und durch Anlegen einer positiven Spannung an die Gate-Elektrode 10 in einem Zustand, in dem die Anode 1 2 positiv vorgespannt ist, wird eine lnversionsschicht (Teilspeicherschicht) unter dem Gate-Oxidfilm 9 gebildet, und ein horizontaler MOSFET wird eingeschaltet. Durch diesen Vorgang werden Elektronen von der Kathode 11 über den n&spplus;-Source-Bereich 7 und den in der Oberflächenschicht des ersten p-Basis- Bereichs 4 gebildeten Kanal in die n&supmin;-Basis-Schicht 3 geleitet. Die Elektronen fungieren als Basisstrom eines PNP-Transistors, der aus der p&spplus;-Emitter-Schicht 1, der n&spplus;-Pufferschicht 2, der n -Basis-Schicht 3, dem ersten p-Basis-Bereich 4, dem zweiten p-Basis-Bereich 6 und dem p&spplus;- Basis-Bereich 5 besteht, und steuern den PNP-Transistor. Löcher werden aus der p&spplus;-Emitter- Schicht 1 injiziert, und einige der Löcher fließen über die n&spplus;-Pufferschicht 2 und die n&supmin;-Basis- Schicht 3 in den zweiten p-Basis-Bereich 6. Dann fließen die Löcher in dem zweiten p-Basis Bereich 6 unter dem n&spplus;-Emitter-Bereich 8 in Z-Richtung zur Kathode 11. Die Vorrichtung arbeitet somit in einem IGBT-Modus. Wenn der Strom weiter ansteigt, wird ein PN-Übergang zwischen dem n&spplus;-Emitter-Bereich 8 und dem zweiten p-Basis-Bereich 6 in Vorwärtsrichtung vorgespannt, und ein aus der p&spplus;-Emitter-Schicht 1, der n&spplus;-Pufferschicht 2, der n-Basis-Schicht 3, dem zweiten p-Basis-Bereich 6 und dem n&spplus;-Emitter-Bereich 8 bestehender eingebauter Thyristor wird verriegelt. Beim Ausschalten des EST wird der MOSFET durch Absenken des Potentials der Gate Elektrode 10 unter den Schwellenwert des horizontalen MOSFETs ausgeschaltet. Durch diesen Vorgang wird das Potential des n&spplus;-Emitter-Bereichs 8 von demjenigen der Kathode 11 getrennt, und der Thyristor-Arbeitsmodus endet.
Da der EST eine Stromsättigungskennlinie zeigt, kann er als Ausgangsstufe von Leistungs-ICs verwendet werden. Eine horizontale Struktur, die das Integrieren der ESTs erleichtert, ist in IEEE IEDM Tech. Dig. 1993 von R. Sunkavalli et al. offenbart. Fig. 3 ist eine isometrische Ansicht, die eine Vorrichtungsstruktur des horizontalen EST zeigt. In Fig. 3 sind Teile, die gleich wie diejenigen in Fig. 2 sind, mit den gleichen Bezugszahlen bezeichnet. Fig. 3 ist eine Oxidisolierschicht 32 auf einem n&spplus;-Substrat 31 abgeschieden, und die n&supmin;-Basis-Schicht 3 ist auf der Oxidisolierschicht 32 abgeschieden. In einer Oberflächenschicht der n&supmin;-Basis-Schicht 3 sind der erste p-Basis- Bereich 4, der p&spplus;-Basis-Bereich 5, der zweite p-Basis-Bereich 6, der n&spplus;-Source-Bereich 7 und der n&spplus;-Emitter-Bereich 8 gebildet. Des weiteren sind in einer Oberflächenschicht auf derselben Seite der n&supmin;-Basis-Schicht 3 die n&spplus;-Pufferschicht 2 und die p&spplus;-Emitter-Schicht 1, mit der die Anode 12 in Kontakt steht, selektiv gebildet.
Wie sich aus der obigen Erläuterung ergibt, erniedrigt sich, da der PN-Übergang zwischen dem zweiten p-Basis-Bereich 6 und dem n&spplus;-Emitter-Bereich 8 durch die in dem zweiten p-Basis- Bereich 6 in Z-Richtung fließenden Löcher in Durchlaßrichtung vorgespannt ist, die Vorspannung in Durchlaßrichtung in Z-Richtung bei Annäherung an die Kontaktfläche des zweiten p-Basis- Bereichs 6 mit der Kathode 11. Das heißt, die Anzahl an Elektronen, die vom n&spplus;-Emitter-Bereich 8 injiziert werden, ist in Z-Richtung nicht gleichförmig. wenn der EST aus dem Einschaltzustand heraus ausgeschaltet wird, erlangt der Übergang seine Sperrfähigkeit ausgehend von einem flach vorgespannten Teil nahe der Kontaktfläche mit der Kathode 11 wieder und verzögert die Wiedererlangung in dem von der Kathodenkontaktfläche am weitesten entfernten Teil. Dies bewirkt eine Stromlokalisierung und eine Absenkung der Durchbruchsfestigkeit beim Ausschalten.
Die Fig. 4 und 5 sind Schnittansichten, die verbesserte ESTs zeigen. Obwohl der EST von Fig. 4 in der gleichen Weise arbeitet wie die ESTs der Fig. 2 und 3, erstreckt sich eine Kathode 11 in Y-Richtung und kontaktiert den zweiten p-Basis-Bereich 6 direkt. Dieser Aufbau erleichtert ein schnelles und gleichzeitiges Ausschalten, da der Löcherstrom in Z-Richtung nicht verwendet wird. Die Durchlaßspannung der Vorrichtung von Fig. 4 wird jedoch nicht wie erwartet erniedrigt, da Minoritätsträger selbst dann nicht gleichförmig in Y-Richtung injiziert werden, wenn der PN-Übergang zwischen dem n&spplus;-Emitter-Bereich 8 und dem zweiten p-Basis-Bereich 6 in Thyristor-Betriebsmodus in Durchlaßrichtung vorgespannt würde. Wenn die Dotierstoffkonzentration des p-Basis-Bereichs erniedrigt und sein Widerstand erhöht werden, um das vorstehend beschriebene Problem zu lösen, wird keine ausreichende Spannungsfestigkeit erhalten, da eine Verarmungsschicht zum n&spplus;-Emitter-Bereich 8 durchbricht, wenn eine Kathode 11 negativ und eine Anode 12 positiv vorgespannt werden.
Bei der Vorrichtung von Fig. 5 verursacht diese Vorrichtungsstruktur, obwohl sich ein n&spplus;- Emitter-Bereich 8 über einen p-Basis-Bereich 6 hinaus erstreckt, um die Durchlaßspannung zu senken, eine unzureichende Spannungsfestigkeit in Vorwärtsrichtung.
Ein IGBT und ein Thyristor sind in den ESTs parallel geschaltet. Die Durchlaßspannung sinkt mit zunehmender Fläche des Thyristors. Die Durchlaßspannung sinkt mit zunehmendem Stromverstärkungsfaktor eines NPN-Transistors des Thyristors.
Angesichts der vorstehenden Ausführungen ist es eine Aufgabe der vorliegenden Erfindung, einen Thyristor mit isoliertem Gate zu schaffen, der es erleichtert, die Sperrfähigkeit des PN- Übergangs beim Ausschalten gleichförmig zurückzuerlangen, um die Ausschaltdurchbruchsfestigkeit zu erhöhen und die Durchlaßspannung zu senken.
Die Aufgabe der vorliegenden Erfindung wird durch einen Thyristor mit isoliertem Gate gemäß Anspruch 1 gelöst.
Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Durch Herstellung eines Kontakts der ersten Hauptelektrode zum zweiten Basis-Bereich über den Widerstand, so daß der durch den zweiten Basis-Bereich in Z-Richtung fließende Strom nicht verwendet wird, um den Thyristor ausgehend von einem IGBT-Betriebsmodus zu verriegeln, und so, daß der PN-Übergang zwischen dem Emitter-Bereich und dem zweiten Basis-Bereich seine Sperrfähigkeit gleichförmig über seine Länge zurückerlangen kann, wird eine Stromlokalisierung beim Ausschalten vermieden und die Durchbruchsfestigkeit stark verbessert.
Indem der Emitter-Bereich breiter als der Source-Bereich gemacht wird, um das Verhältnis der Fläche des Hauptthyristors zur Gesamtfläche der Vorrichtung zu erhöhen, wird die Fläche des zweiten Basis-Bereichs zum Extrahieren der Ladungsträger beim Ausschalten erhöht, und die Durchlaßspannung sowie die Durchbruchsfestigkeit werden weiter verbessert. Wenn jedoch die Breite des Emitter-Bereichs mehr als 25 mal so groß wie die Source-Breite ist, steigt die Durchlaßspannung an.
Indem die Kontaktfläche der ersten Hauptelektrode mit der Halbleiterstruktur als Polygon, Kreis oder Ellipse ausgestaltet wird, wird das Flächenverhältnis des Hauptthyristors stärker erhöht als die Streifenkontaktfläche.
Der Spannungsabfall durch den Widerstand wird erhöht und der Hauptthyristor effektiv verriegelt, indem die Kontaktfläche der ersten Elektrode und des Widerstands über einem Bereich der Basis-Schicht angeordnet wird, der sandwichartig zwischen dem Source- und dem Emitter- Bereich liegt, so daß der Widerstand die erste Elektrode an einer Position kontaktieren kann, die vom zweiten Basis-Bereich weit entfernt ist.
Die vorliegende Erfindung ist bei vertikalen Thyristoren, horizontalen Thyristoren und Graben- Thyristoren anwendbar.
In der Halbleitertechnologie häufig verwendetes polykristallines Silizium wird auch vorzugsweise für den Widerstand des vorliegenden Thyristors mit isoliertem Gate verwendet.
Fig. 1 ist eine isometrische Ansicht, die eine erste Ausführungsform eines Thyristors mit isoliertem Gate gemäß der vorliegenden Erfindung zeigt;
Fig. 2 ist eine teilweise perspektivische isometrische Ansicht eines EST gemäß dem Stand der Technik;
Fig. 3 ist eine isometrische Ansicht, die eine Vorrichtungsstruktur eines horizontalen EST gemäß dem Stand der Technik zeigt;
Fig. 4 ist eine Schnittansicht, die einen verbesserten EST gemäß dem Stand der Technik zeigt;
Fig. 5 ist eine Schnittansicht, die einen weiteren verbesserten EST gemäß dem Stand der Technik zeigt;
Fig. 6 ist eine teilweise geschnittene isometrische Ansicht, die eine zweite Ausführungsform eines Thyristors mit isoliertem Gate gemäß der vorliegenden Erfindung zeigt;
Fig. 7 ist eine Schnittansicht, die eine Anordnung von Thyristorzellen von Fig. 6 zeigt;
Fig. 8 ist eine Schnittansicht, die eine dritte Ausführungsform eines Thyristors mit isoliertem Gate gemäß der vorliegenden Erfindung zeigt;
Fig. 9 ist eine Draufsicht einer Streifenzelle von Fig. 8;
Fig. 10 ist eine Draufsicht, die das Muster einer Vorrichtung aus quadratischen Zellen zeigt;
Fig. 11 ist eine Draufsicht, die das Muster einer Vorrichtung aus kreisförmigen Zeilen zeigt;
Fig. 12 ist eine Draufsicht, die das Muster einer Vorrichtung aus elliptischen Zeilen zeigt;
Fig. 13 ist ein Spannungs-Strom-Diagramm, das den sicheren Sperrbetriebsbereich (RBSOA) der Vorrichtung der 600 V-Klasse der vorliegenden Erfindung mit den Vorrichtungen gemäß dem Stand der Technik vergleicht;
Fig. 14 ist ein Schaltbild, das eine Schaltung zur Messung des RBSOA zeigt;
Fig. 15 ist eine Schnittansicht, die eine Ausführungsform eines Thyristors mit isoliertem Gate der 600 V-Klasse (eine vierte Ausführungsform) der vorliegenden Erfindung zeigt;
Fig. 16 ist ein Graph, der das Verhältnis der Breite w&sub1; des n&spplus;-Emitter-Bereichs zur Durchlaßspannung der Vorrichtung der 600 V-Klasse von Fig. 15 zeigt;
Fig. 17 ist ein Spannungs-Strom-Diagramm, das die Abhängigkeit der Durchbruchsfestigkeit von der Breite w&sub1; des n&spplus;-Emitter-Bereichs der Vorrichtung von Fig. 15 zeigt;
Fig. 18 ist ein Graph, der das Verhältnis der Breite w&sub1; des n&spplus;-Emitter-Bereichs zur Durchlaßspannung der Vorrichtung der 600 V-Klasse von Fig. 15 zeigt, deren Source-Breite w&sub2; 6 µm beträgt;
Fig. 19 ist ein Spannungs-Strom-Diagramm, das die Abhängigkeit der Durchbruchsfestigkeit von der Breite w&sub1; des n&spplus;-Emitter-Bereichs der Vorrichtung der 600 V-Klasse mit w&sub2; von 6 µm zeigt;
Fig. 20 ist ein Graph, der das Verhältnis der Breite w&sub1; des n&spplus;-Emitter-Bereichs zur Durchlaßspannung der Vorrichtung der 600 V-Klasse zeigt, deren Source-Breite w&sub2; 10 µm beträgt;
Fig. 21 ist ein Spannungs-Strom-Diagramm, das die Abhängigkeit der Durchbruchsfestigkeit von der Breite w&sub1; des n&spplus;-Emitter-Bereichs der Vorrichtung der 600 V-Klasse mit w&sub2; von 10 µm zeigt;
Fig. 22 ist ein Spannungs-Strom-Diagramm, das den RBSOA der Vorrichtung der 2500 V- Klasse der vorliegenden Erfindung bei 125ºC mit der in Fig. 15 gezeigten Struktur mit demjenigen eines EST-1, eines EST-2, eines EST-3 und eines IGBT der 2500 V-Klasse vergleicht;
Fig. 23 ist ein Graph, der das Kompromißverhältnis zwischen der Durchlaßspannung und der Ausschaltzeit der Vorrichtung der 2500 V-Klasse der vorliegenden Erfindung mit denjenigen des Standes der Technik vergleicht;
Fig. 24 ist ein Graph, der das Kompromißverhältnis zwischen der Durchlaßspannung und der Ausschaltzeit der Vorrichtung der 600 V-Klasse der vorliegenden Erfindung mit denjenigen des Standes der Technik vergleicht;
Fig. 25 ist eine Schnittansicht, die eine fünfte Ausführungsform eines Thyristors mit isoliertem Gate gemäß der vorliegenden Erfindung zeigt, bei dem der horizontale MOSFET mit einer Grabenstruktur versehen ist;
Fig. 26 ist eine Schnittansicht, die eine Ausführungsform eines horizontalen Thyristors mit isoliertem Gate (sechste Ausführungsform) gemäß der vorliegenden Erfindung zeigt; und
Fig. 27 ist ein Spannungs-Strom-Diagramm, das den RBSOA der Vorrichtung von Fig. 26 mit demjenigen eines EST-1 der 600 V-Klasse und eines IGBT des horizontalen Typs vergleicht.
Fig. 1 ist eine isometrische Ansicht, die eine erste Ausführungsform eines Thyristors mit isoliertem Gate gemäß der vorliegenden Erfindung zeigt, bei der Teile, die gleich wie diejenigen in den Fig. 2 bis 4 sind, mit den gleichen Bezugszahlen bezeichnet sind. Eine Elementhalbleiterstruktur des Thyristors mit isoliertem Gate von Fig. 1 ist die gleiche wie diejenige der ESTs der Fig. 2 und 4. In Fig. 1, auf der ersten Seite einer n&supmin;-Basis-Schicht 3, sind der erste p-Basis- Bereich 4 und der zweite p-Basis-Bereich 6 in einer Oberflächenschicht der n&supmin;-Basis-Schicht 3 ausgebildet. Des weiteren ist ein p&spplus;-Basis-Bereich 5 in einem Teil des ersten p-Basis-Bereichs 4 ausgebildet, um zu verhindern, daß ein parasitärer Thyristor verriegelt. Auf der zweiten Seite der n-Basis-Schicht ist eine n&spplus;-Pufferschicht 2 ausgebildet, und eine p&spplus;-Emitter-Schicht 1 ist auf der n&spplus;-Pufferschicht 2 ausgebildet. Ein n&spplus;-Source-Bereich 7 ist in einer Oberflächenschicht des ersten p-Basis-Bereichs 4 ausgebildet, und ein n&spplus;-Emitter-Bereich 8 ist in einer Oberflächenschicht des zweiten p-Basis-Bereichs 6 ausgebildet. Auf einer Oberfläche dieser Struktur ist eine Gate-Elektrode 10 zwischen dem n&spplus;-Source-Bereich 7 und dem n&spplus;-Emitter-Bereich 8 auf einem Gate-Oxidfilm 9 oberhalb des ersten p-Basis-Bereichs 4, der n-Basis-Schicht 3 und des zweiten p-Basis-Bereichs 6 ausgebildet. Dadurch wird ein horizontaler MOSFET gebildet. Eine Oberfläche dieser ersten Seite ist mit einer Isolierschicht 14 aus Phosphorsilikatglas (PSG) bedeckt, die von einem Kontaktloch durchdrungen ist. Eine polykristalline Siliziumschicht 13 als ein Widerstand ist niedergeschlagen bzw. abgeschieden und wärmebehandelt, so daß sie mit dem zweiten p-Basis- Bereich 6 in dem Kontaktloch Kontakt hat. Die Isolierschicht 14 und die polykristalline Siliziumschicht 13 sind mit einer Kathode 11 bedeckt. Das Verhalten des derart gebildeten Thyristors mit isoliertem Gate wird nachstehend erläutert.
Durch Verbinden der Kathode 11 mit Masse und durch Anlegen einer positiven Spannung an die Gate-Elektrode 10 in einem Zustand, in dem die Anode 12 positiv vorgespannt ist, wird eine lnversionsschicht (Teilspeicherschicht) unter dem Gate-Oxidfilm 9 gebildet, und der horizontale MOSFET wird eingeschaltet. Durch diesen Betrieb werden Elektronen von der Kathode 11 über den n&spplus;-Source-Bereich 7 und den Kanal des MOSFETs in die n-Basis-Schicht 3 geliefert. Die Elektronen fungieren als Basisstrom eines PNP-Transistors (die p&spplus;-Emitter-Schicht 1/die n&spplus;- Pufferschicht 2 und die n-Basis-Schicht 3/der erste und der zweite p-Basis-Bereich 4, 6 (der p&spplus;- Basis-Bereich 5)) und steuern den PNP-Transistor. Löcher werden von der p&spplus;-Emitter-Schicht 1 injiziert und fließen über die n&spplus;-Pufferschicht 2 und die n-Basis-Schicht 3 zum zweiten p-Basis- Bereich 6. Dann fließen die Löcher durch die polykristalline Si-Schicht 13 zur Kathode 11. Das Potential des zweiten p-Basis-Bereichs 6 wird durch den die polykristalline Si-Schicht 13 durchfließenden Löcherstrom angehoben. Schließlich beginnt eine Elektroneninjektion von dem n&spplus;-Emitter-Bereich 8, und ein aus der p&spplus;-Emitter-Schicht 1, der n&spplus;-Pufferschicht 2, der n&supmin;-Basis- Schicht 3, dem zweiten p-Basis-Bereich 6 und dem n&spplus;-Emitter-Bereich 8 bestehender Hauptthyristor wird gesteuert.
Beim Ausschalten des EST wird der MOSFET durch Absenken des Potentials der Gate-Elektrode 10 unter den Schwellenwert des horizontalen MOSFETs ausgeschaltet. Durch diesen Vorgang wird das Potential des n&spplus;-Emitter-Bereichs von demjenigen der Kathode 11 getrennt, und der Thyristor-Betriebsmodus endet.
Fig. 6 ist eine isometrische Teilschnittansicht, die eine zweite Ausführungsform eines Thyristors mit isoliertem Gate gemäß der vorliegenden Erfindung zeigt. In Fig. 6 ist für die Erläuterung ein Teil der Vorrichtung weggelassen. Fig. 7 ist eine Schnittansicht in einer Mittenebene in der Mitte der Dicke der Gate-Elektrode 10 einer eine Vielzahl der Thyristorzellen von Fig. 6 enthaltenden Halbleitervorrichtung. In den Fig. 6 und 7 sind gleiche Teile mit den gleichen Bezugszahlen bezeichnet. Die Kathode 11 kontaktiert mit dem p&spplus;-Basis-Bereich 5 und dem n&spplus;-Source-Bereich 7 in einer quadratischen Kontaktfläche 15, die in Fig. 6 durch gestrichelte Linien gezeigt ist. Die Gate-Elektrode 10 ist als ein die Kontaktfläche 15 umgebender quadratischer Ring ausgebildet und durch Gate-Ausläufer 16 mit benachbarten Gate-Elektroden 10, 10 verbunden. Der zweite p- Basis-Bereich 6 und der n&spplus;-Emitter-Bereich 8 umgeben die Gate-Elektrode 10 unterhalb dieser Gate-Elektrode 10 in quadratischer Form. Die polykristalline Siliziumschicht 13 umgibt die Gate- Elektrode 10 unter Zwischenlage der PSG-Zwischenisolierschicht 14 und kontaktiert mit dem zweiten p-Basis-Bereich 6. Da diese Ausgestaltung die Kontaktfläche des polykristallinen Siliziumwiderstands 13 mit dem zweiten p-Basis-Bereich 6 sowie das Verhältnis der Fläche des Haupttransistors zur Fläche der gesamten Vorrichtung vergrößert, ist die Durchlaßspannung des Thyristors mit isoliertem Gate niedriger.
Fig. 8 ist eine Schnittansicht, die eine dritte Ausführungsform eines Thyristors mit isoliertem Gate gemäß der vorliegenden Erfindung zeigt. In Fig. 8 ist die Länge des polykristallinen Siliziumwiderstands 13 zwischen dem zweiten p-Basis-Bereich 6 und der Kathode 11 durch eine Siliziumoxid-Isolierschicht 24 mit 0,7 µm Dicke verlängert, die zwischen den Widerstand 13 und die Kathode 11 eingefügt ist, um einen Potentialabfall durch den polykristallinen Siliziumwiderstand 13 effizient zu realisieren. Fig. 9 ist eine Draufsicht einer Streifenzelle von Fig. 8. In Fig. 9 sind die Gate-Elektrode 10 und der Widerstand 13 durch schraffierte Flächen dargestellt, und der Widerstand 13 kontaktiert mit der Halbleiterstruktur in einer Fläche 41. Die Fig. 10, 11 und 12 sind Draufsichten, die Vorrichtungsmuster mit quadratischen Zellen, kreisförmigen Zellen bzw. elliptischen Zellen zeigen.
Fig. 13 ist ein Spannungs-Strom-Diagramm, das den sicheren Sperrbetriebsbereich (RBSOA) der Vorrichtungen von Fig. 6 und 9 mit den Thyristoren mit isoliertem Gate gemäß dem Stand der Technik, der in Fig. 2 (nachstehend als "EST-1" bezeichnet), Fig. 4 (nachstehend als "EST-2" bezeichnet) und Fig. 5 (nachstehend als "EST-3" bezeichnet) gezeigt ist, und einem IGBT vergleicht. Die RBSOA wurden bei 125ºC mit einer in Fig. 14 gezeigten Schaltung gemessen. In Fig. 14 ist eine zu messende Vorrichtung 21 über eine Induktanz 22 mit 1 mH und einer dazu parallel geschalteten Wheatstone-Brücke 23 mit einer Gleichstromquelle 27 verbunden. Ein Gate der Vorrichtung 21 ist über einen Widerstand 25 mit 25 Ω mit einer Gate-Stromversorgung 26 verbunden. Die Vorrichtung 21 ist als Vorrichtung der 600 V-Klasse hergestellt, die einen Wafer verwendet, der aus einer n&spplus;-Pufferschicht mit 0,1 Ω cm spezifischem Widerstand und mit 10 µm Dicke, die epitaktisch auf einem p&spplus;-Siliziumsubstrat mit 0,02 Ω cm spezifischem Widerstand und mit 450 µm Dicke aufgewachsen ist, und einer n&supmin;-Basis-Schicht mit 40 Ω cm spezifischem Widerstand und mit 55 µm Dicke auf der n&spplus;-Pufferschicht epitaktisch aufgewachsen ist, zusammengesetzt ist. Die Länge des n&spplus;-Emitter-Bereichs 8 beträgt 6 µm, und die Länge des n&spplus;-Source-Bereichs 7 beträgt 14 µm. Die Breite des Emitters aller EST-Vorrichtungen beträgt 20 µm. Die Chipgröße dieser fünf Vorrichtungen beträgt 1 cm². Die Durchlaßspannung, die durch den Potentialabfall definiert ist, wenn ein Strom von 100 A die Vorrichtung durchfließt, beträgt 0,9 V für die Vorrichtungen von Fig. 6 und 9, 1,6 V für den EST-1, 1,7 V für den EST-2, 1,0 V für den EST-3 und 2,3 V für den IGBT. Wie in Fig. 13 angegeben, zeigen die Vorrichtungen der vorliegenden Erfindung eine Durchlaßspannung, die niedriger als diejenige der anderen vier Vorrichtungen des Standes der Technik ist, und eine Durchbruchsfestigkeit, die 2,5 mal so hoch ist wie diejenige des IGBT und doppelt so hoch wie diejenige des EST-1. Dies liegt daran, daß der PN-Übergang zwischen dem n&spplus;-Emitter-Bereich 8 und dem zweiten p-Basis-Bereich 6 seine Sperrfähigkeit gleichzeitig über seine ganze Länge wiedererlangt, wonach der zweite p- Basis-Bereich 6 als ein Nebenschluß für den Löcherstrom dient.
Fig. 16 ist ein Graph, der das Verhältnis der Breite w&sub1; des n&spplus;-Emitter-Bereichs 8 zur Durchlaßspannung einer in Fig. 1 5 gezeigten Ausführungsform eines Thyristors mit isoliertem Gate der 600 V-Klasse gemäß der vorliegenden Erfindung zeigt. Fig. 17 ist ein Spannungs-Strom- Diagramm, das die Abhängigkeit der Durchbruchsfestigkeit von der Breite w&sub1; des n&spplus;-Emitter- Bereichs 8 der Vorrichtung von Fig. 15 zeigt. Die Länge des n&spplus;-Source-Bereichs 7 und die Source-Breite w&sub2; betragen 4 pm. Wie die Fig. 16 und 17 angeben, werden die Durchlaßspannung und die Durchbruchsfestigkeit durch Vergrößern der Emitter-Breite w&sub1; auf mehr als die Source-Breite w&sub2; verbessert. Diese Verbesserungen werden der Erhöhung der Elektronenanzahl, die vom n&spplus;-Emitter-Bereich 8, dessen Flächenverhältnis in einer Einheitszelle erhöht ist, und einem Anstieg der Löcherzahl zugeschrieben, die beim Ausschalten aufgrund der relativen Vergrößerung des zweiten p-Basis-Bereichs 6 in Verbindung mit der Vergrößerung der Emitter- Breite w&sub1; extrahiert werden. Wenn jedoch w&sub1; 100 µm übersteigt, beginnt die Durchlaßspannung abzufallen. Dies liegt an einer Erhöhung der für das Einschalten des Thyristors erforderlichen Spannung bei Vergrößerung des angenommenen Flächenverhältnisses des IGBT in der Einheitszelle.
Fig. 18 ist ein Graph, der das Verhältnis der Breite w&sub1; des n&spplus;-Emitter-Bereichs 8 zur Durchlaßspannung eines Thyristors mit isoliertem Gate der 600 V-Klasse zeigt, dessen Source-Breite w&sub2; 6 µm beträgt, und Fig. 19 ist ein Spannungs-Strom-Diagramm, das die Abhängigkeit der Durchbruchsfestigkeit von der Breite w&sub1; des n&spplus;-Emitter-Bereichs der Vorrichtung der 600 V-Klasse mit w&sub2; von 6 µm zeigt. Fig. 20 ist ein Graph, der das Verhältnis der Breite w&sub1; des n&spplus;-Emitter- Bereichs 8 zur Durchlaßspannung eines Thyristors mit isoliertem Gate der 600 V-Klasse zeigt, dessen Source-Breite w&sub2; 10 µm beträgt, und Fig. 21 ist ein Spannungs-Strom-Diagramm, das die Abhängigkeit der Durchbruchsfestigkeit von der Breite w&sub1; des n&spplus;-Emitter-Bereichs 8 der Vorrichtung der 600 V-Klasse mit w&sub2; von 10 µm zeigt. Die Fig. 18, 20 und 19, 21 zeigen ähnliche Ergebnisse wie die Fig. 16 bzw. 17. Diese Figuren zeigen, daß die Durchlaßspannung ab einem w&sub1;, das um einen Faktor 25 oder mehr größer als w&sub2; ist, anzusteigen beginnt.
Tabelle 1 listet gemessene Werte der Durchlaßspannung und der Druchbruchsfestigkeit auf, die durch den maximalen Ausschaltstrom bei VAK von 500 V der Vorrichtungen von Fig. 7, 10, 11 und 12 repräsentiert ist. Die Emitter-Breite w&sub1; beträgt 10 µm, und die Source-Breite w&sub2; beträgt 4 µm für jede Vorrichtung. Tabelle 1
Durch Ausgestaltung des Kathodenkontaktbereichs 15 in quadratischer Form, wie in den Fig. 7 und 10 gezeigt, wird das Flächenverhältnis des Hauptthyristors erhöht, der PN-Übergang zwischen dem n&spplus;-Emitter-Bereich 8 und dem zweiten p-Basis-Bereich 6 erlangt seine Sperrfähig keit gleichförmig zurück, und der Löcherstrom fließt durch den p-Basis-Bereich 6. Im Ergebnis werden die Durchlaßspannung und die Durchbruchsfestigkeit verbessert, wie in Tabelle 1 und in Fig. 13 beschrieben. Ähnliche Ergebnisse werden durch die polygonale Zelle mit mehr Ecken, die kreisförmige Zelle von Fig. 11 und die elliptische Zelle von Fig. 12 erhalten.
Die vorliegende Erfindung reduziert die Durchlaßspannung effektiv und verbessert die Durchbruchsfestigkeit unabhängig von der Nennspannung und dem Verfahren, mit dem der Halbleiterkristall für das Substrat gezüchtet wird. Fig. 22 ist ein Spannungs-Strom-Diagramm, das den RBSOA bei 125ºC des Thyristors mit isoliertem Gate der 2500 V-Klasse der vorliegenden Erfindung mit der in Fig. 15 gezeigten Struktur mit demjenigen eines EST-1, eines EST-2, eines EST-3 und eines IGBT der 2500 V-Klasse vergleicht. In Fig. 22 beträgt die Dicke der n&supmin;-Schicht 3 440 µm. Die Durchlaßspannung beträgt 1,1 V für die vorliegende Vorrichtung, 2,0 V für den EST-1, 2,2 V für den EST-2, 1,4 V für den EST-3 und 3,3 V für den IGBT. Ähnlich wie bei der Vorrichtung der 600 V-Klasse und der aus einem epitaktischen Wafer gebildeten Vorrichtung zeigt die Vorrichtung der 2500 V-Klasse der vorliegenden Erfindung einen viel breiteren RBSOA als die ESTs und der IGBT, und die Vorrichtung der vorliegenden Erfindung der 2500 V-Klasse zeigt eine niedrige Durchlaßspannung. Die vorliegende Erfindung vergrößert mit anderen Worten den RBSOA ohne Verschlechterung der Durchlaßspannung und unabhängig vom spezifischen Widerstand der n&supmin;-Schicht 3 und einem Stromverstärkungsfaktor des PNP-Transistors mit breiter Basis.
Fig. 23 und 24 sind Graphen, die die Kompromißverhältnisse zwischen der Durchlaßspannung und der Ausschaltzeit der Vorrichtungen der 600 V-Klasse und der 2500 V-Klasse vergleichen. In den Figuren ist die Durchlaßspannung durch einen Potentialabfall bei 25ºC und bei einer Stromdichte von 100 A/cm² für die Vorrichtungen der 600 V-Klasse und bei einer Stromdichte von 50 A/cm² für die Vorrichtungen der 2500 V-Klasse definiert. Die Ausschaltzeit in den Fig. 23, 24 wurde bei 125 ºC gemessen. Die Fig. 23 und 24 geben an, daß in diesen Spannungsfestigkeitsklassen die Vorrichtungen der vorliegenden Erfindung ein besseres Kompromißverhältnis als die ESTs und der IGBT zeigen.
Der horizontale MOSFET des Thyristors mit isoliertem Gate der vorliegenden Erfindung kann mit einer in Fig. 25 gezeigten Grabenstruktur versehen sein. In Fig. 25 ist eine n&spplus;-Schicht durch selektive Diffusion in der Oberflächenschicht des p-Basis-Bereichs gebildet. Es ist ein Graben 17 vorhanden, der die n&spplus;-Schicht in einen Source-Bereich 7 und einen Emitter-Bereich 8 unterteilt. Die Gate-Elektrode 10 ist in einem Isolator 9 vergraben, der den Graben 17 füllt. Diese Struktur erleichtert die Verkleinerung der Einheitszellenbreite von 50 µm in den Fig. 3 und 4 auf 40 µm und das Absenken der Durchlaßspannung. Durch die Grabenstruktur wird die Durchlaßspannung von 1 , 1 V auf 1,0 V in der Vorrichtung der 600 V-Klasse erniedrigt, und die Durchlaßspannung von 1,3 V wird auf 1,1 V in der Vorrichtung der 2500 V-Klasse erniedrigt. In Kombination hiermit werden die RBSOAs um den Faktor 1,3 im Vergleich zu laminierten Vorrichtungen vergrößert.
Fig. 26 ist eine Schnittansicht die eine Ausführungsform eines horizontalen Thyristors mit isoliertem Gate gemäß der vorliegenden Erfindung zeigt. In Fig. 26 sind Teile, die gleich wie diejenigen in den Fig. 1 und 3 sind, mit den gleichen Bezugszahlen bezeichnet. Die Vorrichtung von Fig. 26 unterscheidet sich von der Vorrichtung von Fig. 3 insofern, als ein p&spplus;-Kontaktbereich 19 auf der Seite des n&spplus;-Emitter-Bereichs 8 in der Oberflächenschicht des zweiten p-Basis- Bereichs 6 gebildet ist und sich die Kathode 11 unter Zwischenlage des polykristallinen Siliziumwiderstands 13 über den p&spplus;-Kontaktbereich 19 erstreckt. Mit dieser Ausgestaltung verhält sich die Vorrichtung von Fig. 26 ähnlich wie die vertikale Vorrichtung von Fig. 1. Eine experimentelle Vorrichtung der 600 V-Klasse wurde auf einem SOI-Substrat mit einer SiO&sub2;-Schicht 32 von 2,0 µm Dicke hergestellt. Die Dicke einer n&supmin;-Basis-Schicht 3 betrug 30 µm, und ihre Dotierstoffkonzentration betrug 1,0 x 10¹&sup4;cm³. Die Diffusionstiefe betrug 6 pm für eine n&spplus;- Pufferschicht 2 und 1,2 µm für eine p&spplus;-Emitter-Schicht. Fig. 27 ist ein Spannungs-Strom- Diagramm, das den bei 125ºC in der Schaltung von Fig; 14 gemessenen RBSOA dieser Vorrichtung mit demjenigen eines EST-1 der 600 V-Klasse und eines IGBT vergleicht. Die Durchlaßspannung, die durch einen Spannungsabfall bei einem Strom von 10 A definiert ist, beträgt 2,0 V für die Vorrichtung der vorliegenden Erfindung, 2,6 V für den EST-1 und 3,3 V für den IGBT. Wie Fig.27 angibt, weist die experimentelle Vorrichtung der vorliegenden Erfindung einen RBSOA, der dreimal so groß wie derjenige des IGBT und zweimal so groß wie derjenige des EST- 1 ist, und eine niedrigere Durchlaßspannung als diejenige des EST-1 und des IGBT auf. Dies liegt daran, daß der PN-Übergang zwischen dem n&spplus;-Emitter-Bereich 8 und dem zweiten p-Basis- Bereich 6 die Sperrfähigkeit gleichförmig über seine Länge wiedererlangt, wonach der zweite p- Basis-Bereich 6 für den Löcherstrom einen Nebennschluß schafft.
Bei den vorstehend beschriebenen Ausführungsformen bezeichnet der Ausdruck "erster Leitungstyp", sofern er in den Ansprüchen verwendet wird, die n-Leitung, und "zweiter Leitungstyp" bezeichnet die p-Leitung. Es ist jedoch festzuhalten, daß die vorliegende Erfindung bei Thyristoren mit isoliertem Gate anwendbar ist, bei denen diese Leitungstypen vertauscht sind, das heißt der erste Leitungstyp ist eine p-Leitung und der zweite Leitungstyp ist eine n-Leitung. Die vorliegende Erfindung, die einen Potentialabfall durch einen zwischen der Hauptelektrode und dem Basis-Bereich angeordneten Widerstand erzielt, erleichtert die gleichförmige Wiedergewinnung der Sperrfähigkeit des PN-Übergangs, im Gegensatz zu den ESTs des Stands der Technik, wo der Potentialabfall durch den Strom in Z-Richtung zum Verriegeln des Thyristors ausgehend vom IGBT-Modus erzielt wird. Durch diese Maßnahme zeigt der spannungsgesteuerte Thyristor der vorliegenden Erfindung in einem großen Spannungsfestigkeitsbereich zwischen 600 V und 2500 V oder mehr eine wesentlich bessere Durchbruchsfestigkeit und ein wesentlich besseres Kompromißverhältnis zwischen der Durchlaßspannung und der Ausschaltzeit als die Vorrichtungen nach dem Stand der Technik.

Claims

1. Thyristor mit isoliertem Gate, umfassend:

eine Basis-Schicht (3) eines ersten Leitungstyps und mit hohem spezifischem Widerstand;

einen ersten Basis-Bereich (4, 5) eines zweiten Leitungstyps, der selektiv in einer Oberflächenschicht auf einer ersten Seite der Basis-Schicht (3) gebildet ist;

einen zweiten Basis-Bereich (6) des zweiten Leitungstyps, der selektiv in der Oberflächenschicht der Basis-Schicht (3) gebildet und vom ersten Basis-Bereich (4, 5) getrennt ist;

einen Source-Bereich (7) des ersten Leitungstyps, der selektiv in einer Oberflächenschicht des ersten Basis-Bereichs (4, 5) gebildet ist;

einen Emitter-Bereich (8) des ersten Leitungstyps, der selektiv in einer Oberflächenschicht des zweiten Basis-Bereichs (6) gebildet ist;

eine Gate-Elektrode (10), die auf einem Isolierfim (9) über einer freiliegenden Fläche des ersten Basis-Bereichs (4, 5), einer freiliegenden Fläche der Basis-Schicht (3) und einer freiliegenden Fläche des zweiten Basis-Bereichs (6), die sandwichartig zwischen dem Source- Bereich (7) und dem Emitter-Bereich (8) liegen, gebildet ist;

eine erste Hauptelektrode (11), die sowohl mit einer freiliegenden Fläche des ersten Basis-Bereichs (4, 5) als auch des Source-Bereichs (7) in Kontakt steht;

eine Emitter-Schicht (1) des zweiten Leitungstyps, die entweder auf einer zweiten Seite der Basis-Schicht (3) oder in der Oberflächenschicht der ersten Seite der Basis-Schicht (3), jedoch getrennt von dem ersten Basis-Bereich (4, 5) und dem zweiten Basis-Bereich (6), gebildet ist;

eine zweite Hauptelektrode (12), die in Kontakt mit der Emitter-Schicht (1) steht; und

einen Widerstand (13), der zwischen der ersten Hauptelektrode (11) und einer freihegenden Fläche des zweiten Basis-Bereichs (6) angeordnet und in Kontakt mit ihnen steht.

2. Thyristor nach Anspruch 1, bei dem der Emitter-Bereich (8) in einem Bereich, in dem sich der Emitter-Bereich parallel zum Source-Bereich erstreckt, breiter als der Source-Bereich (7) und maximal 25 mal so breit wie der Source-Bereich ist.

3. Thyristor nach Anspruch 1 oder 2, bei dem der Widerstand (13) mit der ersten Elektrode (11) in einer Öffnung eines sandwichartig zwischen dem Widerstand und der ersten Elektrode liegenden Isolierfilms (24) in Kontakt steht, wobei die Öffnung den Isolierfilm durchdringend über einem Teil der sandwichartig zwischen dem Source-Bereich (7) und dem Emitter- Bereich (8) liegenden Basis-Schicht (3) gebildet ist.

4. Thyristor nach Anspruch 1, 2 oder 3, bei dem eine Kontaktfläche der ersten Hauptelektrode (11) mit dem ersten Basis-Bereich (4, 5) und dem Source-Bereich (7) in einer Form gebildet ist, die aus einer aus einem Polygon, einem Kreis und einer Ellipse bestehenden Gruppe ausgewählt ist.

5. Thyristor nach Anspruch 1, 2, 3 oder 4, bei dem ein Graben (17) von einer Oberfläche eines Bereichs zwischen dem ersten Basis-Bereich (4, 5) und dem zweiten Basis-Bereich (6) ausgehend vertikal eingebracht ist, die Basis-Schicht (3) in Kontakt mit einem Boden des Grabens steht, der Source-Bereich (7) und der Emitter-Bereich (8) neben dem Graben gebildet sind und die Gate-Elektrode (10) in einem den Graben füllenden Isolator (9) vergraben ist.

6. Thyristor nach Anspruch 1, 2, 3, 4 oder 5, bei dem der Widerstand (13) polykristallines Silizium umfaßt.