JPS6380572A - 伝導度変調型たて型mos−fet - Google Patents
伝導度変調型たて型mos−fetInfo
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- JPS6380572A JPS6380572A JP22560286A JP22560286A JPS6380572A JP S6380572 A JPS6380572 A JP S6380572A JP 22560286 A JP22560286 A JP 22560286A JP 22560286 A JP22560286 A JP 22560286A JP S6380572 A JPS6380572 A JP S6380572A
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- 229920005591 polysilicon Polymers 0.000 claims abstract description 13
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はドレイン側にソースと逆導電形の領域を付加し
てバイポーラ動作を利用するたて型MOS−FETに関
する。
てバイポーラ動作を利用するたて型MOS−FETに関
する。
例えハハイボーラ動作を利用するNチャンネルMOS−
FETは一般に第4図に示すような構造をもっている。
FETは一般に第4図に示すような構造をもっている。
第4図はその模型的な要部断面図を示したものであり、
主要な構成部はソース電極1゜ゲート電極2.ドレイン
電極3. N−ベース層4゜2層5.Pベース層6.
P ドレイン層7. N ソース層8.ゲートポリン
11コン眉9.絶縁酸化膜10からなっている。記号S
はソース、Gはゲート。
主要な構成部はソース電極1゜ゲート電極2.ドレイン
電極3. N−ベース層4゜2層5.Pベース層6.
P ドレイン層7. N ソース層8.ゲートポリン
11コン眉9.絶縁酸化膜10からなっている。記号S
はソース、Gはゲート。
Dはドレインを表わす。
このような構造をもつ素子のソース電極1に対して、ゲ
ート電極2に一定のしきい値以上の電圧を印加すると、
ゲートボリシ11コン/1lJ9の下のPベース層6の
表面が反転して電子のチャンネルを形成し、ソースとド
レインは導通状態となる。このチャンネルを通ってN′
″ベース14に流入し・た電子はPドレイン層7に達す
るとホールの注入を引き起こす。ホールの注入によって
N−ベース層4は伝導度変調を受け、伝導度が著しく大
きくなり、大電流を流すことが可能となる。この電流は
P+ドレイン層7を付加してない通常のたて型パワーM
OS−FETの107−20倍にもなることが大きな利
点となっている。
ート電極2に一定のしきい値以上の電圧を印加すると、
ゲートボリシ11コン/1lJ9の下のPベース層6の
表面が反転して電子のチャンネルを形成し、ソースとド
レインは導通状態となる。このチャンネルを通ってN′
″ベース14に流入し・た電子はPドレイン層7に達す
るとホールの注入を引き起こす。ホールの注入によって
N−ベース層4は伝導度変調を受け、伝導度が著しく大
きくなり、大電流を流すことが可能となる。この電流は
P+ドレイン層7を付加してない通常のたて型パワーM
OS−FETの107−20倍にもなることが大きな利
点となっている。
次に第4図の構造をもつ素子を等価回路で示した第5図
を参照して上記の素子動作を説明する。
を参照して上記の素子動作を説明する。
第5図の回路はベースショート抵抗RP、PN)’トー
yンシスタ12. NPN トランジスタ13.hiO
8−FET14からなる。PNPトランジスタ12は第
4図のPベース層6. N−ベース層4. P ド
レイン層7により形成され、NPNトランジスタ13は
第4図のN+ソース層8.Pベース層6. N−ベー
ス層4により形成される。ベースショート抵抗RPは第
4図のPベース層6とP層5とを直列にソースにつない
だときの抵抗である。素子動作はゲートにしきい値以上
の電圧を印加してMOS−FET14がオン状態になる
とPNP トランジスタ12のベースにソースから電子
が流れ込んで素子はオフ状態となるものである。
yンシスタ12. NPN トランジスタ13.hiO
8−FET14からなる。PNPトランジスタ12は第
4図のPベース層6. N−ベース層4. P ド
レイン層7により形成され、NPNトランジスタ13は
第4図のN+ソース層8.Pベース層6. N−ベー
ス層4により形成される。ベースショート抵抗RPは第
4図のPベース層6とP層5とを直列にソースにつない
だときの抵抗である。素子動作はゲートにしきい値以上
の電圧を印加してMOS−FET14がオン状態になる
とPNP トランジスタ12のベースにソースから電子
が流れ込んで素子はオフ状態となるものである。
しかしながら、前述のように大電流を流すことができる
という利点をもつこの伝導度変調形のたてQMO3−F
ETは第5図から明らかなようにNPN トランジスタ
13とPNP )ランジスタ12とから形成される寄生
サイリスタに由来するラッチアップ現象を伴うことが一
つの欠点となっている。すなわち、ソース、ドレイン間
の電流が少ない領域ではベースショート抵抗RPによる
電圧降下は小さいのでNPNI−ランジスタ13はほと
んど電流を流すことができず、PNPトランジスタ12
のみが電流を流している。MOS−FET14のゲート
電圧を大きくしてPNP l−ランジスタ12に電流を
多く流し始めると、ベースショート抵抗RPによる電圧
降下が大きくなり、遂に寄生サイリスタがオン状態とな
る0この状態になると、MOS−FET14のゲート電
圧を加えなくても寄生サイリスタ部分で自発的に電流を
う、チしているために主電流をしゃ断することができな
くなる。この状態をラッチア。
という利点をもつこの伝導度変調形のたてQMO3−F
ETは第5図から明らかなようにNPN トランジスタ
13とPNP )ランジスタ12とから形成される寄生
サイリスタに由来するラッチアップ現象を伴うことが一
つの欠点となっている。すなわち、ソース、ドレイン間
の電流が少ない領域ではベースショート抵抗RPによる
電圧降下は小さいのでNPNI−ランジスタ13はほと
んど電流を流すことができず、PNPトランジスタ12
のみが電流を流している。MOS−FET14のゲート
電圧を大きくしてPNP l−ランジスタ12に電流を
多く流し始めると、ベースショート抵抗RPによる電圧
降下が大きくなり、遂に寄生サイリスタがオン状態とな
る0この状態になると、MOS−FET14のゲート電
圧を加えなくても寄生サイリスタ部分で自発的に電流を
う、チしているために主電流をしゃ断することができな
くなる。この状態をラッチア。
プ現象と呼んでおり、このラッチアップ現象のためにた
て型MOS−FETに流し得る最大電流値が制限される
。
て型MOS−FETに流し得る最大電流値が制限される
。
このう、チア、プ現象は特にゲート電圧を切った直後の
ターンオフ時に生じやすい。すなわち第5図においてM
OS−FET14をオフ状態にすると、PNP トラン
ジスタ12のベースへ流入していたMOS−FET14
からの電子は急に流れを止められるので、ベースで再結
合していた電子がなくなり、その結果多量のホールが再
結合することな(シ。
ターンオフ時に生じやすい。すなわち第5図においてM
OS−FET14をオフ状態にすると、PNP トラン
ジスタ12のベースへ流入していたMOS−FET14
からの電子は急に流れを止められるので、ベースで再結
合していた電子がなくなり、その結果多量のホールが再
結合することな(シ。
−ト抵抗RPに流れてしまう。このため寄生サイリスタ
が動作しやすくなるからである。
が動作しやすくなるからである。
このようにたて型MOS−FETのスイッチオフの際、
すなわちターンオフ状態においてう、チア、プ現象が起
きやすいことから、ターンオフ時間を速くすることがで
きないなど、このたて型MOS−FETをスイッチング
素子として用いるときの大きな欠点となっている。
すなわちターンオフ状態においてう、チア、プ現象が起
きやすいことから、ターンオフ時間を速くすることがで
きないなど、このたて型MOS−FETをスイッチング
素子として用いるときの大きな欠点となっている。
本発明は上述の点に鑑みてなされたものであり、その目
的は寄生サイリスタによるラッチアップ現象を抑制して
最大動作電流を増し、しかも素子のスイッチング動作を
確実に行なうことができるたて型MOS−FETを提供
することにある。
的は寄生サイリスタによるラッチアップ現象を抑制して
最大動作電流を増し、しかも素子のスイッチング動作を
確実に行なうことができるたて型MOS−FETを提供
することにある。
本発明はソース領域に直列に抵抗を形成し、電子電流に
対して適度な電圧降下を生じさせ、その結果ホール電流
による電圧降下と比較してほぼ同程度の電位を保つこと
により、寄生サイリスタに起因するう、チア、ブ現象の
生じ難いたて型MOS−FETとしたものである。
対して適度な電圧降下を生じさせ、その結果ホール電流
による電圧降下と比較してほぼ同程度の電位を保つこと
により、寄生サイリスタに起因するう、チア、ブ現象の
生じ難いたて型MOS−FETとしたものである。
以下本発明の実施例を図面を参照して説明する。
第1図は本発明により得久れたたで型MOS−FETの
模型的な要部断面図、第2図はその等価回路図であり、
それぞれ第4図と第5図と比較対応できるようになりで
おり、第1図、第2図の第4図、第5図と共通な部分は
同一符号を用いであるO 第1図が第4図と異なる点はソース領域に直列に形成し
た適当な値を示す抵抗体15を備えたことにある。この
抵抗体15は例えばポリシリコンなどを用いることがで
きる。このようにするとボ11シ11コンゲート9直下
の反転領域を通過する電子はソースから抵抗体15を通
つてゆく。すなわち電子はソースから抵抗体15を通り
、ゲート9を通ってN”−ベース層4へと流れることに
なる。
模型的な要部断面図、第2図はその等価回路図であり、
それぞれ第4図と第5図と比較対応できるようになりで
おり、第1図、第2図の第4図、第5図と共通な部分は
同一符号を用いであるO 第1図が第4図と異なる点はソース領域に直列に形成し
た適当な値を示す抵抗体15を備えたことにある。この
抵抗体15は例えばポリシリコンなどを用いることがで
きる。このようにするとボ11シ11コンゲート9直下
の反転領域を通過する電子はソースから抵抗体15を通
つてゆく。すなわち電子はソースから抵抗体15を通り
、ゲート9を通ってN”−ベース層4へと流れることに
なる。
次にこの付加された抵抗体15により素子のラッチアッ
プ現象が生ずるのを抑え、またスイッチオフ時(ターン
オフ状態)における動的なう、チアツブも起きに(くな
ることについて説明する。
プ現象が生ずるのを抑え、またスイッチオフ時(ターン
オフ状態)における動的なう、チアツブも起きに(くな
ることについて説明する。
この素子の等価回路は第2図に示したように、第5図と
異なるのは電子の流れる第1図の抵抗体15による抵抗
RNを付加した点にあり、矢印で方向を示したホール電
流をIh、電子電流を工ee全電流をIとすると、を化
サイリスタが動作するのはNPN トランジスタ13が
動作する時点とほぼ同じであるカラ、トランジスタ13
のベース電圧がビルトイン電圧VB (0,6〜0.7
V)に達する付近である。
異なるのは電子の流れる第1図の抵抗体15による抵抗
RNを付加した点にあり、矢印で方向を示したホール電
流をIh、電子電流を工ee全電流をIとすると、を化
サイリスタが動作するのはNPN トランジスタ13が
動作する時点とほぼ同じであるカラ、トランジスタ13
のベース電圧がビルトイン電圧VB (0,6〜0.7
V)に達する付近である。
したがって寄生サイリスクがラッチアップしないための
条件は Rp 工h < Ie RN + VB ・・・・
・・・・・・・・・・・・・・・・・・・・・・・(1
)である。またPNP l−ランリスク12のコモンベ
ース電流の利得をαとすれば となる。(2)式を(11式に代入するととなる。した
がって を満足するように抵抗RNを決定すれば、いかなる電流
Iに対しても(11式を満足する。すなわち、決してラ
ッチアップは起こり得ない。
条件は Rp 工h < Ie RN + VB ・・・・
・・・・・・・・・・・・・・・・・・・・・・・(1
)である。またPNP l−ランリスク12のコモンベ
ース電流の利得をαとすれば となる。(2)式を(11式に代入するととなる。した
がって を満足するように抵抗RNを決定すれば、いかなる電流
Iに対しても(11式を満足する。すなわち、決してラ
ッチアップは起こり得ない。
またスイッチオフ時(ターンオフ状態)にも第2図の抵
抗RPを流れるホール電流Ihが増加し、NPN )ラ
ンリスク13のベース17の電位が上昇してNPN l
−ランリスク13が動作しはじめると、電子電流工eも
増加して、NPNI−ランリスク13のエミッタ19の
電位が上昇し、結局う、チアツブ現象が生ずるのを抑制
するように働(。
抗RPを流れるホール電流Ihが増加し、NPN )ラ
ンリスク13のベース17の電位が上昇してNPN l
−ランリスク13が動作しはじめると、電子電流工eも
増加して、NPNI−ランリスク13のエミッタ19の
電位が上昇し、結局う、チアツブ現象が生ずるのを抑制
するように働(。
なお抵抗体15が直列に付加されているために、オン電
圧を上昇させるのではないかとの疑問に対しては、抵抗
RNのない、すなわち抵抗RNが0の素子におけるう、
チアツブ時はNPN トランジスタ13のベース17の
′4圧がビルトイン電圧0.6〜0.7V程度であるか
ら・抵抗ItNによる電圧降下もこれと同8度であって
、オン電圧の上昇という致命的な欠点とはなり得ないの
である。
圧を上昇させるのではないかとの疑問に対しては、抵抗
RNのない、すなわち抵抗RNが0の素子におけるう、
チアツブ時はNPN トランジスタ13のベース17の
′4圧がビルトイン電圧0.6〜0.7V程度であるか
ら・抵抗ItNによる電圧降下もこれと同8度であって
、オン電圧の上昇という致命的な欠点とはなり得ないの
である。
次に本発明のたて型M OS −F E Tの構成を得
るための製造プロセスについて述べる。第3図は本発明
に必要とする主な工程をその)1自に示したものである
。才ず通常のウェハープロセスによりヘーベース層4中
に2層5. Pベース層6. N−ベース膚の上にゲー
トポリシリコン層9を形成し、開口部ICP 45と金
属接触をとるためのレジストマスクXを付けた後、この
レジストマスク加とゲートポリシリコン層 のイオン注入を行なう(al。その後レジストマスク2
0を除去するが、このときNソース層8が形成されてい
るfbl。次に表面にPSG膜10を形成し、フォトエ
ツチングプロセスにより、2層5が金属接触する部分の
みを残すld。同様にしてさらにその表面にアンドープ
または適度にN型導電性を示す不純物ドーパントを添加
したポリシリコンなどの抵抗体15を形成しくd)、続
いてソース電極】を設ける(el。
るための製造プロセスについて述べる。第3図は本発明
に必要とする主な工程をその)1自に示したものである
。才ず通常のウェハープロセスによりヘーベース層4中
に2層5. Pベース層6. N−ベース膚の上にゲー
トポリシリコン層9を形成し、開口部ICP 45と金
属接触をとるためのレジストマスクXを付けた後、この
レジストマスク加とゲートポリシリコン層 のイオン注入を行なう(al。その後レジストマスク2
0を除去するが、このときNソース層8が形成されてい
るfbl。次に表面にPSG膜10を形成し、フォトエ
ツチングプロセスにより、2層5が金属接触する部分の
みを残すld。同様にしてさらにその表面にアンドープ
または適度にN型導電性を示す不純物ドーパントを添加
したポリシリコンなどの抵抗体15を形成しくd)、続
いてソース電極】を設ける(el。
以上の製造過程において、本発明のポイントである抵抗
体15の抵抗値は、例えば本実施例のようにボリシ11
コンを用いれば、その不純物量ヲポリシリコン形成時に
適幽なガス、例えばフォスフイン(P H3)などのド
ープビボ11シ11コンにより容易に制御することがで
きる。したがって抵抗体15の抵抗値は任意に決定され
るので本発明の目的に適う素子の最適な設計が可靜であ
る。また本発明に必要なウェハープロセスは通常のウェ
ハープロセスにボ11シリコンの形成とフォトエツチン
グ工程を1回追加するだけでよ(、特別な手段を必要と
するものではないから、複雑な工程を含まず、素子製造
上も特に問題となることはない。
体15の抵抗値は、例えば本実施例のようにボリシ11
コンを用いれば、その不純物量ヲポリシリコン形成時に
適幽なガス、例えばフォスフイン(P H3)などのド
ープビボ11シ11コンにより容易に制御することがで
きる。したがって抵抗体15の抵抗値は任意に決定され
るので本発明の目的に適う素子の最適な設計が可靜であ
る。また本発明に必要なウェハープロセスは通常のウェ
ハープロセスにボ11シリコンの形成とフォトエツチン
グ工程を1回追加するだけでよ(、特別な手段を必要と
するものではないから、複雑な工程を含まず、素子製造
上も特に問題となることはない。
バイポーラ動作を利用したたて型MOS−FETは大き
な電流を流すことが可能である反面、寄生サイ+)スタ
に起因するう、チア、プ現象のために、電流が制限され
るという欠点をもっていたのに対し、本発明では実施例
で述べたように、ソース領域に直列に適当な値の抵抗を
付加することにより電子電流の電圧降下による電位とホ
ール電流の電圧降下による電位がほぼ同程度となるよう
にして、寄生サイ1;スタが作動するのを抑制しう、チ
アツブ現象の発生を防止したものであり、しかも素子の
製造工程としても通常のウェハープロセスに、抵抗体と
してボ11シ11コンの形成過程を追加するだけで済み
、その抵抗値も任意に設定することができ、最適な素子
設計を行うことが可能であってオン電圧も安定している
など多くの利点をもつものである。
な電流を流すことが可能である反面、寄生サイ+)スタ
に起因するう、チア、プ現象のために、電流が制限され
るという欠点をもっていたのに対し、本発明では実施例
で述べたように、ソース領域に直列に適当な値の抵抗を
付加することにより電子電流の電圧降下による電位とホ
ール電流の電圧降下による電位がほぼ同程度となるよう
にして、寄生サイ1;スタが作動するのを抑制しう、チ
アツブ現象の発生を防止したものであり、しかも素子の
製造工程としても通常のウェハープロセスに、抵抗体と
してボ11シ11コンの形成過程を追加するだけで済み
、その抵抗値も任意に設定することができ、最適な素子
設計を行うことが可能であってオン電圧も安定している
など多くの利点をもつものである。
第1図は本発明のたてmMOS−FETの要部断面図、
第2図は同じく等価回路図、第3図は同じく主要な與造
工程図、第4図は従来素子の頂部断面図、第5図は同じ
く等価回路図である。 1・・・ソース電極、2・・・ゲート電極、3・・・ド
レインIn、4・・・N−ベース漕、5・−・P4.6
・・・Pベース庵、7・・・ドレイン層、8・・・Nソ
ース膚、9・・・ゲートポリシリコン層、1u・・・絶
縁酸化膜、12・・・PNPトランジスタ、13・・・
NPN トランジスタ、14・・・MOS−FET、1
5・・・抵抗体、17・・・トランジスタ13のベース
、19・・・トランジスタ13のエミッタ、か・・・フ
ォトマス第1図
第2図は同じく等価回路図、第3図は同じく主要な與造
工程図、第4図は従来素子の頂部断面図、第5図は同じ
く等価回路図である。 1・・・ソース電極、2・・・ゲート電極、3・・・ド
レインIn、4・・・N−ベース漕、5・−・P4.6
・・・Pベース庵、7・・・ドレイン層、8・・・Nソ
ース膚、9・・・ゲートポリシリコン層、1u・・・絶
縁酸化膜、12・・・PNPトランジスタ、13・・・
NPN トランジスタ、14・・・MOS−FET、1
5・・・抵抗体、17・・・トランジスタ13のベース
、19・・・トランジスタ13のエミッタ、か・・・フ
ォトマス第1図
Claims (1)
- 【特許請求の範囲】 1)ドレイン層となる第1導電型半導体基板と、該基板
上に形成された第2導電型ベース層と、該第2導電型ベ
ース層の表面に形成された第1導電型ベース層と、該第
1導電型ベース層に形成された第2導電型ソース層と、
該ソース層、前記第2導電型ベース層間のチャンネル領
域となる表面上にゲート酸化膜を介して形成されたゲー
トポリシリコン層とを備えた伝導度変調型たて型MOS
−FETであって、前記ソース層と前記第1導電型ベー
ス層の双方にわたって前記ポリシリコン層との絶縁酸化
膜を介して直列抵抗体を設けたことを特徴とする伝導度
変調型たて型MOS−FET。 2)特許請求の範囲第1項記載のMOS−FETにおい
て、抵抗体としてポリシリコンを用いることを特徴とす
る伝導度変調型たて型MOS−FET。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22560286A JPS6380572A (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型たて型mos−fet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22560286A JPS6380572A (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型たて型mos−fet |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6380572A true JPS6380572A (ja) | 1988-04-11 |
Family
ID=16831896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22560286A Pending JPS6380572A (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型たて型mos−fet |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6380572A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0675545A2 (en) * | 1994-04-01 | 1995-10-04 | Fuji Electric Co. Ltd. | Insulated gate thyristor |
Citations (2)
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JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
JPS6180858A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Ltd | パワ−mosfet |
-
1986
- 1986-09-24 JP JP22560286A patent/JPS6380572A/ja active Pending
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