DE69426565T2

DE69426565T2 - Schaltung zur Verhinderung des Durchschaltens von parasitären Bauelementen in integrierten Schaltungen bestehend aus einer Leistungsstufe un einer Niederspannungssteuerschaltung

Info

Publication number: DE69426565T2
Application number: DE69426565T
Authority: DE
Inventors: Sergio Palara; Raffaele Zambrano
Original assignee: STMicroelectronics SRL; CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Current assignee: STMicroelectronics SRL; CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Priority date: 1994-09-21
Filing date: 1994-09-21
Publication date: 2001-05-31
Anticipated expiration: 2014-09-22
Also published as: JPH08227991A; EP0703620B1; EP0703620A1; JP2810641B2; US5661430A; DE69426565D1

Description

Die vorliegende Erfindung betrifft eine Schaltung zur Verhinderung des Durchschaltens von parasitären Bauelementen in integrierten Schaltungen, bestehend aus einer Leistungsstufe und einer Niederspannungs-Steuerschaltung.
Wie bekannt ist, besteht gegenwärtig Nachfrage nach integrierten Anordnungen, die in denselben Chip sowohl eine Leistungsstufe (z. B. MOSFET-Leistungstransistor; VDMOS) als auch die dazugehörige Treiberschaltung mit Niederspannung (z. B. umfaßt dies NMOS- und PMOS-Transistoren) enthalten.
Bei einigen Anwendungen kann die Treiberspannung von solchen Anordnungen zwischen zwei ziemlich hohen Werten (einige zehn Volt), die symmetrisch mit Bezug auf die Referenzspannung (Erde) liegen, oszillieren, in welchem Fall dann das Problem der Aufrechterhaltung der Trennung der Treiberschaltungs-Bauelemente und der Leistungsstufe auftritt.
Zum besseren Verstehen des Problemes wird auf Fig. 1 Bezug genommen, die eine integrierte Anordnung 1 zeigt, welche einen Leistungstransistor (VDMOS) 2 und eine dazugehörige Steuerungsschaltung (Treiberstufe) 3 umfaßt. Der Drain-Anschluß (Abflußanschluß) D des VDMOS 2 steht unter der Spannung VD, sein Source-Anschluß (Quellenanschluß) S ist geerdet, sein Gate-Anschluß (Steueranschluß) G wird durch die Treiberstufe 3 getrieben und 4 bezeichnet die dazugehörige parasitäre Diode. Im beschriebenen Fall weist der Leistungstransistor 2 Source- und Drain-Bereiche vom N&spplus;- Typ auf. Von der Treiberstufe sind nur ein Eingangsanschluß 5, der mit einer Eingangsspannung VIN (oszillierende Treiberspannung) versorgt wird; ein N&spplus;-Typ-Bereich 6, der mit dem Eingangsanschluß 5 verbunden ist (und Teil irgendeines Bauelements bildet, z. B. den Kollektorbereich eines NPN-Transistors); und ein Trenn-Bereich 7 vom P&spplus;-Typ, der den Bereich 6 umgibt und ihn von dem Substrat, das damit verbunden ist, trennt, oder der den Drain-Bereich des VDMOS 2 bildet, gezeigt. Fig. 1 zeigt außerdem zwei parasitäre NPN-Transistoren 8, 9 und einen parasitären PNP-Transistor 10, welche mit dem Aufbau von Fig. 1 verbunden sind, wie deutlicher in der beispielhaften Implementierung in Fig. 2 gezeigt ist.
Fig. 2 zeigt einen Querschnitt durch eine Siliziumscheibe, die ein Substrat 11 vom N&spplus;-Typ und eine epitaxische Schicht 12 vom N&supmin;-Typ, die mit dem Substrat 11 den Drain-Bereich des VDMOS 2 bildet, beinhaltet. Zur Linken ist der VDMOS 2 gezeigt, der Source-Bereiche 15 vom N&spplus;-Typ, Polysilizium-Gatebereiche 16, die in der Isolierschicht 17 eingebettet sind, und eine Metall-Source-Leitung 18 beinhaltet. Zur Rechten ist ein CMOS-Bauelement gezeigt (welches in bekannter Weise einen N-Kanal- und einen P- Kanal-MOS-Transistor beinhaltet), welches in einer Mulde gebildet ist, die eine eingebettete Schicht 20 vom P-Typ umfaßt. Bereiche 22, 23 vom P&spplus;-Typ trennen die verschiedenen Bauelemente. Genauer gesagt umschließt und trennt der Bereich 22 die Niederspannungs-Bauelemente, korrespondierend zu dem Bereich 7 in Fig. 1, und trennt eine N-Mulden-Schicht 24 und eine P-Mulden-Schicht 25 über der eingebetteten Schicht 20. Die N-Mulden-Schicht 24 weist einen Bereich 29 vom N&spplus;-Typ auf, sowie P&spplus;-Typ- Bereiche 26, die die Drain und die Source des PMOS-Transistors bilden und unterhalb eines Gate-Bereiches 27, der in einer dielektrischen Schicht 28 eingebettet ist, angeordnet sind. Die P-Mulden-Schicht 25 weist N&spplus;-Typ-Bereiche 30 auf, die die Drain und Source des NMOS-Transistors bilden und unterhalb eines Gate-Bereichs 31, der in einer dielektrische Schicht 32 eingebettet ist, angeordnet sind. Metalleitungen 33 kontaktieren die NMOS- und PMOS-Transistorbereiche in der üblichen Weise.
In der Implementierung gemäß Fig. 2 bilden die Bereiche von N&spplus;-Typ (z. B. die Bereiche 29, 30) zusammen mit dem trennenden Bereich 22 parasitäre Dioden, und bilden außerdem zusammen mit der epitaxischen Schicht 12 und dem Substrat 11 parasitäre NPN-Transistoren, wie die Transistoren 8 und 9 in Fig. 1. Tatsächlich haben die Transistoren 8, 9 die Basis mit dem trennenden Bereich 7, den Emitter bzw. den Kollektor mit dem N&spplus;-Typ-Bereich 6 und den Kollektor bzw. den Emitter mit dem Drain- Bereich des VDMOS 2 verbunden. Weiterhin bilden der Bereich 23 (der elektrisch mit dem Source-Bereich 15 über eine Metalleitung 18 verbunden ist) und die Bereich 12 und 22 einen parasitären Transistor, wie den Transistor 10 in Fig. 1. Tatsächlich hat dieser parasitäre Transistor den Kollektor mit dem trennenden Bereich 7, die Basis mit dem Drain-Anschluß D und den Emitter mit dem Source-Anschluß S des VDMOS 2 verbunden.
Mit diesem Aufbau kann der trennende Bereich 7 (22) nicht geerdet werden, wenn die Treiberspannung VIN negativ ist; in diesem Fall würde tatsächlich, wenn einer der Bereiche 29 oder 30 mit der Spannung VIN verbunden wird, die oben erwähnte Diode (die durch den Bereich 29 oder 30 und den trennenden Bereich 22 gebildet wird) in Durchlaßrichtung (direkt) vorgespannt werden und der Transistor (8 in Fig. 1), der durch die Bereiche und die epitaxische Schicht 12 gebildet wird, würde durchgeschaltet werden.
Ähnlich kann der trennende Bereich 22 nicht direkt mit der Eingangsspannung VIN verbunden werden, da, wenn die Spannung VIN positiv ist, die parasitäre Diode, die durch den trennenden Bereich 22 und die epitaxische Schicht 12 gebildet wird, in Durchlaßrichtung vorgespannt werden würde und der parasitäre Transistor (9 in Fig. 1), der durch die parasitäre Diode und den N&spplus;-Bereich, der mit der Spannung VIN verbunden ist, gebildet wird, durchgeschaltet werden würde, und zwar auch aufgrund des Stroms, der durch den Transistor 10 injiziert wird, welcher eingeschaltet ist, wenn die Spannung VD negativ ist.
Wenn der trennende Bereich 22 geerdet werden soll, würde der parasitäre Transistor 9 ebenfalls bei mit einer negativen Spannung VD eingeschaltet werden. Ein Verfahren zur Verhinderung des Durchlaßvorspannens von PN-Übergangszonen in Halbleiterbauelementen mit voneinander getrennten Übergangszonen, um parasitäre Transistorfunktion zu verhindern, ist in der US-A-5 051 612 offenbart.
Es ist ein Ziel der vorliegenden Erfindung, eine Schaltung zum geeigneten Vorspannen des trennenden Bereiches bereitzustellen und so zu verhindern, daß die parasitären Bauelemente der integrierten Schaltung durchschalten.
Entsprechend der vorliegenden Erfindung wird eine Schaltung zur Verhinderung des Durchschaltens vom parasitären Bauteilen in integrierten Schaltungen bereitgestellt, die eine Leistungsstufe und eine Niederspannungs-Steuerschaltung beinhalten, wie sie in Anspruch 1 beansprucht wird.
In der Praxis ist der trennende Bereich entsprechend der Erfindung Augenblick für Augenblick mit dem Punkt des niedrigsten Potentials über Schalter, die von den Spannungen der integrierten Schaltung angetrieben werden, verbunden.
Eine bevorzugte, nicht einschränkende Ausführungsform der vorliegenden Erfindung wird mit Hilfe eines Beispiels mit Bezug auf die beigefügten Zeichnungen beschrieben werden, in welchen:
Fig. 1 ein Diagramm einer integrierten Anordnung zeigt, auf welche die vorliegende Erfindung angewendet wird;
Fig. 2 einen Querschnitt durch eine Scheibe aus Halbleitermaterial zeigt, in welcher einige der Bauteile der in Fig. 1 dargestellten integrierten Anordnung in bekannter Weise implementiert sind;
Fig. 3 ein Funktionsdiagramm der Schaltung entsprechend der vorliegenden Erfindung zeigt;
Fig. 4 und 5 detailliertere Diagramme der Schaltung entsprechend der Erfindung in zwei verschiedenen Betriebszuständen zeigen;
Fig. 6 eine mögliche Implementierung von einigen Schaltungsbauteilen aus Fig. 3 zeigt;
Fig. 7 eine alternative Implementierung von einigen der Bauteile aus Fig. 6 zeigt. Das Bezugszeichen 40 in Fig. 3 bezeichnet eine Schaltung zur Verhinderung des Einschaltens (Durchschaltens) von parasitären Bauteilen; die Schaltung 40 ist in der selben integrierten Anordnung 1, die den Leistungs-VDMOS 2 und die dazugehörige Treiberschaltung 3 beinhaltet, eingeschlossen. Von der Treiberschaltung 3 sind der Bereich 6 vom N&spplus;-Typ, der mit dem Eingangsanschluß 5 verbunden ist und auf die Spannung VIM vorgespannt ist, und der trennende Bereich 7 gezeigt.
Die Schaltung 40 umfaßt drei Schalter S&sub1;, S&sub3;, S&sub2;, die entlang jeweiligen Verbindungsleitungen L&sub1;, L&sub2;, L&sub3; angeordnet sind, welche zwischen dem trennenden Bereich 7 und dem Drain-Anschluß des VDMOS 2 bzw. dem Source-Anschluß des VDMOS 2 bzw. dem Bereich 6 (d. h. dem Eingangsanschluß 5) angeordnet sind.
Die Schalter S&sub1; bis S&sub3; werden so angetrieben, daß sie den trennenden Bereich 7 Augenblick für Augenblick mit dem Punkt des niedrigsten Potentials verbinden, wie in der nachstehenden Tabelle gezeigt ist. Tabelle
Demzufolge gilt: Wenn der Drain-Anschluß des VDMOS 2 ein negatives Potential aufweist (mit einer positiven Eingangsspannung VIN oder der Eingangsspannung Null), verbindet der Schalter S&sub1; (der einzige, der geschlossen ist) den trennenden Bereich 7 mit dem Drain-Anschluß; wenn die Eingangsspannung VIN negativ ist (und die Drainspannung VD positiv ist), verbindet der Schalter S&sub2; den trennenden Bereich 7 mit dem Eingangsanschluß 5; und wenn die Drain-Spannung VD positiv ist und die Eingangsspannung VIN positiv oder Null ist, erdet der Schalter S&sub3; den trennenden Bereich 7; so daß die parasitären Transistoren 8 und 9 niemals eingeschaltet werden können.
Eine Schaltungsausführung der Schalter S&sub1; bis S&sub3;, die bipolare Transistoren und Schottky-Dioden umfaßt, wird in den Fig. 4 und 5 gezeigt, worin die Bauelemente umgedreht sind, um deutlicher das Verhalten der Schaltung in zwei verschiedenen Betriebszuständen zu zeigen.
In beiden Fig. 4 und 5 kann der Schalter S&sub1; durch den Transistor T1, der Schalter S&sub2; durch die Schottky-Diode D2 und der Schalter S&sub3; durch die Schottky-Diode D3 dargestellt werden; und um den korrekten Betrieb der Schaltung sicherzustellen, weist diese ebenso weitere zwei Schottky-Dioden D4, D5 und einen Widerstand R auf.
Genauer gesagt ist der NPN-Transistor T1 in den Fig. 4 und 5 kopfüber dargestellt, um den verschiedenen mitinvolvierten Spannungszuständen Rechnung zu tragen. In Fig. 4 hat der Transistor T1 den Kollektoranschluß mit dem trennenden Bereich 7 verbunden (als eine Leitung gezeigt), den Emitteranschluß mit dem Drain- Anschluß D des VDMOS 2 und den Basisanschluß mit einem Knoten 45 verbunden; die Schottky-Diode D2 hat die Anode mit dem trennenden Bereich 7 und die Kathode mit dem Eingangsanschluß 5 verbunden; und die Schottky-Diode D3 hat ihre Anode mit dem trennenden Bereich 7 verbunden und die Kathode geerdet.
Der Knoten 45 ist über die Schottky-Diode D4 (mit ihrer Anode, die mit dem Knoten 45 verbunden ist) geerdet, und ist mit dem Eingangsanschluß 5 über den Widerstand R und die Schottky-Diode D5 verbunden. Der Widerstand R und die Diode D5 sind parallel zueinander geschaltet, wobei die Anode des D5 mit dem Knoten 45 verbunden ist.
Die Fig. 4 und 5 zeigen auch zwei parasitäre Transistoren 47 und 48, die mit den Schottky-Dioden in Verbindung stehen. Für ein besseres Verständnis bezieht man sich auf Fig. 6, die eine mögliche Implementierung eines Teiles der Schaltung 40 zeigt. Genauer gesagt zeigt Fig. 6 einen Querschnitt durch eine Scheibe aus Halbleitermaterial, in welcher die Bauteile unter Benutzung der gleichen Technologie wie bei Fig. 2 verwirklicht sind, und worin die Teile, die gemeinsam in den beiden Fig. 6 und 2 sind, durch Verwenden der gleichen Bezugszeichen gezeigt sind.
Fig. 6 zeigt die Implementierung des Transistors T1 und einer der Schottky- Dioden. Genauer gesagt wird der Transistor T1 durch einen vertikalen Transistor verwirklicht, der einen eingebetteten Bereich 50 vom P-Typ (der den Basisbereich bildet), welcher von dem eingebetteten Bereich 20 getrennt ist, in welchem die CMOS-Bauteile gebildet sind und in welchem die Schottky-Dioden gebildet werden können, beinhaltet. Über dem eingebetteten Bereich 50 ist eine N-Mulde 51 angeordnet, die durch einen trennenden Bereich 52 separiert wird, der elektrisch mit dem Knoten 45 über Basiskontakte 53 und Metalleitungen (nicht gezeigt) verbunden werden soll. Die N-Mulde 51 schließt einen Bereich 55 vom N&spplus;-Typ ein, der mit dem trennenden Bereich 22 über einen Kontakt 56 und eine Metalleitung (nicht gezeigt) verbunden ist.
Die Schottky-Diode, die über dem eingebetteten Bereich 20 ausgebildet ist, umfaßt eine N-Mulde 60, die von den anderen Muldenbereichen 24, 25 durch einen Teil des trennenden Bereiches 22 separiert ist, und schließt einen N&spplus;-Typ-Bereich 61 ein. Der Bereich 61 ist mit einem Kontakt 62 zum Verbinden mit (z. B.) dem Eingangsanschluß 5 (Dioden D2, D5) oder Erde (Dioden D3, D4) verbunden, während die N- Mulde 60 mit einem Kontakt 63 (mit welchem er eine Schottky-Sperrschicht bildet) verbunden ist, der zum Beispiel mit dem trennenden Bereich 22 (Dioden D3, D5) oder mit dem Knoten 45 (Dioden D4, D5) verbunden ist.
Die Bereiche 51 und 55, die den Kollektor des Transistors T1 darstellen, werden gleichzeitig mit den N-Mulden-Bereichen 24, 25, 60 und den N&spplus;-Typ-Bereichen 29, 30, 61 gebildet.
Ersichtlich ist die Schottky-Diode einem parasitären Transistor, der durch die Bereiche 61, 60 (Emitter oder Kollektor), 22, 20 (Basis) und 12, 11 (Kollektor oder Emitter) gebildet wird, zugeordnet.
Demzufolge sind die Dioden D3 und D4 der Fig. 4 den Transistoren 47, 48, die den Emitter, der durch die Bereiche 11, 12 in Fig. 6 gebildet wird, die Basis, die durch den trennenden Bereich 22 gebildet wird, und den Kollektor, der durch den Bereich 61 gebildet wird, aufweisen, zugeordnet. Ähnlich sind die Dioden D2 und D5 den jeweiligen parasitären Transistoren gleich dem parasitären Transistor T1 und deshalb nicht gezeigt, zugeordnet.
In Fig. 4 ist die Schaltung 40 mit einer positiven Eingangsspannung VIN und einer negativen Drain-Spannung VD gezeigt. In diesem Zustand ist der Transistor T1 eingeschaltet (gesättigt) und hält, wie der Schalter S&sub1; in Fig. 3, den trennenden Bereich 7 auf einem Potential nahe der Drain-Spannung VD. Somit "sieht" der parasitäre Transistor 9 einen sehr niedrigen Basis-Emitter-Spannungsabfall, welcher nicht ausreichend ist, um ihn einzuschalten, trotz der durch den parasitären Transistor 10 injizierten Ladungen.
In dem oben beschriebenen Betriebszustand sind die Dioden D3, D2 und D5 umgekehrt vorgespannt; die Diode D4 ist eingeschaltet und spannt die Basis des T1 vor; und die parasitären Transistoren 47 und 48, die gleich wie der parasitäre Transistor 9 unzureichend vorgespannt sind, sind ebenso ausgeschaltet.
Die Diode D4 und der Widerstand R stellen sicher, daß während der abfallenden Halbwelle der Spannung VD der Transistor T1 vor den parasitären Transistoren 9, 10 eingeschaltet wird, wodurch die parasitären Transistoren 9, 10 davon abgehalten werden, eingeschaltet zu werden. Tatsächlich "sieht" T1 einen leicht höheren Basis- Emitter-Spannungsabfall - gleich groß wie VD + VF (worin VF der Spannungsabfall an der Diode D4 ist) - als der Transistor 10, welcher einen Basis-Emitter-Spannungsabfall gleich groß wie VD sieht. Demzufolge wird, wenn VD abfällt und dank dem Widerstand R, der die Basis des Transistors T1 versorgt, T1 vor dem Transistor 10 eingeschaltet, wodurch jegliche Probleme, die auftreten, wenn VD abfällt, verhindert werden.
Fig. 5 zeigt die Schaltung von Fig. 4, die modifiziert ist, um das Verhalten der Schaltung mit einer negativen Eingangsspannung VIN und einer positiven Drain-Spannung VD darzustellen. In Fig. 5 wird der parasitäre Transistor 8, welcher derjenige ist, der wahrscheinlich im obigen Vorspannungszustand eingeschaltet wird, anstelle des parasitären Transistors 9 gezeigt; und die Transistoren T1 und 47 sind umgedreht (Austausch des Kollektors gegen den Emitter), um den möglichen Einschalt-Zustand zu zeigen.
In Fig. 5 stellt T1 auch den parasitären Transistor, der mit den Dioden D2 und D5 verbunden ist (wie bei Fig. 4), und den parasitären Transistor, der mit D3 (wie bei Fig. 4) und D4 verbunden ist, dar (der parasitäre Transistor von D4 hat tatsächlich einen geerdeten Emitter, eine Basis, die durch den trennenden Bereich 7 gebildet ist, und einen Kollektor, der durch die Schichten 11, 12 gebildet ist, in exakt der gleichen Weise wie der Transistor 47).
In dem Betriebszustand nach Fig. 5 wird der parasitäre Transistor 8 durch die Schottky-Diode D2 davon abgehalten, eingeschaltet zu werden, die den trennenden Bereich 7 auf einer Spannung nahe der Eingangsspannung VIN (grob 0,2 V höher) hält und so einen zu niedrigen Spannungsabfall an der Basis-Emitter-Übergangszone des Transistors 8 (welcher 0,6 - 0,7 V dafür benötigt, um eingeschaltet zu werden) produziert.
Weiterhin sind in dem Betriebszustand nach Fig. 5 die Dioden D3 und D5 und die relativen parasitären Transistoren sperrend. D3 ist umgekehrt vorgespannt, ebenso wie die Basis-Emitter-Übergangszone des zugeordneten parasitären Transistors 47. Dasselbe gilt auch für die Diode D4, wohingegen D5 leitend ist und die Basis von T1 auf dem selben Potential wie den Emitter hält, so daß T1 sperrend bleibt (wie es insbesondere im Falle einer hohen Drain-Spannung VD zum Verhindern von Fehlfunktionen des Transistors T1 erforderlich ist). Schließlich ist auch der parasitäre Transistor 10 ausgeschaltet, da seine Basis im Vergleich zu dem Emitter und dem Kollektor ein höheres Potential aufweist.
In den Schaltungen der Fig. 4 und 5 bewirkt die Diode D3 das Erden des trennenden Bereiches 7, wenn die Eingangsspannung VIN und die Drain-Spannung VD beide positiv sind oder wenn eine Null ist und die andere positiv ist. In all diesen Fällen ist die Diode D3 leitend und hält den trennenden Bereich 7 auf dem Minimumpotential, welches in der Schaltung anwesend ist; und die Transistoren 8, 9 und T1 sind ausgeschaltet.
Die Schaltung 40 ist leicht z. B. durch Anwenden der Lösungen, die in Fig. 6 gezeigt sind, zu verwirklichen. Insbesondere kann der Widerstand durch Verwenden der Polysilizium-Schicht, die die Gates der MOSFET-Transistoren (27 und 15 in Fig. 6) bilden, oder durch Ausnützen der diffundierten Drain-/Source-Bereiche dieser MOSFET- Transistoren, oder durch Definieren einer diffundierten Schicht vom P-Typ mit höherem spezifischem Widerstand in einem von der Leistungsstufe getrennten Bereich, integriert werden.
Fig. 7 zeigt eine mögliche Implementierung der Dioden D2, D3 und des Transistors T1 durch Verwenden der gleichen Technik wie bei Fig. 6. Alle Elemente; die in beiden gemeinsam sind, werden deshalb durch Verwenden des gleichen Bezugszeichensystems bezeichnet und nicht weiter beschrieben.
Das Bezugszeichen 70 in Fig. 7 zeigt die eingebettete Schicht vom P-Typ an, über welcher die Dioden gebildet sind und über welcher zwei N-Mulden-Bereiche 71, 72, die durch trennende Bereiche 73 gleich den Bereichen 22, 23, 52 separiert sind, angeordnet sind. Die N-Mulden-Bereiche 71, 72 schließen N&spplus;-Typ-Bereiche 74, 75 zur Verbindung mit Kontakten 76, 77 ein und sind direkt durch Aluminiumkontakte 78, 79 verbunden, um die Schottky-Dioden zu bilden, deren Kathoden durch die Bereiche 71, 72 gebildet werden. Die Kontakte 78, 79 (Dioden-Anoden) sind durch eine Metalleitung 80 zum elektrischen Kontaktieren der Anoden der Schottky-Dioden D2 und D3 verbunden.
Die Schaltung gemäß Fig. 7 ist durch einen Ring 81 vom P&spplus;-Typ im N-Quellen- Bereich 71 gekennzeichnet, welcher den Kontakt 78 umgibt und für ein Erhöhen der Durchbruchspannung der Diode D2 sorgt. Tatsächlich ist, wenn die Durchbruchspannung der Schottky-Dioden unter dem maximalen Eingangsspannungswert VIN liegt, das Potential des trennenden Bereiches 7 (Anode der Diode D2) nicht dazu imstande, VIN zu folgen, wodurch die Funktion der Anordnung als Ganzes beeinträchtigt wird.
Die oben genannte Durchbruchspannung wird, wie bekannt, durch den schnellen Anstieg des elektrischen Felds entlang der Peripherie der Metall-Halbleiter- Grenzfläche begrenzt; ein solches Problem kann jedoch durch Bilden eines Schutzringes, wie des Rings 81, gelöst werden, der mit der Anode der Diode verbunden ist und entlang dem Rand der Schottky-Übergangszone verläuft.
Die Vorteile der beschriebenen Schaltung sind wie folgt. Erstens hält das Halten der trennenden Bereiche Augenblick für Augenblick auf dem niedrigsten Potential die Übergangszone zwischen dem Drainbereich des Leistungs-VDMOS und den trennenden Bereichen davon ab, leitend zu werden und so die Funktion der integrierten Anordnung 24 beeinträchtigen.
Zweitens kann die Schaltung leicht integriert werden und weist einen hohen Grad an Zuverlässigkeit auf.
Natürlich können Veränderungen an der Schaltung, wie sie hier beschrieben und dargestellt ist, durchgeführt werden, ohne jedoch von dem Umfang der vorliegenden Erfindung, wie sie durch die beigefügten Ansprüche definiert wird, abzuweichen. Insbesondere können die Schalter durch Verwenden anderer Bauelemente gebildet werden, wobei die gezeigte Implementierung nur beispielhaft angegeben wurde.

Claims

1. Schaltung (40) zur Verhinderung des Durchschaltens von parasitären Bauelementen (8, 9, 10) in einer integrierten Schaltung (1), bestehend aus mindestens einer Leistungsstufe (2), einem Niederspannungs-Bauelement, welches von der Leistungsstufe durch einen trennenden Bereich (7, 22) separiert ist, und einem Referenzpotentialbereich (S, 15), welcher auf ein Referenzpotential (Erde) vorgespannt werden kann; wobei die Leistungsstufe einen Substratbereich (D, 11, 12) vom N-Typ, welcher auf eine Klemmenspannung (VD) mit Bezug auf das Referenzpotential vorgespannt werden kann, umfaßt, der trennende Bereich (7, 22) Leitfähigkeit vom P-Typ aufweist und das Niederspannungs-Bauelement einen Eingangsbereich (6) vom N-Typ umfaßt, welcher auf eine Eingangsspannung (VIN) vorgespannt werden kann; dadurch gekennzeichnet daß sie schaltbare leitfähige Bahnen (L&sub1; - L&sub3;) umfaßt, die elektrisch zwischen dem trennenden Bereich (7) auf der einen Seite und dem Substratbereich (D, 11, 12), dem Eingangsbereich (6) und dem Referenzpotentialbereich (S, 15) auf der anderen Seite zum elektrischen Verbinden zu jedem Zeitpunkt des trennenden Bereiches mit demjenigen Bereich aus dem Substrat- Eingangs- und Referenzpotentialbereich, welcher das niedrigste Potential aufweist, geschaltet sind.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß jede der schaltbaren leitfähigen Bahnen (L&sub1; - L&sub3;) einen gesteuerten Schalter (S&sub1; - S&sub3;) umfaßt.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die gesteuerten Schalter (S&sub1; - S&sub3;) spannungsgesteuert sind.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß sie einen ersten Schalter (S&sub1;) umfaßt, welcher einen ersten Anschluß, der mit dem trennenden Bereich (7) verbunden ist, und einen zweiten Anschluß, der mit dem Substratbereich (D) verbunden ist, zum elektrischen Verbinden des trennenden Bereiches mit diesem Substratbereich, wenn die Eingangsspannung (VIN) größer oder gleich dem Referenzpotential ist und die Klemmenspannung (VD) geringer als das Referenzpotential ist, aufweist.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß der erste Schalter (S&sub1;) ein Transistor (T1) ist, der einen Steueranschluß, welcher mit dem Referenzpotentialbereich (S) verbunden ist, aufweist.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß der Transistor (T1) ein bipolarer Transistor ist.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß der Transistor ein Vertikaltransistor ist, der den zweiten Anschluß, der von dem Substratbereich (11, 12) gebildet wird, aufweist.

8. Schaltung nach einem der vorangegangenen Ansprüche 5 bis 7, dadurch gekennzeichnet, daß sie eine Niederspannungsabfall-Diode (D4), die elektrisch zwischen dem Steueranschluß des Transistors (T1) und dem Referenzpotentialbereich (S) geschaltet ist, umfaßt.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß sie einen Vorspannungswiderstand (R) umfaßt, der elektrisch zwischen den Eingangsbereich (6) und den Steueranschluß des Transistors (T1) geschaltet ist.

10. Schaltung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß sie eine Niederspannungsabfall-Diode (D5) umfaßt, die elektrisch zwischen den Steueranschluß des Transistors (T1) und den Eingangsbereich (6) geschaltet ist, zum Halten des Transistors im sperrenden Zustand, wenn die Eingangsspannung (VIN) niedriger und die Klemmenspannung höher als das Referenzpotential ist.

11. Schaltung nach einem der Ansprüche 3 bis 10, dadurch gekennzeichnet, daß sie einen zweiten Schalter (S&sub2;) umfaßt, der elektrisch zwischen den trennenden Bereich (7) und den Eingangsbereich (6) geschaltet ist, zum elektrischen Verbinden des trennenden Bereiches mit dem Eingangsbereich, wenn die Eingangsspannung (VIN) niedriger und die Klemmenspannung (VD) höher als das Referenzpotential ist.

12. Schaltung nach Anspruch 11, dadurch gekennzeichnet, daß der zweite Schalter (S&sub2;) eine Niederspannungsabfall-Diode (D2) ist.

13. Schaltung nach einem der Ansprüche 3 bis 12, dadurch gekennzeichnet, daß sie einen dritten Schalter (S&sub3;) umfaßt, der elektrisch zwischen den trennenden Bereich (7) und den Referenzpotentialbereich (S) geschaltet ist, zum elektrischen Verbinden des trennenden Bereiches mit dem Referenzpotentialbereich, wenn die Eingangsspannung (VIN) höher als oder gleich wie, und die Klemmenspannung (VD) höher als das Referenzpotential ist.

14. Schaltung nach Anspruch 13, dadurch gekennzeichnet, daß der dritte Schalter (S&sub3;) eine Niederspannungsabfall-Diode (D&sub3;) ist.

15. Schaltung nach einem der Ansprüche 8 bis 14, dadurch gekennzeichnet, daß die Niedrigspannungsabfall-Dioden (D&sub2; - D&sub5;) Schottky-Dioden sind.

16. Schaltung nach Anspruch 15, worin jede der Schottky-Dioden (D&sub2; - D&sub5;) durch eine Schottky-Übergangszone zwischen einem Halbleiterbereich (71) und einer Metallelektrode (78) gebildet ist, welche einen Anoden- bzw. einen Kathodenbereich bilden, und jede der Schottky-Dioden einen Schutzring (81) vom P-Typ aufweist, der elektrisch mit ihrem Anodenbereich verbunden ist und ihren Halbleiterbereich (71) entlang dem Rand der Schottky-Übergangszone umgibt.

17. Schaltung nach einem der vorangegangenen Ansprüche, worin die Leistungsstufe einen MOSFET-Leistungstransistor (2), der einen Drain-(D)- und einen Source-(S)-Bereich aufweist, umfaßt, wobei der Substratbereich (11, 12) den Drainbereich (D) des MOSFET-Leistungstransistors bildet und der Referenzpotentiaibereich mit dem Sourcebereich (S) des MOSFET-Leistungstransistors verbunden ist.