DE69415500T2 - Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang - Google Patents

Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang

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Description

  • Diese Erfindung bezieht sich auf Verfahren zum Herstellen von Halbleiterbauelementen und insbesondere auf ein Verfahren, wie es im Oberbegriff von Anspruch 1 definiert ist.
  • Der vorliegende Trend hin zu erhöhter Integration führte zum Entwurf integrierter Schaltungen, die auf einem einzigen Halbleitermaterialchip eine große Vielzahl von elektronischen Komponenten mit strukturellen und funktionellen Merkmalen haben, die sich wesentlich voneinander unterscheiden können. Somit wurden beispielsweise monolithische Strukturen vorgestellt, die CMOS-Schaltungen (CMOS = Complementary Metal Oxide Semiconductor = Komplementär-Metall-Oxid-Halbleiter), die zum Verarbeiten von Digitalsignalen grundsätzlich vorgesehen sind, Bipolarschaltungen, die zum Verstärken von analogen Schaltungen vorgesehen sind, und Leistungskomponenten sowohl des DMOS-Typs (DMOS = Diffused Metal Oxid Semiconductor = Diffundiert-Metall-Oxid-Halbleiter) und vom Bipolartyp zum Erzeugen und Steuern von hohen Spannungen und großen Strömen umfassen.
  • Solche Strukturen werden in großen Zahlen auf dem gleichen Halbleitermaterialstück mittels mehrerer aufeinanderfolgender chemophyischer Behandlungen hergestellt, die bekannterweise Hochtemperaturbehandlungen, eine Abscheidung von isolierenden und leitfähigen Schichten, ein chemisches Ätzen, eine Implantation von Dotierungsstoffen, usw. umfassen.
  • Im Hinblick darauf, daß jeder der obigen Schritte zu Herstellungsfehlern in variierenden Graden beiträgt und das Risiko des Brechens des Materialstücks oder der Scheibe erhöht, besteht eine wichtige Aufgabe des Entwicklers darin, die größt mögliche Anzahl von Komponenten unter Verwendung eines Minimums an Variationen im Herstellungsprozeß bereit zustellen.
  • In bestimmten Fällen kann eine komplexe integrierte Schaltung erfordern, daß vergrabene Zener-Dioden, Hochgeschwindigkeits-Bipolartransistoren, Feldeffekt-Übergangs-Transistoren und andere Komponenten gebildet werden müssen, die eine vergrabene Region benötigen, in der die Konzentration und/oder Tiefe der Verunreinigungen mit großer Genauigkeit und möglichst unabhängig von Variationen in den Prozeßparametern bestimmt werden kann.
  • Um diese Anforderungen zu erfüllen, sollten spezifische Maskierungs- und Dotierungsschritte verwendet werden, und zwar zusätzlich zu den bereits erwähnten zum Bilden der anderen Komponenten der integrierten Schaltung. Um dies zu vermeiden, wird gelegentlich ein bestimmter Kompromiß akzeptiert. In einem Prozeß zum Herstellen einer integrierten Schaltung, die Feldeffekt-Komplementär-Transistoren des MOS- (CMOS-) Typs umfaßt, wird eine Mehrzahl von Schritten zum Bilden der N-Typ-Source-Region und der Drain-Region der N-Kanal-MOS- Transistoren in dem CMOS-Paar bereitgestellt, wobei zusätzlich eine Mehrzahl von Schritten zum Bilden der P-Typ- Source-Region und der Drain-Region der P-Kanal-MOS-Transistoren in den CMOS-Paaren verwendet werden müssen. Insbesondere betrifft dies das Bilden einer Maske, um den Source- und den Drain-Bereich der zwei Transistoren zu definieren, das Implantieren von Verunreinigungen eines ersten Typs, wie z. B. Arsen, das Implantieren eines zweiten Typs, wie z. B. Bor, und eine thermische Behandlung möglicherweise in mehreren aufeinanderfolgenden Schritten, um spezifische Prozeßanforderungen zu erfüllen, um es zu ermöglichen, daß die implantierten Verunreinigungen diffundieren, und um N- und P- Regionen mit spezifizierten Tiefen und Konzentrationen zu erhalten.
  • Um Zener-Typ-Dioden, d. h. Dioden mit einer vorbestimmten Rückwärtsdurchbruchspannung, zu einer integrierten Schaltung hinzuzufügen, wurde vorgeschlagen, in überlappender Bezie hung die gleichen N- und P-Implantierungen wie oben erwähnt zu verwenden, und zwar in der gleichen Reihenfolge, in der sie einander folgen, um die Source- und die Drain-Region der CMOS-Transistoren zu bilden, und zwar basierend auf der Tatsache, daß Bor einen größeren Diffusionskoeffizienten durch Silizium als Arsen hat. Tatsächlich werden die folgenden Operationen durchgeführt: die Maske, die den Source- und den Drain-Bereich der N-Kanal-Transistoren definiert, wird ebenfalls geöffnet, um die Bereiche für die Kathodenregionen der Dioden zu definieren. Arsenatome werden in das Silizium durch diese Öffnungen genauso wie durch die Source- und die Drain-Öffnung implantiert. Ein Wärmeschritt wird mit hoher Temperatur ausgeführt, um zu Anfang die Arsenatome zu diffundieren. Die Maske, die den Source- und den Drain-Bereich für die P-Kanal-Transistoren definiert, wird ebenfalls geöffnet, um Bereiche zum Dotieren der Anodenregionen der Dioden innerhalb der Kathodenbereiche zu definieren. Durch diese Öffnungen werden Boratome in das Silizium auf die gleiche Art und Weise wie durch die Source- und die Drain-Öffnung für die P-Kanal-Transistoren implantiert. Schließlich wird ein Wärmeschritt mit hoher Temperatur ausgeführt, um die Arsenatome weiter zu diffundieren, und um die Boratome durch das Arsen und das darunterliegende Silizium bis zu einer vergrabenen Region des P-Typs zu diffundieren, die die aktive Anodenregion der erhaltenen Diode ausmacht, wodurch ein Übergang zu der N-Region gebildet wird, die die Kathodenregion der Diode darstellt.
  • Es wurde herausgefunden, daß die derart erhaltenen Zener- Dioden eine Rückwärtsdurchbruchspannung haben, die innerhalb sehr breiter Grenzen variiert, beispielsweise in dem Bereich von 5 V bis zu 8 V, und zwar gemäß solcher unsteuerbarer Prozeßparameter, wie z. B. die Dicke der dünnen Isolationsschicht, die üblicherweise auf der Siliziumoberfläche vor der Bor-Implantation aufgewachsen wird, die Konzentration der Arsenatome in der N-Region und die Borimplantationsenergie. Um diese außerordentliche Abhängigkeit der Durchbruchspannung von den Prozeßparametern zu reduzieren, wurde vor geschlagen, die Tiefe der Bor-Eindringung in die N-Region durch Erhöhen der Implantationsdosis und/oder Energie zu erhöhen. Dies ergibt jedoch Dioden, die eine ziemlich allmähliche Rückwärtsdurchbruchcharakteristik aufgrund eines deutlichen Rückwärtsstrombeitrags aufgrund eines Tunneleffekts bei niedrigen Sperrspannungen (2-4 V) haben, wobei in jedem Fall die Source- und die Drain-Region der P-Kanal- Transistoren, die durch die gleiche Implantation gebildet werden, ferner modifiziert werden müssen, wodurch eine Abweichung von den idealen Entwurfsparametern des CMOS-Paars eingeführt wird. Zu den obigen Problemen ähnliche Probleme entstehen, wenn Hochgeschwindigkeits-Bipolartransistoren oder Übergangs-Feldeffekttransistoren (JFET; JFET = Junction Field-Effect Transistor) in derselben integrierten Schaltung ohne Hinzufügen neuer Prozeßschritte gebildet werden sollen.
  • Ein Verfahren gemäß dem Oberbegriff von Anspruch 1 ist aus der EP-A-0160919 bekannt.
  • Das Dokument EP-A-0160919 offenbart ein Verfahren zum Herstellen einer vergrabenen Zener-Diode, bei der zuerst eine tiefe Implantation mit p++-Bor durch einen ersten Chipbereich durchgeführt wird, woraufhin eine flachere p+-Bor- Implantierung durch einen zweiten Bereich, der den ersten Bereich umfaßt, durchgeführt wird, und wobei schließlich eine n++-Arsen-Implantierung durch einen dritten Bereich durchgeführt wird, der den ersten Bereich umfaßt und von dem zweiten Bereich umfaßt wird.
  • Aus dem Dokument DE-A-27 53 704 ist ein Verfahren zum Bilden von Übergangsregionen bekannt, das einen Schritt zum n-Typ- Dotieren, um eine n+-Region zu bilden, einen Schritt des tiefen p-Typ-Implantierens mit niedriger Dosis, um eine darunterliegende p-Region zu bilden, und einen Schritt des seichten p-Typ-Implantierens mit hoher Dosis, um eine p+- Region zu bilden, umfaßt. Die zwei p-Typ-Implantierungen werden in einem Bereich durchgeführt, der die n+-Region gänzlich umfaßt.
  • Das Dokument US-A-4536945 offenbart ein Verfahren, bei dem Arsen und Bor zusammen in eine p-Typ-Region in einer Epitaxialschicht implantiert werden, und bei dem Bor durch die p-Typ-Region diffundiert, um einen vergrabenen Übergang mit der epitaxialen Schicht zu bilden.
  • Ein weiteres Verfahren ist aus dem Dokument EP-A-0250869 bekannt, bei dem drei Borimplantierungen mit unterschiedlichen Dosen und Energien vorgestellt werden, um eine Mehrzahl von p-Regionen zu bilden, wobei eine n+-Region in bestimmten p-Regionen gebildet wird.
  • Aus dem Dokument EP-A-0231811 ist ein Verfahren bekannt, bei dem eine erste Borimplantierung durchgeführt wird, der eine Arsenimplantierung in die borimplantierte Region folgt.
  • Die Aufgabe dieser Erfindung besteht darin, ein Verfahren, wie es in der Einleitung angesprochen wurde, zu schaffen, wodurch eine vergrabene Region erhalten werden kann, deren Konzentration und/oder Tiefe nur schwach von Prozeßparametern abhängt, wodurch ein Übergang erhalten werden kann, der genaue und reproduzierbare elektrische Charakteristika hat.
  • Diese Aufgabe wird gemäß der vorliegenden Erfindung durch ein Verfahren geschaffen, wie es in dem ersten der dieser Beschreibung beigefügten Patentansprüche definiert und charakterisiert ist.
  • Die Erfindung und ihre Vorteile sind aus der folgenden Beschreibung der Strukturen von Halbleiterbauelementen, die durch das erfindungsgemäße Verfahren erhalten werden, leichter zu verstehen. Diese Beschreibung sollte lediglich beispielhaft aufgefaßt werden und nicht als Begrenzung bezüglich auch in den Zeichnungen gezeigter Details. Es zeigen:
  • Fig. 1 eine Schnittansicht durch einen Abschnitt eines Chips, der in einem Silizium-Wafer gebildet ist, die eine Struktur zeigt, die eine Zener-Diode umfaßt, die durch das erfindungsgemäße Verfahren erhalten wurde;
  • Fig. 2a Schnittansichten, die einen Abschnitt der Struktur bis 2e von Fig. 1 während aufeinanderfolgender Schritte des erfindungsgemäßen Verfahrens zeigen; und
  • Fig. 3 und 4 Schnittansichten, die die Struktur eines Hochgeschwindigkeits-Bipolartransistors vom NPN-Typ und die Struktur eines Übergangs-Feldeffekttransistors (JFET) zeigen, die jeweils durch das erfindungsgemäße Verfahren erhalten werden.
  • Die Hauptprozeßschritte zum Bilden der teilweise herkömmlichen Struktur, die in Fig. 1 gezeigt ist, werden nachfolgend bezugnehmend auf Fig. 1 kurz betrachtet.
  • Ein mit 10 bezeichnetes Substrat aus monokristallinem Silizium vom P-Typ wird mit "Verunreinigungen" oder Fremdatomen des N-Typs in bestimmten vorbestimmten Bereichen und mit "Verunreinigungen" bzw. Fremdatomen des P-Typs in anderen vorbestimmten Bereichen implantiert.
  • Eine Schicht aus N-Silizium, die mit 11 bezeichnet ist, wird epitaxial mit hoher Temperatur auf dem Substrat 10 aufgewachsen, wobei während dieses Schrittes die N- und die P- Typ-Verunreinigungen, die während des vorherigen Schritts implantiert wurden, diffundieren werden, um vergrabene N+- Regionen, die mit 12 bezeichnet sind, und tiefe Isolations- P-Regionen zu bilden, die mit 13 bezeichnet sind.
  • Voneinander zu trennende Bereiche an der Oberfläche werden unter Verwendung einer Lokaloxidaufwachstechnik (LOCOS; LOCOS = Local Oxide Growing Technique) definiert.
  • Verunreinigungen vom P-Typ und vom N-Typ werden in ausge wählten Bereichen der epitaxialen Schicht 11 implantiert.
  • Siliziumdioxidregionen, die mit 19 bezeichnet sind, werden bei einer hohen Temperatur unter Verwendung der LOCOS-Technik aufgewachsen, wodurch die vorher definierten Bereiche voneinander getrennt werden. Während dieses Schrittes werden P+-Regionen, die mit 20 bezeichnet sind, durch Diffusion der Verunreinigungen, die in dem vorherigen Schritt implantiert wurden, gebildet, um die Trennregionen zu vollenden, während Abschnitte der epitaxialen Schicht 11 in denselben bestimmt werden, und zwar bei diesem Beispiel zwei Abschnitte 11' und 11".
  • Zusätzliche P-Typ-Regionen werden durch Implantation gefolgt von einer Diffusion gebildet, um den N-Kanal-Transistor des CMOS-Paars und die Zener-Diode zu enthalten, wie sie durch 15 bzw. 17 bezeichnet sind.
  • Schließlich werden die Gateisolatoren 22 und die Gateelektroden 23 der Transistoren in dem CMOS-Paar aus einer dünnen Schicht aus Siliziumdioxid, wie es durch thermische Oxidation des Siliziums erhalten wird, und aus einer Schicht aus polykristallinem Silizium, das über der dünnen Oxidschicht aufgebracht ist, erhalten.
  • In dieser Stufe wird das Verfahren durch bestimmte charakteristische Schritte dieser Erfindung fortgesetzt, die nachfolgend detailliert bezugnehmend auf die Fig. 2a bis 2e beschrieben werden, und die folgendermaßen zusammengefaßt werden können.
  • In einem ersten Dotierungsschritt werden die Source- und die Drain-N+-Regionen, die mit 31 bezeichnet sind, für den N-Kanal-Transistor des CMOS-Paars, für eine N+-Kathodenregion, die mit 32 bezeichnet ist, für die Zener-Diode, und eine N+-Region, die mit 33 bezeichnet ist, zum Kontaktieren des Bereichs 11" der epitaxialen Schicht, in der die Zener-Diode gebildet ist, gebildet.
  • Schließlich werden in einem zweiten Dotierungsschritt die Source- und die Drain-P+-Region, die mit 27 bezeichnet ist, für den P-Kanal-Transistor in dem CMOS-Paar, eine Anodenkontaktregion 29 in der Enthaltungs-P-Region 17 für die Zener- Diode und eine vergrabene Region 30 gebildet, die zusammen mit der Kathoden-N+-Region 32 den aktiven Übergang der Zener-Diode bildet.
  • Das Verfahren wird dann mit den üblichen Schritten zum Bilden einer isolierenden Schicht und von Metallkontakten fortgesetzt. Insbesondere werden folgende Schritte durchgeführt:
  • Eine Isolationsschicht 34 wird gebildet, die in ausgewählten Bereichen zum Kontaktieren einer Anzahl von Regionen der früher gebildeten Komponenten geöffnet wird.
  • Aus einer vorher über der isolierenden Schicht 34 aufgebrachten Metallschicht werden Elektroden in ohmschem Kontakt mit den ausgewählten Bereichen gebildet, die die Anodenelektrode 35A und die Kathodenelektrode 35K und eine zusätzliche Elektrode 35S der Zener-Diode umfassen, wobei elektrische Verbindungsstrukturen, die nicht gezeigt sind, zwischen verschiedenen Schaltungskomponenten gebildet werden.
  • Schließlich werden eine Passivierungsschutzschicht und Metallbereiche zum Anschließen der integrierten Schaltung an externe Anschlüsse, die nicht gezeigt sind, gebildet.
  • Die charakteristischen Schritte des erfindungsgemäßen Verfahrens werden bezugnehmend auf die Fig. 2a bis 2e beschrieben, wobei Fig. 2a den Bereich des Chips zeigt, in dem die Zener-Diode angeordnet werden soll, wie er erscheint, nachdem die Enthaltungs-P-Region 17 gebildet worden ist. Die Oberflächenresistivität dieser Region, die durch Bor-Implantation und anschließende Diffusion erhalten werden soll, hat einen Wert in dem Bereich von 1.000 bis 3.000 Ohm/Quadrat und liegt vorzugsweise in dem Bereich 1.500 Ohm/Quadrat.
  • Eine Photoresistmaske 40 erstreckt sich über die Oberfläche der Region 17, um einen mit 36 bezeichneten Bereich zum Aufnehmen der Kathodenregion freiliegend zu lassen, und um gleichzeitig einen mit 37 bezeichneten Bereich zum Aufnehmen einer zusätzlichen Region der Diode freiliegend zu lassen. Die Photoresistmaske 40 erstreckt sich über den Rest der Struktur, die in Fig. 2 nicht gezeigt ist, um Bereiche freiliegend zu lassen, durch die Verunreinigungen des N-Typs eingeführt werden sollen, und insbesondere die Bereiche, die dafür gedacht sind, um die Source- und die Drain-Regionen der N-Kanal-Transistoren in den CMOS-Paaren aufzunehmen.
  • Die Wafer-Oberfläche wird dann einer Implantation mit Arsen-Ionen bei einer Dosis in dem Bereich von 1 · 10¹&sup5; bis 1 · 10¹&sup6; Ionen/cm² und vorzugsweise von 2 · 10¹&sup5; Ionen/cm² und einer Energie von etwa 50 keV unterzogen. Es sei angemerkt, daß es vor dem Schritt des Maskierens und Implantierens als Regel zweckmäßig sein kann, eine dünne Schicht aus Siliziumdioxid über den zu implantierenden Bereichen zu bilden.
  • Die Maske 40 wird dann entfernt, und der Wafer wird einer thermischen Behandlung, z. B. bei 1.000ºC für eine Dauer von 20 min. unterzogen, um eine anfängliche Diffusion des Arsens durch das Silizium zu fördern, bis eine Schicht-Resistivität in dem Bereich von 20 bis 60 Ohm/Quadrat erhalten wird. Während dieses Schrittes, der in der Anwesenheit von Sauerstoff ausgeführt wird, wird eine dünne Schicht 41 aus Siliziumdioxid mit einer Dicke von beispielsweise 50 nm, wie es in Fig. 2b gezeigt ist, gebildet, wobei Fig. 2b ebenfalls die N+-Regionen, die durch diese anfängliche Diffusion gebildet werden, in gestrichelten Linien zeigt.
  • Eine weitere Photoresistmaske 42 wird dann gebildet, die einen Abschnitt des Bereichs 36 und weitere Bereiche, die in Fig. 2c nicht gezeigt sind, freiliegend läßt, durch die Verunreinigungen des P-Typs eingeführt werden sollen, und insbesondere die Bereiche für die Source- und die Drain-Regionen der P-Kanal-Transistoren der CMOS-Paare.
  • Anschließend wird die Wafer-Oberfläche einer Dotierungsoperation unterzogen, die aus zwei aufeinanderfolgenden Schritten besteht: einem ersten Schritt, bei dem Bor-Ionen (B) mit hoher Dosis und niedriger Energie implantiert werden, wie es in Fig. 2c gezeigt ist, beispielsweise 1 · 10¹&sup5; bis 5 · 10¹&sup5; Ionen/cm² bei 10 bis 35 keV und vorzugsweise 2 · 10¹&sup5; bei 20 keV, und einem zweiten Schritt der Bor-Implantation mit niedriger Dosis und hoher Energie, wie es in Fig. 2d gezeigt ist, beispielsweise bei 1 · 10¹&sup4; bis 2 · 10¹&sup5; Ionen/cm² bei 55 bis 100 keV, und vorzugsweise 1 · 10¹&sup5; Ionen/cm² bei 70 keV.
  • Der Wafer wird dann einer weiteren thermischen Behandlung beispielsweise bei 1.000ºC und einer Dauer von 15 Minuten unterzogen, vorzugsweise in dem Lauf der Operation zum Wiederverflüssigen der Dampf-Phase-abgeschiedenen Isolationsschicht 34 aus Siliziumdioxid, um dadurch die vergrabene P+-Region 30 zu bilden, wie es in Fig. 2e gezeigt ist.
  • Gemäß der Erfindung werden die Dosen zur Implantation ausgewählt, um eine Kompensation oder sogar eine Umkehrung der Leitfähigkeit der N+-Region zu vermeiden, die bei der Implantation und Diffusion von Arsen erhalten wird. Insbesondere wird der erste Implantierungsschritt eingestellt, um die gesuchte Schicht-Resistivität zu liefern, und daher einen niedrigen Kontaktwiderstand in den Bereichen, wo ein ohmscher Kontakt zwischen der P+-Region und dem Metall für die Elektroden errichtet werden soll, und um nicht zu dem Bilden des Übergangs beizutragen. Die verzögernde Wirkung auf die Bor-Diffusion von Arsen bei einer hohen Konzentration wird für den Zweck verwendet, derart, daß die meisten implantierten Bor-Atome in der Kathodenregion begrenzt sein werden, die eine inaktive Region der Diode ist, d. h. eine, die keinen aktiven Einfluß auf die Erzeugung der Rückwärtsdurchbruchspannung hat.
  • Andererseits erlaubt der zweite Implantationsschritt, der ein hochenergetischer Schritt ist, daß Bor-Atome über den implantierten und vor-diffundierten N+-Bereich eingeführt werden. Solche Atome werden daher durch die verzögernde Wirkung der Hochkonzentrations-Arsen-Atome während der Diffusion nicht beeinträchtigt und durch die Prozeßparameter wenig beeinträchtigt. Somit kann die Konzentration in der P+- Region genau gesteuert werden, die die aktive Region der Diode ist, um die Rückwärtsdurchbruchspannung genau zu bestimmen. Es ist zu sehen, daß dies unter Verwendung keiner zusätzlichen Maskierung erreicht werden kann, da die zwei Implantationsschritte durch eine Öffnung in der gleichen Maske ausgeführt werden können, die auch verwendet werden, um andere integrierte Schaltungskomponenten zu bilden, wie z. B. die Source- und die Drain-Regionen des P-Kanal-Transistors eines CMOS-Paars. Es sei angemerkt, daß die zwei Implementationen zusammenwirken, um in diffundierten Regionen zu resultieren, die ziemlich ähnlich zu denen sind, die durch eine einzige Implantation erhalten werden, die mit einer Dosis ausgeführt wird, die gleich der Summe der Dosen, die in den zwei Implantationsschritten verwendet werden, ist.
  • Es sollte ferner darauf hingewiesen werden, daß die zwei Bor-Implantationsschritte umkehrt werden können, um das gleiche Ergebnis zu erhalten, und falls nötig wiederum in zwei oder mehrere Teilschritte bei unterschiedlichen Dosen und/oder Energien aufgeteilt werden können, um die Konzentration und Tiefe der vergrabenen Region besser zu steuern, oder um beispielsweise spezielle Dotierungsanforderungen bestimmter Regionen der integrierten Schaltung zu berücksichtigen.
  • Die zusätzliche Elektrode 35S dient dazu, beliebige Streuströme aufzufangen, die in dem Bauelement entstehen, während es in Betrieb ist. Insbesondere sei darauf hingewiesen, daß die N+-Region 32 und die Region 11" die Emitter- bzw. Kollektor-Region eines NPN-Transistors bilden, dessen Basis durch die Regionen 30 und 17 gebildet ist. Um diesen Transistor zu steuern, sollte die zusätzliche Elektrode 35S vorge spannt sein, indem dieselbe gemäß einzelner Anwendungen mit der Anodenelektrode 35A oder der Kathodenelektrode 35K einer Spannungsquelle geeigneten Werts verbunden ist.
  • Bei dem in Fig. 3 gezeigten Beispiel wurde das Verfahren dieser Erfindung verwendet, um einen schnellen Bipolartransistor des NPN-Typs zu erzeugen. In diesem Fall wird der Implantations- und Diffusions-Schritt, der in der Enthaltungs-P-Region des N-Kanal-CMOS-Transistors und der Enthaltungsregion der Zener-Diode, die gebildet wird, wie es bei 15 bzw. 17 in Fig. 1 gezeigt ist, verwendet, um einen in Fig. 3 durch 45 bezeichneten Schutzring zu bilden, wobei die Operationen, die in der Bildung der Source- und der Drain- Region des N-Kanal-CMOS-Transistors bzw. der Kathodenregion 31 und 32 resultieren, verwendet werden, um die Emitterregion 46 und die Kollektorkontaktregion 47 des Transistors zu bilden, wobei die Operationen, die die Source- und die Drain-Region 27 des P-Kanal-CMOS-Transistors, die vergrabene Region 30 der Diode und die Diodenkontaktregion 29 ergeben, verwendet werden, um die vergrabene Basisregion 48 und die Basiskontaktregion 49 des schnellen NPN-Transistors zu schaffen. Die Emitterelektrode E, die Basiselektrode B und die Kollektorelektrode C werden durch die gleichen Operationen gebildet, wie sie ausgeführt werden, um die anderen Kontaktelektroden der integrierten Schaltung zu bilden.
  • Bei dem Beispiel von Fig. 4 wird das erfindungsgemäße Verfahren auf ähnliche Art und Weise verwendet, um einen Übergangs-Feldeffekttransistor (JFET) zu erzeugen. In diesem Fall werden durch die gleichen Operationen, wie sie erforderlich sind, um die Region 15 von Fig. 1 herzustellen, zwei Regionen 50 und 51 erhalten, die die Source- bzw. die Drain-Region des JFET-Transistors bilden. Durch die gleichen Operationen, wie sie erforderlich sind, um die Kathodenregion 32 der Kathode herzustellen, wird die Gateregion 52 gebildet. Ferner werden die gleichen Operationen, wie sie erforderlich sind, um die vergrabene Region 30 der Diode in Fig. 1 herzustellen, ebenfalls verwendet, um die Kanalregion 54 des JFET-Transistors zu liefern. Die Source-Elektrode, die Drain-Elektrode und die Gate-Elektrode sind durch S. D bzw. G bezeichnet.
  • Es sei darauf hingewiesen, daß die Basisregion 48 des schnellen NPN-Transistors in Fig. 3 und der Kanal 54 des JFET-Transistors in Fig. 4 ebenfalls aus den gleichen in Verbindung mit der Diode von Fig. 1 erörterten Gründen mit der gleichen hohen Genauigkeit und herausragenden Wiederholbarkeitscharakteristik wie die Anodenregion 30 der Diode gebildet werden können. Da jedoch die drei Komponenten stark abweichende Funktionscharakteristika haben, kann es passieren, daß Prozeßparameter, insbesondere die Implantationsdosen und Energien zum Bilden der N+- und P+-Regionen, die dafür ausgewählt worden sind, um optimale Charakteristika für eine der drei Komponenten zu ergeben, nicht geeignet sind, um ebenfalls optimale Charakteristika für die anderen zwei Komponenten zu ergeben. In solchen Fällen müßten die Parameter daher für einen akzeptablen Kompromiß eingestellt werden.
  • Obwohl nur drei mögliche Anwendungen des erfindungsgemäßen Verfahrens beschrieben worden sind, sollte es offensichtlich sein, daß dieses Verfahren ebenfalls für andere Anwendungen verwendet werden kann, nämlich um beliebige Komponenten zu erzeugen, die es erfordern, daß ein vergrabener Übergang der gleichen Art, wie er beschrieben worden ist, auf eine sehr genaue und wiederholbare Art und Weise gebildet wird.

Claims (5)

1. Ein Verfahren zum Bilden einer Struktur auf einem Chip aus Halbleitersiliziummaterial, die eine erste Region (32) mit einer n-Typ-Leitfähigkeit, die durch eine Hauptoberfläche des Chips begrenzt ist, und eine zweite Region (30) mit einer p-Typ-Leitfähigkeit aufweist, die in dem Chip unter der ersten Region vergraben ist und einen vergrabenen Übergang mit der ersten Region (32) bildet, wobei das Verfahren folgende Schritte aufweist:
einen ersten Dotierungsschritt zum Implantieren von Arsen in einen vorbestimmten Bereich der Hauptoberfläche des Chips;
einen zweiten Dotierungsschritt zum Implantieren von Bor in einen Abschnitt des Bereichs, der zumindest einen Teilschritt des Implantierens von Bor mit hoher Dosis und niedriger Energie und zumindest einen Teilschritt des Implantierens von Bor mit niedriger Dosis und hoher Energie umfaßt; und
einen Hochtemperaturbehandlungsschritt zum Diffundieren des Arsens und des Bors, die durch den ersten und den zweiten Schritt durch den Chip eingeführt worden sind, wodurch die erste (32) und die zweite (30) Region gebildet werden;
wobei der zweite Dotierungsschritt und der Hochtemperaturbehandlungsschritt ferner verwendet werden, um eine dritte Region (29) mit einer p-Typ-Leitfähigkeit zu bilden, die durch die Hauptoberfläche des Chips begrenzt ist und von der ersten Region (32) getrennt ist;
wobei das Verfahren dadurch gekennzeichnet ist, daß der zweite Dotierungsschritt nach dem ersten Dotierungsschritt ausgeführt wird, wobei die Dosen und Energien derart gewählt sind, daß die n-Typ-Leitfähigkeit der ersten Region (32) durch den zweiten Dotierungsschritt weder kompensiert noch umgekehrt wird, und derart, daß die Konzentration von Verunreinigungen in der zweiten Region (30) im wesentlichen nur aufgrund des Implantierungsteilschritts bzw. der Implantierungsteilschritte mit niedriger Dosis und hoher Energie vorhanden ist, und wobei der Hochtemperaturbehandlungsschritt einen ersten Teilschritt nach dem ersten Dotierungsschritt und einen zweiten Teilschritt nach dem zweiten Dotierungsschritt umfaßt.
2. Ein Verfahren nach Anspruch 1,
bei dem vor dem ersten und dem zweiten Dotierungsschritt eine Enthaltungsregion (17) mit einer p-Typ- Leitfähigkeit gebildet wird, die durch die Hauptoberfläche des Chips begrenzt ist und angepaßt ist, um die erste, die zweite und die dritte Region zu enthalten; und
wobei eine erste (35K) und eine zweite (35A) Elektrode in ohmschem Kontakt mit der Chipoberfläche in der ersten (32) bzw. dritten (29) Region derselben gebildet werden, um Anschlüsse für eine Diode mit einer vorbestimmten Rückwärtsdurchbruchspannung zu schaffen.
3. Ein Verfahren nach Anspruch 2,
bei dem die Enthaltungsregion (17) in einer Chipregion (11") mit n-Typ-Leitfähigkeit gebildet ist;
wobei der erste Dotierungsschritt und der Hochtemperaturbehandlungsschritt ebenfalls verwendet werden, um eine vierte Region (33) mit einer n-Typ-Leitfähigkeit zu bilden, die durch die Hauptoberfläche des Chips begrenzt ist und von der Enthaltungsregion (17) getrennt ist; und
wobei eine dritte Elektrode (35S) in ohmschem Kontakt mit der Chipoberfläche in der vierten Region (33) derselben gebildet wird.
4. Ein Verfahren nach Anspruch 1,
bei dem vor dem ersten und dem zweiten Dotierungsschritt eine Schutzregion (45) mit einer p-Typ-Leitfähigkeit gebildet wird, die durch die Hauptoberfläche des Chips begrenzt ist, und die erste Region (46) umgibt und die zweite Region (48) kontaktiert;
bei dem die dritte Region (49) in der Schutzregion (45) positioniert ist;
bei dem der erste Dotierungsschritt und der Hochtemperaturbehandlungsschritt ebenfalls verwendet werden, um eine vierte Region (47) mit einer n-Typ-Leitfähigkeit zu bilden, die durch die Hauptoberfläche des Chips begrenzt ist und von der Schutzregion (45) getrennt ist; und
bei dem Elektroden in ohmschem Kontakt mit der Chipoberfläche in der ersten Region (46), in der dritten Region (49) und in der vierten Region (47) gebildet werden, die den Emitteranschluß (E), den Basisanschluß (B) bzw. den Kollektoranschluß (C) eines Bipolartransistors bilden.
5. Ein Verfahren nach Anspruch 1,
bei dem vor dem ersten und dem zweiten Dotierungsschritt zwei Regionen (50, 51) mit einer p-Typ-Leit fähigkeit gebildet werden, die durch die Hauptoberfläche des Chips begrenzt sind, die sich entlang zweier gegenüberliegender Seiten der ersten Region (52) erstrecken, und die in Kontakt mit der zweiten Region (54) sind;
bei dem der zweite Dotierungsschritt und der Hochtemperaturbehandlungsschritt ebenfalls verwendet werden, um eine fünfte Region (56) zu bilden, die durch die Hauptoberfläche des Chips ebenso wie die dritte Region (55) begrenzt ist, wobei jede in einer der zwei Regionen auf den Seiten der ersten Region (52) ist; und
bei dem Elektroden in ohmschem Kontakt mit der Chipoberfläche in der ersten Region (52) derselben und in sowohl der dritten als auch fünften Region (55, 56) gebildet werden, wodurch der Gateanschluß (G), der Sourceanschluß (5) bzw. der Drainanschluß (D) eines Übergangs-Feldeffekttransistors (JFET) gebildet werden.
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