DE69132380T2

DE69132380T2 - Verstärker mit polygonförmiger Ausgangscharakteristik

Info

Publication number: DE69132380T2
Application number: DE69132380T
Authority: DE
Inventors: Kouichi Nishimura
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1990-09-27
Filing date: 1991-09-27
Publication date: 2000-12-28
Anticipated expiration: 2011-09-28
Also published as: DE69132380D1; US5115152A; EP0478389A1; EP0478389B1; JP2591301B2; JPH04135307A

Description

Die vorliegende Erfindung betrifft einen Verstärker mit Polygonliniencharakteristik und insbesondere einen Verstärker mit Polygonliniencharakteristik, der Eigenschaften hat, daß seine Verstärkung größer wird, wenn die Eingangsspannung klein ist, während sie niedrig wird, wenn die Eingangsspannung hoch ist.
Als ein Pufferverstärker wird konventionell die sogenannte Spannungsfolgerschaltung verwendet, wie sie in Fig. 1 gezeigt ist, in der der invertierende Eingangsanschluß (-) eines Operationsverstärkers 2 mit einem seiner Ausgangsanschlüsse 3 verbunden ist, um so einen Ausgang der Spannungsfolgerschaltung zu bilden, und wobei ein nichtinvertierender Eingangsanschluß (+) als ein Signaleingangsanschluß 1 dient. Die Eingangs/Ausgangsverstärkung der Spannungsfolgerschaltung, die in Fig. 1 gezeigt ist, beträgt "1", so daß die Eingangs- Ausgangs-Charakteristik zwischen der Eingangsspannung VIN und einer Ausgangsspannung VOUT zu diesem Zeitpunkt sich wie in Fig. 2 verhält, wobei ein Ausgangssignal mit derselben Spannung wie derjenigen eines Eingangssignals, das an den Eingangsanschluß 1 angelegt ist, am Ausgangsanschluß 3 erscheint, während die Eingangs-Ausgangs-Charakteristik bei einem gewissen Punkt in einem dynamischen Ausgangsbereich gesättigt wird. Dies liegt daran, daß die Eingangs-Ausgangs- Charakteristik von einer positiven Stromversorgungsspannung abhängt.
Der Verstärker mit Polygonliniencharakteristik, der den konventionellen Spannungsfolgerpufferverstärker verwendet, hat den Nachteil, daß die Ausgangsspannung der Schaltung auf den dynamischen Ausgangsbereich des Verstärkers begrenzt ist, so daß die Ausgangsspannung auf einen konstanten Wert festgelegt wird, der durch die maximale Ausgangsspannung des Verstärkers begrenzt ist, wenn der Pegel des Eingangssignals gleich wird oder größer als ein bestimmter Wert.
Das IBM Technical Disclosure Bulletin Bd. 21, Nr. 8, Januar 1979, New York, USA, Seiten 3094-3096 und FR 2 389 903 beschreiben Verstärker mit variabler Verstärkung, die Polygonliniencharakteristiken haben.
Es ist daher eine Aufgabe der vorliegenden Erfindung, den obigen Nachteil zu überwinden, der beim konventionellen Verstärker vorliegt, und einen verbesserten Verstärker mit Polygonliniencharakteristik zu schaffen.
Eine andere Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Schaltung mit Polygonliniencharakteristik, in der die Verstärkung verringert wird, wenn die Eingangsspannung groß ist, so daß die Ausgangsspannung des Pufferverstärkers nicht ihren Maximalwert überschreitet, um dadurch den dynamischen Eingangsbereich groß zu machen.
Die vorliegende Erfindung schafft einen Verstärker mit Polygonliniencharakteristik, der aufweist:
einen Signaleingangsanschluß und einen Signalausgangsanschluß;
gekennzeichnet durch:
eine Minimalspannungsdiskriminierungsschaltung zum Detektieren und Ausgeben einer niedrigeren von zwei Eingangsspannungen, die an zwei nichtinvertierende Eingangsanschlüsse der Minimalspannungsdiskriminierungsschaltung angelegt sind, wobei an einen der nichtinvertierenden Eingangsanschlüsse eine Eingangsspannung (VIN) angelegt wird, die an den Signaleingangsanschluß angelegt wird, und an den anderen der nichtinvertierenden Eingangsanschlüsse eine vorbestimmte Bezugsspannung (VREF) angelegt wird; und
eine Maximalspannungsdiskriminierungsschaltung zum Detektieren und Ausgeben zu dem Signalausgangsanschluß die größere von zwei Eingangsspannungen, die an die beiden nichtinvertierenden Eingangsanschlüsse der Maximalspannungsdiskriminierungsschaltung angelegt sind, wobei an einen der beiden nichtinvertierenden Eingangsanschlüsse der Maximalspannungsdiskriminierungsschaltung das Ausgangssignal von der Minimalspannungsdiskriminierungsschaltung angelegt wird und an den anderen der beiden nichtinvertierenden Eingangsanschlüsse entweder eine Spannung, die von der Eingangsspannung (VIN) geteilt ist, oder die Eingangsspannung (VIN) angelegt wird,
wobei der Verstärker eine Polygonliniencharakteristik hat, die die ausgegebene Spannung von dem Signalausgangsanschluß mit der Eingangsspannung (VIN) in Bezug setzt, so daß die Verstärkung des Verstärkers ein erster Faktor ist, wenn sich die Eingangsspannung in einem ersten niedrigeren Spannungsbereich befindet, die Ausgangsspannung konstant ist, wenn sich die Eingangsspannung in einem zweiten Spannungsbereich befindet, der höher ist als der erste Spannungsbereich und die Verstärkung ein zweiter Faktor ist, der niedriger ist als der erste Faktor, wenn sich die Eingangsspannung in einem dritten Spannungsbereich befindet, der höher ist als der zweite Spannungsbereich.
Die obigen und anderen Ziele und Vorteile der vorliegenden Erfindung werden aus der vorliegenden Beschreibung bevorzugter Ausführungsformen der Erfindung deutlich werden, wie beispielsweise und unter Bezugnahme auf die beigefügten Zeichnungen erläutert werden. Es zeigen:
Fig. 1 ein Schaltungsdiagramm, das den Aufbau eines konventionellen Beispiels zeigt;
Fig. 2 eine graphische Darstellung, die die Eingangs- Ausgangs-Charakteristik des konventionellen Beispiels zeigt;
Fig. 3 ein Schaltungsdiagramm, das eine erste Ausführungsform des Verstärkers mit Polygonliniencharakteristik der Erfindung zeigt;
Fig. 4 eine graphische Darstellung, die die Eingangs- Ausgangs-Charakteristik der ersten Ausführungsform zeigt;
Fig. 5 ein Schaltungsdiagramm, das ein Beispiel der Minimalspannungsdiskriminierungsschaltung, die in Fig. 3 gezeigt ist, zeigt;
Fig. 6 ein Schaltungsdiagramm, das ein Beispiel der in Fig. 3 gezeigten Maximalspannungsdiskriminierungsschaltung zeigt;
Fig. 7 ein Schaltungsdiagramm, das eine zweite Ausführungsform des Verstärkers mit Polygonliniencharakteristik der Erfindung zeigt;
Fig. 8 ein Schaltungsdiagramm, das eine dritte Ausführungsform des Verstärkers mit Polygonliniencharakteristik der Erfindung zeigt; und
Fig. 9 eine graphische Darstellung, die die Eingangs- Ausgangs-Charakteristik der dritten Ausführungsform zeigt.
Es sollen nun einige Ausführungsformen der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden.
Fig. 3 ist ein Schaltungsdiagramm, das eine erste Ausführungsform des Verstärkers mit Polygonliniencharakteristik der Erfindung zeigt.
Der Verstärker der Erfindung wird hauptsächlich durch eine Minimalspannungsdiskriminierungsschaltung 40 und eine Maximalspannungsdiskriminierungsschaltung 50 gebildet, die in Reihe verbunden sind.
In der ersten Ausführungsform hat die Minimalspannungsdiskriminierungsschaltung 40 zwei nichtinvertierende Eingangsanschlüsse (+), einen invertierenden Eingangsanschluß (-) und einen Ausgangsanschluß, wobei der invertierende Eingangsanschluß und der Ausgangsanschluß miteinander verbunden sind. Einer der beiden nichtinvertierenden Eingangsanschlüsse ist mit einem Signaleingangsanschluß 10 verbunden, und der andere nichtinvertierende Eingangsanschluß ist mit einer Konstantspannungsquelle 48 zum Zuführen einer Bezugsspannung VREF an dieselbe verbunden.
Ähnlich zur Minimalspannungsdiskriminierungsschaltung 40 hat die Maximalspannungsdiskriminierungsschaltung 50 zwei nichtinvertierende Eingangsanschlüsse (+) einen invertierenden Eingangsanschluß (-) und einen Ausgangsanschluß, wobei der invertierende Eingangsanschluß und der Ausgangsanschluß miteinander verbunden sind. Einer der beiden nichtinvertierenden Eingangsanschlüsse der Maximalspannungsdiskriminierungsschaltung 50 ist mit dem Ausgangsanschluß der Minimalspannungsdiskriminierungsschaltung 40 verbunden, und der andere nichtinvertierende Eingangsanschluß der Maximalspannungsdiskriminierungsschaltung 50 ist mit einem Verbindungspunkt zwischen einer Reihenschaltung von Widerständen R1 und R2 verbunden, die zwischen dem Signaleingangsanschluß 10 und Masse GND verbunden sind. Die Widerstände R1 und R2 bilden eine Spannungsteilerschaltung, die eine widerstandsgeteilte Spannung erzeugt, die aufgrund einer Eingangsspannung VIN, die an den Signaleingangsanschluß 10 angelegt wird, und eines Widerstandsteilungsverhältnisses erhalten wird, das durch die Spannungsteilerschaltung eingestellt wird. Das Ausgangssignal der Maximalspannungsdiskriminierungsschaltung 50 wird als letztendliches Ausgangssignal VOgT durch einen Ausgangsanschluß 30 ausgegeben.
In der Schaltung der Fig. 3 wird die niedrigere von zwei Eingangsspannungen VREF und VIN, die an die Minimalspannungsdiskriminierungsschaltung 40 angelegt sind, von der Minimalspannungsdiskriminierungsschaltung 40 als Ausgangssignal derselben ausgegeben. Insbesondere nimmt die Ausgangsspannung V0(MIN) der Minimalspannungsdiskriminierungsschaltung 40, wenn die Eingangsbezugsspannung VREF größer ist als die Eingangsspannung VIN, d. h., wenn VREF > VIN ist, den Wert an:
V0(MIN) = VIN...... (1)
Das heißt, dieselbe Spannung wie die Eingangsspannung VIN wird als Ausgangsspannung V0(MIN) ausgegeben. Andererseits wird die Ausgangsspannung V0(MIN)I wenn die Eingangsbezugsspannung VREF kleiner ist als die Eingangsspannung VIN, d. h., wenn VREF < VIN ist:
V0(MIN) = VREF ...... (2)
Die Ausgangsspannung V0(MIN) wird daher konstant unabhängig vom Pegel des Eingangssignals.
Als nächstes wird auf den Betrieb der Maximalspannungsdiskriminierungsschaltung 50 Bezug genommen. Die größere der beiden Eingangsspannungen, die an die Maximalspannungsdiskriminierungsschaltung 50 angelegt wird, d. h., die größere der Ausgangsspannung V0(MIN) der Minimalspannungsdiskriminierungsschaltung 40 und der widerstandsgeteilten Spannung, die VIN x [R&sub1;/(R&sub1;+R&sub2;)] ist, die aufgrund der Eingangsspannung VIN und der Widerstandswerte der Widerstände R&sub1; und R&sub2; erhalten wird ("R&sub1;" und "R&sub2;" stellen ihre Widerstandswerte dar), wird durch den Ausgangsanschluß 30 ausgegeben. Das heißt, wenn die spannungsgeteilte Spannung VIN x [R&sub1;/(R&sub1;+R&sub2;)] niedriger ist als die Ausgangsspannung V0(MIN), so nimmt die Ausgangsspannung VOUT der Maximalspannungsdiskriminierungsschaltung 50 den Wert an:
VOUT = V&sub0;(MIN)...... (3)
Andererseits ist die Ausgangsspannung VOUT, wenn die spannungsgeteilte Spannung VIN x [R&sub1;/(R&sub1;+R&sub2;)] größer ist als die Ausgangsspannung V0(MIN), wie folgt:
Aus den obigen Gleichungen (1) bis (4) wird die Eingangs- Ausgangs-Charakteristik zwischen der Eingangsspannung VIN und der Ausgangsspannung VOUT in einer graphischen Darstellung ausgedrückt, wie sie in Fig. 4 gezeigt ist. Auf diese Weise wird die gewünschte Polygonliniencharakteristik erhalten.
Fig. 5 zeigt als nächstes ein detailliertes Schaltungsdiagramm der Minimalspannungsdiskriminierungsschaltung 40 zum Detektieren der niedrigeren oder minimalen Spannung von zwei Eingängen.
Die Minimalspannungsdiskriminierungsschaltung 40 weist auf: drei PNP-Transistoren Q41, Q42 und Q43, deren Emitter gemeinsam miteinander verbunden sind; eine Konstantstromquelle 45, die zwischen einer Stromquelle (V&spplus;) und dem Verbindungspunkt der gemeinsam verbundenen Emitter verbunden ist; eine Stromspiegelschaltung 46, die mit dem Ausgangsanschluß mit entsprechenden Kollektoren der PNP-Transistoren Q41, Q42 und mit dem Eingangsanschluß mit dem Kollektor des PNP-Transistors Q43 verbunden ist und als eine aktive Last wirkt; und einen Inversionspufferverstärker 47, der mit dem Eingangsanschluß mit dem Ausgangsanschluß der Stromspiegelschaltung 46 und dem Ausgangsanschluß mit der Basis des PNP-Transistors Q43 verbunden ist, die ein invertierender Eingangsanschluß ist. Die Basen der PNP-Transistoren Q41 und Q42 sind zwei nichtinvertierende Eingangsanschlüsse. Die Basis des PNP-Transistors Q43, die der invertierende Eingangsanschluß ist, und der Ausgangsanschluß des Pufferverstärkers 47 sind miteinander verbunden, um einen Ausgangsanschluß der Minimalspannungsdiskriminierungsschaltung 40 zu bilden.
Da die Emitter der PNP-Transistoren Q41 und Q42 miteinander verbunden sind, nimmt einer der PNP-Transistoren, dessen Basiseingangsspannung niedriger ist als diejenige des anderen PNP-Transistors, den aktiven Zustand ein, während der andere PNP-Transistor den abgeschalteten Zustand einnimmt. Der eine PNP-Transistor Q41 oder Q42, der den aktiven Zustand einnimmt, arbeitet mit dem PNP-Transistor Q43 zusammen, um einen Differenzverstärker zu bilden. Da die Basis, die der invertierende Eingangsanschluß ist, des PNP-Transistors Q43 und der Ausgang des Pufferverstärkers 47 miteinander verbunden sind, wird eine Spannungsfolgerkonfiguration gebildet, so daß die niedrigere oder minimale eine Spannung zwischen den beiden Eingängen ausgegeben wird, wie sie ist.
Als nächstes zeigt Fig. 6 ein detailliertes Schaltungsdiagramm der Maximalspannungsdiskriminierungsschaltung 50 zum Detektieren der größeren oder maximalen eine Spannung zwischen den beiden Eingängen. Wie dies aus den Zeichnungen ersichtlich ist, ist der Aufbau der Schaltungsverbindung von Fig. 6 ähnlich zu derjenigen von Fig. 5 mit der Ausnahme, daß die Schaltungsverbindung darin von derjenigen von Fig. 5 unterschiedlich ist, daß die Transistoren Q41 bis Q43 vom PNP- Typ von Fig. 5 durch Transistoren Q51 bis Q53 vom NPN-Typ ersetzt werden und daß die Polaritäten und Verbindungen der Konstantstromquelle und der Stromspiegelschaltung umgekehrt sind. Demgemäß soll die Beschreibung des Aufbaus der Schaltungsverbindung hier weggelassen werden. Der Unterschied in der Betriebsweise zwischen den Fällen von Fig. 5 und 6 besteht darin, daß, da die Eingangstransistoren, die mit ihren Emittern miteinander verbunden sind, durch die Transistoren Q51, Q52 und Q53 vom NPN-Typ im Fall von Fig. 6 gebildet sind, wobei einer der beiden NPN-Transistoren, an den eine der beiden Eingangsspannungen angelegt ist, die größer ist als die andere, den leitenden Zustand annimmt. Demgemäß wird die höhere oder maximale eine Spannung zwischen den beiden Eingängen von der Maximalspannungsdiskriminierungsschaltung 50 ausgegeben.
Fig. 7 ist ein Schaltungsdiagramm, das eine zweite Ausführungsform der vorliegenden Erfindung zeigt. Hier ist die Minimalspannungsdiskriminierungsschaltung 40 von Fig. 3 stärker vereinfacht. Insbesondere wird die Minimalspannungsdiskriminierungsschaltung 60 dieser Ausführungsform gebildet durch: einen Widerstand R5, der mit einem Ende mit dem Signaleingangsanschluß 10 verbunden ist; einen PNP-Transistor Q62, der mit dem Emitter mit dem anderen Ende des Widerstandes R5, mit dem Kollektor mit Masse GND und mit der Basis mit Masse GND durch die Konstantstromquelle 65 verbunden ist, und einen NPN-Transistor Q61, der mit dem Kollektor mit der Stromquelle (V+), mit dem Emitter mit der Basis des PNP-Transistors Q62 und auch mit Masse GND durch die Konstantstromquelle 65 verbunden ist, und mit der Basis mit einer Konstantspannungsquelle 6ß verbunden ist, die eine vorbestimmte Spannung VREF liefert. Die Ausgangsspannung dieser Minimalspannungsdiskriminierungsschaltung 60, die an einen (VIN1) von zwei nichtinvertierenden Eingangsanschlüssen(VIN1· VIN2) der folgenden Maximalspannungsdiskriminierungsschaltung 50 angelegt wird, wird vom Verbindungspunkt zwischen dem Widerstand R5 und dem Emitter des PNP-Tansistors Q62 abgenommen.
Es soll hier angenommen werden, daß die Spannung über den Emitter und die Basis des PNP-Tansistors Q62 gleich derjenigen des NPN-Transistors Q61 ist. Wenn die Eingangsspannung VIN, die an den Eingangsanschluß 10 angelegt wird, niedriger ist als die Bezugsspannung VREF der Konstantspannungsquelle 68, d. h., wenn VIN < VREF ist, nimmt der PNP-Transistor Q62 den abgeschalteten Zustand ein, so daß kein Strom durch den Widerstand R5 fließt. Demgemäß wird die Spannung VIN so wie sie ist an den einen Eingangsanschluß VIN1 der Maximalspannungsdiskriminierungsschaltung 50 angelegt. Andererseits nimmt, wenn die Eingangsspannung VIN größer ist als die Bezugsspannung VREF d. h., wenn VIN > VREF ist, der PNP- Transistor Q62 den leitenden Zustand ein, so daß die konstante Bezugsspannung VREF an den einen Eingangsanschluß VIN1 der Maximalspannungsdiskriminierungsschaltung 50 angelegt wird. Auf diese Weise wirken die Kombination des Widerstandes R5, des PNP-Transistors Q62, des NPN-Transistors Q61, der Konstantspannungsquelle 68 und der Konstantstromquelle 65 als die Minimalspannungsdiskriminierungsschaltung, die bei dieser Erfindung erforderlich ist. Da die Schaltungsanordnung und die Funktion der Maximalspannungsdiskriminierungsschaltung 50 und die Spannung, die an den anderen nichtinvertierenden Eingangsanschluß VIN2 derselben angelegt werden, dieselben sind wie diejenigen des Falles von Fig. 3, soll die Beschreibung derselben hier nicht wiederholt werden.
Wie dies oben beschrieben wurde, hat die zweite Ausführungsform den Vorteil, daß die notwendige Minimalspannungsdiskriminierungsschaltung durch nur drei Schaltungselemente realisiert werden kann.
Fig. 8 ist ein Schaltungsdiagramm einer dritten Ausführungsform der vorliegenden Erfindung. Bei dieser dritten Ausführungsform wird, um die Spannungsverstärkung der Minimalspannungsdiskriminierungsschaltung größer zu machen als diejenige der Maximalspannungsdiskriminierungsschaltung, die Spannungsverstärkung der Minimalspannungsdiskriminierungsschaltung 70 groß gemacht und die Spannungsverstärkung der Maximalspannungsdiskriminierungsschaltung 80 zu "1" gemacht. Das heißt, ein Rückkopplungswiderstand R7 (dessen Widerstandswert R7 ist) wird zwischen einem invertierenden Eingangsanschluß und dem Ausgangsanschluß der Minimalspannungsdiskriminierungsschaltung 70 verbunden und weiter wird ein Eingangswiderstand R8 (dessen Widerstandswert R&sub8; ist) zwischen dem invertierenden Eingangsanschluß der Minimalspannungsdiskriminierungsschaltung 70 und Masse GND verbunden. Einer der beiden nichtinvertierenden Eingangsanschlüsse der Minimalspannungsdiskri minierungsschaltung 70 wird mit dem Signaleingangsanschluß 10 verbunden, während der andere nichtinvertierende Eingangsanschluß derselben mit einer Konstantspannungsquelle 78 verbunden wird, um eine vorbestimmte Bezugsspannung VREF zuzuführen. Andererseits sind, damit die Spannungsverstärkung der Maximalspannungsdiskriminierungsschaltung 80 "1" wird, der invertierende Eingangsanschluß und der Ausgangsanschluß der Maximalspannungsdiskriminierungsschaltung 80 direkt miteinander verbunden. Von dem Ausgangsanschluß 30 wird ein Ausgangssignal mit einer Polygonliniencharakteristik abgenommen. Der Ausgangsanschluß der Minimalspannungsdiskriminierungsschaltung 70 ist mit einem der beiden nichtinvertierenden Eingangsanschlüsse der Maximalspannungsdiskriminierungsschaltung 80 verbunden. Weiter ist der Signaleingangsanschluß 10 mit dem anderen nichtinvertierenden Eingangsanschluß der Maximalspannungsdiskriminierungsschaltung 80 verbunden.
Hier wird die Spannungsverstärkung Amin der Minimalspannungsdiskriminierungsschaltung 70 durch die Widerstandswerte R&sub7; und R&sub8; wie folgt bestimmt:
In der Schaltung der Fig. 8 wird die niedrigere eine Spannung zwischen den beiden Eingängen VREF und VIN in Übereinstimmung mit der obigen Gleichung (5) mit Amin multipliziert, und das Produkt wird als ein Ausgangssignal V0(MIN) von der Minimalspannungsdiskriminierungsschaltung ausgegeben. Das heißt, wenn die Bezugsspannung VREF größer ist als die Eingangsspan nung VIN, d. h. VREF > VIN so wird die Ausgangsspannung V0(MIN) wie folgt:
V0(MIN) = VIN x Avmin...... (6)
Die Spannung, die durch Multiplizieren des Eingangs VIN mit Avmin erhalten wird, wird also als Ausgangsspannung V0(MIN) ausgegeben. Ist die Bezugsspannung VREF niedriger als die Eingangsspannung VIN, d. h. VREF ≤ VIN, so wird die Ausgangsspannung V0(MIN) wie folgt:
V0(MIN) = VREF x Avmin...... (7)
Demgemäß wird eine konstante Spannung unabhängig vom Pegel der Eingangsspannung VIN ausgegeben.
Als Ausgang der Maximalspannungsdiskriminierungsschaltung 80 wird die größere Spannung der beiden daran angelegten Eingangsspannungen, d. h. die größere der Ausgangsspannung V0(MIN) und der Eingangsspannung VIN vom Ausgangsanschluß 30 ausgegeben. Das heißt, wenn die Eingangsspannung VIN niedriger ist als die Ausgangsspannung V0(MIN), d. h. VIN < V0(MIN) so wird die gesamte Ausgangsspannung VOUT, die am Ausgangsanschluß 30 erscheint wir folgt:
VOUT = V0(MIN)...... (8)
Wenn die Eingangsspannung VIN größer ist als die Ausgangsspannung V0(MIN) von der Minimalspannungsdiskriminierungs schaltung 70, d. h., wenn VIN > V0(MIN) ist, so wird die Ausgangsspannung VOUT wie folgt:
VOUT VIN...... (9)
Aus den obigen Gleichungen (6) bis (9) wird die Eingangs- Ausgangs-Charakteristik zwischen der Eingangsspannung VIN und der Ausgangsspannung VOUT in einer solchen graphischen Darstellung ausgedrückt, wie sie in Fig. 9 gezeigt ist, wodurch eine gewünschte Polygonliniencharakteristik erhalten wird. Wie oben beschrieben hat die vorliegende Erfindung die Wirkung, daß die Verstärkung verringert wird, wenn die Eingangsspannung groß ist, so daß die Ausgangsspannung des Pufferverstärkers dessen Maximalwert nicht überschreitet, um so den dynamischen Eingangsbereich groß zu machen.

Claims

1. Verstärker mit Polygonliniencharakteristik, der einen Signaleingangsanschluß (10) und einen Signalausgangsanschluß (30) aufweist, gekennzeichnet durch eine Minimalspannungsdiskriminierungsschaltung (40; 60; 70) zum Detektieren und Ausgeben einer niedrigeren von zwei Eingangsspannungen, die an zwei nichtinvertierende Eingangsanschlüsse der Minimalspannungsdiskriminierungsschaltung angelegt werden, wobei an einen der nichtinvertierenden Eingangsanschlüsse eine Eingangsspannung (VIN) angelegt wird, die an den Signaleingangsanschluß angelegt wird, und an den anderen der nichtinvertierenden Eingangsanschlüsse eine vorbestimmte Bezugsspannung (VREF) angelegt wird; und

eine Maximalspannungsdiskriminierungsschaltung (50; 80) zum Detektieren und Ausgeben an den Signalausgangsanschluß (30) das größere von zwei Eingangsspannungen, die an die zwei nichtinvertierenden Anschlüsse der Maximalspannungsdiskriminierungsschaltung angelegt werden, wobei an einen der beiden nichtinvertierenden Eingangsanschlüsse der Maximalspannungsdiskriminierungsschaltung der Ausgang von der Minimalspannungsdiskriminierungsschaltung (40; 60; 70) angelegt wird und an den anderen der beiden nichtinvertierenden Eingangsan schlüsse entweder eine Spannung, die von der Eingangsspannung (VIN) durch Teilung erhalten wurde, oder die Eingangsspannung (VIN) angelegt wird,

wobei der Verstärker eine Polygonliniencharakteristik aufweist, die die von dem Signalausgangsanschluß (30) ausgegebene Spannung zur Eingangsspannung (VIN) in Bezug setzt, so daß die Verstärkung des Verstärkers ein erster Faktor ist, wenn die Eingangsspannung sich in einem ersten niedrigen Spannungsbereich befindet, die Ausgangsspannung konstant ist, wenn die Eingangsspannung sich in einem zweiten Spannungsbereich befindet, der höher liegt als der erste Spannungsbereich, und die Verstärkung ein zweiter Faktor ist, der niedriger ist als der erste Faktor, wenn die Eingangsspannung sich in einem dritten Spannungsbereich befindet, der höher liegt als der zweite Spannungsbereich.

2. Verstärker mit Polygonliniencharakteristik gemäß Anspruch 1, der weiter eine Spannungsteilerschaltung zum Erzeugen einer geteilten Spannung der Eingangsspannung (VIN) aufweist, die durch zwei Widerstände (R2, R1; R4, R3) gebildet wird, die in Reihe zwischen dem Signaleingangsanschluß (10) und Masse (GND) verbunden sind, wobei die geteilte Spannung an den anderen der beiden nichtinvertierenden Eingangsanschlüsse der Maximalspannungsdiskriminierungsschaltung (50) angelegt wird.

3. Verstärker mit Polygonliniencharakteristik nach Anspruch 1 in dem:

die Minimalspannungsdiskriminierungsschaltung (70) eine Spannungsverstärkung von AVmin hat und eine verstärkte niedrigere der beiden Eingangsspannungen ausgibt, die an ihre beiden nichtinvertierenden Eingangsanschlüsse angelegt sind; und

die Maximalspannungsdiskriminierungsschaltung (80) eine Spannungsverstärkung von "1" hat und direkt die Eingangsspannung (VIN) am anderen der beiden nichtinvertierenden Eingangsanschlüsse derselben empfängt.

4. Verstärker mit Polygonliniencharakteristik nach Anspruch 1, bei dem die Minimalspannungsdiskriminierungsschaltung (40) einen Differenzschaltungsaufbau und einen invertierenden Eingangsanschluß, die beiden nichtinvertierenden Eingangsanschlüsse und einen Ausgangsanschluß hat, wobei der invertierende Eingangsanschluß mit dem Ausgangsanschluß verbunden ist, und wobei die Maximalspannungsdiskriminierungsschaltung (50) einen Differenzschaltungsaufbau und einen invertierenden Eingangsanschluß, die beiden nichtinvertierenden Eingangsanschlüsse und einen Ausgangsanschluß hat, wobei der invertierende Eingangsanschluß und der Ausgangsanschluß der Maximalspannungsdiskriminierungsschaltung miteinander verbunden sind, wobei einer der nichtinvertierenden Eingangsanschlüsse der Maximalspannungsdiskriminierungsschaltung mit dem Ausgangsanschluß der Minimalspannungsdiskriminierungsschaltung verbunden ist und an den anderen nichtinvertierenden Eingangsanschluß der Maximalspannungsdiskriminierungsschaltung eine widerstandsgeteilte Spannung der Eingangsspannung (VIN) angelegt wird.

5. Verstärker mit Polygonliniencharakteristik gemäß Anspruch 4, in dem eine Reihenverbindung eines Paars von Widerständen (R2, R1) zwischen dem Signaleingangsanschluß (10), an den die Eingangsspannung extern angelegt wird, und Masse verbunden ist, so daß die geteilte Spannung von einem Verbindungspunkt zwischen den beiden Widerständen erhalten wird.

6. Verstärker mit Polygonliniencharakteristik nach Anspruch 4 oder 5 in dem:

die Minimalspannungsdiskriminierungsschaltung (40) durch einen ersten Transistor (Q41), einen zweiten Transistor (Q42), einen dritten Transistor (Q43), einen ersten Inversionspufferverstärker (47), eine erste Stromspiegelschaltung (46) und eine erste Konstantstromquelle (45) gebildet ist, wobei die Emitter der ersten, zweiten und dritten Transistoren gemeinsam mit der ersten Konstantstromquelle verbunden sind, wobei an die Basis des ersten Transistors die vorbestimmte Bezugsspannung (VREF) angelegt wird, an die Basis des zweiten Transistors die Eingangsspannung (VIN) angelegt wird, die an den Signaleingangsanschluß (10) angelegt ist, die Kollektoren der ersten und zweiten Transistoren gemeinsam mit einem Ausgangsanschluß der ersten Stromspiegelschaltung und mit einem invertierten Eingangsanschluß des ersten Inversionspufferverstärkers verbunden sind, wobei der Kollektor des dritten Transi stors mit einem invertierten Eingangsanschluß der ersten Stromspiegelschaltung verbunden ist, die Basis des dritten Transistors mit dem Ausgangsanschluß des ersten Inversionspufferverstärkers verbunden ist, um so als der Ausgangsanschluß der Minimalspannungsdiskriminierungsschaltung zu wirken; und

die Maximalspannungsdiskriminierungsschaltung (50) durch einen vierten Transistor (Q51), einen fünften Transistor (Q52), einen sechsten Transistor (Q53), einen zweiten Inversionspufferverstärker (57), eine zweite Stromspiegelschaltung (56) und eine zweite Konstantstromquelle (55) gebildet sind, wobei die Emitter der vierten, fünften und sechsten Transistoren gemeinsam mit der zweiten Konstantstromquelle verbunden sind, wobei die Basis des vierten Transistors mit dem Ausgangsanschluß der Minimalspannungsdiskriminierungsschaltung (40) verbunden ist, an die Basis des fünften Transistors die widerstandsgeteilte Spannung angelegt wird, die Kollektoren der vierten und fünften Transistoren gemeinsam mit einem Ausgangsanschluß der zweiten Stromspiegelschaltung und auch mit einem invertierten Eingangsanschluß des zweiten Inversionspufferverstärkers verbunden sind, wobei der Kollektor des sechsten Transistors mit einem invertierten Eingangsanschluß der zweiten Stromspiegelschaltung verbunden ist, die Basis des sechsten Transistors mit einem Ausgangsanschluß des zweiten Inversionspufferverstärkers verbunden ist, um so als der Ausgangsanschluß der Maximalspannungsdiskriminierungsschaltung zu wirken.

7. Verstärker mit Polygonliniencharakteristik gemäß Anspruch 6, in dem die ersten bis dritten Transistoren (Q41, Q42, Q43) in der Minimalspannungsdiskriminierungsschaltung (40) alle vom PNP-Typ sind und die vierten bis sechsten Transistoren (Q51, Q52, Q53) in der Maximalspannungsdiskriminierungsschaltung (50) alle vom NPN-Typ sind.

8. Verstärker mit Polygonliniencharakteristik gemäß Anspruch 1 oder 2, in dem die Minimalspannungsdiskriminierungsschaltung durch einen Widerstand (R5), einen NPN-Transistor (Q61), einen PNP-Transistor (Q62), eine Konstantstromquelle (65) gebildet wird, wobei an die Basis des NPN-Transistors die vorbestimmte Bezugsspannung (VREF) angelegt wird, wobei der Kollektor des NPN- Transistors mit einer externen positiven Spannungsquelle (V&spplus;) verbunden ist, der Emitter des NPN-Transistors mit der Basis des PNP-Transistors und der Konstantstromquelle verbunden ist, der Kollektor des PNP- Transistors mit Masse verbunden ist, der Emitter des PNP-Transistors mit dem Signaleingangsanschluß (10) durch den Widerstand verbunden ist, wobei der Emitter des PNP-Transistors als der Ausgangsanschluß der Minimalspannungsdiskriminierungsschaltung wirkt.

9. Verstärker mit Polygonliniencharakteristik nach Anspruch 1,

bei dem die Minimalspannungsdiskriminierungsschaltung (70) einen Differentialschaltungsaufbau und einen invertierenden Eingangsanschluß, ein Paar von nichtinver tierenden Eingangsanschlüssen und einen Ausgangsanschluß aufweist, wobei der invertierende Eingangsanschluß mit dem Ausgangsanschluß durch einen ersten Widerstand (R7) und mit Masse durch einen zweiten Widerstand (R8) verbunden ist; und

wobei die Maximalspannungsdiskriminierungsschaltung (80) einen Differentialschaltungsaufbau und einen invertierenden Eingangsanschluß, ein Paar von nichtinvertierenden Eingangsanschlüssen und einen Ausgangsanschluß hat, wobei der invertierende Eingangsanschluß und der Ausgangsanschluß der Maximalspannungsdiskriminierungsschaltung miteinander verbunden sind, einer der nichtinvertierenden Eingangsanschlüsse der Maximalspannungsdiskriminierungsschaltung mit dem Ausgangsanschluß der Minimalspannungsdiskriminierungsschaltung (70) verbunden ist und an den anderen nichtinvertierenden Eingangsanschluß der Maximalspannungsdiskriminierungsschaltung die Eingangsspannung (VIN) angelegt wird, die an den Signaleingangsanschluß (10) angelegt wird.