JPH0779209A - フレーム/マルチフレーム位相補正方式 - Google Patents
フレーム/マルチフレーム位相補正方式Info
- Publication number
- JPH0779209A JPH0779209A JP5223224A JP22322493A JPH0779209A JP H0779209 A JPH0779209 A JP H0779209A JP 5223224 A JP5223224 A JP 5223224A JP 22322493 A JP22322493 A JP 22322493A JP H0779209 A JPH0779209 A JP H0779209A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- unit
- phase difference
- frame phase
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0676—Mutual
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
- H04J3/0647—Synchronisation among TDM nodes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】加入者伝送装置におけるフレームまたはマルチ
フレームの位相補正方式に関し、データメモリを使用し
ないで位相補正を可能にすることを目的とする。 【構成】多重部6にフレーム位相差検出部23を設け
て、ライン終端部4での下位チャネルインタフェース部
2のフレーム位相情報と、多重部6のフレーム位相情報
とのフレーム位相差を検出し、下位チャネルインタフェ
ース部2にフレームタイミング発生部16を設けて、こ
のフレーム位相差でライン終端部3での多重部6のフレ
ーム位相情報を補正して下位チャネルインタフェース部
2のフレーム位相情報としてライン終端部3に入力し
て、フレーム位相差検出部23でのフレーム位相差が0
になるようにフレームタイミング発生部16で下位チャ
ネルインタフェース部2のフレーム位相情報を補正した
ときのフレーム位相によって、下位チャネルインタフェ
ース部2でフレーム信号の位相を定めることで構成す
る。
フレームの位相補正方式に関し、データメモリを使用し
ないで位相補正を可能にすることを目的とする。 【構成】多重部6にフレーム位相差検出部23を設け
て、ライン終端部4での下位チャネルインタフェース部
2のフレーム位相情報と、多重部6のフレーム位相情報
とのフレーム位相差を検出し、下位チャネルインタフェ
ース部2にフレームタイミング発生部16を設けて、こ
のフレーム位相差でライン終端部3での多重部6のフレ
ーム位相情報を補正して下位チャネルインタフェース部
2のフレーム位相情報としてライン終端部3に入力し
て、フレーム位相差検出部23でのフレーム位相差が0
になるようにフレームタイミング発生部16で下位チャ
ネルインタフェース部2のフレーム位相情報を補正した
ときのフレーム位相によって、下位チャネルインタフェ
ース部2でフレーム信号の位相を定めることで構成す
る。
Description
【0001】
【産業上の利用分野】本発明は、加入者伝送装置におけ
る、フレームまたはマルチフレームの位相補正方式に関
し、特にデータメモリを使用しないで位相補正を行うよ
うにした、フレーム/マルチフレーム位相補正方式に関
するものである。
る、フレームまたはマルチフレームの位相補正方式に関
し、特にデータメモリを使用しないで位相補正を行うよ
うにした、フレーム/マルチフレーム位相補正方式に関
するものである。
【0002】近年、PCM方式を用いた多重通信システ
ムにおいて、信号の遅延が大きな問題になっており、で
きるだけ遅延を少なくして信号を伝送できるようにする
ことが求められている。
ムにおいて、信号の遅延が大きな問題になっており、で
きるだけ遅延を少なくして信号を伝送できるようにする
ことが求められている。
【0003】また特に、新たに開発されたTCM(Time
Compression Multiplexing )伝送方式は、両局間にお
いて交互に送信する、いわゆるピンポン伝送方式であっ
て、方式自体、信号の遅延が大きいため、他の部分での
遅延を極力少なくすることが必要である。
Compression Multiplexing )伝送方式は、両局間にお
いて交互に送信する、いわゆるピンポン伝送方式であっ
て、方式自体、信号の遅延が大きいため、他の部分での
遅延を極力少なくすることが必要である。
【0004】そのため、加入者伝送装置において、信号
の遅延をできるだけ少なくするとともに、データメモリ
を使用せず、従って回路規模を縮小できるような、フレ
ームまたはマルチフレームの位相補正方式が要求されて
いる。
の遅延をできるだけ少なくするとともに、データメモリ
を使用せず、従って回路規模を縮小できるような、フレ
ームまたはマルチフレームの位相補正方式が要求されて
いる。
【0005】
【従来の技術】従来、加入者伝送装置における、フレー
ムの位相補正方式としては、通常、1フレーム分のデー
タをメモリに蓄積して、位相補正を行う方式が用いられ
ている。この方式では、データが少なくとも1フレーム
分遅延するとともに、メモリを使用するため、回路規模
が大きくなることを避けられないという問題がある。
ムの位相補正方式としては、通常、1フレーム分のデー
タをメモリに蓄積して、位相補正を行う方式が用いられ
ている。この方式では、データが少なくとも1フレーム
分遅延するとともに、メモリを使用するため、回路規模
が大きくなることを避けられないという問題がある。
【0006】また、加入者伝送装置におけるマルチフレ
ームの位相補正方式としては、従来は、TCM方式のよ
うな大きな遅延を生じる方式が実用されていなかったた
め、位相補正は一般に行われていなかった。TCM方式
のような場合に、従来のメモリ蓄積方式による位相補正
を行おうとすると、1マルチフレーム分の遅延を生じる
とともに、メモリとして1マルチフレーム分の容量が必
要になるため、回路規模がかなり大規模なものになると
いう問題がある。
ームの位相補正方式としては、従来は、TCM方式のよ
うな大きな遅延を生じる方式が実用されていなかったた
め、位相補正は一般に行われていなかった。TCM方式
のような場合に、従来のメモリ蓄積方式による位相補正
を行おうとすると、1マルチフレーム分の遅延を生じる
とともに、メモリとして1マルチフレーム分の容量が必
要になるため、回路規模がかなり大規模なものになると
いう問題がある。
【0007】本発明は、このような従来技術の課題を解
決しようとするものであって、加入者伝送装置におい
て、フレームまたはマルチフレームの位相補正を行う際
に、データ蓄積のためのメモリを用いないことによっ
て、メモリに基づく信号遅延をなくすとともに、回路規
模を縮小できる、フレーム/マルチフレーム位相補正方
式を提供することを目的としている。
決しようとするものであって、加入者伝送装置におい
て、フレームまたはマルチフレームの位相補正を行う際
に、データ蓄積のためのメモリを用いないことによっ
て、メモリに基づく信号遅延をなくすとともに、回路規
模を縮小できる、フレーム/マルチフレーム位相補正方
式を提供することを目的としている。
【0008】
(1) 複数の加入者インタフェース部の入出力ディジタル
信号とフレーム信号との相互の分離・多重を行う下位チ
ャネルインタフェース部のフレーム信号を終端する第1
のライン終端部と、上位の多重信号とフレーム信号との
相互の分離・多重を行う多重部のフレーム信号を終端す
る第2のライン終端部とを伝送路を介して接続する加入
者伝送装置において、多重部に、第2のライン終端部に
おける下位チャネルインタフェース部のフレーム位相情
報と、多重部のフレーム位相情報とのフレーム位相差を
検出するフレーム位相差検出部を設け、下位チャネルイ
ンタフェース部に、このフレーム位相差によって第1の
ライン終端部における多重部のフレーム位相情報を補正
して下位チャネルインタフェース部のフレーム位相情報
として第1のライン終端部に入力するフレームタイミン
グ発生部を設けるとともに、フレーム位相差検出部とフ
レームタイミング発生部と間のデータ転送を制御する制
御部を設け、フレーム位相差検出部におけるフレーム位
相差が0になるようにフレームタイミング発生部におい
て下位チャネルインタフェース部のフレーム位相情報を
補正したときのフレーム位相によって、下位チャネルイ
ンタフェース部においてフレーム信号の位相を定める。
信号とフレーム信号との相互の分離・多重を行う下位チ
ャネルインタフェース部のフレーム信号を終端する第1
のライン終端部と、上位の多重信号とフレーム信号との
相互の分離・多重を行う多重部のフレーム信号を終端す
る第2のライン終端部とを伝送路を介して接続する加入
者伝送装置において、多重部に、第2のライン終端部に
おける下位チャネルインタフェース部のフレーム位相情
報と、多重部のフレーム位相情報とのフレーム位相差を
検出するフレーム位相差検出部を設け、下位チャネルイ
ンタフェース部に、このフレーム位相差によって第1の
ライン終端部における多重部のフレーム位相情報を補正
して下位チャネルインタフェース部のフレーム位相情報
として第1のライン終端部に入力するフレームタイミン
グ発生部を設けるとともに、フレーム位相差検出部とフ
レームタイミング発生部と間のデータ転送を制御する制
御部を設け、フレーム位相差検出部におけるフレーム位
相差が0になるようにフレームタイミング発生部におい
て下位チャネルインタフェース部のフレーム位相情報を
補正したときのフレーム位相によって、下位チャネルイ
ンタフェース部においてフレーム信号の位相を定める。
【0009】(2) (1) において、フレーム位相差検出部
が、カウンタを備え、多重部からのフレームタイミング
パルスのパルス位置から、第2のライン終端部からのフ
レームパルスのパルス位置までのクロック数をカウント
して、制御部へ送出する。
が、カウンタを備え、多重部からのフレームタイミング
パルスのパルス位置から、第2のライン終端部からのフ
レームパルスのパルス位置までのクロック数をカウント
して、制御部へ送出する。
【0010】(3) (1) において、フレームタイミング発
生部が、カウンタを備え、第1のライン終端部を介する
多重部からのフレームタイミングパルスによってリセッ
トして、制御部からのフレーム位相差データをロードし
たのち、クロックによってカウントダウンし、カウント
終了時、フレームタイミングパルスを発生して第1のラ
イン終端部に入力する。
生部が、カウンタを備え、第1のライン終端部を介する
多重部からのフレームタイミングパルスによってリセッ
トして、制御部からのフレーム位相差データをロードし
たのち、クロックによってカウントダウンし、カウント
終了時、フレームタイミングパルスを発生して第1のラ
イン終端部に入力する。
【0011】(4) 複数の加入者インタフェース部の入出
力ディジタル信号とマルチフレーム信号との相互の分離
・多重を行う下位チャネルインタフェース部のマルチフ
レーム信号を終端する第1のライン終端部と、上位の多
重信号とマルチフレーム信号との相互の分離・多重を行
う多重部のマルチフレーム信号を終端する第2のライン
終端部とを伝送路を介して接続する加入者伝送装置にお
いて、多重部に、第2のライン終端部における下位チャ
ネルインタフェース部のマルチフレーム位相情報と、多
重部のマルチフレーム位相情報とのマルチフレーム位相
差を検出するマルチフレーム位相差検出部を設け、下位
チャネルインタフェース部に、このマルチフレーム位相
差によって第1のライン終端部における多重部のマルチ
フレーム位相情報を補正して下位チャネルインタフェー
ス部のマルチフレーム位相情報として第1のライン終端
部に入力するマルチフレームタイミング発生部を設ける
とともに、マルチフレーム位相差検出部とマルチフレー
ムタイミング発生部と間のデータ転送を制御する制御部
を設け、マルチフレーム位相差検出部におけるマルチフ
レーム位相差が0になるようにマルチフレームタイミン
グ発生部において下位チャネルインタフェース部のマル
チフレーム位相情報を補正したときのマルチフレーム位
相によって、下位チャネルインタフェース部においてマ
ルチフレーム信号の位相を定める。
力ディジタル信号とマルチフレーム信号との相互の分離
・多重を行う下位チャネルインタフェース部のマルチフ
レーム信号を終端する第1のライン終端部と、上位の多
重信号とマルチフレーム信号との相互の分離・多重を行
う多重部のマルチフレーム信号を終端する第2のライン
終端部とを伝送路を介して接続する加入者伝送装置にお
いて、多重部に、第2のライン終端部における下位チャ
ネルインタフェース部のマルチフレーム位相情報と、多
重部のマルチフレーム位相情報とのマルチフレーム位相
差を検出するマルチフレーム位相差検出部を設け、下位
チャネルインタフェース部に、このマルチフレーム位相
差によって第1のライン終端部における多重部のマルチ
フレーム位相情報を補正して下位チャネルインタフェー
ス部のマルチフレーム位相情報として第1のライン終端
部に入力するマルチフレームタイミング発生部を設ける
とともに、マルチフレーム位相差検出部とマルチフレー
ムタイミング発生部と間のデータ転送を制御する制御部
を設け、マルチフレーム位相差検出部におけるマルチフ
レーム位相差が0になるようにマルチフレームタイミン
グ発生部において下位チャネルインタフェース部のマル
チフレーム位相情報を補正したときのマルチフレーム位
相によって、下位チャネルインタフェース部においてマ
ルチフレーム信号の位相を定める。
【0012】(5) (4) において、マルチフレーム位相差
検出部が、カウンタを備え、多重部からのマルチフレー
ムタイミングパルスのパルス位置から、第2のライン終
端部からのマルチフレームパルスのパルス位置までのク
ロック数をカウントして、制御部へ送出する。
検出部が、カウンタを備え、多重部からのマルチフレー
ムタイミングパルスのパルス位置から、第2のライン終
端部からのマルチフレームパルスのパルス位置までのク
ロック数をカウントして、制御部へ送出する。
【0013】(6) (4) において、マルチフレームタイミ
ング発生部が、カウンタを備え、第1のライン終端部を
介する多重部からのマルチフレームタイミングパルスに
よってリセットして、制御部からのマルチフレーム位相
差データをロードしたのち、クロックによってカウント
ダウンし、カウント終了時、マルチフレームタイミング
パルスを発生して第1のライン終端部に入力する。
ング発生部が、カウンタを備え、第1のライン終端部を
介する多重部からのマルチフレームタイミングパルスに
よってリセットして、制御部からのマルチフレーム位相
差データをロードしたのち、クロックによってカウント
ダウンし、カウント終了時、マルチフレームタイミング
パルスを発生して第1のライン終端部に入力する。
【0014】
【作用】図1は、本発明の原理的構成を示したものであ
る。本発明において対象とする加入者伝送装置では、下
位チャネルインタフェース部2で、複数の加入者インタ
フェース部1の入出力ディジタル信号とフレーム信号と
の相互の分離・多重を行い、第1のライン終端部3で、
下位チャネルインタフェース部2のフレーム信号を終端
する。また多重部6で、上位の多重信号とフレーム信号
との相互の分離・多重を行い、第2のライン終端部4
で、多重部6のフレーム信号を終端する。そして、第1
のライン終端部3と第2のライン終端部4とを、伝送路
5を介して接続する。
る。本発明において対象とする加入者伝送装置では、下
位チャネルインタフェース部2で、複数の加入者インタ
フェース部1の入出力ディジタル信号とフレーム信号と
の相互の分離・多重を行い、第1のライン終端部3で、
下位チャネルインタフェース部2のフレーム信号を終端
する。また多重部6で、上位の多重信号とフレーム信号
との相互の分離・多重を行い、第2のライン終端部4
で、多重部6のフレーム信号を終端する。そして、第1
のライン終端部3と第2のライン終端部4とを、伝送路
5を介して接続する。
【0015】本発明においては、このような加入者伝送
装置において、多重部6に、フレーム位相差検出部23
を設けて、第2のライン終端部4における下位チャネル
インタフェース部2のフレーム位相情報(FPS)と、
多重部6のフレーム位相情報(MFPS)とのフレーム
位相差を検出する。
装置において、多重部6に、フレーム位相差検出部23
を設けて、第2のライン終端部4における下位チャネル
インタフェース部2のフレーム位相情報(FPS)と、
多重部6のフレーム位相情報(MFPS)とのフレーム
位相差を検出する。
【0016】また下位チャネルインタフェース部2に、
フレームタイミング発生部16を設けて、フレーム位相
差検出部23からのフレーム位相差によって、第1のラ
イン終端部3における多重部6のフレーム位相情報(F
PR)を補正して、下位チャネルインタフェース部2の
フレーム位相情報(FPS)として、第1のライン終端
部3に入力する。
フレームタイミング発生部16を設けて、フレーム位相
差検出部23からのフレーム位相差によって、第1のラ
イン終端部3における多重部6のフレーム位相情報(F
PR)を補正して、下位チャネルインタフェース部2の
フレーム位相情報(FPS)として、第1のライン終端
部3に入力する。
【0017】そして、フレーム位相差検出部23におけ
る、フレーム位相差が0になるように、フレームタイミ
ング発生部16において下位チャネルインタフェース部
2のフレーム位相情報(FPS)を補正したときの、フ
レーム位相(FPS’)によって、下位チャネルインタ
フェース部2においてフレーム信号の位相を定める。
る、フレーム位相差が0になるように、フレームタイミ
ング発生部16において下位チャネルインタフェース部
2のフレーム位相情報(FPS)を補正したときの、フ
レーム位相(FPS’)によって、下位チャネルインタ
フェース部2においてフレーム信号の位相を定める。
【0018】従って本発明によれば、ライン終端部3と
ライン終端部4との間で信号遅延があっても、これに基
づく位相差を0にすることができ、この際、位相補正用
のメモリを必要としない。
ライン終端部4との間で信号遅延があっても、これに基
づく位相差を0にすることができ、この際、位相補正用
のメモリを必要としない。
【0019】フレーム位相差検出部23は、カウンタ3
1を設けて、多重部6からのフレームタイミングパルス
(MFPS)のパルス位置から、第2のライン終端部4
からのフレームパルス(FPS)のパルス位置までのク
ロック数をカウントして、制御部25へ送出することに
よって実現できる。
1を設けて、多重部6からのフレームタイミングパルス
(MFPS)のパルス位置から、第2のライン終端部4
からのフレームパルス(FPS)のパルス位置までのク
ロック数をカウントして、制御部25へ送出することに
よって実現できる。
【0020】フレームタイミング発生部16は、カウン
タ42を設けて、第1のライン終端部3を介する多重部
6からのフレームタイミングパルス(FRP)によって
リセットして、制御部18からのフレーム位相差データ
をロードしたのち、クロック(MCKR)によってカウ
ントダウンし、カウント終了時、フレームタイミングパ
ルス(FPS)を発生して第1のライン終端部3に入力
することによって実現できる。
タ42を設けて、第1のライン終端部3を介する多重部
6からのフレームタイミングパルス(FRP)によって
リセットして、制御部18からのフレーム位相差データ
をロードしたのち、クロック(MCKR)によってカウ
ントダウンし、カウント終了時、フレームタイミングパ
ルス(FPS)を発生して第1のライン終端部3に入力
することによって実現できる。
【0021】なお、マルチフレームの場合も、多重部6
にマルチフレーム位相差検出部24を設け、下位チャネ
ルインタフェース部2にマルチフレームタイミング発生
部17を設けることによって、同様に位相補正を行うこ
とができる。またこの場合のマルチフレーム位相差検出
部24とマルチフレームタイミング発生部17も、同様
にして実現することができる。
にマルチフレーム位相差検出部24を設け、下位チャネ
ルインタフェース部2にマルチフレームタイミング発生
部17を設けることによって、同様に位相補正を行うこ
とができる。またこの場合のマルチフレーム位相差検出
部24とマルチフレームタイミング発生部17も、同様
にして実現することができる。
【0022】
【実施例】図2は、本発明が適用される加入者伝送装置
の基本構成を示したものであって、全体の概略構成を示
している。図中において、1は加入者インタフェース部
(CH)であって加入者ごとに設けられ、加入者(電話
機)側のアナログ信号と各チャネルのPCM信号との相
互の変換を行う。2は下位チャネルインタフェース部
(CH inf)であって、各チャネルのPCM信号と
マルチフレーム信号との相互の多重,分離を行う。3,
4はライン終端部(LT)であって、多重化された信号
と、光またはメタリックの伝送路5の信号との相互の変
換を行う。6は多重部であって、多重信号と上位の多重
信号との相互の変換を行って、交換機に接続する。
の基本構成を示したものであって、全体の概略構成を示
している。図中において、1は加入者インタフェース部
(CH)であって加入者ごとに設けられ、加入者(電話
機)側のアナログ信号と各チャネルのPCM信号との相
互の変換を行う。2は下位チャネルインタフェース部
(CH inf)であって、各チャネルのPCM信号と
マルチフレーム信号との相互の多重,分離を行う。3,
4はライン終端部(LT)であって、多重化された信号
と、光またはメタリックの伝送路5の信号との相互の変
換を行う。6は多重部であって、多重信号と上位の多重
信号との相互の変換を行って、交換機に接続する。
【0023】図3は、本発明の一実施例における下位チ
ャネルインタフェース部の構成を示したものであって、
図2におけると同じ部分を同じ番号で示している。下位
チャネルインタフェース部2において、11は符号・復
号部であって、PCM信号をアナログ信号に変換するデ
ィジタルアナログ(D/A)変換部12と、アナログ信
号をPCM信号に変換するアナログディジタル(A/
D)変換部13とからなっている。
ャネルインタフェース部の構成を示したものであって、
図2におけると同じ部分を同じ番号で示している。下位
チャネルインタフェース部2において、11は符号・復
号部であって、PCM信号をアナログ信号に変換するデ
ィジタルアナログ(D/A)変換部12と、アナログ信
号をPCM信号に変換するアナログディジタル(A/
D)変換部13とからなっている。
【0024】14は下り側のチャネルインタフェース変
換部(CH−inf)であって、LT3からのマルチフ
レーム化されたデータ(VFR)を、クロック(MCK
R),フレームタイミングパルス(FPR),マルチフ
レームタイミングパルス(ABR)を用いて、チャネル
ごとのPCM信号に分離して、データ(VFR’),ク
ロック(MCKR’),フレームタイミングパルス(F
PR’),マルチフレームタイミングパルス(AB
R’)とともに、それぞれのD/A変換部12に転送す
る。
換部(CH−inf)であって、LT3からのマルチフ
レーム化されたデータ(VFR)を、クロック(MCK
R),フレームタイミングパルス(FPR),マルチフ
レームタイミングパルス(ABR)を用いて、チャネル
ごとのPCM信号に分離して、データ(VFR’),ク
ロック(MCKR’),フレームタイミングパルス(F
PR’),マルチフレームタイミングパルス(AB
R’)とともに、それぞれのD/A変換部12に転送す
る。
【0025】15は上り側のチャネルインタフェース変
換部(CH−inf)であって、LT3からのクロック
(MCKS)によって、それぞれのチャネルのA/D変
換部13にクロック(MCKS’)を転送し、クロック
(MCKS’)を用いて作成されたそれぞれのA/D変
換部13からのPCM信号からなるデータ(VFS’)
を多重して、フレーム化またはマルチフレーム化された
データ(VFS)としてLT3に転送する。
換部(CH−inf)であって、LT3からのクロック
(MCKS)によって、それぞれのチャネルのA/D変
換部13にクロック(MCKS’)を転送し、クロック
(MCKS’)を用いて作成されたそれぞれのA/D変
換部13からのPCM信号からなるデータ(VFS’)
を多重して、フレーム化またはマルチフレーム化された
データ(VFS)としてLT3に転送する。
【0026】16はフレームタイミング発生部(FP−
GEN)であって、LT3からのフレームタイミングパ
ルス(FPR)に対して、多重部6からのフレームタイ
ミング位相差情報を用いて位相補正を行って、LT3に
対してフレームタイミングパルス(FPS)として出力
し、A/D変換部13に対してチャネルごとのフレーム
タイミングパルス(FPS’)として出力する。
GEN)であって、LT3からのフレームタイミングパ
ルス(FPR)に対して、多重部6からのフレームタイ
ミング位相差情報を用いて位相補正を行って、LT3に
対してフレームタイミングパルス(FPS)として出力
し、A/D変換部13に対してチャネルごとのフレーム
タイミングパルス(FPS’)として出力する。
【0027】17は、マルチフレームタイミング発生部
(AB−GEN)であって、LT3からのマルチフレー
ムタイミングパルス(ABR)に対して、多重部6から
のマルチフレームタイミング位相差情報を用いて位相補
正を行って、LT3に対してマルチフレームタイミング
パルス(ABS)として出力し、A/D変換部13に対
してチャネルごとのマルチフレームタイミングパルス
(ABS’)として出力する。
(AB−GEN)であって、LT3からのマルチフレー
ムタイミングパルス(ABR)に対して、多重部6から
のマルチフレームタイミング位相差情報を用いて位相補
正を行って、LT3に対してマルチフレームタイミング
パルス(ABS)として出力し、A/D変換部13に対
してチャネルごとのマルチフレームタイミングパルス
(ABS’)として出力する。
【0028】18は制御部であって、多重部6からのフ
レーム/マルチフレームタイミング位相差情報によっ
て、FP−GEN16に対して、フレームタイミング位
相差情報を送出し、AB−GEN17に対して、マルチ
フレームタイミング位相差情報を送出する。
レーム/マルチフレームタイミング位相差情報によっ
て、FP−GEN16に対して、フレームタイミング位
相差情報を送出し、AB−GEN17に対して、マルチ
フレームタイミング位相差情報を送出する。
【0029】図4は、本発明の一実施例における多重部
の構成を示したものであって、図2におけると同じ部分
を同じ番号で示している。多重部6は上位の多重信号を
分離する分離部(DMUX)21と、下位の多重信号を
多重して上位の多重信号を生成する多重化部(MUX)
22とからなっている。DMUX21においては、上位
の多重信号を分離して、それぞれのマルチフレームのデ
ータ(VFR)を、クロック(MCKR),フレームタ
イミングパルス(FPR),マルチフレームタイミング
パルス(ABR)とともにLT4に転送する。
の構成を示したものであって、図2におけると同じ部分
を同じ番号で示している。多重部6は上位の多重信号を
分離する分離部(DMUX)21と、下位の多重信号を
多重して上位の多重信号を生成する多重化部(MUX)
22とからなっている。DMUX21においては、上位
の多重信号を分離して、それぞれのマルチフレームのデ
ータ(VFR)を、クロック(MCKR),フレームタ
イミングパルス(FPR),マルチフレームタイミング
パルス(ABR)とともにLT4に転送する。
【0030】MUX22においては、クロック(MCK
S)をLT4に送るとともに、LT4からのデータ(V
FS)を多重して、上位の多重信号を生成して、上位の
装置に送出する。
S)をLT4に送るとともに、LT4からのデータ(V
FS)を多重して、上位の多重信号を生成して、上位の
装置に送出する。
【0031】23はフレーム位相差検出部(FP−DE
T)であって、MUX22からのフレームタイミングパ
ルス(MFPS)と、LT4からのフレームタイミング
パルス(FPS)とを比較して、フレームタイミング位
相差情報を生成する。24はマルチフレーム位相差検出
部(AB−DET)であって、MUX22からのマルチ
フレームタイミングパルス(MABS)と、LT4から
のマルチフレームタイミングパルス(ABS)とを比較
して、マルチフレームタイミング位相差情報を生成す
る。
T)であって、MUX22からのフレームタイミングパ
ルス(MFPS)と、LT4からのフレームタイミング
パルス(FPS)とを比較して、フレームタイミング位
相差情報を生成する。24はマルチフレーム位相差検出
部(AB−DET)であって、MUX22からのマルチ
フレームタイミングパルス(MABS)と、LT4から
のマルチフレームタイミングパルス(ABS)とを比較
して、マルチフレームタイミング位相差情報を生成す
る。
【0032】25は制御部であって、FP−DET23
からのフレームタイミング位相差情報と、AB−DET
24からのマルチフレームタイミング位相差情報とを、
下位チャネルインタフェース部2における制御部18に
送出する。
からのフレームタイミング位相差情報と、AB−DET
24からのマルチフレームタイミング位相差情報とを、
下位チャネルインタフェース部2における制御部18に
送出する。
【0033】このように本発明においては、多重部6に
おいて、MUX22とLT4との間におけるフレーム位
相差とマルチフレーム位相差とを検出して、この情報を
下位チャネルインタフェース部2に転送し、下位チャネ
ルインタフェース部2においてこの情報を用いて、A/
D変換部13とLT3とに対するフレームタイミングパ
ルスとマルチフレームタイミングパルスの位相を補正す
るようにしたので、LT3とLT4の間における遅延等
に基づく、フレーム信号とマルチフレーム信号の、それ
ぞれの位相差を0にすることができる。
おいて、MUX22とLT4との間におけるフレーム位
相差とマルチフレーム位相差とを検出して、この情報を
下位チャネルインタフェース部2に転送し、下位チャネ
ルインタフェース部2においてこの情報を用いて、A/
D変換部13とLT3とに対するフレームタイミングパ
ルスとマルチフレームタイミングパルスの位相を補正す
るようにしたので、LT3とLT4の間における遅延等
に基づく、フレーム信号とマルチフレーム信号の、それ
ぞれの位相差を0にすることができる。
【0034】図5は、フレーム構成と関連する各信号の
タイミングを示したものであって、1フレームが24タ
イムスロット(TS)からなる場合を例示しているが、
これに限るものではない。
タイミングを示したものであって、1フレームが24タ
イムスロット(TS)からなる場合を例示しているが、
これに限るものではない。
【0035】図中、VFS/Rはフレーム化された上
り,下りのデータを示している。TS1〜TS24はタ
イムスロットを示し、各TSが8ビットのデータb1〜
b8から構成され、1フレームの先頭に1ビットからな
るフレームビット(F)を付加することによって、1フ
レームが193ビット(123μs)から構成されるこ
とが示されている。
り,下りのデータを示している。TS1〜TS24はタ
イムスロットを示し、各TSが8ビットのデータb1〜
b8から構成され、1フレームの先頭に1ビットからな
るフレームビット(F)を付加することによって、1フ
レームが193ビット(123μs)から構成されるこ
とが示されている。
【0036】また、FPS/Rは上り,下りのフレーム
タイミングパルス、MFPSは多重部6のフレームタイ
ミングパルス、MCKS/Rは上り,下りのクロックで
ある。
タイミングパルス、MFPSは多重部6のフレームタイ
ミングパルス、MCKS/Rは上り,下りのクロックで
ある。
【0037】図6は、マルチフレーム構成と関連する各
信号のタイミングを示したものであって、1マルチフレ
ームが12フレームからなる場合を例示しているが、こ
れに限るものではない。
信号のタイミングを示したものであって、1マルチフレ
ームが12フレームからなる場合を例示しているが、こ
れに限るものではない。
【0038】図中、VFS/Rはマルチフレーム化され
た上り,下りのデータを示している。F1〜F12はそ
れぞれフレームを示し、各フレームは8ビットのデータ
b1〜b8から構成されている。
た上り,下りのデータを示している。F1〜F12はそ
れぞれフレームを示し、各フレームは8ビットのデータ
b1〜b8から構成されている。
【0039】またABSは上りのマルチフレームタイミ
ングパルス、MABSは多重部6のマルチフレームタイ
ミングパルス、ABRは下りのマルチフレームタイミン
グパルス、FPS/Rは上り,下りのフレームタイミン
グパルス、MCKS/Rは上り,下りのクロックであ
る。
ングパルス、MABSは多重部6のマルチフレームタイ
ミングパルス、ABRは下りのマルチフレームタイミン
グパルス、FPS/Rは上り,下りのフレームタイミン
グパルス、MCKS/Rは上り,下りのクロックであ
る。
【0040】図7は、フレーム位相差検出部(マルチフ
レーム位相差検出部)の構成例を示す回路ブロック図で
ある。これらは、比較的簡単なロジック回路を用いて、
容易に実現することができる。図中において、フレーム
位相差検出部23に関連する信号に対応して、マルチフ
レーム位相差検出部24に関連する信号を〔 〕内に示
す。
レーム位相差検出部)の構成例を示す回路ブロック図で
ある。これらは、比較的簡単なロジック回路を用いて、
容易に実現することができる。図中において、フレーム
位相差検出部23に関連する信号に対応して、マルチフ
レーム位相差検出部24に関連する信号を〔 〕内に示
す。
【0041】フレーム位相差検出部23またはマルチフ
レーム位相差検出部24において、31はカウンタであ
って、スタート信号入力(STR)における、MUX2
2からのフレームタイミングパルス(MFPS)または
マルチフレームタイミングパルス(MABS)のパルス
位置から、ストップ信号入力(STP)における、LT
4からのフレームタイミングパルス(FPS)またはマ
ルチフレームタイミングパルス(ABS)のパルス位置
までの、クロック(MCKS)数をまたはフレームタイ
ミングパルス(MFPS)数をカウントし、カウント値
をカウント値保持用ラッチ部32にラッチして、制御部
25へ送出する。33,34は遅延回路であって、クロ
ック(MCKS)またはフレームタイミングパルス(M
FPS)を遅延して、カウント値保持用ラッチ部32に
対するラッチタイミング用信号と、カウンタ31に対す
るリセット用信号とを作成する。
レーム位相差検出部24において、31はカウンタであ
って、スタート信号入力(STR)における、MUX2
2からのフレームタイミングパルス(MFPS)または
マルチフレームタイミングパルス(MABS)のパルス
位置から、ストップ信号入力(STP)における、LT
4からのフレームタイミングパルス(FPS)またはマ
ルチフレームタイミングパルス(ABS)のパルス位置
までの、クロック(MCKS)数をまたはフレームタイ
ミングパルス(MFPS)数をカウントし、カウント値
をカウント値保持用ラッチ部32にラッチして、制御部
25へ送出する。33,34は遅延回路であって、クロ
ック(MCKS)またはフレームタイミングパルス(M
FPS)を遅延して、カウント値保持用ラッチ部32に
対するラッチタイミング用信号と、カウンタ31に対す
るリセット用信号とを作成する。
【0042】図8は、制御部のフローチャートを例示し
たものであって、(a)は制御部25の場合を示し、
(b)は制御部18の場合を示している。制御部25
は、ライン終端部(LT)の同期がとれ、かつアラーム
が発生していないとき、フレーム位相差データとマルチ
フレーム位相差データとを収集し、フレーム位相差が0
でないとき、またはマルチフレーム位相差が0でないと
き、位相差データを制御部18へ送出する。
たものであって、(a)は制御部25の場合を示し、
(b)は制御部18の場合を示している。制御部25
は、ライン終端部(LT)の同期がとれ、かつアラーム
が発生していないとき、フレーム位相差データとマルチ
フレーム位相差データとを収集し、フレーム位相差が0
でないとき、またはマルチフレーム位相差が0でないと
き、位相差データを制御部18へ送出する。
【0043】制御部18においては、制御部25から位
相差データを受信したとき、フレーム位相差データをフ
レームタイミング発生部16に書込み、マルチフレーム
位相差データをマルチフレームタイミング発生部17に
書き込む。
相差データを受信したとき、フレーム位相差データをフ
レームタイミング発生部16に書込み、マルチフレーム
位相差データをマルチフレームタイミング発生部17に
書き込む。
【0044】なおこの実施例においては、制御部18と
制御部25間の通信に、ソフトウェアによるデータ通信
を使用しているが、比較的簡単な処理なので、ロジック
回路によるハードウェア構成によっても容易に実現する
ことが可能である。
制御部25間の通信に、ソフトウェアによるデータ通信
を使用しているが、比較的簡単な処理なので、ロジック
回路によるハードウェア構成によっても容易に実現する
ことが可能である。
【0045】図9は、フレームタイミング発生部(マル
チフレームタイミング発生部)の構成例を示す回路ブロ
ック図である。これらも、比較的簡単なロジック回路を
用いて、容易に実現することができる。図中において、
フレームタイミング発生部16に関連する信号に対応し
て、マルチフレームタイミング発生部17に関連する信
号を〔 〕内に示す。
チフレームタイミング発生部)の構成例を示す回路ブロ
ック図である。これらも、比較的簡単なロジック回路を
用いて、容易に実現することができる。図中において、
フレームタイミング発生部16に関連する信号に対応し
て、マルチフレームタイミング発生部17に関連する信
号を〔 〕内に示す。
【0046】フレームタイミング発生部16またはマル
チフレームタイミング発生部17において、41はデー
タバッファであって、制御部18から位相補正データを
書込む。42はカウンタであって、リセット信号入力
(RST)におけるキャリー信号出力(CO)の信号に
よってリセットして、データバッファ41に書き込まれ
た位相補正データ分だけ、クロック(MCKR)または
フレームタイミングパルス(FPR)をカウントして、
カウント終了時、キャリー信号出力(CO)の信号によ
ってFPS〔ABS〕タイミング発生部44を駆動し
て、フレームタイミングパルス(FPS)またはマルチ
フレームタイミングパルス(ABS)を出力させる。
チフレームタイミング発生部17において、41はデー
タバッファであって、制御部18から位相補正データを
書込む。42はカウンタであって、リセット信号入力
(RST)におけるキャリー信号出力(CO)の信号に
よってリセットして、データバッファ41に書き込まれ
た位相補正データ分だけ、クロック(MCKR)または
フレームタイミングパルス(FPR)をカウントして、
カウント終了時、キャリー信号出力(CO)の信号によ
ってFPS〔ABS〕タイミング発生部44を駆動し
て、フレームタイミングパルス(FPS)またはマルチ
フレームタイミングパルス(ABS)を出力させる。
【0047】遅延回路43は、キャリー信号出力(C
O)を遅延させて、データバッファ41にロード用信号
として与え、これによって、カウンタ42のリセット直
後に、データバッファ41に位相補正データが書き込ま
れる。FPS〔ABS〕タイミング発生部44は、カウ
ンタ42のカウント終了に応じて、フレームタイミング
パルス(FPS)またはマルチフレームタイミングパル
ス(ABS)を発生する。
O)を遅延させて、データバッファ41にロード用信号
として与え、これによって、カウンタ42のリセット直
後に、データバッファ41に位相補正データが書き込ま
れる。FPS〔ABS〕タイミング発生部44は、カウ
ンタ42のカウント終了に応じて、フレームタイミング
パルス(FPS)またはマルチフレームタイミングパル
ス(ABS)を発生する。
【0048】
【発明の効果】以上説明したように本発明によれば、加
入者伝送装置において、ライン終端部間の伝送時間等に
基づく信号遅延があった場合でも、これに基づく位相差
を補正して0にすることができる。本発明によれば、位
相補正のためにデータメモリを使用しないので、これに
基づく1フレーム分または1マルチフレーム分の遅延が
発生しないとともに、回路規模を縮小することが可能に
なる。
入者伝送装置において、ライン終端部間の伝送時間等に
基づく信号遅延があった場合でも、これに基づく位相差
を補正して0にすることができる。本発明によれば、位
相補正のためにデータメモリを使用しないので、これに
基づく1フレーム分または1マルチフレーム分の遅延が
発生しないとともに、回路規模を縮小することが可能に
なる。
【図1】本発明の原理的構成を示す図である。
【図2】本発明が適用される加入者伝送装置の基本構成
を示す図である。
を示す図である。
【図3】本発明の一実施例における下位チャネルインタ
フェース部の構成を示す図である。
フェース部の構成を示す図である。
【図4】本発明の一実施例における多重部の構成を示す
図である。
図である。
【図5】フレーム構成と関連する各信号のタイミングを
示す図である。
示す図である。
【図6】マルチフレーム構成と関連する各信号のタイミ
ングを示す図である。
ングを示す図である。
【図7】フレームまたはマルチフレーム位相差検出部の
構成例を示す回路ブロック図である。
構成例を示す回路ブロック図である。
【図8】制御部のフローチャートを例示する図である。
【図9】フレームまたはマルチフレームタイミング発生
部の構成例を示す回路ブロック図である。
部の構成例を示す回路ブロック図である。
1 加入者インタフェース部 2 下位チャネルインタフェース部 3 ライン終端部 4 ライン終端部 5 伝送路 6 多重部 16 フレームタイミング発生部 17 マルチフレームタイミング発生部 18 制御部 23 フレーム位相差検出部 24 マルチフレーム位相差検出部 25 制御部 31 カウンタ 42 カウンタ
Claims (6)
- 【請求項1】 複数の加入者インタフェース部(1)の
入出力ディジタル信号とフレーム信号との相互の分離・
多重を行う下位チャネルインタフェース部(2)のフレ
ーム信号を終端する第1のライン終端部(3)と、上位
の多重信号とフレーム信号との相互の分離・多重を行う
多重部(6)のフレーム信号を終端する第2のライン終
端部(4)とを伝送路(5)を介して接続する加入者伝
送装置において、 前記多重部(6)に、第2のライン終端部(4)におけ
る前記下位チャネルインタフェース部(2)のフレーム
位相情報と、多重部(6)のフレーム位相情報とのフレ
ーム位相差を検出するフレーム位相差検出部(23)を
設け、前記下位チャネルインタフェース部(2)に、該
フレーム位相差によって第1のライン終端部(3)にお
ける多重部(6)のフレーム位相情報を補正して前記下
位チャネルインタフェース部(2)のフレーム位相情報
として第1のライン終端部(3)に入力するフレームタ
イミング発生部(16)を設けるとともに、該フレーム
位相差検出部(23)とフレームタイミング発生部(1
6)と間のデータ転送を制御する制御部(25,18)
を設け、 前記フレーム位相差検出部(23)におけるフレーム位
相差が0になるようにフレームタイミング発生部(1
6)において前記下位チャネルインタフェース部(2)
のフレーム位相情報を補正したときのフレーム位相によ
って、下位チャネルインタフェース部(2)においてフ
レーム信号の位相を定めることを特徴とするフレーム位
相補正方式。 - 【請求項2】 前記フレーム位相差検出部(23)が、
カウンタ(31)を備え、多重部(6)からのフレーム
タイミングパルスのパルス位置から、第2のライン終端
部(4)からのフレームパルスのパルス位置までのクロ
ック数をカウントして、前記制御部(25)へ送出する
ことを特徴とする請求項1に記載のフレーム位相補正方
式。 - 【請求項3】 前記フレームタイミング発生部(16)
が、カウンタ(42)を備え、前記第1のライン終端部
(3)を介する多重部(6)からのフレームタイミング
パルスによってリセットして、前記制御部(18)から
のフレーム位相差データをロードしたのち、クロックに
よってカウントダウンし、カウント終了時、フレームタ
イミングパルスを発生して前記第1のライン終端部
(3)に入力することを特徴とする請求項1に記載のフ
レーム位相補正方式。 - 【請求項4】 複数の加入者インタフェース部(1)の
入出力ディジタル信号とマルチフレーム信号との相互の
分離・多重を行う下位チャネルインタフェース部(2)
のマルチフレーム信号を終端する第1のライン終端部
(3)と、上位の多重信号とマルチフレーム信号との相
互の分離・多重を行う多重部(6)のマルチフレーム信
号を終端する第2のライン終端部(4)とを伝送路
(5)を介して接続する加入者伝送装置において、 前記多重部(6)に、第2のライン終端部(4)におけ
る前記下位チャネルインタフェース部(2)のマルチフ
レーム位相情報と、多重部(6)のマルチフレーム位相
情報とのマルチフレーム位相差を検出するマルチフレー
ム位相差検出部(24)を設け、前記下位チャネルイン
タフェース部(2)に、該マルチフレーム位相差によっ
て第1のライン終端部(3)における多重部(6)のマ
ルチフレーム位相情報を補正して前記下位チャネルイン
タフェース部(2)のマルチフレーム位相情報として第
1のライン終端部(3)に入力するマルチフレームタイ
ミング発生部(17)を設けるとともに、該マルチフレ
ーム位相差検出部(24)とマルチフレームタイミング
発生部(17)と間のデータ転送を制御する制御部(2
5,18)を設け、 前記マルチフレーム位相差検出部(24)におけるマル
チフレーム位相差が0になるようにマルチフレームタイ
ミング発生部(17)において前記下位チャネルインタ
フェース部(2)のマルチフレーム位相情報を補正した
ときのマルチフレーム位相によって、下位チャネルイン
タフェース部(2)においてマルチフレーム信号の位相
を定めることを特徴とするマルチフレーム位相補正方
式。 - 【請求項5】 前記マルチフレーム位相差検出部(2
4)が、カウンタ(31)を備え、多重部(6)からの
マルチフレームタイミングパルスのパルス位置から、第
2のライン終端部(4)からのマルチフレームパルスの
パルス位置までのクロック数をカウントして、前記制御
部(25)へ送出することを特徴とする請求項4に記載
のマルチフレーム位相補正方式。 - 【請求項6】 前記マルチフレームタイミング発生部
(17)が、カウンタ(42)を備え、前記第1のライ
ン終端部(3)を介する多重部(6)からのマルチフレ
ームタイミングパルスによってリセットして、前記制御
部(18)からのマルチフレーム位相差データをロード
したのち、クロックによってカウントダウンし、カウン
ト終了時、マルチフレームタイミングパルスを発生して
前記第1のライン終端部(3)に入力することを特徴と
する請求項4に記載のマルチフレーム位相補正方式。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5223224A JPH0779209A (ja) | 1993-09-08 | 1993-09-08 | フレーム/マルチフレーム位相補正方式 |
US08/189,408 US5528609A (en) | 1993-09-08 | 1994-01-31 | Method and apparatus for correcting phase of frames in subscriber loop carrier system |
DE69433770T DE69433770T2 (de) | 1993-09-08 | 1994-01-31 | Verfahren und Vorrichtung zur Korrektur der Rahmenphase in einem System mit Teilnehmeranschlussleitung mit Träger |
EP94101411A EP0642238B1 (en) | 1993-09-08 | 1994-01-31 | Method and apparatus for correcting phase of frames in subsriber loop carrier system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5223224A JPH0779209A (ja) | 1993-09-08 | 1993-09-08 | フレーム/マルチフレーム位相補正方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0779209A true JPH0779209A (ja) | 1995-03-20 |
Family
ID=16794743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5223224A Withdrawn JPH0779209A (ja) | 1993-09-08 | 1993-09-08 | フレーム/マルチフレーム位相補正方式 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5528609A (ja) |
EP (1) | EP0642238B1 (ja) |
JP (1) | JPH0779209A (ja) |
DE (1) | DE69433770T2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08228183A (ja) * | 1995-02-20 | 1996-09-03 | Fujitsu Ltd | 信号処理装置及び信号処理方法 |
US5828670A (en) * | 1995-06-06 | 1998-10-27 | Symmetricom, Inc. | Distribution of synchronization in a synchronous optical environment |
DE19523489A1 (de) * | 1995-06-28 | 1997-01-02 | Sel Alcatel Ag | Verfahren und Schaltungsanordnung zur Synchronisation von Impulsrahmen in multizellularen Telekommunikationsanlagen |
GB2324214A (en) | 1997-04-08 | 1998-10-14 | Power X Limited | Synchronising arrangements |
IL123045A0 (en) | 1998-01-25 | 1998-09-24 | Eci Telecom Ltd | Apparatus and method for digital telephony |
US6287306B1 (en) | 1998-06-22 | 2001-09-11 | Daig Corporation | Even temperature linear lesion ablation catheter |
KR100497351B1 (ko) * | 2001-02-08 | 2005-06-23 | 삼성전자주식회사 | 시분할 다중화에 따른 위상 불일치 보상 장치 및 방법 |
EP1365531B1 (en) * | 2002-05-02 | 2004-10-06 | Alcatel | Method of phase controlling of a data signal, counterpropagating clock circuit arrangement and interface device |
JP4448076B2 (ja) * | 2005-09-16 | 2010-04-07 | 富士通株式会社 | データ送受信回路のタイミング調整回路、lsi及びデータ送受信システム |
US20070183462A1 (en) | 2006-02-04 | 2007-08-09 | Daugherty Charles H | Method and apparatus for aligning source data streams in a communications network |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3562432A (en) * | 1966-11-16 | 1971-02-09 | Communications Satellite Corp | Synchronizer for time division multiple access satellite communication system |
GB1508986A (en) * | 1974-05-29 | 1978-04-26 | Post Office | Digital network synchronising system |
GB1577331A (en) * | 1976-06-19 | 1980-10-22 | Plessey Co Ltd | Synchronisation arrangements for digital switching centres |
JPS57168545A (en) * | 1981-04-09 | 1982-10-16 | Fujitsu Ltd | Controlling system for frame ttransfer phase |
JPS6124338A (ja) * | 1984-07-12 | 1986-02-03 | Nec Corp | 多方向多重通信方式 |
US5091899A (en) * | 1988-02-04 | 1992-02-25 | Matsushita Electric Industrial Co., Ltd. | Time code recording or reproducing apparatus and time code converter |
US5258980A (en) * | 1989-08-25 | 1993-11-02 | Nippon Telegraph And Telephone Corporation | Radio channel switching control method |
JP2512586B2 (ja) * | 1990-03-08 | 1996-07-03 | 富士通株式会社 | フレ―ム同期依存型ビット同期抽出回路 |
US5140616A (en) * | 1990-11-19 | 1992-08-18 | Ag Communication Systems Corporation | Network independent clocking circuit which allows a synchronous master to be connected to a circuit switched data adapter |
-
1993
- 1993-09-08 JP JP5223224A patent/JPH0779209A/ja not_active Withdrawn
-
1994
- 1994-01-31 US US08/189,408 patent/US5528609A/en not_active Expired - Lifetime
- 1994-01-31 EP EP94101411A patent/EP0642238B1/en not_active Expired - Lifetime
- 1994-01-31 DE DE69433770T patent/DE69433770T2/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0642238B1 (en) | 2004-05-12 |
DE69433770T2 (de) | 2005-04-28 |
DE69433770D1 (de) | 2004-06-17 |
US5528609A (en) | 1996-06-18 |
EP0642238A2 (en) | 1995-03-08 |
EP0642238A3 (en) | 1995-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0779209A (ja) | フレーム/マルチフレーム位相補正方式 | |
JPS6143895A (ja) | 電話交換装置用の同期方法および装置 | |
JPH05507398A (ja) | 非同期転送モード型ディジタル電気通信ネットワークの端末装置用同期装置 | |
JPH07297803A (ja) | データ速度変換装置 | |
JPH09331323A (ja) | バルク通信方式 | |
JPH0712159B2 (ja) | 高次デイジタル伝送システム | |
JPH08172365A (ja) | ディジタル音声データ位相変換装置 | |
JPH07212334A (ja) | バースト伝送装置及びバースト伝送システム | |
JP3158758B2 (ja) | 端末アダプタ装置とデータ伝送方法 | |
JP3398709B2 (ja) | バーストフレーム転送システム | |
JP3193395B2 (ja) | Isdn用通信速度変換装置 | |
JP2960250B2 (ja) | 通信制御装置における回線インタフェース回路 | |
JP2594765B2 (ja) | 時分割多重回路 | |
JP2001119362A (ja) | コントロールタイムスロット中継回路 | |
JPH04192637A (ja) | スタッフ多重変換装置 | |
KR900004474B1 (ko) | 전전자 교환기의 cept 디지탈 트렁크 접속장치 | |
JP2757826B2 (ja) | 回線監視システム | |
JPH04263531A (ja) | ディジタル無線伝送方式 | |
JPS63207235A (ja) | フレ−ムアライナ回路 | |
EP0136749A1 (en) | Telephone exchange comprising peripheral control domains | |
JPH0783336B2 (ja) | Pcm通信におけるシステムの分割方式 | |
JPH03283730A (ja) | Adpcmチャネルタンデム接続方式 | |
JPH048045A (ja) | Isdn端末装置 | |
JPS63100834A (ja) | デ−タインタ−フエ−ス | |
JPS62281624A (ja) | マルチフレ−ム方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |