DE69032844T2 - Halbleiterspeicher mit Einrichtung zum Ersetzen defekter Speicherzellen - Google Patents

Halbleiterspeicher mit Einrichtung zum Ersetzen defekter Speicherzellen

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Description

  • Die vorliegende Erfindung betrifft allgemein Halbleiterspeichervorrichtungen und insbesondere eine Halbleiterspeichervorrichtung, wie z. B. einen Masken-Nurlesespeicher (ROM), die in der Lage ist, fehlerhafte Speicherzellen zu ersetzen.
  • In ein Masken-ROM geschriebene Daten werden während des Herstellungsprozesses fixiert, wenn unter Verwendung einer Fotomaske eine Belichtung vollzogen wird oder eine Belichtung direkt ohne Verwendung der Fotomaske vollzogen wird. Das Masken-ROM ist zur Verwendung in einem Fall geeignet, in dem der Bedarf zur Herstellung einer großen Anzahl von ROMs besteht, die identische festgelegte Daten speichern, wie z. B. Zeichenfontdaten. Daneben ist die Speicherzellenstruktur des Masken-ROM einfach und die Größe der Speicherzellen kann ohne weiteres reduziert werden. Aus diesem Grund sind die Herstellungsregeln reduziert und die Chipgröße wurde in jüngerer Zeit erhöht, um die Integrationsdichte weiter zu verbessern.
  • Andererseits nehmen die fehlerhaften Speicherzellen zu, wenn die Integrationsdichte hoch wird. Als Resultat bestehen insofern Probleme, als der Ertrag des Masken-ROM schlecht wird und das Masken-ROM teuer wird.
  • Herkömmlicherweise existieren Verfahren zum Ersetzen der fehlerhaften Speicherzellen unter Verwendung von sogenannten Redundanzspeicherzellen anstelle der fehlerhaften Speicherzellen und diese Verfahren werden allgemein in einem dynamischen Direktzugriffsspeicher (DRAM), einem statischen RAM (SRAM) und einem löschbaren programmierbaren ROM (EPROM) verwendet. Fig. 1 zeigt einen wesentlichen Teil eines Beispiels des DRAM, das ein derartiges herkömmliches Verfahren zum Ersetzen der fehlerhaften Speicherzellen verwendet.
  • Wie Fig. 1 zeigt, enthält ein DRAM einen Adresspuffer 1, eine Redundanz-Unterscheidungsschaltung 2, eine Steuerschaltung 3, ein DRAM-Speicherzellen-Array 4, ein fehlerhaf tes Speicherzellen-Array 4a, das fehlerhafte Speicherzellen enthält und beispielsweise einer Reihe entspricht, ein Red- undanzspeicherzellen-Array 5, das einer Reihe entspricht, ein Redundanzspeicherzellen-Array 6, das einer Spalte entspricht, einen Reihendecoder 7, einen Spaltendecoder 8, einen Schreib-/Leseverstärker 9 und eine Eingabe-/Ausgabeschaltung 10.
  • Die Redundanz-Unterscheidungsschaltung 2 erfaßt, ob eine Eingabeadresse mit einer voreingestellten Redundanzadresse des fehlerhaften Speicherzellen-Array 4a übereinstimmt oder nicht, und veranlaßt, daß die Steuerschaltung 3 ein Steuersignal SR oder SC ausgibt, wenn die Eingabeadresse mit der Redundanzadresse übereinstimmt. Der Einfachheit halber wird angenommen, daß die Steuerschaltung 3 das Steuersignal SR ausgibt, das heißt, daß das fehlerhafte Speicherzellen-Array 4a durch das Redundanzspeicherzellen-Array 5 ersetzt wird. In diesem Fall schreibt der Schreib-/Leseverstärker 9 Daten in das Redundanzspeicherzellen-Array 5 oder liest Daten aus diesem aus. Mit anderen Worten werden die fehlerhaften Speicherzellen, die einer Reihe entsprechen, durch die Redundanzspeicherzellen ersetzt, um die fehlerhaften Speicherzellen zu entlasten, so daß der Ertrag des DRAM verbessert wird.
  • Dieses Verfahren zum Ersetzen der fehlerhaften Speicherzellen des DRAM kann jedoch nicht bei dem Masken-ROM angewendet werden, da die festgelegten Daten während des Herstellungsprozesses in das Masken-ROM geschrieben werden. Im Fall des Masken-ROM können die festgelegten Daten nicht in die Redundanzspeicherzellen geschrieben werden, nachdem die fehlerhaften Speicherzellen gefunden werden. Um dieses Problem zu lösen, ist es vorstellbar, Redundanzspeicherzellen zu verwenden, die eine PROM-Struktur haben. In diesem vorstellbaren Fall ist es möglich, die festgelegten Daten frei in die Redundanzspeicherzellen zu schreiben, die die PROM- Struktur haben, nachdem die fehlerhaften Speicherzellen gefunden werden.
  • Der Ertrag des Masken-ROM kann gemäß dem vorstehend beschriebenen vorstellbaren Verfahren, das die Redundanzspeicherzellen nutzt, welche die PROM-Struktur haben, verbessert werden. Andererseits wird jedoch aus dem folgenden Grund die Integrationsdichte des Masken-ROM gering. Die Zellenfläche des Masken-ROM gegenüber der Zellenfläche des PROM liegt allgemein in der Größenordnung von 1 : 30 und die Zellenfläche des PROM ist im Vergleich zu derjenigen des Masken-ROM extrem groß. Aus diesem Grund wird dann, wenn Wortleitungen und Bitleitungen gemeinsam zwischen dem Masken-ROM und dem PROM verwendet werden, und das Masken-ROM und das PROM auf dem Chip zusammen vorliegen, die Integrationsdichte des Masken-ROM von der Zellenfläche des PROM bestimmt. Als Resultat treten insofern Probleme auf, als die vorteilhaften Merkmale des Masken-ROM nicht genutzt werden können und die Integrationsdichte des Masken-ROM gering wird.
  • Die EP-A-0 333 207 fällt unter Artikel 54 (3) EPÜ und zeigt ein Masken-ROM mit einer Ersatz-(Redundanz-)-Speicherzellengruppe auf, die getrennt von dem Haupt-ROM-Zellen- Array angeordnet ist. Die Ersatzspeicherzellengruppe nutzt Bitleitungen oder Wortleitungen, die von denjenigen des Haupt-Array verschieden sind, und enthält Speicherzellen, die eine unterschiedliche Struktur gegenüber denjenigen des Haupt-Array haben. Wenn eine Reihe oder eine Spalte, die eine fehlerhafte Zelle enthält, in dem Haupt-Array bezeichnet wird, wird eine Reihe oder eine Spalte von Zellen in der Ersatzgruppe aktiviert.
  • Die EP-A-0 031 386 zeigt ein RAM oder ROM auf, das ein Hauptspeicherzellen-Array hat, das von zwei Decodern ausgewählt wird, und ein Redundanzspeicherzellen-Array, das von zwei Decodern ausgewählt wird, von welchen einer dem Redundanz-Array zugeordnet ist. Wenn das Redundanz-Array von die sem zugeordneten Decoder ausgewählt wird, wird ein Decoder des Haupt-Array nicht vorgeladen und arbeitet daher auch dann nicht, wenn er Informationen für eine Zelle in dem Haupt-Array empfängt.
  • Die US-A-4 564 924 zeigt eine Speichervorrichtung mit Redundanzzellen auf, bei welcher die Redundanzzellen in Reihen und/oder Spalten an den Rändern des Hauptzellen-Array angeordnet sind und voneinander und von dem Haupt-Array mit einem größeren Abstand als der normale Reihen- oder Spaltenabstand beabstandet sind.
  • Gemäß vorliegender Erfindung wird eine Halbleiterspeichervorrichtung geschaffen, welche enthält:
  • ein Speicherzellen-Array, das eine Vielzahl von Blöcken hat, die jeweils eine Vielzahl von Reihen und Spalten enthalten;
  • ein Redundanzzellen-Array, das Redundanzzellen hat, die fehlerhafte Speicherzellen innerhalb des Speicherzellen- Array ersetzen können;
  • einen Speicher für fehlerhafte Adressen zum Speichern einer fehlerhaften Adresse eines Blockes, der eine fehlerhafte Speicherzelle enthält;
  • eine Operationseinrichtung zum Ausführen eines Betriebsablaufes bezüglich der fehlerhaften Adresse und einer vorbestimmten Menge und zum Ausgeben einer Adresse als ein Operationsergebnis; und
  • eine Auswähleinrichtung zum Vergleichen der fehlerhaften Adresse und der Ausgabeadresse der Operationseinrichtung mit einer Eingabeadresse und zum Auswählen einer Redundanzzelle innerhalb des Redundanzzellen-Array anstelle der fehlerhaften Zelle innerhalb des Speicherzellen-Array, wenn entweder die fehlerhafte Adresse oder die Ausgabeadresse der Operationseinrichtung mit der Eingabeadresse übereinstimmen.
  • Im Rahmen eines Beispiels wird auf die beiliegenden Zeichnungen Bezug genommen.
  • Fig. 1 ist ein Systemblockdiagramm, das einen wesentlichen Teil eines Beispiels eines herkömmlichen DRAM zeigt, das Einrichtungen zum Ersetzen von fehlerhaften Speicherzellen hat;
  • Fig. 2 ist ein Systemblockdiagramm, das zur Erleichterung des Verständnisses der Halbleiterspeichervorrichtung gemäß vorliegender Erfindung ein Beispiel eines herkömmlichen SRAM zeigt;
  • Fig. 3 ist eine Darstellung, die eine Adresstruktur zeigt;
  • Fig. 4 bis 6 sind Darstellungen zur Erläuterung des Ersetzens von fehlerhaften Abschnitten innerhalb des in Fig. 2 gezeigten SRAM;
  • Fig. 7 ist ein Systemblockdiagramm, das zur Erleichterung des Verständnisses der vorliegenden Erfindung ein vorstellbares SRAM zeigt;
  • Fig. 8 ist eine Darstellung, die eine Adresstruktur zeigt;
  • Fig. 9 und 10 sind Darstellungen zur Erläuterung des Ersetzens von fehlerhaften Abschnitten innerhalb des in Fig. 7 gezeigten SRAM;
  • Fig. 11 ist Systemblockdiagramm, das einen wesentlichen Teil einer Vorrichtung zeigt, die die vorliegende Erfindung verkörpert; und
  • Fig. 12A, 12B und 12C und 13 sind jeweils Darstellungen zur Erläuterung des Ersetzens von fehlerhaften Abschnitten innerhalb der in Fig. 11 gezeigten Vorrichtung.
  • Zunächst wird ein herkömmliches SRAM beschrieben, um das Verständnis der Halbleiterspeichervorrichtung gemäß vorliegender Erfindung zu erleichtern. Fig. 2 zeigt ein Beispiel eines herkömmlichen SRAM, bei dem ein Speicherzellen-Array 501 eine Vielzahl von Speicherzellen enthält, die an Schnittpunkten von Wortleitungen und Bitleitungen angeordnet sind. Ersatzspeicherzellen 502 sind entlang den Wortleitun gen dem Speicherzellen-Array 501 benachbart angeordnet und Ersatzspeicherzellen 503 sind entlang den Bitleitungen dem Speicherzellen-Array 501 benachbart angeordnet. Die fehlerhafte Speicherzelle wird in Einheiten einer Reihe oder Leitung ersetzt und die Ersatzspeicherzellen 502 bzw. 503 haben Speicherzellen, die mehrere Ersatzleitungen bilden. Eine fehlerhafte Leitung lx, die eine fehlerhafte Speicherzelle F enthält, wird durch eine Ersatzleitung ersetzt, indem eine fehlerhafte Adresse des Speicherzellen-Array 501 in einem Speicher 504 für fehlerhafte Adressen gespeichert wird.
  • Die Wortleitungen des Speicherzellen-Array 501 und die Wortleitungen der Ersatzspeicherzellen 502 sind jeweils mit einem Reihendecoder 505 verbunden. In ähnlicher Weise sind die Bitleitungen des Speicherzellen-Array 501 und die Bitleitungen der Ersatzspeicherzellen 503 jeweils mit einem Spaltendecoder 506 verbunden. Wenn einem Adresspuffer 507 ein Eingabeadressignal zugeführt wird, wird dieses Eingabeadressignal einer Vergleichsschaltung 508 zugeführt, in der die Eingabeadresse mit der fehlerhaften Adresse verglichen wird, die in dem Speicher 504 für fehlerhafte Adressen aufgezeichnet ist. Die Vergleichsschaltung 508 führt einer Steuerschaltung 509 ein Übereinstimmungssignal zu, wenn die beiden verglichenen Adressen übereinstimmen.
  • Basierend auf dem Übereinstimmungssignal erzeugt die Steuerschaltung 509 ein decodiertes Signal zum Ersetzen der fehlerhaften Leitung lx durch die Leitungen der Ersatzspeicherzellen 502 und 503. Das decodierte Signal wird dem Reihendecoder 5 und dem Spaltendecoder 506 zugeführt. Entsprechend wird die fehlerhafte Wortleitung oder Bitleitung des Speicherzellen-Array 501 durch die Leitung der Ersatzspeicherzellen 502 oder 503 ersetzt und die Daten der ersetzten Leitung werden über einen Eingabe-/Ausgabeverstärker 510 ausgegeben. Wenn in dem Speicherzellen-Array 501 keine fehlerhafte Speicherzelle F vorhanden ist, wird die Eingabe adresse normal decodiert und die Daten werden aus dem Speicherzellen-Array 501 ausgelesen.
  • Der Speicher 504 für fehlerhafte Adressen speichert jedoch die fehlerhafte Adresse, die die Wortleitungen oder Bitleitungen bezeichnet, in Einheiten von Blöcken (oder Paaren). Aus diesem Grund wird das wertniedrigste Bit (LSB) der Adresse, die eine in Fig. 3 gezeigte Adresstruktur hat, in dem Speicher 504 für fehlerhafte Adressen nicht gespeichert. Wenn daher der fehlerhafte Abschnitt des Speicherzellen- Array 501 zwei Blöcke überspannt, ist es nicht möglich, die fehlerhaften Speicherzellen zu ersetzen und die Zuverlässigkeit der Daten wird verschlechtert.
  • Beispielsweise enthält das Speicherzellen-Array 501 Wortleitungen WD0 bis WD3, wie in Fig. 4 dargestellt. Wenn ein fehlerhafter Abschnitt F in einem Block BLi vorhanden ist, der aus den Wortleitungen WD0 und WD1 besteht, kann dieser fehlerhafte Abschnitt F unter Verwendung der fehlerhaften Adresse behoben werden, die in dem Speicher 504 für fehlerhafte Adressen gespeichert ist, obgleich die fehlerhafte Adresse nicht das LSB enthält, da der fehlerhafte Abschnitt F innerhalb des Blockes BLi vorhanden ist.
  • Wenn jedoch der fehlerhafte Abschnitt F zwei Blöcke BLi und BLi + 1 überspannt, wie Fig. 5 zeigt, kann der fehlerhafte Abschnitt F nicht unter Verwendung der fehlerhaften Adresse behoben werden, die nur den fehlerhaften Abschnitt F als einen Block bezeichnet. Wenn jeder Block aus vier Wortleitungen besteht und der fehlerhafte Abschnitt F vier Blöcke BLi, BLi + 1 und BLi + 2 und BLi + 3, überspannt, wie in Fig. 6 gezeigt, ist es ebenfalls unmöglich, den fehlerhaften Abschnitt F zu beheben.
  • Herkömmlicherweise wird das Ersetzen des fehlerhaften Abschnitts in Blöcken unter Verwendung der Redundanzschaltung ausgeführt, um ein praxisgerechtes Niveau aufrechtzuerhalten. In jüngerer Zeit besteht jedoch Bedarf, einen höhe ren Ertrag zu verwirklichen, und es wird erforderlich, den fehlerhaften Abschnitt, der zwei Blöcke überspannt, welche aus den Wortleitungen oder den Bitleitungen bestehen, zu beheben.
  • Um einen fehlerhaften Abschnitt zu beheben, der zwei Blöcke überspannt, ist ein in Fig. 7 dargestelltes SRAM vorstellbar. In Fig. 7 sind diejenigen Teile, die im wesentlichen den entsprechenden Teilen in Fig. 2 gleich sind, durch dieselben Bezugszeichen bezeichnet und auf ihre Beschreibung wird verzichtet. In Fig. 7 ist ein zweiter Adresspeicher 521 für fehlerhafte Adressen vorgesehen, um das LSB der fehlerhaften Adresse zu speichern, und der Red- undanzprozeß wird auf der Basis der in dem zweiten Speicher 521 für fehlerhafte Adressen gespeicherten Information ausgeführt.
  • Alle Bits einschließlich des LSB der fehlerhaften Adresse, die in Fig. 8 gezeigt sind, werden von den Speichern 504 und 521 für fehlerhafte Adressen gespeichert, und es ist möglich, eine Wortleitung oder Bitleitung innerhalb des Speicherzellen-Array 501 zu bezeichnen. Ausgangssignale der Speicher 504 und 521 für fehlerhafte Adressen werden einer Adressenvergleichsschaltung 522 zugeführt und die Adressenvergleichsschaltung 522 gibt ein Übereinstimmungssignal an eine Steuerschaltung 523 ab, wenn alle Bits der Eingangsadresse mit den entsprechenden Bits der fehlerhaften Adresse übereinstimmen. Basierend auf dem Übereinstimmungssignal erzeugt die Steuerschaltung 523 ein decodiertes Signal zum Ersetzen der fehlerhaften Leitung lx durch die Leitung der Ersatzspeicherzellen 502 oder 503. Das decodierte Signal wird dem Reihendecoder 505 und dem Spaltendecoder 506 zugeführt.
  • Wenn der fehlerhafte Abschnitt F die Wortleitungen WD1 und WD2 des Speicherzellen-Array 501 überspannt, wie in Fig. 9 gezeigt, werden alle Bits der Adressen der Wortleitungen WD1 und WD2 jeweils in den Speichern 504 und 521 für fehlerhafte Adressen gespeichert. Die Adressenvergleichsschaltung 522 gibt das Übereinstimmungssignal an die Steuerschaltung 523 ab, wenn die Eingangsadresse mit der Adresse der Wortleitung WD1 oder WD2 übereinstimmt, und die Daten von der Wortleitung WD1 oder WD2 werden durch die Daten von der Leitung der Ersatzspeicherzellen 502 ersetzt.
  • Wenn der fehlerhafte Abschnitt F zwei Blöcke BLi und BLi + 1 überspannt, kann dieser fehlerhafte Abschnitt F nicht durch den in Fig. 2 gezeigten herkömmlichen SRAM behoben werden, wie vorstehend unter Bezug auf Fig. 5 erläutert. Gemäß dem in Fig. 7 dargestellten vorstellbaren SRAM kann jedoch jede der Wortleitungen WD1 und WD2 bestimmt werden und durch die Leitung der Ersatzspeicherzellen 502 ersetzt werden, da alle Bits der fehlerhaften Adresse gespeichert werden. Somit kann das vorstellbare SRAM den fehlerhaften Abschnitt F, der zwei Blöcke BLi und BLi + 1 überspannt, beheben, wie etwa in einem Fall, in dem zwei Blöcke BLi und BLi + 1 kurzgeschlossen sind.
  • Auch in dem Fall des vorstellbaren SRAM kann jedoch der fehlerhafte Abschnitt F zwischen vier Blöcken BLi, BLi + 1, BLi + 2 und BLi + 3 (nur BLi und BLi + 1 sind dargestellt), der in Fig. 10 gezeigt ist, nicht behoben werden, wenn jeder Block aus beispielsweise vier Wortleitungen besteht.
  • Nachfolgend wird eine Ausführungsform der Halbleiterspeichervorrichtung gemäß vorliegender Erfindung beschrieben, bei der die vorstehend beschriebenen Probleme gelöst sind. Fig. 11 zeigt einen wesentlichen Teil der Ausführungsform. In Fig. 11 sind Teile, die im wesentlichen den entsprechenden Teilen in Fig. 2 gleich sind, durch dieselben Bezugszeichen bezeichnet und auf ihre Beschreibung wird verzichtet.
  • In dieser Ausführungsform ist ein Addierglied 531 hinzugefügt, wie Fig. 11 zeigt. Dieses Addierglied 531 inkrementiert die Adresse, die in dem Speicher 504 für fehlerhafte Adressen gespeichert ist, und führt die inkrementierte Adresse der Adressenvergleichsschaltung 522 zu. Die Adressenvergleichsschaltung 522 gibt an die Steuerschaltung 523 ein Übereinstimmungssignal ab, wenn die eingegebene Adresse mit entweder der Adresse, die von dem Speicher 504 für fehlerhafte Adressen empfangen wird, oder der Adresse, die von dem Addierglied 531 empfangen wird, übereinstimmt. Die Steuerschaltung 523 erzeugtansprechend auf das Übereinstimmungssignal ein Steuersignal, so daß die fehlerhafte Leitung lx durch die Leitung der Ersatzspeicherzellen 502 oder 503 ersetzt wird.
  • Indem alle Bits der fehlerhaften Adresse in dem Speicher 504 für fehlerhafte Adressen gespeichert werden, wie in Fig. 12A gezeigt, ist es möglich, den fehlerhaften Abschnitt zu ersetzen, indem eine Leitung als ein Block genommen wird. Zusätzlich ist es möglich, wenn zwei Leitungen als ein Block bezeichnet werden, wie in Fig. 12B dargestellt, und die Adresse von dem Addierglied 531 inkrementiert wird, den fehlerhaften Abschnitt zu ersetzen, der zwei Blöcke überspannt. In ähnlicher Weise ist es möglich, den fehlerhaften Abschnitt, der zwei Blöcke überspannt, zu ersetzen, wenn vier Leitungen als ein Block bezeichnet sind und die Adresse inkrementiert wird, wie Fig. 12C zeigt.
  • Wenn daher eine Leitung oder eine Vielzahl von Leitungen von dem Speicher 504 für fehlerhafte Adressen als ein Block bezeichnet werden und ein weiterer Block von dem Addierglied 531 bezeichnet wird, ist es nicht nur möglich, den fehlerhaften Abschnitt innerhalb des Blockes zu ersetzen, sondern auch den fehlerhaften Abschnitt zu ersetzen, der zwei Blöcke überspannt. Ferner ist das Addierglied 531 nicht darauf beschränkt, die Adresse um eins zu inkrementieren, sondern kann eine beliebige ganze Zahl n zu der Adresse hinzufügen.
  • Zur Lösung des vorstehend in Verbindung mit Fig. 10 beschriebenen Problems bezeichnet der Speicher 504 für fehler hafte Adressen einen Block, der vier Leitungen umfaßt, und das Addierglied 531 bezeichnet einen Block, der ebenfalls vier Leitungen umfaßt, indem die in dem Speicher 504 für fehlerhafte Adressen gespeicherte Adresse inkrementiert wird, wie Fig. 13 zeigt. In Fig. 13 ist der Speicher 504 für fehlerhafte Adressen als Speicherteile 504&sub1; und 504&sub2; dargestellt und das Addierglied 531 ist als Addiergliedteile 531&sub1; und 531&sub2; dargestellt, und zwar der Einfachheit halber, um Teile zu erläutern, die jeweils die beiden Blöcken bezeichnen.
  • Gemäß dieser Ausführungsform ist es möglich, andere Blöcke zu bezeichnen, wenn ein Block bezeichnet wird. Der fehlerhafte Abschnitt kann mit Sicherheit auch dann ersetzt werden, wenn der fehlerhafte Abschnitt beispielsweise vier Blöcke überspannt. Ferner können die Bitleitungsfehler in ähnlicher Weise behoben werden, obgleich die vorstehende Beschreibung nur das Beheben von Wortleitungsfehlern beschreibt.
  • Ferner ist die Anwendung dieser Ausführungsform nicht auf das SRAM beschränkt und ist auf jede Art von Speicher anwendbar, der eine redundante Struktur hat. Beispielsweise kann diese Ausführungsform auf ein DRAM, EPROM und Masken- ROM angewandt werden. Selbstverständlich ist im Fall des Masken-ROM ein Decodiersystem, das bezüglich der Ersatzspeicherzellen vorgesehen ist, unabhängig von dem Decodiersystem, das bezüglich der normalen Speicherzellen vorgesehen ist.

Claims (8)

1. Halbleiterspeichervorrichtung, enthaltend:
ein Speicherzellen-Array (501), das eine Vielzahl von Blöcken hat, die jeweils eine Vielzahl von Reihen und Spalten enthalten;
ein Redundanzzellen-Array (502, 503), das Redundanzzellen hat, die fehlerhafte Speicherzellen innerhalb des Speicherzellen-Array (501) ersetzen können;
einen Speicher (504) für fehlerhafte Adressen zum Speichern einer fehlerhaften Adresse eines Blockes, der eine fehlerhafte Speicherzelle enthält;
eine Operationseinrichtung (522, 523, 531) zum Ausführen einers Operation bezüglich der fehlerhaften Adresse und einer vorbestimmten Menge und zum Ausgeben einer Adresse als ein Operationsergebnis; und
eine Auswähleinrichtung (506) zum Vergleichen der fehlerhaften Adresse und der Ausgabeadresse der Operationseinrichtung mit einer Eingabeadresse und zum Auswählen einer Redundanzzelle innerhalb des Redundanzzellen-Array anstelle der fehlerhaften Zelle innerhalb des Speicherzellen-Array, wenn entweder die fehlerhafte Adresse oder die Ausgabeadresse der Operationseinrichtung mit der Eingabeadresse übereinstimmen.
2. Halbleiterspeichervorrichtung nach Anspruch 1, bei welcher die Operationseinrichtung (522, 523, 531) eine Addiereinrichtung (531) zum Addieren einer ganzen Zahl (L) als die vorbestimmte Größe zu der Redundanzadresse, die in der Speichereinrichtung (504) für fehlerhafte Adressen gespeichert ist, sowie eine Vergleichseinrichtung (522) zum Ausgeben eines Unterscheidungssignals, wenn die eingegebene Adresse mit einer der Adressen übereinstimmt, die von der Addiereinrichtung oder von dem Speicher (504) für fehlerhaf te Adressen empfangen wird, enthält.
3. Halbleiterspeichervorrichtung nach Anspruch 2, bei welcher die Adressen, die von dem Speicher (540) für fehlerhafte Adressen und der Addiereinrichtung (531) ausgegeben werden, jeweils einen Block bezeichnen, wobei jeder Block aus einer oder mehreren Reihen des Speicherzellen-Array (501) besteht.
4. Halbleiterspeichervorrichtung nach Anspruch 2, bei welcher die Adressen, die von dem Speicher (504) für fehlerhafte Adressen und der Addiereinrichtung (531) ausgegeben werden, jeweils einen Block bezeichnen, wobei jeder Block aus einer oder mehreren Spalten des Speicherzellen-Array (501) besteht.
5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, bei welcher das Speicherzellen-Array (501) ausgewählt ist aus einer Gruppe, die einen dynamischen Direktzugriffsspeicher, einen löschbaren programmierbaren Nurlesespeicher und einen Masken-Nurlesespeicher enthält.
6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, bei welcher das Speicherzellen-Array (501) Speicherzellen zum Speichern von festgelegten Daten im voraus enthält, und bei welcher das Redundanzzellen-Array (502, 503) programmierbare nichtflüchtige Speicherzellen enthält.
7. Halbleiterspeichervorrichtung nach Anspruch 6, bei welcher die fehlerhafte Adresse, die in dem Speicher (504) für fehlerhafte Adressen gespeichert ist, ein Teil der Adresse jeder fehlerhaften Speicherzelle des Speicherzellen-Array (501) ist.
8. Halbleiterspeichervorrichtung nach Anspruch 7, bei welcher die Auswähleinrichtung (506) die aus dem Speicherzellen-Array (501) ausgelesenen Daten durch die Daten aus mindestens einer von einer entsprechenden Reihe und Spalte des Redundanzzellen-Array (502, 503) ersetzt, wenn die fehlerhafte Adresse zwei benachbarte Reihen oder Spalten des Speicherzellen-Array (501) überspannt und das Unterscheidungssignal von der Unterscheidungseinrichtung (522, 523, 531) empfangen wird, und bei welcher die Adressen, die von dem Speicher (504) für fehlerhafte Adressen und dem Addiereinrichtung (531) ausgegeben werden, jeweils einen Block bezeichnen, wobei jeder Block aus einer oder einer Vielzahl von Reihen oder Spalten des Speicherzellen-Array (501) besteht.
DE1990632844 1989-01-31 1990-01-30 Halbleiterspeicher mit Einrichtung zum Ersetzen defekter Speicherzellen Expired - Fee Related DE69032844T2 (de)

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